lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef AMDGPUISELLOWERING_H
  17 #define AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class AMDGPUSubtarget;
  25 class MachineRegisterInfo;
  26
  27 class AMDGPUTargetLowering : public TargetLowering {
  28 protected:
  29   const AMDGPUSubtarget *Subtarget;
  30
  31 private:
  32   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  33                                    const SDValue &InitPtr,
  34                                    SDValue Chain,
  35                                    SelectionDAG &DAG) const;
  36   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  40   /// \brief Lower vector stores by merging the vector elements into an integer
  41   /// of the same bitwidth.
  42   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  43   /// \brief Split a vector store into multiple scalar stores.
  44   /// \returns The resulting chain.
  45
  46   SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
  47   SDValue LowerSDIV24(SDValue Op, SelectionDAG &DAG) const;
  48   SDValue LowerSDIV32(SDValue Op, SelectionDAG &DAG) const;
  49   SDValue LowerSDIV64(SDValue Op, SelectionDAG &DAG) const;
  50   SDValue LowerSREM(SDValue Op, SelectionDAG &DAG) const;
  51   SDValue LowerSREM32(SDValue Op, SelectionDAG &DAG) const;
  52   SDValue LowerSREM64(SDValue Op, SelectionDAG &DAG) const;
  53   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  54   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  55
  56 protected:
  57   static EVT getEquivalentMemType(LLVMContext &Context, EVT VT);
  58   static EVT getEquivalentLoadRegType(LLVMContext &Context, EVT VT);
  59
  60   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
  61   /// MachineFunction.
  62   ///
  63   /// \returns a RegisterSDNode representing Reg.
  64   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
  65                                        const TargetRegisterClass *RC,
  66                                        unsigned Reg, EVT VT) const;
  67   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  68                              SelectionDAG &DAG) const;
  69   /// \brief Split a vector load into multiple scalar loads.
  70   SDValue SplitVectorLoad(const SDValue &Op, SelectionDAG &DAG) const;
  71   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  72   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  73   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  74   bool isHWTrueValue(SDValue Op) const;
  75   bool isHWFalseValue(SDValue Op) const;
  76
  77   /// The SelectionDAGBuilder will automatically promote function arguments
  78   /// with illegal types.  However, this does not work for the AMDGPU targets
  79   /// since the function arguments are stored in memory as these illegal types.
  80   /// In order to handle this properly we need to get the origianl types sizes
  81   /// from the LLVM IR Function and fixup the ISD:InputArg values before
  82   /// passing them to AnalyzeFormalArguments()
  83   void getOriginalFunctionArgs(SelectionDAG &DAG,
  84                                const Function *F,
  85                                const SmallVectorImpl<ISD::InputArg> &Ins,
  86                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
  87   void AnalyzeFormalArguments(CCState &State,
  88                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
  89
  90 public:
  91   AMDGPUTargetLowering(TargetMachine &TM);
  92
  93   bool isFAbsFree(EVT VT) const override;
  94   bool isFNegFree(EVT VT) const override;
  95   bool isTruncateFree(EVT Src, EVT Dest) const override;
  96   bool isTruncateFree(Type *Src, Type *Dest) const override;
  97
  98   bool isZExtFree(Type *Src, Type *Dest) const override;
  99   bool isZExtFree(EVT Src, EVT Dest) const override;
 100
 101   bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 102
 103   MVT getVectorIdxTy() const override;
 104   bool isLoadBitCastBeneficial(EVT, EVT) const override;
 105   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
 106                       bool isVarArg,
 107                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 108                       const SmallVectorImpl<SDValue> &OutVals,
 109                       SDLoc DL, SelectionDAG &DAG) const override;
 110   SDValue LowerCall(CallLoweringInfo &CLI,
 111                     SmallVectorImpl<SDValue> &InVals) const override;
 112
 113   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 114   void ReplaceNodeResults(SDNode * N,
 115                           SmallVectorImpl<SDValue> &Results,
 116                           SelectionDAG &DAG) const override;
 117
 118   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 119   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 120   SDValue CombineMinMax(SDNode *N, SelectionDAG &DAG) const;
 121   const char* getTargetNodeName(unsigned Opcode) const override;
 122
 123   virtual SDNode *PostISelFolding(MachineSDNode *N,
 124                                   SelectionDAG &DAG) const {
 125     return N;
 126   }
 127
 128   /// \brief Determine which of the bits specified in \p Mask are known to be
 129   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 130   /// bitsets.
 131   void computeKnownBitsForTargetNode(const SDValue Op,
 132                                      APInt &KnownZero,
 133                                      APInt &KnownOne,
 134                                      const SelectionDAG &DAG,
 135                                      unsigned Depth = 0) const override;
 136
 137   virtual unsigned ComputeNumSignBitsForTargetNode(
 138     SDValue Op,
 139     const SelectionDAG &DAG,
 140     unsigned Depth = 0) const override;
 141
 142 // Functions defined in AMDILISelLowering.cpp
 143 public:
 144   bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 145                           const CallInst &I, unsigned Intrinsic) const override;
 146
 147   /// We want to mark f32/f64 floating point values as legal.
 148   bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 149
 150   /// We don't want to shrink f64/f32 constants.
 151   bool ShouldShrinkFPConstant(EVT VT) const override;
 152
 153   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 154
 155 private:
 156   void InitAMDILLowering();
 157
 158   SDValue ExpandSIGN_EXTEND_INREG(SDValue Op,
 159                                   unsigned BitsDiff,
 160                                   SelectionDAG &DAG) const;
 161   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 162   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 163 };
 164
 165 namespace AMDGPUISD {
 166
 167 enum {
 168   // AMDIL ISD Opcodes
 169   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 170   CALL,        // Function call based on a single integer
 171   UMUL,        // 32bit unsigned multiplication
 172   DIV_INF,      // Divide with infinity returned on zero divisor
 173   RET_FLAG,
 174   BRANCH_COND,
 175   // End AMDIL ISD Opcodes
 176   DWORDADDR,
 177   FRACT,
 178   CLAMP,
 179   COS_HW,
 180   SIN_HW,
 181   FMAX,
 182   SMAX,
 183   UMAX,
 184   FMIN,
 185   SMIN,
 186   UMIN,
 187   URECIP,
 188   DOT4,
 189   BFE_U32, // Extract range of bits with zero extension to 32-bits.
 190   BFE_I32, // Extract range of bits with sign extension to 32-bits.
 191   BFI, // (src0 & src1) | (~src0 & src2)
 192   BFM, // Insert a range of bits into a 32-bit word.
 193   MUL_U24,
 194   MUL_I24,
 195   MAD_U24,
 196   MAD_I24,
 197   TEXTURE_FETCH,
 198   EXPORT,
 199   CONST_ADDRESS,
 200   REGISTER_LOAD,
 201   REGISTER_STORE,
 202   LOAD_INPUT,
 203   SAMPLE,
 204   SAMPLEB,
 205   SAMPLED,
 206   SAMPLEL,
 207
 208   // These cvt_f32_ubyte* nodes need to remain consecutive and in order.
 209   CVT_F32_UBYTE0,
 210   CVT_F32_UBYTE1,
 211   CVT_F32_UBYTE2,
 212   CVT_F32_UBYTE3,
 213   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 214   STORE_MSKOR,
 215   LOAD_CONSTANT,
 216   TBUFFER_STORE_FORMAT,
 217   LAST_AMDGPU_ISD_NUMBER
 218 };
 219
 220
 221 } // End namespace AMDGPUISD
 222
 223 } // End namespace llvm
 224
 225 #endif // AMDGPUISELLOWERING_H