lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef AMDGPUISELLOWERING_H
  17 #define AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class AMDGPUSubtarget;
  25 class MachineRegisterInfo;
  26
  27 class AMDGPUTargetLowering : public TargetLowering {
  28 protected:
  29   const AMDGPUSubtarget *Subtarget;
  30
  31 private:
  32   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  33                                    const SDValue &InitPtr,
  34                                    SDValue Chain,
  35                                    SelectionDAG &DAG) const;
  36   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  40   /// \brief Lower vector stores by merging the vector elements into an integer
  41   /// of the same bitwidth.
  42   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  43   /// \brief Split a vector store into multiple scalar stores.
  44   /// \returns The resulting chain.
  45   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  46   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  47
  48 protected:
  49   static EVT getEquivalentMemType(LLVMContext &Context, EVT VT);
  50   static EVT getEquivalentLoadRegType(LLVMContext &Context, EVT VT);
  51
  52   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
  53   /// MachineFunction.
  54   ///
  55   /// \returns a RegisterSDNode representing Reg.
  56   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
  57                                        const TargetRegisterClass *RC,
  58                                        unsigned Reg, EVT VT) const;
  59   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  60                              SelectionDAG &DAG) const;
  61   /// \brief Split a vector load into multiple scalar loads.
  62   SDValue SplitVectorLoad(const SDValue &Op, SelectionDAG &DAG) const;
  63   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  64   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  65   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  66   bool isHWTrueValue(SDValue Op) const;
  67   bool isHWFalseValue(SDValue Op) const;
  68
  69   /// The SelectionDAGBuilder will automatically promote function arguments
  70   /// with illegal types.  However, this does not work for the AMDGPU targets
  71   /// since the function arguments are stored in memory as these illegal types.
  72   /// In order to handle this properly we need to get the origianl types sizes
  73   /// from the LLVM IR Function and fixup the ISD:InputArg values before
  74   /// passing them to AnalyzeFormalArguments()
  75   void getOriginalFunctionArgs(SelectionDAG &DAG,
  76                                const Function *F,
  77                                const SmallVectorImpl<ISD::InputArg> &Ins,
  78                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
  79   void AnalyzeFormalArguments(CCState &State,
  80                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
  81
  82 public:
  83   AMDGPUTargetLowering(TargetMachine &TM);
  84
  85   bool isFAbsFree(EVT VT) const override;
  86   bool isFNegFree(EVT VT) const override;
  87   bool isTruncateFree(EVT Src, EVT Dest) const override;
  88   bool isTruncateFree(Type *Src, Type *Dest) const override;
  89
  90   bool isZExtFree(Type *Src, Type *Dest) const override;
  91   bool isZExtFree(EVT Src, EVT Dest) const override;
  92
  93   bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
  94
  95   MVT getVectorIdxTy() const override;
  96   bool isLoadBitCastBeneficial(EVT, EVT) const override;
  97   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
  98                       bool isVarArg,
  99                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 100                       const SmallVectorImpl<SDValue> &OutVals,
 101                       SDLoc DL, SelectionDAG &DAG) const override;
 102   SDValue LowerCall(CallLoweringInfo &CLI,
 103                     SmallVectorImpl<SDValue> &InVals) const override;
 104
 105   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 106   void ReplaceNodeResults(SDNode * N,
 107                           SmallVectorImpl<SDValue> &Results,
 108                           SelectionDAG &DAG) const override;
 109
 110   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 111   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 112   SDValue CombineMinMax(SDNode *N, SelectionDAG &DAG) const;
 113   const char* getTargetNodeName(unsigned Opcode) const override;
 114
 115   virtual SDNode *PostISelFolding(MachineSDNode *N,
 116                                   SelectionDAG &DAG) const {
 117     return N;
 118   }
 119
 120   /// \brief Determine which of the bits specified in \p Mask are known to be
 121   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 122   /// bitsets.
 123   void computeKnownBitsForTargetNode(const SDValue Op,
 124                                      APInt &KnownZero,
 125                                      APInt &KnownOne,
 126                                      const SelectionDAG &DAG,
 127                                      unsigned Depth = 0) const override;
 128
 129   virtual unsigned ComputeNumSignBitsForTargetNode(
 130     SDValue Op,
 131     const SelectionDAG &DAG,
 132     unsigned Depth = 0) const override;
 133
 134 // Functions defined in AMDILISelLowering.cpp
 135 public:
 136   bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 137                           const CallInst &I, unsigned Intrinsic) const override;
 138
 139   /// We want to mark f32/f64 floating point values as legal.
 140   bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 141
 142   /// We don't want to shrink f64/f32 constants.
 143   bool ShouldShrinkFPConstant(EVT VT) const override;
 144
 145   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 146
 147 private:
 148   void InitAMDILLowering();
 149   SDValue LowerSREM(SDValue Op, SelectionDAG &DAG) const;
 150   SDValue LowerSREM32(SDValue Op, SelectionDAG &DAG) const;
 151   SDValue LowerSREM64(SDValue Op, SelectionDAG &DAG) const;
 152   SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
 153   SDValue LowerSDIV24(SDValue Op, SelectionDAG &DAG) const;
 154   SDValue LowerSDIV32(SDValue Op, SelectionDAG &DAG) const;
 155   SDValue LowerSDIV64(SDValue Op, SelectionDAG &DAG) const;
 156
 157   SDValue ExpandSIGN_EXTEND_INREG(SDValue Op,
 158                                   unsigned BitsDiff,
 159                                   SelectionDAG &DAG) const;
 160   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 161   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 162 };
 163
 164 namespace AMDGPUISD {
 165
 166 enum {
 167   // AMDIL ISD Opcodes
 168   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 169   CALL,        // Function call based on a single integer
 170   UMUL,        // 32bit unsigned multiplication
 171   DIV_INF,      // Divide with infinity returned on zero divisor
 172   RET_FLAG,
 173   BRANCH_COND,
 174   // End AMDIL ISD Opcodes
 175   DWORDADDR,
 176   FRACT,
 177   CLAMP,
 178   COS_HW,
 179   SIN_HW,
 180   FMAX,
 181   SMAX,
 182   UMAX,
 183   FMIN,
 184   SMIN,
 185   UMIN,
 186   URECIP,
 187   DOT4,
 188   BFE_U32, // Extract range of bits with zero extension to 32-bits.
 189   BFE_I32, // Extract range of bits with sign extension to 32-bits.
 190   BFI, // (src0 & src1) | (~src0 & src2)
 191   BFM, // Insert a range of bits into a 32-bit word.
 192   MUL_U24,
 193   MUL_I24,
 194   MAD_U24,
 195   MAD_I24,
 196   TEXTURE_FETCH,
 197   EXPORT,
 198   CONST_ADDRESS,
 199   REGISTER_LOAD,
 200   REGISTER_STORE,
 201   LOAD_INPUT,
 202   SAMPLE,
 203   SAMPLEB,
 204   SAMPLED,
 205   SAMPLEL,
 206
 207   // These cvt_f32_ubyte* nodes need to remain consecutive and in order.
 208   CVT_F32_UBYTE0,
 209   CVT_F32_UBYTE1,
 210   CVT_F32_UBYTE2,
 211   CVT_F32_UBYTE3,
 212   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 213   STORE_MSKOR,
 214   LOAD_CONSTANT,
 215   TBUFFER_STORE_FORMAT,
 216   LAST_AMDGPU_ISD_NUMBER
 217 };
 218
 219
 220 } // End namespace AMDGPUISD
 221
 222 } // End namespace llvm
 223
 224 #endif // AMDGPUISELLOWERING_H