lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef AMDGPUISELLOWERING_H
  17 #define AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class AMDGPUSubtarget;
  25 class MachineRegisterInfo;
  26
  27 class AMDGPUTargetLowering : public TargetLowering {
  28 protected:
  29   const AMDGPUSubtarget *Subtarget;
  30
  31 private:
  32   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  33                                    const SDValue &InitPtr,
  34                                    SDValue Chain,
  35                                    SelectionDAG &DAG) const;
  36   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  40   /// \brief Lower vector stores by merging the vector elements into an integer
  41   /// of the same bitwidth.
  42   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  43   /// \brief Split a vector store into multiple scalar stores.
  44   /// \returns The resulting chain.
  45
  46   SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
  47   SDValue LowerSDIV24(SDValue Op, SelectionDAG &DAG) const;
  48   SDValue LowerSDIV32(SDValue Op, SelectionDAG &DAG) const;
  49   SDValue LowerSDIV64(SDValue Op, SelectionDAG &DAG) const;
  50   SDValue LowerSREM(SDValue Op, SelectionDAG &DAG) const;
  51   SDValue LowerSREM32(SDValue Op, SelectionDAG &DAG) const;
  52   SDValue LowerSREM64(SDValue Op, SelectionDAG &DAG) const;
  53   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  54   SDValue LowerFCEIL(SDValue Op, SelectionDAG &DAG) const;
  55   SDValue LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const;
  56   SDValue LowerFRINT(SDValue Op, SelectionDAG &DAG) const;
  57   SDValue LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const;
  58   SDValue LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const;
  59
  60   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  61
  62   SDValue ExpandSIGN_EXTEND_INREG(SDValue Op,
  63                                   unsigned BitsDiff,
  64                                   SelectionDAG &DAG) const;
  65   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
  66
  67   SDValue performStoreCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  68   SDValue performMulCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  69
  70 protected:
  71   static EVT getEquivalentMemType(LLVMContext &Context, EVT VT);
  72   static EVT getEquivalentLoadRegType(LLVMContext &Context, EVT VT);
  73
  74   virtual SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  75                                      SelectionDAG &DAG) const;
  76   /// \brief Split a vector load into multiple scalar loads.
  77   SDValue SplitVectorLoad(const SDValue &Op, SelectionDAG &DAG) const;
  78   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  79   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  80   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  81   SDValue LowerSDIVREM(SDValue Op, SelectionDAG &DAG) const;
  82   bool isHWTrueValue(SDValue Op) const;
  83   bool isHWFalseValue(SDValue Op) const;
  84
  85   /// The SelectionDAGBuilder will automatically promote function arguments
  86   /// with illegal types.  However, this does not work for the AMDGPU targets
  87   /// since the function arguments are stored in memory as these illegal types.
  88   /// In order to handle this properly we need to get the origianl types sizes
  89   /// from the LLVM IR Function and fixup the ISD:InputArg values before
  90   /// passing them to AnalyzeFormalArguments()
  91   void getOriginalFunctionArgs(SelectionDAG &DAG,
  92                                const Function *F,
  93                                const SmallVectorImpl<ISD::InputArg> &Ins,
  94                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
  95   void AnalyzeFormalArguments(CCState &State,
  96                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
  97
  98 public:
  99   AMDGPUTargetLowering(TargetMachine &TM);
 100
 101   bool isFAbsFree(EVT VT) const override;
 102   bool isFNegFree(EVT VT) const override;
 103   bool isTruncateFree(EVT Src, EVT Dest) const override;
 104   bool isTruncateFree(Type *Src, Type *Dest) const override;
 105
 106   bool isZExtFree(Type *Src, Type *Dest) const override;
 107   bool isZExtFree(EVT Src, EVT Dest) const override;
 108   bool isZExtFree(SDValue Val, EVT VT2) const override;
 109
 110   bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 111
 112   MVT getVectorIdxTy() const override;
 113   bool isSelectSupported(SelectSupportKind) const override;
 114
 115   bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 116   bool ShouldShrinkFPConstant(EVT VT) const override;
 117
 118   bool isLoadBitCastBeneficial(EVT, EVT) const override;
 119   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
 120                       bool isVarArg,
 121                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 122                       const SmallVectorImpl<SDValue> &OutVals,
 123                       SDLoc DL, SelectionDAG &DAG) const override;
 124   SDValue LowerCall(CallLoweringInfo &CLI,
 125                     SmallVectorImpl<SDValue> &InVals) const override;
 126
 127   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 128   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 129   void ReplaceNodeResults(SDNode * N,
 130                           SmallVectorImpl<SDValue> &Results,
 131                           SelectionDAG &DAG) const override;
 132
 133   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 134   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 135   SDValue CombineMinMax(SDNode *N, SelectionDAG &DAG) const;
 136   const char* getTargetNodeName(unsigned Opcode) const override;
 137
 138   virtual SDNode *PostISelFolding(MachineSDNode *N,
 139                                   SelectionDAG &DAG) const {
 140     return N;
 141   }
 142
 143   /// \brief Determine which of the bits specified in \p Mask are known to be
 144   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 145   /// bitsets.
 146   void computeKnownBitsForTargetNode(const SDValue Op,
 147                                      APInt &KnownZero,
 148                                      APInt &KnownOne,
 149                                      const SelectionDAG &DAG,
 150                                      unsigned Depth = 0) const override;
 151
 152   virtual unsigned ComputeNumSignBitsForTargetNode(
 153     SDValue Op,
 154     const SelectionDAG &DAG,
 155     unsigned Depth = 0) const override;
 156
 157   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
 158   /// MachineFunction.
 159   ///
 160   /// \returns a RegisterSDNode representing Reg.
 161   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
 162                                        const TargetRegisterClass *RC,
 163                                        unsigned Reg, EVT VT) const;
 164 };
 165
 166 namespace AMDGPUISD {
 167
 168 enum {
 169   // AMDIL ISD Opcodes
 170   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 171   CALL,        // Function call based on a single integer
 172   UMUL,        // 32bit unsigned multiplication
 173   RET_FLAG,
 174   BRANCH_COND,
 175   // End AMDIL ISD Opcodes
 176   DWORDADDR,
 177   FRACT,
 178   CLAMP,
 179
 180   // SIN_HW, COS_HW - f32 for SI, 1 ULP max error, valid from -100 pi to 100 pi.
 181   // Denormals handled on some parts.
 182   COS_HW,
 183   SIN_HW,
 184   FMAX,
 185   SMAX,
 186   UMAX,
 187   FMIN,
 188   SMIN,
 189   UMIN,
 190   URECIP,
 191   DIV_SCALE,
 192   DIV_FMAS,
 193   DIV_FIXUP,
 194   TRIG_PREOP, // 1 ULP max error for f64
 195
 196   // RCP, RSQ - For f32, 1 ULP max error, no denormal handling.
 197   //            For f64, max error 2^29 ULP, handles denormals.
 198   RCP,
 199   RSQ,
 200   RSQ_LEGACY,
 201   RSQ_CLAMPED,
 202   DOT4,
 203   BFE_U32, // Extract range of bits with zero extension to 32-bits.
 204   BFE_I32, // Extract range of bits with sign extension to 32-bits.
 205   BFI, // (src0 & src1) | (~src0 & src2)
 206   BFM, // Insert a range of bits into a 32-bit word.
 207   BREV, // Reverse bits.
 208   MUL_U24,
 209   MUL_I24,
 210   MAD_U24,
 211   MAD_I24,
 212   TEXTURE_FETCH,
 213   EXPORT,
 214   CONST_ADDRESS,
 215   REGISTER_LOAD,
 216   REGISTER_STORE,
 217   LOAD_INPUT,
 218   SAMPLE,
 219   SAMPLEB,
 220   SAMPLED,
 221   SAMPLEL,
 222
 223   // These cvt_f32_ubyte* nodes need to remain consecutive and in order.
 224   CVT_F32_UBYTE0,
 225   CVT_F32_UBYTE1,
 226   CVT_F32_UBYTE2,
 227   CVT_F32_UBYTE3,
 228   /// This node is for VLIW targets and it is used to represent a vector
 229   /// that is stored in consecutive registers with the same channel.
 230   /// For example:
 231   ///   |X  |Y|Z|W|
 232   /// T0|v.x| | | |
 233   /// T1|v.y| | | |
 234   /// T2|v.z| | | |
 235   /// T3|v.w| | | |
 236   BUILD_VERTICAL_VECTOR,
 237   /// Pointer to the start of the shader's constant data.
 238   CONST_DATA_PTR,
 239   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 240   STORE_MSKOR,
 241   LOAD_CONSTANT,
 242   TBUFFER_STORE_FORMAT,
 243   LAST_AMDGPU_ISD_NUMBER
 244 };
 245
 246
 247 } // End namespace AMDGPUISD
 248
 249 } // End namespace llvm
 250
 251 #endif // AMDGPUISELLOWERING_H