lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef AMDGPUISELLOWERING_H
  17 #define AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class AMDGPUSubtarget;
  25 class MachineRegisterInfo;
  26
  27 class AMDGPUTargetLowering : public TargetLowering {
  28 protected:
  29   const AMDGPUSubtarget *Subtarget;
  30
  31 private:
  32   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  33                                    const SDValue &InitPtr,
  34                                    SDValue Chain,
  35                                    SelectionDAG &DAG) const;
  36   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  40   /// \brief Lower vector stores by merging the vector elements into an integer
  41   /// of the same bitwidth.
  42   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  43   /// \brief Split a vector store into multiple scalar stores.
  44   /// \returns The resulting chain.
  45
  46   SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
  47   SDValue LowerSDIV24(SDValue Op, SelectionDAG &DAG) const;
  48   SDValue LowerSDIV32(SDValue Op, SelectionDAG &DAG) const;
  49   SDValue LowerSDIV64(SDValue Op, SelectionDAG &DAG) const;
  50   SDValue LowerSREM(SDValue Op, SelectionDAG &DAG) const;
  51   SDValue LowerSREM32(SDValue Op, SelectionDAG &DAG) const;
  52   SDValue LowerSREM64(SDValue Op, SelectionDAG &DAG) const;
  53   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  54   SDValue LowerFCEIL(SDValue Op, SelectionDAG &DAG) const;
  55   SDValue LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const;
  56   SDValue LowerFRINT(SDValue Op, SelectionDAG &DAG) const;
  57   SDValue LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const;
  58
  59   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  60
  61   SDValue ExpandSIGN_EXTEND_INREG(SDValue Op,
  62                                   unsigned BitsDiff,
  63                                   SelectionDAG &DAG) const;
  64   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
  65
  66 protected:
  67   static EVT getEquivalentMemType(LLVMContext &Context, EVT VT);
  68   static EVT getEquivalentLoadRegType(LLVMContext &Context, EVT VT);
  69
  70   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
  71   /// MachineFunction.
  72   ///
  73   /// \returns a RegisterSDNode representing Reg.
  74   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
  75                                        const TargetRegisterClass *RC,
  76                                        unsigned Reg, EVT VT) const;
  77   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  78                              SelectionDAG &DAG) const;
  79   /// \brief Split a vector load into multiple scalar loads.
  80   SDValue SplitVectorLoad(const SDValue &Op, SelectionDAG &DAG) const;
  81   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  82   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  83   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  84   bool isHWTrueValue(SDValue Op) const;
  85   bool isHWFalseValue(SDValue Op) const;
  86
  87   /// The SelectionDAGBuilder will automatically promote function arguments
  88   /// with illegal types.  However, this does not work for the AMDGPU targets
  89   /// since the function arguments are stored in memory as these illegal types.
  90   /// In order to handle this properly we need to get the origianl types sizes
  91   /// from the LLVM IR Function and fixup the ISD:InputArg values before
  92   /// passing them to AnalyzeFormalArguments()
  93   void getOriginalFunctionArgs(SelectionDAG &DAG,
  94                                const Function *F,
  95                                const SmallVectorImpl<ISD::InputArg> &Ins,
  96                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
  97   void AnalyzeFormalArguments(CCState &State,
  98                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
  99
 100 public:
 101   AMDGPUTargetLowering(TargetMachine &TM);
 102
 103   bool isFAbsFree(EVT VT) const override;
 104   bool isFNegFree(EVT VT) const override;
 105   bool isTruncateFree(EVT Src, EVT Dest) const override;
 106   bool isTruncateFree(Type *Src, Type *Dest) const override;
 107
 108   bool isZExtFree(Type *Src, Type *Dest) const override;
 109   bool isZExtFree(EVT Src, EVT Dest) const override;
 110
 111   bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 112
 113   MVT getVectorIdxTy() const override;
 114
 115   bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 116   bool ShouldShrinkFPConstant(EVT VT) const override;
 117
 118   bool isLoadBitCastBeneficial(EVT, EVT) const override;
 119   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
 120                       bool isVarArg,
 121                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 122                       const SmallVectorImpl<SDValue> &OutVals,
 123                       SDLoc DL, SelectionDAG &DAG) const override;
 124   SDValue LowerCall(CallLoweringInfo &CLI,
 125                     SmallVectorImpl<SDValue> &InVals) const override;
 126
 127   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 128   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 129   void ReplaceNodeResults(SDNode * N,
 130                           SmallVectorImpl<SDValue> &Results,
 131                           SelectionDAG &DAG) const override;
 132
 133   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 134   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 135   SDValue CombineMinMax(SDNode *N, SelectionDAG &DAG) const;
 136   const char* getTargetNodeName(unsigned Opcode) const override;
 137
 138   virtual SDNode *PostISelFolding(MachineSDNode *N,
 139                                   SelectionDAG &DAG) const {
 140     return N;
 141   }
 142
 143   /// \brief Determine which of the bits specified in \p Mask are known to be
 144   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 145   /// bitsets.
 146   void computeKnownBitsForTargetNode(const SDValue Op,
 147                                      APInt &KnownZero,
 148                                      APInt &KnownOne,
 149                                      const SelectionDAG &DAG,
 150                                      unsigned Depth = 0) const override;
 151
 152   virtual unsigned ComputeNumSignBitsForTargetNode(
 153     SDValue Op,
 154     const SelectionDAG &DAG,
 155     unsigned Depth = 0) const override;
 156
 157 private:
 158   // Functions defined in AMDILISelLowering.cpp
 159   void InitAMDILLowering();
 160   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 161 };
 162
 163 namespace AMDGPUISD {
 164
 165 enum {
 166   // AMDIL ISD Opcodes
 167   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 168   CALL,        // Function call based on a single integer
 169   UMUL,        // 32bit unsigned multiplication
 170   DIV_INF,      // Divide with infinity returned on zero divisor
 171   RET_FLAG,
 172   BRANCH_COND,
 173   // End AMDIL ISD Opcodes
 174   DWORDADDR,
 175   FRACT,
 176   CLAMP,
 177   COS_HW,
 178   SIN_HW,
 179   FMAX,
 180   SMAX,
 181   UMAX,
 182   FMIN,
 183   SMIN,
 184   UMIN,
 185   URECIP,
 186   DOT4,
 187   BFE_U32, // Extract range of bits with zero extension to 32-bits.
 188   BFE_I32, // Extract range of bits with sign extension to 32-bits.
 189   BFI, // (src0 & src1) | (~src0 & src2)
 190   BFM, // Insert a range of bits into a 32-bit word.
 191   BREV, // Reverse bits.
 192   MUL_U24,
 193   MUL_I24,
 194   MAD_U24,
 195   MAD_I24,
 196   TEXTURE_FETCH,
 197   EXPORT,
 198   CONST_ADDRESS,
 199   REGISTER_LOAD,
 200   REGISTER_STORE,
 201   LOAD_INPUT,
 202   SAMPLE,
 203   SAMPLEB,
 204   SAMPLED,
 205   SAMPLEL,
 206
 207   // These cvt_f32_ubyte* nodes need to remain consecutive and in order.
 208   CVT_F32_UBYTE0,
 209   CVT_F32_UBYTE1,
 210   CVT_F32_UBYTE2,
 211   CVT_F32_UBYTE3,
 212   /// This node is for VLIW targets and it is used to represent a vector
 213   /// that is stored in consecutive registers with the same channel.
 214   /// For example:
 215   ///   |X  |Y|Z|W|
 216   /// T0|v.x| | | |
 217   /// T1|v.y| | | |
 218   /// T2|v.z| | | |
 219   /// T3|v.w| | | |
 220   BUILD_VERTICAL_VECTOR,
 221   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 222   STORE_MSKOR,
 223   LOAD_CONSTANT,
 224   TBUFFER_STORE_FORMAT,
 225   LAST_AMDGPU_ISD_NUMBER
 226 };
 227
 228
 229 } // End namespace AMDGPUISD
 230
 231 } // End namespace llvm
 232
 233 #endif // AMDGPUISELLOWERING_H