lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef AMDGPUISELLOWERING_H
  17 #define AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class AMDGPUSubtarget;
  25 class MachineRegisterInfo;
  26
  27 class AMDGPUTargetLowering : public TargetLowering {
  28 protected:
  29   const AMDGPUSubtarget *Subtarget;
  30
  31 private:
  32   void ExtractVectorElements(SDValue Op, SelectionDAG &DAG,
  33                              SmallVectorImpl<SDValue> &Args,
  34                              unsigned Start, unsigned Count) const;
  35   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  36                                    const SDValue &InitPtr,
  37                                    SDValue Chain,
  38                                    SelectionDAG &DAG) const;
  39   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  40   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  41   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  42   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  43   /// \brief Lower vector stores by merging the vector elements into an integer
  44   /// of the same bitwidth.
  45   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  46   /// \brief Split a vector store into multiple scalar stores.
  47   /// \returns The resulting chain.
  48   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  49   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  50
  51 protected:
  52
  53   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
  54   /// MachineFunction.
  55   ///
  56   /// \returns a RegisterSDNode representing Reg.
  57   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
  58                                        const TargetRegisterClass *RC,
  59                                        unsigned Reg, EVT VT) const;
  60   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  61                              SelectionDAG &DAG) const;
  62   /// \brief Split a vector load into multiple scalar loads.
  63   SDValue SplitVectorLoad(const SDValue &Op, SelectionDAG &DAG) const;
  64   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  65   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  66   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  67   bool isHWTrueValue(SDValue Op) const;
  68   bool isHWFalseValue(SDValue Op) const;
  69
  70   /// The SelectionDAGBuilder will automatically promote function arguments
  71   /// with illegal types.  However, this does not work for the AMDGPU targets
  72   /// since the function arguments are stored in memory as these illegal types.
  73   /// In order to handle this properly we need to get the origianl types sizes
  74   /// from the LLVM IR Function and fixup the ISD:InputArg values before
  75   /// passing them to AnalyzeFormalArguments()
  76   void getOriginalFunctionArgs(SelectionDAG &DAG,
  77                                const Function *F,
  78                                const SmallVectorImpl<ISD::InputArg> &Ins,
  79                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
  80   void AnalyzeFormalArguments(CCState &State,
  81                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
  82
  83 public:
  84   AMDGPUTargetLowering(TargetMachine &TM);
  85
  86   virtual bool isFAbsFree(EVT VT) const override;
  87   virtual bool isFNegFree(EVT VT) const override;
  88   virtual bool isTruncateFree(EVT Src, EVT Dest) const override;
  89   virtual bool isTruncateFree(Type *Src, Type *Dest) const override;
  90   virtual MVT getVectorIdxTy() const override;
  91   virtual bool isLoadBitCastBeneficial(EVT, EVT) const override;
  92   virtual SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
  93                               bool isVarArg,
  94                               const SmallVectorImpl<ISD::OutputArg> &Outs,
  95                               const SmallVectorImpl<SDValue> &OutVals,
  96                               SDLoc DL, SelectionDAG &DAG) const;
  97   virtual SDValue LowerCall(CallLoweringInfo &CLI,
  98                             SmallVectorImpl<SDValue> &InVals) const {
  99     CLI.Callee.dump();
 100     llvm_unreachable("Undefined function");
 101   }
 102
 103   virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 104   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 105   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 106   SDValue LowerMinMax(SDValue Op, SelectionDAG &DAG) const;
 107   virtual const char* getTargetNodeName(unsigned Opcode) const;
 108
 109   virtual SDNode *PostISelFolding(MachineSDNode *N, SelectionDAG &DAG) const {
 110     return N;
 111   }
 112
 113 // Functions defined in AMDILISelLowering.cpp
 114 public:
 115
 116   /// \brief Determine which of the bits specified in \p Mask are known to be
 117   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 118   /// bitsets.
 119   virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 120                                               APInt &KnownZero,
 121                                               APInt &KnownOne,
 122                                               const SelectionDAG &DAG,
 123                                               unsigned Depth = 0) const;
 124
 125   virtual bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 126                                   const CallInst &I, unsigned Intrinsic) const;
 127
 128   /// We want to mark f32/f64 floating point values as legal.
 129   bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 130
 131   /// We don't want to shrink f64/f32 constants.
 132   bool ShouldShrinkFPConstant(EVT VT) const;
 133
 134 private:
 135   void InitAMDILLowering();
 136   SDValue LowerSREM(SDValue Op, SelectionDAG &DAG) const;
 137   SDValue LowerSREM8(SDValue Op, SelectionDAG &DAG) const;
 138   SDValue LowerSREM16(SDValue Op, SelectionDAG &DAG) const;
 139   SDValue LowerSREM32(SDValue Op, SelectionDAG &DAG) const;
 140   SDValue LowerSREM64(SDValue Op, SelectionDAG &DAG) const;
 141   SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
 142   SDValue LowerSDIV24(SDValue Op, SelectionDAG &DAG) const;
 143   SDValue LowerSDIV32(SDValue Op, SelectionDAG &DAG) const;
 144   SDValue LowerSDIV64(SDValue Op, SelectionDAG &DAG) const;
 145
 146   SDValue ExpandSIGN_EXTEND_INREG(SDValue Op,
 147                                   unsigned BitsDiff,
 148                                   SelectionDAG &DAG) const;
 149   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 150   EVT genIntType(uint32_t size = 32, uint32_t numEle = 1) const;
 151   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 152   SDValue LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
 153 };
 154
 155 namespace AMDGPUISD {
 156
 157 enum {
 158   // AMDIL ISD Opcodes
 159   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 160   CALL,        // Function call based on a single integer
 161   UMUL,        // 32bit unsigned multiplication
 162   DIV_INF,      // Divide with infinity returned on zero divisor
 163   RET_FLAG,
 164   BRANCH_COND,
 165   // End AMDIL ISD Opcodes
 166   DWORDADDR,
 167   FRACT,
 168   COS_HW,
 169   SIN_HW,
 170   FMAX,
 171   SMAX,
 172   UMAX,
 173   FMIN,
 174   SMIN,
 175   UMIN,
 176   URECIP,
 177   DOT4,
 178   BFE_U32, // Extract range of bits with zero extension to 32-bits.
 179   BFE_I32, // Extract range of bits with sign extension to 32-bits.
 180   TEXTURE_FETCH,
 181   EXPORT,
 182   CONST_ADDRESS,
 183   REGISTER_LOAD,
 184   REGISTER_STORE,
 185   LOAD_INPUT,
 186   SAMPLE,
 187   SAMPLEB,
 188   SAMPLED,
 189   SAMPLEL,
 190   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 191   STORE_MSKOR,
 192   LOAD_CONSTANT,
 193   TBUFFER_STORE_FORMAT,
 194   LAST_AMDGPU_ISD_NUMBER
 195 };
 196
 197
 198 } // End namespace AMDGPUISD
 199
 200 } // End namespace llvm
 201
 202 #endif // AMDGPUISELLOWERING_H