lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef LLVM_LIB_TARGET_R600_AMDGPUISELLOWERING_H
  17 #define LLVM_LIB_TARGET_R600_AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class AMDGPUSubtarget;
  25 class MachineRegisterInfo;
  26
  27 class AMDGPUTargetLowering : public TargetLowering {
  28 protected:
  29   const AMDGPUSubtarget *Subtarget;
  30
  31 private:
  32   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  33                                    const SDValue &InitPtr,
  34                                    SDValue Chain,
  35                                    SelectionDAG &DAG) const;
  36   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  40   /// \brief Lower vector stores by merging the vector elements into an integer
  41   /// of the same bitwidth.
  42   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  43   /// \brief Split a vector store into multiple scalar stores.
  44   /// \returns The resulting chain.
  45
  46   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  47   SDValue LowerFREM(SDValue Op, SelectionDAG &DAG) const;
  48   SDValue LowerFCEIL(SDValue Op, SelectionDAG &DAG) const;
  49   SDValue LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const;
  50   SDValue LowerFRINT(SDValue Op, SelectionDAG &DAG) const;
  51   SDValue LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const;
  52   SDValue LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const;
  53
  54   SDValue LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG, bool Signed) const;
  55   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  56   SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  57
  58   SDValue LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG, bool Signed) const;
  59   SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
  60   SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
  61
  62   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
  63
  64   SDValue performStoreCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  65   SDValue performMulCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  66
  67 protected:
  68   static EVT getEquivalentMemType(LLVMContext &Context, EVT VT);
  69   static EVT getEquivalentLoadRegType(LLVMContext &Context, EVT VT);
  70
  71   virtual SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  72                                      SelectionDAG &DAG) const;
  73
  74   /// \brief Split a vector load into a scalar load of each component.
  75   SDValue ScalarizeVectorLoad(SDValue Op, SelectionDAG &DAG) const;
  76
  77   /// \brief Split a vector load into 2 loads of half the vector.
  78   SDValue SplitVectorLoad(SDValue Op, SelectionDAG &DAG) const;
  79
  80   /// \brief Split a vector store into a scalar store of each component.
  81   SDValue ScalarizeVectorStore(SDValue Op, SelectionDAG &DAG) const;
  82
  83   /// \brief Split a vector store into 2 stores of half the vector.
  84   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  85
  86   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  87   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  88   SDValue LowerSDIVREM(SDValue Op, SelectionDAG &DAG) const;
  89   SDValue LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const;
  90   bool isHWTrueValue(SDValue Op) const;
  91   bool isHWFalseValue(SDValue Op) const;
  92
  93   /// The SelectionDAGBuilder will automatically promote function arguments
  94   /// with illegal types.  However, this does not work for the AMDGPU targets
  95   /// since the function arguments are stored in memory as these illegal types.
  96   /// In order to handle this properly we need to get the origianl types sizes
  97   /// from the LLVM IR Function and fixup the ISD:InputArg values before
  98   /// passing them to AnalyzeFormalArguments()
  99   void getOriginalFunctionArgs(SelectionDAG &DAG,
 100                                const Function *F,
 101                                const SmallVectorImpl<ISD::InputArg> &Ins,
 102                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
 103   void AnalyzeFormalArguments(CCState &State,
 104                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
 105
 106 public:
 107   AMDGPUTargetLowering(TargetMachine &TM);
 108
 109   bool isFAbsFree(EVT VT) const override;
 110   bool isFNegFree(EVT VT) const override;
 111   bool isTruncateFree(EVT Src, EVT Dest) const override;
 112   bool isTruncateFree(Type *Src, Type *Dest) const override;
 113
 114   bool isZExtFree(Type *Src, Type *Dest) const override;
 115   bool isZExtFree(EVT Src, EVT Dest) const override;
 116   bool isZExtFree(SDValue Val, EVT VT2) const override;
 117
 118   bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 119
 120   MVT getVectorIdxTy() const override;
 121   bool isSelectSupported(SelectSupportKind) const override;
 122
 123   bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 124   bool ShouldShrinkFPConstant(EVT VT) const override;
 125
 126   bool isLoadBitCastBeneficial(EVT, EVT) const override;
 127   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
 128                       bool isVarArg,
 129                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 130                       const SmallVectorImpl<SDValue> &OutVals,
 131                       SDLoc DL, SelectionDAG &DAG) const override;
 132   SDValue LowerCall(CallLoweringInfo &CLI,
 133                     SmallVectorImpl<SDValue> &InVals) const override;
 134
 135   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 136   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 137   void ReplaceNodeResults(SDNode * N,
 138                           SmallVectorImpl<SDValue> &Results,
 139                           SelectionDAG &DAG) const override;
 140
 141   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 142   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 143   SDValue CombineFMinMax(SDLoc DL,
 144                          EVT VT,
 145                          SDValue LHS,
 146                          SDValue RHS,
 147                          SDValue True,
 148                          SDValue False,
 149                          SDValue CC,
 150                          SelectionDAG &DAG) const;
 151   SDValue CombineIMinMax(SDLoc DL,
 152                          EVT VT,
 153                          SDValue LHS,
 154                          SDValue RHS,
 155                          SDValue True,
 156                          SDValue False,
 157                          SDValue CC,
 158                          SelectionDAG &DAG) const;
 159
 160   const char* getTargetNodeName(unsigned Opcode) const override;
 161
 162   virtual SDNode *PostISelFolding(MachineSDNode *N,
 163                                   SelectionDAG &DAG) const {
 164     return N;
 165   }
 166
 167   /// \brief Determine which of the bits specified in \p Mask are known to be
 168   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 169   /// bitsets.
 170   void computeKnownBitsForTargetNode(const SDValue Op,
 171                                      APInt &KnownZero,
 172                                      APInt &KnownOne,
 173                                      const SelectionDAG &DAG,
 174                                      unsigned Depth = 0) const override;
 175
 176   unsigned ComputeNumSignBitsForTargetNode(SDValue Op, const SelectionDAG &DAG,
 177                                            unsigned Depth = 0) const override;
 178
 179   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
 180   /// MachineFunction.
 181   ///
 182   /// \returns a RegisterSDNode representing Reg.
 183   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
 184                                        const TargetRegisterClass *RC,
 185                                        unsigned Reg, EVT VT) const;
 186 };
 187
 188 namespace AMDGPUISD {
 189
 190 enum {
 191   // AMDIL ISD Opcodes
 192   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 193   CALL,        // Function call based on a single integer
 194   UMUL,        // 32bit unsigned multiplication
 195   RET_FLAG,
 196   BRANCH_COND,
 197   // End AMDIL ISD Opcodes
 198   DWORDADDR,
 199   FRACT,
 200   CLAMP,
 201   MAD, // Multiply + add with same result as the separate operations.
 202
 203   // SIN_HW, COS_HW - f32 for SI, 1 ULP max error, valid from -100 pi to 100 pi.
 204   // Denormals handled on some parts.
 205   COS_HW,
 206   SIN_HW,
 207   FMAX_LEGACY,
 208   SMAX,
 209   UMAX,
 210   FMIN_LEGACY,
 211   SMIN,
 212   UMIN,
 213   FMAX3,
 214   SMAX3,
 215   UMAX3,
 216   FMIN3,
 217   SMIN3,
 218   UMIN3,
 219   URECIP,
 220   DIV_SCALE,
 221   DIV_FMAS,
 222   DIV_FIXUP,
 223   TRIG_PREOP, // 1 ULP max error for f64
 224
 225   // RCP, RSQ - For f32, 1 ULP max error, no denormal handling.
 226   //            For f64, max error 2^29 ULP, handles denormals.
 227   RCP,
 228   RSQ,
 229   RSQ_LEGACY,
 230   RSQ_CLAMPED,
 231   LDEXP,
 232   DOT4,
 233   BFE_U32, // Extract range of bits with zero extension to 32-bits.
 234   BFE_I32, // Extract range of bits with sign extension to 32-bits.
 235   BFI, // (src0 & src1) | (~src0 & src2)
 236   BFM, // Insert a range of bits into a 32-bit word.
 237   BREV, // Reverse bits.
 238   MUL_U24,
 239   MUL_I24,
 240   MAD_U24,
 241   MAD_I24,
 242   TEXTURE_FETCH,
 243   EXPORT,
 244   CONST_ADDRESS,
 245   REGISTER_LOAD,
 246   REGISTER_STORE,
 247   LOAD_INPUT,
 248   SAMPLE,
 249   SAMPLEB,
 250   SAMPLED,
 251   SAMPLEL,
 252
 253   // These cvt_f32_ubyte* nodes need to remain consecutive and in order.
 254   CVT_F32_UBYTE0,
 255   CVT_F32_UBYTE1,
 256   CVT_F32_UBYTE2,
 257   CVT_F32_UBYTE3,
 258   /// This node is for VLIW targets and it is used to represent a vector
 259   /// that is stored in consecutive registers with the same channel.
 260   /// For example:
 261   ///   |X  |Y|Z|W|
 262   /// T0|v.x| | | |
 263   /// T1|v.y| | | |
 264   /// T2|v.z| | | |
 265   /// T3|v.w| | | |
 266   BUILD_VERTICAL_VECTOR,
 267   /// Pointer to the start of the shader's constant data.
 268   CONST_DATA_PTR,
 269   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 270   STORE_MSKOR,
 271   LOAD_CONSTANT,
 272   TBUFFER_STORE_FORMAT,
 273   LAST_AMDGPU_ISD_NUMBER
 274 };
 275
 276
 277 } // End namespace AMDGPUISD
 278
 279 } // End namespace llvm
 280
 281 #endif