lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef LLVM_LIB_TARGET_R600_AMDGPUISELLOWERING_H
  17 #define LLVM_LIB_TARGET_R600_AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class AMDGPUSubtarget;
  25 class MachineRegisterInfo;
  26
  27 class AMDGPUTargetLowering : public TargetLowering {
  28 protected:
  29   const AMDGPUSubtarget *Subtarget;
  30
  31 private:
  32   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  33                                    const SDValue &InitPtr,
  34                                    SDValue Chain,
  35                                    SelectionDAG &DAG) const;
  36   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  40   /// \brief Lower vector stores by merging the vector elements into an integer
  41   /// of the same bitwidth.
  42   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  43   /// \brief Split a vector store into multiple scalar stores.
  44   /// \returns The resulting chain.
  45
  46   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  47   SDValue LowerFCEIL(SDValue Op, SelectionDAG &DAG) const;
  48   SDValue LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const;
  49   SDValue LowerFRINT(SDValue Op, SelectionDAG &DAG) const;
  50   SDValue LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const;
  51   SDValue LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const;
  52
  53   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  54
  55   SDValue ExpandSIGN_EXTEND_INREG(SDValue Op,
  56                                   unsigned BitsDiff,
  57                                   SelectionDAG &DAG) const;
  58   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
  59
  60   SDValue performStoreCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  61   SDValue performMulCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  62
  63 protected:
  64   static EVT getEquivalentMemType(LLVMContext &Context, EVT VT);
  65   static EVT getEquivalentLoadRegType(LLVMContext &Context, EVT VT);
  66
  67   virtual SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  68                                      SelectionDAG &DAG) const;
  69
  70   /// \brief Split a vector load into a scalar load of each component.
  71   SDValue ScalarizeVectorLoad(SDValue Op, SelectionDAG &DAG) const;
  72
  73   /// \brief Split a vector load into 2 loads of half the vector.
  74   SDValue SplitVectorLoad(SDValue Op, SelectionDAG &DAG) const;
  75
  76   /// \brief Split a vector store into a scalar store of each component.
  77   SDValue ScalarizeVectorStore(SDValue Op, SelectionDAG &DAG) const;
  78
  79   /// \brief Split a vector store into 2 stores of half the vector.
  80   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  81
  82   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  83   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  84   SDValue LowerSDIVREM(SDValue Op, SelectionDAG &DAG) const;
  85   SDValue LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const;
  86   bool isHWTrueValue(SDValue Op) const;
  87   bool isHWFalseValue(SDValue Op) const;
  88
  89   /// The SelectionDAGBuilder will automatically promote function arguments
  90   /// with illegal types.  However, this does not work for the AMDGPU targets
  91   /// since the function arguments are stored in memory as these illegal types.
  92   /// In order to handle this properly we need to get the origianl types sizes
  93   /// from the LLVM IR Function and fixup the ISD:InputArg values before
  94   /// passing them to AnalyzeFormalArguments()
  95   void getOriginalFunctionArgs(SelectionDAG &DAG,
  96                                const Function *F,
  97                                const SmallVectorImpl<ISD::InputArg> &Ins,
  98                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
  99   void AnalyzeFormalArguments(CCState &State,
 100                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
 101
 102 public:
 103   AMDGPUTargetLowering(TargetMachine &TM);
 104
 105   bool isFAbsFree(EVT VT) const override;
 106   bool isFNegFree(EVT VT) const override;
 107   bool isTruncateFree(EVT Src, EVT Dest) const override;
 108   bool isTruncateFree(Type *Src, Type *Dest) const override;
 109
 110   bool isZExtFree(Type *Src, Type *Dest) const override;
 111   bool isZExtFree(EVT Src, EVT Dest) const override;
 112   bool isZExtFree(SDValue Val, EVT VT2) const override;
 113
 114   bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 115
 116   MVT getVectorIdxTy() const override;
 117   bool isSelectSupported(SelectSupportKind) const override;
 118
 119   bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 120   bool ShouldShrinkFPConstant(EVT VT) const override;
 121
 122   bool isLoadBitCastBeneficial(EVT, EVT) const override;
 123   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
 124                       bool isVarArg,
 125                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 126                       const SmallVectorImpl<SDValue> &OutVals,
 127                       SDLoc DL, SelectionDAG &DAG) const override;
 128   SDValue LowerCall(CallLoweringInfo &CLI,
 129                     SmallVectorImpl<SDValue> &InVals) const override;
 130
 131   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 132   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 133   void ReplaceNodeResults(SDNode * N,
 134                           SmallVectorImpl<SDValue> &Results,
 135                           SelectionDAG &DAG) const override;
 136
 137   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 138   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 139   SDValue CombineMinMax(SDNode *N, SelectionDAG &DAG) const;
 140   const char* getTargetNodeName(unsigned Opcode) const override;
 141
 142   virtual SDNode *PostISelFolding(MachineSDNode *N,
 143                                   SelectionDAG &DAG) const {
 144     return N;
 145   }
 146
 147   /// \brief Determine which of the bits specified in \p Mask are known to be
 148   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 149   /// bitsets.
 150   void computeKnownBitsForTargetNode(const SDValue Op,
 151                                      APInt &KnownZero,
 152                                      APInt &KnownOne,
 153                                      const SelectionDAG &DAG,
 154                                      unsigned Depth = 0) const override;
 155
 156   virtual unsigned ComputeNumSignBitsForTargetNode(
 157     SDValue Op,
 158     const SelectionDAG &DAG,
 159     unsigned Depth = 0) const override;
 160
 161   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
 162   /// MachineFunction.
 163   ///
 164   /// \returns a RegisterSDNode representing Reg.
 165   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
 166                                        const TargetRegisterClass *RC,
 167                                        unsigned Reg, EVT VT) const;
 168 };
 169
 170 namespace AMDGPUISD {
 171
 172 enum {
 173   // AMDIL ISD Opcodes
 174   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 175   CALL,        // Function call based on a single integer
 176   UMUL,        // 32bit unsigned multiplication
 177   RET_FLAG,
 178   BRANCH_COND,
 179   // End AMDIL ISD Opcodes
 180   DWORDADDR,
 181   FRACT,
 182   CLAMP,
 183
 184   // SIN_HW, COS_HW - f32 for SI, 1 ULP max error, valid from -100 pi to 100 pi.
 185   // Denormals handled on some parts.
 186   COS_HW,
 187   SIN_HW,
 188   FMAX,
 189   SMAX,
 190   UMAX,
 191   FMIN,
 192   SMIN,
 193   UMIN,
 194   URECIP,
 195   DIV_SCALE,
 196   DIV_FMAS,
 197   DIV_FIXUP,
 198   TRIG_PREOP, // 1 ULP max error for f64
 199
 200   // RCP, RSQ - For f32, 1 ULP max error, no denormal handling.
 201   //            For f64, max error 2^29 ULP, handles denormals.
 202   RCP,
 203   RSQ,
 204   RSQ_LEGACY,
 205   RSQ_CLAMPED,
 206   DOT4,
 207   BFE_U32, // Extract range of bits with zero extension to 32-bits.
 208   BFE_I32, // Extract range of bits with sign extension to 32-bits.
 209   BFI, // (src0 & src1) | (~src0 & src2)
 210   BFM, // Insert a range of bits into a 32-bit word.
 211   BREV, // Reverse bits.
 212   MUL_U24,
 213   MUL_I24,
 214   MAD_U24,
 215   MAD_I24,
 216   TEXTURE_FETCH,
 217   EXPORT,
 218   CONST_ADDRESS,
 219   REGISTER_LOAD,
 220   REGISTER_STORE,
 221   LOAD_INPUT,
 222   SAMPLE,
 223   SAMPLEB,
 224   SAMPLED,
 225   SAMPLEL,
 226
 227   // These cvt_f32_ubyte* nodes need to remain consecutive and in order.
 228   CVT_F32_UBYTE0,
 229   CVT_F32_UBYTE1,
 230   CVT_F32_UBYTE2,
 231   CVT_F32_UBYTE3,
 232   /// This node is for VLIW targets and it is used to represent a vector
 233   /// that is stored in consecutive registers with the same channel.
 234   /// For example:
 235   ///   |X  |Y|Z|W|
 236   /// T0|v.x| | | |
 237   /// T1|v.y| | | |
 238   /// T2|v.z| | | |
 239   /// T3|v.w| | | |
 240   BUILD_VERTICAL_VECTOR,
 241   /// Pointer to the start of the shader's constant data.
 242   CONST_DATA_PTR,
 243   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 244   STORE_MSKOR,
 245   LOAD_CONSTANT,
 246   TBUFFER_STORE_FORMAT,
 247   LAST_AMDGPU_ISD_NUMBER
 248 };
 249
 250
 251 } // End namespace AMDGPUISD
 252
 253 } // End namespace llvm
 254
 255 #endif