lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPURegisterInfo.h"
  20 #include "AMDGPUSubtarget.h"
  21 #include "AMDILIntrinsicInfo.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/Analysis/ValueTracking.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  30 #include "llvm/IR/DataLayout.h"
  31 #include "llvm/IR/DiagnosticInfo.h"
  32 #include "llvm/IR/DiagnosticPrinter.h"
  33
  34 using namespace llvm;
  35
  36 namespace {
  37
  38 /// Diagnostic information for unimplemented or unsupported feature reporting.
  39 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  40 private:
  41   const Twine &Description;
  42   const Function &Fn;
  43
  44   static int KindID;
  45
  46   static int getKindID() {
  47     if (KindID == 0)
  48       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  49     return KindID;
  50   }
  51
  52 public:
  53   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  54                           DiagnosticSeverity Severity = DS_Error)
  55     : DiagnosticInfo(getKindID(), Severity),
  56       Description(Desc),
  57       Fn(Fn) { }
  58
  59   const Function &getFunction() const { return Fn; }
  60   const Twine &getDescription() const { return Description; }
  61
  62   void print(DiagnosticPrinter &DP) const override {
  63     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  64   }
  65
  66   static bool classof(const DiagnosticInfo *DI) {
  67     return DI->getKind() == getKindID();
  68   }
  69 };
  70
  71 int DiagnosticInfoUnsupported::KindID = 0;
  72 }
  73
  74
  75 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  76                       CCValAssign::LocInfo LocInfo,
  77                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  78   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  79                                         ArgFlags.getOrigAlign());
  80   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  81
  82   return true;
  83 }
  84
  85 #include "AMDGPUGenCallingConv.inc"
  86
  87 // Find a larger type to do a load / store of a vector with.
  88 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  89   unsigned StoreSize = VT.getStoreSizeInBits();
  90   if (StoreSize <= 32)
  91     return EVT::getIntegerVT(Ctx, StoreSize);
  92
  93   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  94   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  95 }
  96
  97 // Type for a vector that will be loaded to.
  98 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  99   unsigned StoreSize = VT.getStoreSizeInBits();
 100   if (StoreSize <= 32)
 101     return EVT::getIntegerVT(Ctx, 32);
 102
 103   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 104 }
 105
 106 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 107   TargetLowering(TM, new TargetLoweringObjectFileELF()) {
 108
 109   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 110
 111   // Initialize target lowering borrowed from AMDIL
 112   InitAMDILLowering();
 113
 114   // We need to custom lower some of the intrinsics
 115   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 116
 117   // Library functions.  These default to Expand, but we have instructions
 118   // for them.
 119   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 120   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 121   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 122   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 123   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 124   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 125   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 126   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 127   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 128
 129   // Lower floating point store/load to integer store/load to reduce the number
 130   // of patterns in tablegen.
 131   setOperationAction(ISD::STORE, MVT::f32, Promote);
 132   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 133
 134   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 135   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 136
 137   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 138   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 139
 140   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 141   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 142
 143   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 144   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 145
 146   setOperationAction(ISD::STORE, MVT::f64, Promote);
 147   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 148
 149   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 150   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 151
 152   // Custom lowering of vector stores is required for local address space
 153   // stores.
 154   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 155   // XXX: Native v2i32 local address space stores are possible, but not
 156   // currently implemented.
 157   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 158
 159   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 160   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 161   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 162
 163   // XXX: This can be change to Custom, once ExpandVectorStores can
 164   // handle 64-bit stores.
 165   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 166
 167   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 168   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 169   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 170   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 171   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 172
 173
 174   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 175   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 176
 177   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 178   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 179
 180   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 181   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 182
 183   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 184   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 185
 186   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 187   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 188
 189   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 190   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 191
 192   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 193   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 194
 195   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 196   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 197   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 198   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 199   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 200   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 201   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 202   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 203   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 204   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 205
 206   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 207   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 208   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 209   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 210   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 211   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 212   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 213   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 214   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 215   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 216   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 217   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 218
 219   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 220
 221   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 222     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 223     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 224     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 225     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 226   }
 227
 228   if (!Subtarget->hasBFI()) {
 229     // fcopysign can be done in a single instruction with BFI.
 230     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 231     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 232   }
 233
 234   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 235   for (MVT VT : ScalarIntVTs) {
 236     setOperationAction(ISD::SREM, VT, Expand);
 237     setOperationAction(ISD::SDIV, VT, Custom);
 238
 239     // GPU does not have divrem function for signed or unsigned.
 240     setOperationAction(ISD::SDIVREM, VT, Expand);
 241     setOperationAction(ISD::UDIVREM, VT, Custom);
 242
 243     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 244     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 245     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 246
 247     setOperationAction(ISD::BSWAP, VT, Expand);
 248     setOperationAction(ISD::CTTZ, VT, Expand);
 249     setOperationAction(ISD::CTLZ, VT, Expand);
 250   }
 251
 252   if (!Subtarget->hasBCNT(32))
 253     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 254
 255   if (!Subtarget->hasBCNT(64))
 256     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 257
 258   // The hardware supports 32-bit ROTR, but not ROTL.
 259   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 260   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 261   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 262
 263   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Expand);
 264   setOperationAction(ISD::MUL, MVT::i64, Expand);
 265   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 266   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 267   setOperationAction(ISD::SUB, MVT::i64, Expand);
 268   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 269   setOperationAction(ISD::UREM, MVT::i32, Expand);
 270   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 271   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 272
 273   static const MVT::SimpleValueType VectorIntTypes[] = {
 274     MVT::v2i32, MVT::v4i32
 275   };
 276
 277   for (MVT VT : VectorIntTypes) {
 278     // Expand the following operations for the current type by default.
 279     setOperationAction(ISD::ADD,  VT, Expand);
 280     setOperationAction(ISD::AND,  VT, Expand);
 281     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 282     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 283     setOperationAction(ISD::MUL,  VT, Expand);
 284     setOperationAction(ISD::OR,   VT, Expand);
 285     setOperationAction(ISD::SHL,  VT, Expand);
 286     setOperationAction(ISD::SRA,  VT, Expand);
 287     setOperationAction(ISD::SRL,  VT, Expand);
 288     setOperationAction(ISD::ROTL, VT, Expand);
 289     setOperationAction(ISD::ROTR, VT, Expand);
 290     setOperationAction(ISD::SUB,  VT, Expand);
 291     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 292     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 293     // TODO: Implement custom UREM / SREM routines.
 294     setOperationAction(ISD::SDIV, VT, Custom);
 295     setOperationAction(ISD::UDIV, VT, Expand);
 296     setOperationAction(ISD::SREM, VT, Expand);
 297     setOperationAction(ISD::UREM, VT, Expand);
 298     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 299     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 300     setOperationAction(ISD::SDIVREM, VT, Expand);
 301     setOperationAction(ISD::UDIVREM, VT, Custom);
 302     setOperationAction(ISD::SELECT, VT, Expand);
 303     setOperationAction(ISD::VSELECT, VT, Expand);
 304     setOperationAction(ISD::XOR,  VT, Expand);
 305     setOperationAction(ISD::BSWAP, VT, Expand);
 306     setOperationAction(ISD::CTPOP, VT, Expand);
 307     setOperationAction(ISD::CTTZ, VT, Expand);
 308     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 309     setOperationAction(ISD::CTLZ, VT, Expand);
 310     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 311   }
 312
 313   static const MVT::SimpleValueType FloatVectorTypes[] = {
 314     MVT::v2f32, MVT::v4f32
 315   };
 316
 317   for (MVT VT : FloatVectorTypes) {
 318     setOperationAction(ISD::FABS, VT, Expand);
 319     setOperationAction(ISD::FADD, VT, Expand);
 320     setOperationAction(ISD::FCOS, VT, Expand);
 321     setOperationAction(ISD::FDIV, VT, Expand);
 322     setOperationAction(ISD::FPOW, VT, Expand);
 323     setOperationAction(ISD::FFLOOR, VT, Expand);
 324     setOperationAction(ISD::FTRUNC, VT, Expand);
 325     setOperationAction(ISD::FMUL, VT, Expand);
 326     setOperationAction(ISD::FRINT, VT, Expand);
 327     setOperationAction(ISD::FSQRT, VT, Expand);
 328     setOperationAction(ISD::FSIN, VT, Expand);
 329     setOperationAction(ISD::FSUB, VT, Expand);
 330     setOperationAction(ISD::FNEG, VT, Expand);
 331     setOperationAction(ISD::SELECT, VT, Expand);
 332     setOperationAction(ISD::VSELECT, VT, Expand);
 333     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 334   }
 335
 336   setTargetDAGCombine(ISD::MUL);
 337   setTargetDAGCombine(ISD::SELECT_CC);
 338
 339   setSchedulingPreference(Sched::RegPressure);
 340   setJumpIsExpensive(true);
 341
 342   // There are no integer divide instructions, and these expand to a pretty
 343   // large sequence of instructions.
 344   setIntDivIsCheap(false);
 345
 346   // TODO: Investigate this when 64-bit divides are implemented.
 347   addBypassSlowDiv(64, 32);
 348
 349   // FIXME: Need to really handle these.
 350   MaxStoresPerMemcpy  = 4096;
 351   MaxStoresPerMemmove = 4096;
 352   MaxStoresPerMemset  = 4096;
 353 }
 354
 355 //===----------------------------------------------------------------------===//
 356 // Target Information
 357 //===----------------------------------------------------------------------===//
 358
 359 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 360   return MVT::i32;
 361 }
 362
 363 // The backend supports 32 and 64 bit floating point immediates.
 364 // FIXME: Why are we reporting vectors of FP immediates as legal?
 365 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 366   EVT ScalarVT = VT.getScalarType();
 367   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 368 }
 369
 370 // We don't want to shrink f64 / f32 constants.
 371 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 372   EVT ScalarVT = VT.getScalarType();
 373   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 374 }
 375
 376 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 377                                                    EVT CastTy) const {
 378   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 379     return true;
 380
 381   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 382   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 383
 384   return ((LScalarSize <= CastScalarSize) ||
 385           (CastScalarSize >= 32) ||
 386           (LScalarSize < 32));
 387 }
 388
 389 //===---------------------------------------------------------------------===//
 390 // Target Properties
 391 //===---------------------------------------------------------------------===//
 392
 393 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 394   assert(VT.isFloatingPoint());
 395   return VT == MVT::f32;
 396 }
 397
 398 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 399   assert(VT.isFloatingPoint());
 400   return VT == MVT::f32;
 401 }
 402
 403 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 404   // Truncate is just accessing a subregister.
 405   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 406 }
 407
 408 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 409   // Truncate is just accessing a subregister.
 410   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 411          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 412 }
 413
 414 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 415   const DataLayout *DL = getDataLayout();
 416   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 417   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 418
 419   return SrcSize == 32 && DestSize == 64;
 420 }
 421
 422 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 423   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 424   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 425   // this will enable reducing 64-bit operations the 32-bit, which is always
 426   // good.
 427   return Src == MVT::i32 && Dest == MVT::i64;
 428 }
 429
 430 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 431   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 432   // limited number of native 64-bit operations. Shrinking an operation to fit
 433   // in a single 32-bit register should always be helpful. As currently used,
 434   // this is much less general than the name suggests, and is only used in
 435   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 436   // not profitable, and may actually be harmful.
 437   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 438 }
 439
 440 //===---------------------------------------------------------------------===//
 441 // TargetLowering Callbacks
 442 //===---------------------------------------------------------------------===//
 443
 444 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 445                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 446
 447   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 448 }
 449
 450 SDValue AMDGPUTargetLowering::LowerReturn(
 451                                      SDValue Chain,
 452                                      CallingConv::ID CallConv,
 453                                      bool isVarArg,
 454                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 455                                      const SmallVectorImpl<SDValue> &OutVals,
 456                                      SDLoc DL, SelectionDAG &DAG) const {
 457   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 458 }
 459
 460 //===---------------------------------------------------------------------===//
 461 // Target specific lowering
 462 //===---------------------------------------------------------------------===//
 463
 464 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 465                                         SmallVectorImpl<SDValue> &InVals) const {
 466   SDValue Callee = CLI.Callee;
 467   SelectionDAG &DAG = CLI.DAG;
 468
 469   const Function &Fn = *DAG.getMachineFunction().getFunction();
 470
 471   StringRef FuncName("<unknown>");
 472
 473   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 474     FuncName = G->getSymbol();
 475   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 476     FuncName = G->getGlobal()->getName();
 477
 478   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 479   DAG.getContext()->diagnose(NoCalls);
 480   return SDValue();
 481 }
 482
 483 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 484                                              SelectionDAG &DAG) const {
 485   switch (Op.getOpcode()) {
 486   default:
 487     Op.getNode()->dump();
 488     llvm_unreachable("Custom lowering code for this"
 489                      "instruction is not implemented yet!");
 490     break;
 491   // AMDGPU DAG lowering.
 492   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 493   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 494   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 495   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 496   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 497   case ISD::SDIV: return LowerSDIV(Op, DAG);
 498   case ISD::SREM: return LowerSREM(Op, DAG);
 499   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 500   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 501   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 502   case ISD::FRINT: return LowerFRINT(Op, DAG);
 503   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 504   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 505
 506   // AMDIL DAG lowering.
 507   case ISD::BRCOND: return LowerBRCOND(Op, DAG);
 508   }
 509   return Op;
 510 }
 511
 512 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 513                                               SmallVectorImpl<SDValue> &Results,
 514                                               SelectionDAG &DAG) const {
 515   switch (N->getOpcode()) {
 516   case ISD::SIGN_EXTEND_INREG:
 517     // Different parts of legalization seem to interpret which type of
 518     // sign_extend_inreg is the one to check for custom lowering. The extended
 519     // from type is what really matters, but some places check for custom
 520     // lowering of the result type. This results in trying to use
 521     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 522     // nothing here and let the illegal result integer be handled normally.
 523     return;
 524   case ISD::UDIV: {
 525     SDValue Op = SDValue(N, 0);
 526     SDLoc DL(Op);
 527     EVT VT = Op.getValueType();
 528     SDValue UDIVREM = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT),
 529       N->getOperand(0), N->getOperand(1));
 530     Results.push_back(UDIVREM);
 531     break;
 532   }
 533   case ISD::UREM: {
 534     SDValue Op = SDValue(N, 0);
 535     SDLoc DL(Op);
 536     EVT VT = Op.getValueType();
 537     SDValue UDIVREM = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT),
 538       N->getOperand(0), N->getOperand(1));
 539     Results.push_back(UDIVREM.getValue(1));
 540     break;
 541   }
 542   case ISD::UDIVREM: {
 543     SDValue Op = SDValue(N, 0);
 544     SDLoc DL(Op);
 545     EVT VT = Op.getValueType();
 546     EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
 547
 548     SDValue one = DAG.getConstant(1, HalfVT);
 549     SDValue zero = DAG.getConstant(0, HalfVT);
 550
 551     //HiLo split
 552     SDValue LHS = N->getOperand(0);
 553     SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
 554     SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
 555
 556     SDValue RHS = N->getOperand(1);
 557     SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
 558     SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
 559
 560     // Get Speculative values
 561     SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
 562     SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
 563
 564     SDValue REM_Hi = zero;
 565     SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
 566
 567     SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
 568     SDValue DIV_Lo = zero;
 569
 570     const unsigned halfBitWidth = HalfVT.getSizeInBits();
 571
 572     for (unsigned i = 0; i < halfBitWidth; ++i) {
 573       SDValue POS = DAG.getConstant(halfBitWidth - i - 1, HalfVT);
 574       // Get Value of high bit
 575       SDValue HBit;
 576       if (halfBitWidth == 32 && Subtarget->hasBFE()) {
 577         HBit = DAG.getNode(AMDGPUISD::BFE_U32, DL, HalfVT, LHS_Lo, POS, one);
 578       } else {
 579         HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
 580         HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
 581       }
 582
 583       SDValue Carry = DAG.getNode(ISD::SRL, DL, HalfVT, REM_Lo,
 584         DAG.getConstant(halfBitWidth - 1, HalfVT));
 585       REM_Hi = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Hi, one);
 586       REM_Hi = DAG.getNode(ISD::OR, DL, HalfVT, REM_Hi, Carry);
 587
 588       REM_Lo = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Lo, one);
 589       REM_Lo = DAG.getNode(ISD::OR, DL, HalfVT, REM_Lo, HBit);
 590
 591
 592       SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
 593
 594       SDValue BIT = DAG.getConstant(1 << (halfBitWidth - i - 1), HalfVT);
 595       SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETGE);
 596
 597       DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
 598
 599       // Update REM
 600
 601       SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
 602
 603       REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETGE);
 604       REM_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, zero);
 605       REM_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, one);
 606     }
 607
 608     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
 609     SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
 610     Results.push_back(DIV);
 611     Results.push_back(REM);
 612     break;
 613   }
 614   default:
 615     return;
 616   }
 617 }
 618
 619 // FIXME: This implements accesses to initialized globals in the constant
 620 // address space by copying them to private and accessing that. It does not
 621 // properly handle illegal types or vectors. The private vector loads are not
 622 // scalarized, and the illegal scalars hit an assertion. This technique will not
 623 // work well with large initializers, and this should eventually be
 624 // removed. Initialized globals should be placed into a data section that the
 625 // runtime will load into a buffer before the kernel is executed. Uses of the
 626 // global need to be replaced with a pointer loaded from an implicit kernel
 627 // argument into this buffer holding the copy of the data, which will remove the
 628 // need for any of this.
 629 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 630                                                        const GlobalValue *GV,
 631                                                        const SDValue &InitPtr,
 632                                                        SDValue Chain,
 633                                                        SelectionDAG &DAG) const {
 634   const DataLayout *TD = getTargetMachine().getDataLayout();
 635   SDLoc DL(InitPtr);
 636   Type *InitTy = Init->getType();
 637
 638   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 639     EVT VT = EVT::getEVT(InitTy);
 640     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 641     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 642                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 643                         TD->getPrefTypeAlignment(InitTy));
 644   }
 645
 646   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 647     EVT VT = EVT::getEVT(CFP->getType());
 648     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 649     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 650                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 651                  TD->getPrefTypeAlignment(CFP->getType()));
 652   }
 653
 654   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 655     const StructLayout *SL = TD->getStructLayout(ST);
 656
 657     EVT PtrVT = InitPtr.getValueType();
 658     SmallVector<SDValue, 8> Chains;
 659
 660     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 661       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 662       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 663
 664       Constant *Elt = Init->getAggregateElement(I);
 665       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 666     }
 667
 668     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 669   }
 670
 671   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 672     EVT PtrVT = InitPtr.getValueType();
 673
 674     unsigned NumElements;
 675     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 676       NumElements = AT->getNumElements();
 677     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 678       NumElements = VT->getNumElements();
 679     else
 680       llvm_unreachable("Unexpected type");
 681
 682     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 683     SmallVector<SDValue, 8> Chains;
 684     for (unsigned i = 0; i < NumElements; ++i) {
 685       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 686       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 687
 688       Constant *Elt = Init->getAggregateElement(i);
 689       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 690     }
 691
 692     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 693   }
 694
 695   if (isa<UndefValue>(Init)) {
 696     EVT VT = EVT::getEVT(InitTy);
 697     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 698     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 699                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 700                         TD->getPrefTypeAlignment(InitTy));
 701   }
 702
 703   Init->dump();
 704   llvm_unreachable("Unhandled constant initializer");
 705 }
 706
 707 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 708                                                  SDValue Op,
 709                                                  SelectionDAG &DAG) const {
 710
 711   const DataLayout *TD = getTargetMachine().getDataLayout();
 712   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 713   const GlobalValue *GV = G->getGlobal();
 714
 715   switch (G->getAddressSpace()) {
 716   default: llvm_unreachable("Global Address lowering not implemented for this "
 717                             "address space");
 718   case AMDGPUAS::LOCAL_ADDRESS: {
 719     // XXX: What does the value of G->getOffset() mean?
 720     assert(G->getOffset() == 0 &&
 721          "Do not know what to do with an non-zero offset");
 722
 723     unsigned Offset;
 724     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 725       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 726       Offset = MFI->LDSSize;
 727       MFI->LocalMemoryObjects[GV] = Offset;
 728       // XXX: Account for alignment?
 729       MFI->LDSSize += Size;
 730     } else {
 731       Offset = MFI->LocalMemoryObjects[GV];
 732     }
 733
 734     return DAG.getConstant(Offset, getPointerTy(G->getAddressSpace()));
 735   }
 736   case AMDGPUAS::CONSTANT_ADDRESS: {
 737     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 738     Type *EltType = GV->getType()->getElementType();
 739     unsigned Size = TD->getTypeAllocSize(EltType);
 740     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 741
 742     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 743     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 744
 745     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 746     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 747
 748     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 749     if (!Var->hasInitializer()) {
 750       // This has no use, but bugpoint will hit it.
 751       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 752     }
 753
 754     const Constant *Init = Var->getInitializer();
 755     SmallVector<SDNode*, 8> WorkList;
 756
 757     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 758                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 759       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 760         continue;
 761       WorkList.push_back(*I);
 762     }
 763     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 764     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 765                                            E = WorkList.end(); I != E; ++I) {
 766       SmallVector<SDValue, 8> Ops;
 767       Ops.push_back(Chain);
 768       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 769         Ops.push_back((*I)->getOperand(i));
 770       }
 771       DAG.UpdateNodeOperands(*I, Ops);
 772     }
 773     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 774   }
 775   }
 776 }
 777
 778 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 779                                                   SelectionDAG &DAG) const {
 780   SmallVector<SDValue, 8> Args;
 781   SDValue A = Op.getOperand(0);
 782   SDValue B = Op.getOperand(1);
 783
 784   DAG.ExtractVectorElements(A, Args);
 785   DAG.ExtractVectorElements(B, Args);
 786
 787   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 788 }
 789
 790 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 791                                                      SelectionDAG &DAG) const {
 792
 793   SmallVector<SDValue, 8> Args;
 794   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 795   EVT VT = Op.getValueType();
 796   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 797                             VT.getVectorNumElements());
 798
 799   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 800 }
 801
 802 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 803                                               SelectionDAG &DAG) const {
 804
 805   MachineFunction &MF = DAG.getMachineFunction();
 806   const AMDGPUFrameLowering *TFL =
 807    static_cast<const AMDGPUFrameLowering*>(getTargetMachine().getFrameLowering());
 808
 809   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 810
 811   unsigned FrameIndex = FIN->getIndex();
 812   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 813   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 814                          Op.getValueType());
 815 }
 816
 817 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 818     SelectionDAG &DAG) const {
 819   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 820   SDLoc DL(Op);
 821   EVT VT = Op.getValueType();
 822
 823   switch (IntrinsicID) {
 824     default: return Op;
 825     case AMDGPUIntrinsic::AMDGPU_abs:
 826     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 827       return LowerIntrinsicIABS(Op, DAG);
 828     case AMDGPUIntrinsic::AMDGPU_lrp:
 829       return LowerIntrinsicLRP(Op, DAG);
 830     case AMDGPUIntrinsic::AMDGPU_fract:
 831     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 832       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 833
 834     case AMDGPUIntrinsic::AMDGPU_clamp:
 835     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 836       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 837                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 838
 839     case AMDGPUIntrinsic::AMDGPU_imax:
 840       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 841                                                   Op.getOperand(2));
 842     case AMDGPUIntrinsic::AMDGPU_umax:
 843       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 844                                                   Op.getOperand(2));
 845     case AMDGPUIntrinsic::AMDGPU_imin:
 846       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 847                                                   Op.getOperand(2));
 848     case AMDGPUIntrinsic::AMDGPU_umin:
 849       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 850                                                   Op.getOperand(2));
 851
 852     case AMDGPUIntrinsic::AMDGPU_umul24:
 853       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 854                          Op.getOperand(1), Op.getOperand(2));
 855
 856     case AMDGPUIntrinsic::AMDGPU_imul24:
 857       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 858                          Op.getOperand(1), Op.getOperand(2));
 859
 860     case AMDGPUIntrinsic::AMDGPU_umad24:
 861       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 862                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 863
 864     case AMDGPUIntrinsic::AMDGPU_imad24:
 865       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 866                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 867
 868     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 869       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 870
 871     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 872       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 873
 874     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 875       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 876
 877     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 878       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 879
 880     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 881       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 882                          Op.getOperand(1),
 883                          Op.getOperand(2),
 884                          Op.getOperand(3));
 885
 886     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 887       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 888                          Op.getOperand(1),
 889                          Op.getOperand(2),
 890                          Op.getOperand(3));
 891
 892     case AMDGPUIntrinsic::AMDGPU_bfi:
 893       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 894                          Op.getOperand(1),
 895                          Op.getOperand(2),
 896                          Op.getOperand(3));
 897
 898     case AMDGPUIntrinsic::AMDGPU_bfm:
 899       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 900                          Op.getOperand(1),
 901                          Op.getOperand(2));
 902
 903     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
 904       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
 905
 906     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
 907       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
 908   }
 909 }
 910
 911 ///IABS(a) = SMAX(sub(0, a), a)
 912 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
 913                                                  SelectionDAG &DAG) const {
 914   SDLoc DL(Op);
 915   EVT VT = Op.getValueType();
 916   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 917                                               Op.getOperand(1));
 918
 919   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
 920 }
 921
 922 /// Linear Interpolation
 923 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
 924 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
 925                                                 SelectionDAG &DAG) const {
 926   SDLoc DL(Op);
 927   EVT VT = Op.getValueType();
 928   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
 929                                 DAG.getConstantFP(1.0f, MVT::f32),
 930                                 Op.getOperand(1));
 931   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
 932                                                     Op.getOperand(3));
 933   return DAG.getNode(ISD::FADD, DL, VT,
 934       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
 935       OneSubAC);
 936 }
 937
 938 /// \brief Generate Min/Max node
 939 SDValue AMDGPUTargetLowering::CombineMinMax(SDNode *N,
 940                                             SelectionDAG &DAG) const {
 941   SDLoc DL(N);
 942   EVT VT = N->getValueType(0);
 943
 944   SDValue LHS = N->getOperand(0);
 945   SDValue RHS = N->getOperand(1);
 946   SDValue True = N->getOperand(2);
 947   SDValue False = N->getOperand(3);
 948   SDValue CC = N->getOperand(4);
 949
 950   if (VT != MVT::f32 ||
 951       !((LHS == True && RHS == False) || (LHS == False && RHS == True))) {
 952     return SDValue();
 953   }
 954
 955   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
 956   switch (CCOpcode) {
 957   case ISD::SETOEQ:
 958   case ISD::SETONE:
 959   case ISD::SETUNE:
 960   case ISD::SETNE:
 961   case ISD::SETUEQ:
 962   case ISD::SETEQ:
 963   case ISD::SETFALSE:
 964   case ISD::SETFALSE2:
 965   case ISD::SETTRUE:
 966   case ISD::SETTRUE2:
 967   case ISD::SETUO:
 968   case ISD::SETO:
 969     llvm_unreachable("Operation should already be optimised!");
 970   case ISD::SETULE:
 971   case ISD::SETULT:
 972   case ISD::SETOLE:
 973   case ISD::SETOLT:
 974   case ISD::SETLE:
 975   case ISD::SETLT: {
 976     unsigned Opc = (LHS == True) ? AMDGPUISD::FMIN : AMDGPUISD::FMAX;
 977     return DAG.getNode(Opc, DL, VT, LHS, RHS);
 978   }
 979   case ISD::SETGT:
 980   case ISD::SETGE:
 981   case ISD::SETUGE:
 982   case ISD::SETOGE:
 983   case ISD::SETUGT:
 984   case ISD::SETOGT: {
 985     unsigned Opc = (LHS == True) ? AMDGPUISD::FMAX : AMDGPUISD::FMIN;
 986     return DAG.getNode(Opc, DL, VT, LHS, RHS);
 987   }
 988   case ISD::SETCC_INVALID:
 989     llvm_unreachable("Invalid setcc condcode!");
 990   }
 991   return SDValue();
 992 }
 993
 994 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue &Op,
 995                                               SelectionDAG &DAG) const {
 996   LoadSDNode *Load = dyn_cast<LoadSDNode>(Op);
 997   EVT MemEltVT = Load->getMemoryVT().getVectorElementType();
 998   EVT EltVT = Op.getValueType().getVectorElementType();
 999   EVT PtrVT = Load->getBasePtr().getValueType();
1000   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1001   SmallVector<SDValue, 8> Loads;
1002   SDLoc SL(Op);
1003
1004   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1005     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1006                     DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8), PtrVT));
1007     Loads.push_back(DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1008                         Load->getChain(), Ptr,
1009                         MachinePointerInfo(Load->getMemOperand()->getValue()),
1010                         MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1011                         Load->getAlignment()));
1012   }
1013   return DAG.getNode(ISD::BUILD_VECTOR, SL, Op.getValueType(), Loads);
1014 }
1015
1016 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1017                                                SelectionDAG &DAG) const {
1018   StoreSDNode *Store = cast<StoreSDNode>(Op);
1019   EVT MemVT = Store->getMemoryVT();
1020   unsigned MemBits = MemVT.getSizeInBits();
1021
1022   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1023   // truncating store into an i32 store.
1024   // XXX: We could also handle optimize other vector bitwidths.
1025   if (!MemVT.isVector() || MemBits > 32) {
1026     return SDValue();
1027   }
1028
1029   SDLoc DL(Op);
1030   SDValue Value = Store->getValue();
1031   EVT VT = Value.getValueType();
1032   EVT ElemVT = VT.getVectorElementType();
1033   SDValue Ptr = Store->getBasePtr();
1034   EVT MemEltVT = MemVT.getVectorElementType();
1035   unsigned MemEltBits = MemEltVT.getSizeInBits();
1036   unsigned MemNumElements = MemVT.getVectorNumElements();
1037   unsigned PackedSize = MemVT.getStoreSizeInBits();
1038   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1039
1040   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1041
1042   SDValue PackedValue;
1043   for (unsigned i = 0; i < MemNumElements; ++i) {
1044     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1045                               DAG.getConstant(i, MVT::i32));
1046     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1047     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1048
1049     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1050     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1051
1052     if (i == 0) {
1053       PackedValue = Elt;
1054     } else {
1055       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1056     }
1057   }
1058
1059   if (PackedSize < 32) {
1060     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1061     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1062                              Store->getMemOperand()->getPointerInfo(),
1063                              PackedVT,
1064                              Store->isNonTemporal(), Store->isVolatile(),
1065                              Store->getAlignment());
1066   }
1067
1068   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1069                       Store->getMemOperand()->getPointerInfo(),
1070                       Store->isVolatile(),  Store->isNonTemporal(),
1071                       Store->getAlignment());
1072 }
1073
1074 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1075                                             SelectionDAG &DAG) const {
1076   StoreSDNode *Store = cast<StoreSDNode>(Op);
1077   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1078   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1079   EVT PtrVT = Store->getBasePtr().getValueType();
1080   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1081   SDLoc SL(Op);
1082
1083   SmallVector<SDValue, 8> Chains;
1084
1085   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1086     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1087                               Store->getValue(), DAG.getConstant(i, MVT::i32));
1088     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT,
1089                               Store->getBasePtr(),
1090                             DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8),
1091                                             PtrVT));
1092     Chains.push_back(DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1093                          MachinePointerInfo(Store->getMemOperand()->getValue()),
1094                          MemEltVT, Store->isVolatile(), Store->isNonTemporal(),
1095                          Store->getAlignment()));
1096   }
1097   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1098 }
1099
1100 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1101   SDLoc DL(Op);
1102   LoadSDNode *Load = cast<LoadSDNode>(Op);
1103   ISD::LoadExtType ExtType = Load->getExtensionType();
1104   EVT VT = Op.getValueType();
1105   EVT MemVT = Load->getMemoryVT();
1106
1107   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1108     // We can do the extload to 32-bits, and then need to separately extend to
1109     // 64-bits.
1110
1111     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1112                                        Load->getChain(),
1113                                        Load->getBasePtr(),
1114                                        MemVT,
1115                                        Load->getMemOperand());
1116     return DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32);
1117   }
1118
1119   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1120     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1121     // FIXME: Copied from PPC
1122     // First, load into 32 bits, then truncate to 1 bit.
1123
1124     SDValue Chain = Load->getChain();
1125     SDValue BasePtr = Load->getBasePtr();
1126     MachineMemOperand *MMO = Load->getMemOperand();
1127
1128     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1129                                    BasePtr, MVT::i8, MMO);
1130     return DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD);
1131   }
1132
1133   // Lower loads constant address space global variable loads
1134   if (Load->getAddressSpace() == AMDGPUAS::CONSTANT_ADDRESS &&
1135       isa<GlobalVariable>(
1136           GetUnderlyingObject(Load->getMemOperand()->getValue()))) {
1137
1138     SDValue Ptr = DAG.getZExtOrTrunc(Load->getBasePtr(), DL,
1139         getPointerTy(AMDGPUAS::PRIVATE_ADDRESS));
1140     Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Ptr,
1141         DAG.getConstant(2, MVT::i32));
1142     return DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1143                        Load->getChain(), Ptr,
1144                        DAG.getTargetConstant(0, MVT::i32), Op.getOperand(2));
1145   }
1146
1147   if (Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1148       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1149     return SDValue();
1150
1151
1152   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1153                             DAG.getConstant(2, MVT::i32));
1154   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1155                             Load->getChain(), Ptr,
1156                             DAG.getTargetConstant(0, MVT::i32),
1157                             Op.getOperand(2));
1158   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1159                                 Load->getBasePtr(),
1160                                 DAG.getConstant(0x3, MVT::i32));
1161   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1162                                  DAG.getConstant(3, MVT::i32));
1163
1164   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1165
1166   EVT MemEltVT = MemVT.getScalarType();
1167   if (ExtType == ISD::SEXTLOAD) {
1168     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1169     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode);
1170   }
1171
1172   return DAG.getZeroExtendInReg(Ret, DL, MemEltVT);
1173 }
1174
1175 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1176   SDLoc DL(Op);
1177   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1178   if (Result.getNode()) {
1179     return Result;
1180   }
1181
1182   StoreSDNode *Store = cast<StoreSDNode>(Op);
1183   SDValue Chain = Store->getChain();
1184   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1185        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1186       Store->getValue().getValueType().isVector()) {
1187     return SplitVectorStore(Op, DAG);
1188   }
1189
1190   EVT MemVT = Store->getMemoryVT();
1191   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1192       MemVT.bitsLT(MVT::i32)) {
1193     unsigned Mask = 0;
1194     if (Store->getMemoryVT() == MVT::i8) {
1195       Mask = 0xff;
1196     } else if (Store->getMemoryVT() == MVT::i16) {
1197       Mask = 0xffff;
1198     }
1199     SDValue BasePtr = Store->getBasePtr();
1200     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1201                               DAG.getConstant(2, MVT::i32));
1202     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1203                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1204
1205     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1206                                   DAG.getConstant(0x3, MVT::i32));
1207
1208     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1209                                    DAG.getConstant(3, MVT::i32));
1210
1211     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1212                                     Store->getValue());
1213
1214     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1215
1216     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1217                                        MaskedValue, ShiftAmt);
1218
1219     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1220                                   ShiftAmt);
1221     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1222                           DAG.getConstant(0xffffffff, MVT::i32));
1223     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1224
1225     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1226     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1227                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1228   }
1229   return SDValue();
1230 }
1231
1232 SDValue AMDGPUTargetLowering::LowerSDIV24(SDValue Op, SelectionDAG &DAG) const {
1233   SDLoc DL(Op);
1234   EVT OVT = Op.getValueType();
1235   SDValue LHS = Op.getOperand(0);
1236   SDValue RHS = Op.getOperand(1);
1237   MVT INTTY;
1238   MVT FLTTY;
1239   if (!OVT.isVector()) {
1240     INTTY = MVT::i32;
1241     FLTTY = MVT::f32;
1242   } else if (OVT.getVectorNumElements() == 2) {
1243     INTTY = MVT::v2i32;
1244     FLTTY = MVT::v2f32;
1245   } else if (OVT.getVectorNumElements() == 4) {
1246     INTTY = MVT::v4i32;
1247     FLTTY = MVT::v4f32;
1248   }
1249   unsigned bitsize = OVT.getScalarType().getSizeInBits();
1250   // char|short jq = ia ^ ib;
1251   SDValue jq = DAG.getNode(ISD::XOR, DL, OVT, LHS, RHS);
1252
1253   // jq = jq >> (bitsize - 2)
1254   jq = DAG.getNode(ISD::SRA, DL, OVT, jq, DAG.getConstant(bitsize - 2, OVT));
1255
1256   // jq = jq | 0x1
1257   jq = DAG.getNode(ISD::OR, DL, OVT, jq, DAG.getConstant(1, OVT));
1258
1259   // jq = (int)jq
1260   jq = DAG.getSExtOrTrunc(jq, DL, INTTY);
1261
1262   // int ia = (int)LHS;
1263   SDValue ia = DAG.getSExtOrTrunc(LHS, DL, INTTY);
1264
1265   // int ib, (int)RHS;
1266   SDValue ib = DAG.getSExtOrTrunc(RHS, DL, INTTY);
1267
1268   // float fa = (float)ia;
1269   SDValue fa = DAG.getNode(ISD::SINT_TO_FP, DL, FLTTY, ia);
1270
1271   // float fb = (float)ib;
1272   SDValue fb = DAG.getNode(ISD::SINT_TO_FP, DL, FLTTY, ib);
1273
1274   // float fq = native_divide(fa, fb);
1275   SDValue fq = DAG.getNode(AMDGPUISD::DIV_INF, DL, FLTTY, fa, fb);
1276
1277   // fq = trunc(fq);
1278   fq = DAG.getNode(ISD::FTRUNC, DL, FLTTY, fq);
1279
1280   // float fqneg = -fq;
1281   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FLTTY, fq);
1282
1283   // float fr = mad(fqneg, fb, fa);
1284   SDValue fr = DAG.getNode(ISD::FADD, DL, FLTTY,
1285       DAG.getNode(ISD::MUL, DL, FLTTY, fqneg, fb), fa);
1286
1287   // int iq = (int)fq;
1288   SDValue iq = DAG.getNode(ISD::FP_TO_SINT, DL, INTTY, fq);
1289
1290   // fr = fabs(fr);
1291   fr = DAG.getNode(ISD::FABS, DL, FLTTY, fr);
1292
1293   // fb = fabs(fb);
1294   fb = DAG.getNode(ISD::FABS, DL, FLTTY, fb);
1295
1296   // int cv = fr >= fb;
1297   SDValue cv;
1298   if (INTTY == MVT::i32) {
1299     cv = DAG.getSetCC(DL, INTTY, fr, fb, ISD::SETOGE);
1300   } else {
1301     cv = DAG.getSetCC(DL, INTTY, fr, fb, ISD::SETOGE);
1302   }
1303   // jq = (cv ? jq : 0);
1304   jq = DAG.getNode(ISD::SELECT, DL, OVT, cv, jq,
1305       DAG.getConstant(0, OVT));
1306   // dst = iq + jq;
1307   iq = DAG.getSExtOrTrunc(iq, DL, OVT);
1308   iq = DAG.getNode(ISD::ADD, DL, OVT, iq, jq);
1309   return iq;
1310 }
1311
1312 SDValue AMDGPUTargetLowering::LowerSDIV32(SDValue Op, SelectionDAG &DAG) const {
1313   SDLoc DL(Op);
1314   EVT OVT = Op.getValueType();
1315   SDValue LHS = Op.getOperand(0);
1316   SDValue RHS = Op.getOperand(1);
1317   // The LowerSDIV32 function generates equivalent to the following IL.
1318   // mov r0, LHS
1319   // mov r1, RHS
1320   // ilt r10, r0, 0
1321   // ilt r11, r1, 0
1322   // iadd r0, r0, r10
1323   // iadd r1, r1, r11
1324   // ixor r0, r0, r10
1325   // ixor r1, r1, r11
1326   // udiv r0, r0, r1
1327   // ixor r10, r10, r11
1328   // iadd r0, r0, r10
1329   // ixor DST, r0, r10
1330
1331   // mov r0, LHS
1332   SDValue r0 = LHS;
1333
1334   // mov r1, RHS
1335   SDValue r1 = RHS;
1336
1337   // ilt r10, r0, 0
1338   SDValue r10 = DAG.getSelectCC(DL,
1339       r0, DAG.getConstant(0, OVT),
1340       DAG.getConstant(-1, OVT),
1341       DAG.getConstant(0, OVT),
1342       ISD::SETLT);
1343
1344   // ilt r11, r1, 0
1345   SDValue r11 = DAG.getSelectCC(DL,
1346       r1, DAG.getConstant(0, OVT),
1347       DAG.getConstant(-1, OVT),
1348       DAG.getConstant(0, OVT),
1349       ISD::SETLT);
1350
1351   // iadd r0, r0, r10
1352   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1353
1354   // iadd r1, r1, r11
1355   r1 = DAG.getNode(ISD::ADD, DL, OVT, r1, r11);
1356
1357   // ixor r0, r0, r10
1358   r0 = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1359
1360   // ixor r1, r1, r11
1361   r1 = DAG.getNode(ISD::XOR, DL, OVT, r1, r11);
1362
1363   // udiv r0, r0, r1
1364   r0 = DAG.getNode(ISD::UDIV, DL, OVT, r0, r1);
1365
1366   // ixor r10, r10, r11
1367   r10 = DAG.getNode(ISD::XOR, DL, OVT, r10, r11);
1368
1369   // iadd r0, r0, r10
1370   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1371
1372   // ixor DST, r0, r10
1373   SDValue DST = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1374   return DST;
1375 }
1376
1377 SDValue AMDGPUTargetLowering::LowerSDIV64(SDValue Op, SelectionDAG &DAG) const {
1378   return SDValue(Op.getNode(), 0);
1379 }
1380
1381 SDValue AMDGPUTargetLowering::LowerSDIV(SDValue Op, SelectionDAG &DAG) const {
1382   EVT OVT = Op.getValueType().getScalarType();
1383
1384   if (OVT == MVT::i64)
1385     return LowerSDIV64(Op, DAG);
1386
1387   if (OVT.getScalarType() == MVT::i32)
1388     return LowerSDIV32(Op, DAG);
1389
1390   if (OVT == MVT::i16 || OVT == MVT::i8) {
1391     // FIXME: We should be checking for the masked bits. This isn't reached
1392     // because i8 and i16 are not legal types.
1393     return LowerSDIV24(Op, DAG);
1394   }
1395
1396   return SDValue(Op.getNode(), 0);
1397 }
1398
1399 SDValue AMDGPUTargetLowering::LowerSREM32(SDValue Op, SelectionDAG &DAG) const {
1400   SDLoc DL(Op);
1401   EVT OVT = Op.getValueType();
1402   SDValue LHS = Op.getOperand(0);
1403   SDValue RHS = Op.getOperand(1);
1404   // The LowerSREM32 function generates equivalent to the following IL.
1405   // mov r0, LHS
1406   // mov r1, RHS
1407   // ilt r10, r0, 0
1408   // ilt r11, r1, 0
1409   // iadd r0, r0, r10
1410   // iadd r1, r1, r11
1411   // ixor r0, r0, r10
1412   // ixor r1, r1, r11
1413   // udiv r20, r0, r1
1414   // umul r20, r20, r1
1415   // sub r0, r0, r20
1416   // iadd r0, r0, r10
1417   // ixor DST, r0, r10
1418
1419   // mov r0, LHS
1420   SDValue r0 = LHS;
1421
1422   // mov r1, RHS
1423   SDValue r1 = RHS;
1424
1425   // ilt r10, r0, 0
1426   SDValue r10 = DAG.getSetCC(DL, OVT, r0, DAG.getConstant(0, OVT), ISD::SETLT);
1427
1428   // ilt r11, r1, 0
1429   SDValue r11 = DAG.getSetCC(DL, OVT, r1, DAG.getConstant(0, OVT), ISD::SETLT);
1430
1431   // iadd r0, r0, r10
1432   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1433
1434   // iadd r1, r1, r11
1435   r1 = DAG.getNode(ISD::ADD, DL, OVT, r1, r11);
1436
1437   // ixor r0, r0, r10
1438   r0 = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1439
1440   // ixor r1, r1, r11
1441   r1 = DAG.getNode(ISD::XOR, DL, OVT, r1, r11);
1442
1443   // udiv r20, r0, r1
1444   SDValue r20 = DAG.getNode(ISD::UREM, DL, OVT, r0, r1);
1445
1446   // umul r20, r20, r1
1447   r20 = DAG.getNode(AMDGPUISD::UMUL, DL, OVT, r20, r1);
1448
1449   // sub r0, r0, r20
1450   r0 = DAG.getNode(ISD::SUB, DL, OVT, r0, r20);
1451
1452   // iadd r0, r0, r10
1453   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1454
1455   // ixor DST, r0, r10
1456   SDValue DST = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1457   return DST;
1458 }
1459
1460 SDValue AMDGPUTargetLowering::LowerSREM64(SDValue Op, SelectionDAG &DAG) const {
1461   return SDValue(Op.getNode(), 0);
1462 }
1463
1464 SDValue AMDGPUTargetLowering::LowerSREM(SDValue Op, SelectionDAG &DAG) const {
1465   EVT OVT = Op.getValueType();
1466
1467   if (OVT.getScalarType() == MVT::i64)
1468     return LowerSREM64(Op, DAG);
1469
1470   if (OVT.getScalarType() == MVT::i32)
1471     return LowerSREM32(Op, DAG);
1472
1473   return SDValue(Op.getNode(), 0);
1474 }
1475
1476 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1477                                            SelectionDAG &DAG) const {
1478   SDLoc DL(Op);
1479   EVT VT = Op.getValueType();
1480
1481   SDValue Num = Op.getOperand(0);
1482   SDValue Den = Op.getOperand(1);
1483
1484   // RCP =  URECIP(Den) = 2^32 / Den + e
1485   // e is rounding error.
1486   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1487
1488   // RCP_LO = umulo(RCP, Den) */
1489   SDValue RCP_LO = DAG.getNode(ISD::UMULO, DL, VT, RCP, Den);
1490
1491   // RCP_HI = mulhu (RCP, Den) */
1492   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1493
1494   // NEG_RCP_LO = -RCP_LO
1495   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1496                                                      RCP_LO);
1497
1498   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1499   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1500                                            NEG_RCP_LO, RCP_LO,
1501                                            ISD::SETEQ);
1502   // Calculate the rounding error from the URECIP instruction
1503   // E = mulhu(ABS_RCP_LO, RCP)
1504   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1505
1506   // RCP_A_E = RCP + E
1507   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1508
1509   // RCP_S_E = RCP - E
1510   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1511
1512   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1513   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1514                                      RCP_A_E, RCP_S_E,
1515                                      ISD::SETEQ);
1516   // Quotient = mulhu(Tmp0, Num)
1517   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1518
1519   // Num_S_Remainder = Quotient * Den
1520   SDValue Num_S_Remainder = DAG.getNode(ISD::UMULO, DL, VT, Quotient, Den);
1521
1522   // Remainder = Num - Num_S_Remainder
1523   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1524
1525   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1526   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1527                                                  DAG.getConstant(-1, VT),
1528                                                  DAG.getConstant(0, VT),
1529                                                  ISD::SETUGE);
1530   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1531   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1532                                                   Num_S_Remainder,
1533                                                   DAG.getConstant(-1, VT),
1534                                                   DAG.getConstant(0, VT),
1535                                                   ISD::SETUGE);
1536   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1537   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1538                                                Remainder_GE_Zero);
1539
1540   // Calculate Division result:
1541
1542   // Quotient_A_One = Quotient + 1
1543   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1544                                                          DAG.getConstant(1, VT));
1545
1546   // Quotient_S_One = Quotient - 1
1547   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1548                                                          DAG.getConstant(1, VT));
1549
1550   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1551   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1552                                      Quotient, Quotient_A_One, ISD::SETEQ);
1553
1554   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1555   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1556                             Quotient_S_One, Div, ISD::SETEQ);
1557
1558   // Calculate Rem result:
1559
1560   // Remainder_S_Den = Remainder - Den
1561   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1562
1563   // Remainder_A_Den = Remainder + Den
1564   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1565
1566   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1567   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1568                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1569
1570   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1571   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1572                             Remainder_A_Den, Rem, ISD::SETEQ);
1573   SDValue Ops[2] = {
1574     Div,
1575     Rem
1576   };
1577   return DAG.getMergeValues(Ops, DL);
1578 }
1579
1580 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1581   SDLoc SL(Op);
1582   SDValue Src = Op.getOperand(0);
1583
1584   // result = trunc(src)
1585   // if (src > 0.0 && src != result)
1586   //   result += 1.0
1587
1588   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1589
1590   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1591   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1592
1593   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1594
1595   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1596   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1597   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1598
1599   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1600   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1601 }
1602
1603 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1604   SDLoc SL(Op);
1605   SDValue Src = Op.getOperand(0);
1606
1607   assert(Op.getValueType() == MVT::f64);
1608
1609   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1610   const SDValue One = DAG.getConstant(1, MVT::i32);
1611
1612   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1613
1614   // Extract the upper half, since this is where we will find the sign and
1615   // exponent.
1616   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1617
1618   const unsigned FractBits = 52;
1619   const unsigned ExpBits = 11;
1620
1621   // Extract the exponent.
1622   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_I32, SL, MVT::i32,
1623                                 Hi,
1624                                 DAG.getConstant(FractBits - 32, MVT::i32),
1625                                 DAG.getConstant(ExpBits, MVT::i32));
1626   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1627                             DAG.getConstant(1023, MVT::i32));
1628
1629   // Extract the sign bit.
1630   const SDValue SignBitMask = DAG.getConstant(1ul << 31, MVT::i32);
1631   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1632
1633   // Extend back to to 64-bits.
1634   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1635                                   Zero, SignBit);
1636   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1637
1638   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1639   const SDValue FractMask = DAG.getConstant((1L << FractBits) - 1, MVT::i64);
1640
1641   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1642   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1643   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1644
1645   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1646
1647   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1648
1649   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1650   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1651
1652   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1653   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1654
1655   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1656 }
1657
1658 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
1659   SDLoc SL(Op);
1660   SDValue Src = Op.getOperand(0);
1661
1662   assert(Op.getValueType() == MVT::f64);
1663
1664   SDValue C1 = DAG.getConstantFP(0x1.0p+52, MVT::f64);
1665   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
1666
1667   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
1668   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
1669
1670   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
1671   SDValue C2 = DAG.getConstantFP(0x1.fffffffffffffp+51, MVT::f64);
1672
1673   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1674   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
1675
1676   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
1677 }
1678
1679 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
1680   SDLoc SL(Op);
1681   SDValue Src = Op.getOperand(0);
1682
1683   // result = trunc(src);
1684   // if (src < 0.0 && src != result)
1685   //   result += -1.0.
1686
1687   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1688
1689   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1690   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
1691
1692   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1693
1694   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
1695   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1696   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1697
1698   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
1699   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1700 }
1701
1702 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
1703                                                SelectionDAG &DAG) const {
1704   SDValue S0 = Op.getOperand(0);
1705   SDLoc DL(Op);
1706   if (Op.getValueType() != MVT::f32 || S0.getValueType() != MVT::i64)
1707     return SDValue();
1708
1709   // f32 uint_to_fp i64
1710   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1711                            DAG.getConstant(0, MVT::i32));
1712   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
1713   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1714                            DAG.getConstant(1, MVT::i32));
1715   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
1716   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
1717                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
1718   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
1719 }
1720
1721 SDValue AMDGPUTargetLowering::ExpandSIGN_EXTEND_INREG(SDValue Op,
1722                                                       unsigned BitsDiff,
1723                                                       SelectionDAG &DAG) const {
1724   MVT VT = Op.getSimpleValueType();
1725   SDLoc DL(Op);
1726   SDValue Shift = DAG.getConstant(BitsDiff, VT);
1727   // Shift left by 'Shift' bits.
1728   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, Op.getOperand(0), Shift);
1729   // Signed shift Right by 'Shift' bits.
1730   return DAG.getNode(ISD::SRA, DL, VT, Shl, Shift);
1731 }
1732
1733 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
1734                                                      SelectionDAG &DAG) const {
1735   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1736   MVT VT = Op.getSimpleValueType();
1737   MVT ScalarVT = VT.getScalarType();
1738
1739   if (!VT.isVector())
1740     return SDValue();
1741
1742   SDValue Src = Op.getOperand(0);
1743   SDLoc DL(Op);
1744
1745   // TODO: Don't scalarize on Evergreen?
1746   unsigned NElts = VT.getVectorNumElements();
1747   SmallVector<SDValue, 8> Args;
1748   DAG.ExtractVectorElements(Src, Args, 0, NElts);
1749
1750   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
1751   for (unsigned I = 0; I < NElts; ++I)
1752     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
1753
1754   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
1755 }
1756
1757 //===----------------------------------------------------------------------===//
1758 // Custom DAG optimizations
1759 //===----------------------------------------------------------------------===//
1760
1761 static bool isU24(SDValue Op, SelectionDAG &DAG) {
1762   APInt KnownZero, KnownOne;
1763   EVT VT = Op.getValueType();
1764   DAG.computeKnownBits(Op, KnownZero, KnownOne);
1765
1766   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
1767 }
1768
1769 static bool isI24(SDValue Op, SelectionDAG &DAG) {
1770   EVT VT = Op.getValueType();
1771
1772   // In order for this to be a signed 24-bit value, bit 23, must
1773   // be a sign bit.
1774   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
1775                                      // as unsigned 24-bit values.
1776          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
1777 }
1778
1779 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
1780
1781   SelectionDAG &DAG = DCI.DAG;
1782   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1783   EVT VT = Op.getValueType();
1784
1785   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
1786   APInt KnownZero, KnownOne;
1787   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
1788   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
1789     DCI.CommitTargetLoweringOpt(TLO);
1790 }
1791
1792 template <typename IntTy>
1793 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
1794                                uint32_t Offset, uint32_t Width) {
1795   if (Width + Offset < 32) {
1796     IntTy Result = (Src0 << (32 - Offset - Width)) >> (32 - Width);
1797     return DAG.getConstant(Result, MVT::i32);
1798   }
1799
1800   return DAG.getConstant(Src0 >> Offset, MVT::i32);
1801 }
1802
1803 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
1804                                             DAGCombinerInfo &DCI) const {
1805   SelectionDAG &DAG = DCI.DAG;
1806   SDLoc DL(N);
1807
1808   switch(N->getOpcode()) {
1809     default: break;
1810     case ISD::MUL: {
1811       EVT VT = N->getValueType(0);
1812       SDValue N0 = N->getOperand(0);
1813       SDValue N1 = N->getOperand(1);
1814       SDValue Mul;
1815
1816       // FIXME: Add support for 24-bit multiply with 64-bit output on SI.
1817       if (VT.isVector() || VT.getSizeInBits() > 32)
1818         break;
1819
1820       if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
1821         N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
1822         N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
1823         Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
1824       } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
1825         N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
1826         N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
1827         Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
1828       } else {
1829         break;
1830       }
1831
1832       // We need to use sext even for MUL_U24, because MUL_U24 is used
1833       // for signed multiply of 8 and 16-bit types.
1834       SDValue Reg = DAG.getSExtOrTrunc(Mul, DL, VT);
1835
1836       return Reg;
1837     }
1838     case AMDGPUISD::MUL_I24:
1839     case AMDGPUISD::MUL_U24: {
1840       SDValue N0 = N->getOperand(0);
1841       SDValue N1 = N->getOperand(1);
1842       simplifyI24(N0, DCI);
1843       simplifyI24(N1, DCI);
1844       return SDValue();
1845     }
1846     case ISD::SELECT_CC: {
1847       return CombineMinMax(N, DAG);
1848     }
1849   case AMDGPUISD::BFE_I32:
1850   case AMDGPUISD::BFE_U32: {
1851     assert(!N->getValueType(0).isVector() &&
1852            "Vector handling of BFE not implemented");
1853     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
1854     if (!Width)
1855       break;
1856
1857     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
1858     if (WidthVal == 0)
1859       return DAG.getConstant(0, MVT::i32);
1860
1861     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
1862     if (!Offset)
1863       break;
1864
1865     SDValue BitsFrom = N->getOperand(0);
1866     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
1867
1868     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
1869
1870     if (OffsetVal == 0) {
1871       // This is already sign / zero extended, so try to fold away extra BFEs.
1872       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
1873
1874       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
1875       if (OpSignBits >= SignBits)
1876         return BitsFrom;
1877
1878       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
1879       if (Signed) {
1880         // This is a sign_extend_inreg. Replace it to take advantage of existing
1881         // DAG Combines. If not eliminated, we will match back to BFE during
1882         // selection.
1883
1884         // TODO: The sext_inreg of extended types ends, although we can could
1885         // handle them in a single BFE.
1886         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
1887                            DAG.getValueType(SmallVT));
1888       }
1889
1890       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
1891     }
1892
1893     if (ConstantSDNode *Val = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
1894       if (Signed) {
1895         return constantFoldBFE<int32_t>(DAG,
1896                                         Val->getSExtValue(),
1897                                         OffsetVal,
1898                                         WidthVal);
1899       }
1900
1901       return constantFoldBFE<uint32_t>(DAG,
1902                                        Val->getZExtValue(),
1903                                        OffsetVal,
1904                                        WidthVal);
1905     }
1906
1907     APInt Demanded = APInt::getBitsSet(32,
1908                                        OffsetVal,
1909                                        OffsetVal + WidthVal);
1910
1911     if ((OffsetVal + WidthVal) >= 32) {
1912       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
1913       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
1914                          BitsFrom, ShiftVal);
1915     }
1916
1917     APInt KnownZero, KnownOne;
1918     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
1919                                           !DCI.isBeforeLegalizeOps());
1920     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1921     if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
1922         TLI.SimplifyDemandedBits(BitsFrom, Demanded, KnownZero, KnownOne, TLO)) {
1923       DCI.CommitTargetLoweringOpt(TLO);
1924     }
1925
1926     break;
1927   }
1928   }
1929   return SDValue();
1930 }
1931
1932 //===----------------------------------------------------------------------===//
1933 // Helper functions
1934 //===----------------------------------------------------------------------===//
1935
1936 void AMDGPUTargetLowering::getOriginalFunctionArgs(
1937                                SelectionDAG &DAG,
1938                                const Function *F,
1939                                const SmallVectorImpl<ISD::InputArg> &Ins,
1940                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
1941
1942   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
1943     if (Ins[i].ArgVT == Ins[i].VT) {
1944       OrigIns.push_back(Ins[i]);
1945       continue;
1946     }
1947
1948     EVT VT;
1949     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
1950       // Vector has been split into scalars.
1951       VT = Ins[i].ArgVT.getVectorElementType();
1952     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
1953                Ins[i].ArgVT.getVectorElementType() !=
1954                Ins[i].VT.getVectorElementType()) {
1955       // Vector elements have been promoted
1956       VT = Ins[i].ArgVT;
1957     } else {
1958       // Vector has been spilt into smaller vectors.
1959       VT = Ins[i].VT;
1960     }
1961
1962     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
1963                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
1964     OrigIns.push_back(Arg);
1965   }
1966 }
1967
1968 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
1969   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
1970     return CFP->isExactlyValue(1.0);
1971   }
1972   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
1973     return C->isAllOnesValue();
1974   }
1975   return false;
1976 }
1977
1978 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
1979   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
1980     return CFP->getValueAPF().isZero();
1981   }
1982   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
1983     return C->isNullValue();
1984   }
1985   return false;
1986 }
1987
1988 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
1989                                                   const TargetRegisterClass *RC,
1990                                                    unsigned Reg, EVT VT) const {
1991   MachineFunction &MF = DAG.getMachineFunction();
1992   MachineRegisterInfo &MRI = MF.getRegInfo();
1993   unsigned VirtualRegister;
1994   if (!MRI.isLiveIn(Reg)) {
1995     VirtualRegister = MRI.createVirtualRegister(RC);
1996     MRI.addLiveIn(Reg, VirtualRegister);
1997   } else {
1998     VirtualRegister = MRI.getLiveInVirtReg(Reg);
1999   }
2000   return DAG.getRegister(VirtualRegister, VT);
2001 }
2002
2003 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2004
2005 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2006   switch (Opcode) {
2007   default: return nullptr;
2008   // AMDIL DAG nodes
2009   NODE_NAME_CASE(CALL);
2010   NODE_NAME_CASE(UMUL);
2011   NODE_NAME_CASE(DIV_INF);
2012   NODE_NAME_CASE(RET_FLAG);
2013   NODE_NAME_CASE(BRANCH_COND);
2014
2015   // AMDGPU DAG nodes
2016   NODE_NAME_CASE(DWORDADDR)
2017   NODE_NAME_CASE(FRACT)
2018   NODE_NAME_CASE(CLAMP)
2019   NODE_NAME_CASE(FMAX)
2020   NODE_NAME_CASE(SMAX)
2021   NODE_NAME_CASE(UMAX)
2022   NODE_NAME_CASE(FMIN)
2023   NODE_NAME_CASE(SMIN)
2024   NODE_NAME_CASE(UMIN)
2025   NODE_NAME_CASE(BFE_U32)
2026   NODE_NAME_CASE(BFE_I32)
2027   NODE_NAME_CASE(BFI)
2028   NODE_NAME_CASE(BFM)
2029   NODE_NAME_CASE(MUL_U24)
2030   NODE_NAME_CASE(MUL_I24)
2031   NODE_NAME_CASE(MAD_U24)
2032   NODE_NAME_CASE(MAD_I24)
2033   NODE_NAME_CASE(URECIP)
2034   NODE_NAME_CASE(DOT4)
2035   NODE_NAME_CASE(EXPORT)
2036   NODE_NAME_CASE(CONST_ADDRESS)
2037   NODE_NAME_CASE(REGISTER_LOAD)
2038   NODE_NAME_CASE(REGISTER_STORE)
2039   NODE_NAME_CASE(LOAD_CONSTANT)
2040   NODE_NAME_CASE(LOAD_INPUT)
2041   NODE_NAME_CASE(SAMPLE)
2042   NODE_NAME_CASE(SAMPLEB)
2043   NODE_NAME_CASE(SAMPLED)
2044   NODE_NAME_CASE(SAMPLEL)
2045   NODE_NAME_CASE(CVT_F32_UBYTE0)
2046   NODE_NAME_CASE(CVT_F32_UBYTE1)
2047   NODE_NAME_CASE(CVT_F32_UBYTE2)
2048   NODE_NAME_CASE(CVT_F32_UBYTE3)
2049   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2050   NODE_NAME_CASE(STORE_MSKOR)
2051   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2052   }
2053 }
2054
2055 static void computeKnownBitsForMinMax(const SDValue Op0,
2056                                       const SDValue Op1,
2057                                       APInt &KnownZero,
2058                                       APInt &KnownOne,
2059                                       const SelectionDAG &DAG,
2060                                       unsigned Depth) {
2061   APInt Op0Zero, Op0One;
2062   APInt Op1Zero, Op1One;
2063   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2064   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2065
2066   KnownZero = Op0Zero & Op1Zero;
2067   KnownOne = Op0One & Op1One;
2068 }
2069
2070 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2071   const SDValue Op,
2072   APInt &KnownZero,
2073   APInt &KnownOne,
2074   const SelectionDAG &DAG,
2075   unsigned Depth) const {
2076
2077   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2078
2079   APInt KnownZero2;
2080   APInt KnownOne2;
2081   unsigned Opc = Op.getOpcode();
2082
2083   switch (Opc) {
2084   default:
2085     break;
2086   case ISD::INTRINSIC_WO_CHAIN: {
2087     // FIXME: The intrinsic should just use the node.
2088     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2089     case AMDGPUIntrinsic::AMDGPU_imax:
2090     case AMDGPUIntrinsic::AMDGPU_umax:
2091     case AMDGPUIntrinsic::AMDGPU_imin:
2092     case AMDGPUIntrinsic::AMDGPU_umin:
2093       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2094                                 KnownZero, KnownOne, DAG, Depth);
2095       break;
2096     default:
2097       break;
2098     }
2099
2100     break;
2101   }
2102   case AMDGPUISD::SMAX:
2103   case AMDGPUISD::UMAX:
2104   case AMDGPUISD::SMIN:
2105   case AMDGPUISD::UMIN:
2106     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2107                               KnownZero, KnownOne, DAG, Depth);
2108     break;
2109
2110   case AMDGPUISD::BFE_I32:
2111   case AMDGPUISD::BFE_U32: {
2112     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2113     if (!CWidth)
2114       return;
2115
2116     unsigned BitWidth = 32;
2117     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2118     if (Width == 0) {
2119       KnownZero = APInt::getAllOnesValue(BitWidth);
2120       KnownOne = APInt::getNullValue(BitWidth);
2121       return;
2122     }
2123
2124     // FIXME: This could do a lot more. If offset is 0, should be the same as
2125     // sign_extend_inreg implementation, but that involves duplicating it.
2126     if (Opc == AMDGPUISD::BFE_I32)
2127       KnownOne = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2128     else
2129       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2130
2131     break;
2132   }
2133   }
2134 }
2135
2136 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2137   SDValue Op,
2138   const SelectionDAG &DAG,
2139   unsigned Depth) const {
2140   switch (Op.getOpcode()) {
2141   case AMDGPUISD::BFE_I32: {
2142     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2143     if (!Width)
2144       return 1;
2145
2146     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2147     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2148     if (!Offset || !Offset->isNullValue())
2149       return SignBits;
2150
2151     // TODO: Could probably figure something out with non-0 offsets.
2152     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2153     return std::max(SignBits, Op0SignBits);
2154   }
2155
2156   case AMDGPUISD::BFE_U32: {
2157     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2158     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2159   }
2160
2161   default:
2162     return 1;
2163   }
2164 }