lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 106   TargetLowering(TM, new TargetLoweringObjectFileELF()) {
 107
 108   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 109
 110   setOperationAction(ISD::Constant, MVT::i32, Legal);
 111   setOperationAction(ISD::Constant, MVT::i64, Legal);
 112   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 113   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 114
 115   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 116   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 117
 118   // We need to custom lower some of the intrinsics
 119   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 120
 121   // Library functions.  These default to Expand, but we have instructions
 122   // for them.
 123   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 124   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 126   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 127   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 128   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 129   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 130   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 131   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 132
 133   // Lower floating point store/load to integer store/load to reduce the number
 134   // of patterns in tablegen.
 135   setOperationAction(ISD::STORE, MVT::f32, Promote);
 136   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 137
 138   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 139   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 140
 141   setOperationAction(ISD::STORE, MVT::i64, Promote);
 142   AddPromotedToType(ISD::STORE, MVT::i64, MVT::v2i32);
 143
 144   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 145   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 146
 147   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 148   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 149
 150   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 151   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 152
 153   setOperationAction(ISD::STORE, MVT::f64, Promote);
 154   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 155
 156   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 157   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 158
 159   // Custom lowering of vector stores is required for local address space
 160   // stores.
 161   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 162   // XXX: Native v2i32 local address space stores are possible, but not
 163   // currently implemented.
 164   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 165
 166   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 167   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 168   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 169
 170   // XXX: This can be change to Custom, once ExpandVectorStores can
 171   // handle 64-bit stores.
 172   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 173
 174   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 175   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 176   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 177   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 178   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 179
 180
 181   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 182   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 183
 184   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 185   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 186
 187   setOperationAction(ISD::LOAD, MVT::i64, Promote);
 188   AddPromotedToType(ISD::LOAD, MVT::i64, MVT::v2i32);
 189
 190   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 191   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 192
 193   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 194   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 195
 196   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 197   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 198
 199   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 200   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 201
 202   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 203   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 204
 205   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 206   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 207   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 209   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 210   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 211   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 215
 216   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 217   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 218   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 219   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 220   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 221   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 222   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 223   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 224   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 225   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 226   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 227   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 228
 229   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 230
 231   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 232     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 233     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 234     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 235     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 236   }
 237
 238   if (!Subtarget->hasBFI()) {
 239     // fcopysign can be done in a single instruction with BFI.
 240     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 241     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 242   }
 243
 244   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 245
 246   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 247   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 248   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 249
 250   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 251   for (MVT VT : ScalarIntVTs) {
 252     setOperationAction(ISD::SREM, VT, Expand);
 253     setOperationAction(ISD::SDIV, VT, Expand);
 254
 255     // GPU does not have divrem function for signed or unsigned.
 256     setOperationAction(ISD::SDIVREM, VT, Custom);
 257     setOperationAction(ISD::UDIVREM, VT, Custom);
 258
 259     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 260     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 261     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 262
 263     setOperationAction(ISD::BSWAP, VT, Expand);
 264     setOperationAction(ISD::CTTZ, VT, Expand);
 265     setOperationAction(ISD::CTLZ, VT, Expand);
 266   }
 267
 268   if (!Subtarget->hasBCNT(32))
 269     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 270
 271   if (!Subtarget->hasBCNT(64))
 272     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 273
 274   // The hardware supports 32-bit ROTR, but not ROTL.
 275   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 276   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 277   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 278
 279   setOperationAction(ISD::MUL, MVT::i64, Expand);
 280   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 281   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 282   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 283   setOperationAction(ISD::UREM, MVT::i32, Expand);
 284   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 285   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 286
 287   if (!Subtarget->hasFFBH())
 288     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 289
 290   if (!Subtarget->hasFFBL())
 291     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 292
 293   static const MVT::SimpleValueType VectorIntTypes[] = {
 294     MVT::v2i32, MVT::v4i32
 295   };
 296
 297   for (MVT VT : VectorIntTypes) {
 298     // Expand the following operations for the current type by default.
 299     setOperationAction(ISD::ADD,  VT, Expand);
 300     setOperationAction(ISD::AND,  VT, Expand);
 301     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 302     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 303     setOperationAction(ISD::MUL,  VT, Expand);
 304     setOperationAction(ISD::OR,   VT, Expand);
 305     setOperationAction(ISD::SHL,  VT, Expand);
 306     setOperationAction(ISD::SRA,  VT, Expand);
 307     setOperationAction(ISD::SRL,  VT, Expand);
 308     setOperationAction(ISD::ROTL, VT, Expand);
 309     setOperationAction(ISD::ROTR, VT, Expand);
 310     setOperationAction(ISD::SUB,  VT, Expand);
 311     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 312     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 313     setOperationAction(ISD::SDIV, VT, Expand);
 314     setOperationAction(ISD::UDIV, VT, Expand);
 315     setOperationAction(ISD::SREM, VT, Expand);
 316     setOperationAction(ISD::UREM, VT, Expand);
 317     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 318     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 319     setOperationAction(ISD::SDIVREM, VT, Custom);
 320     setOperationAction(ISD::UDIVREM, VT, Custom);
 321     setOperationAction(ISD::ADDC, VT, Expand);
 322     setOperationAction(ISD::SUBC, VT, Expand);
 323     setOperationAction(ISD::ADDE, VT, Expand);
 324     setOperationAction(ISD::SUBE, VT, Expand);
 325     setOperationAction(ISD::SELECT, VT, Expand);
 326     setOperationAction(ISD::VSELECT, VT, Expand);
 327     setOperationAction(ISD::SELECT_CC, VT, Expand);
 328     setOperationAction(ISD::XOR,  VT, Expand);
 329     setOperationAction(ISD::BSWAP, VT, Expand);
 330     setOperationAction(ISD::CTPOP, VT, Expand);
 331     setOperationAction(ISD::CTTZ, VT, Expand);
 332     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 333     setOperationAction(ISD::CTLZ, VT, Expand);
 334     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 335     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 336   }
 337
 338   static const MVT::SimpleValueType FloatVectorTypes[] = {
 339     MVT::v2f32, MVT::v4f32
 340   };
 341
 342   for (MVT VT : FloatVectorTypes) {
 343     setOperationAction(ISD::FABS, VT, Expand);
 344     setOperationAction(ISD::FADD, VT, Expand);
 345     setOperationAction(ISD::FCEIL, VT, Expand);
 346     setOperationAction(ISD::FCOS, VT, Expand);
 347     setOperationAction(ISD::FDIV, VT, Expand);
 348     setOperationAction(ISD::FEXP2, VT, Expand);
 349     setOperationAction(ISD::FLOG2, VT, Expand);
 350     setOperationAction(ISD::FPOW, VT, Expand);
 351     setOperationAction(ISD::FFLOOR, VT, Expand);
 352     setOperationAction(ISD::FTRUNC, VT, Expand);
 353     setOperationAction(ISD::FMUL, VT, Expand);
 354     setOperationAction(ISD::FMA, VT, Expand);
 355     setOperationAction(ISD::FRINT, VT, Expand);
 356     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 357     setOperationAction(ISD::FSQRT, VT, Expand);
 358     setOperationAction(ISD::FSIN, VT, Expand);
 359     setOperationAction(ISD::FSUB, VT, Expand);
 360     setOperationAction(ISD::FNEG, VT, Expand);
 361     setOperationAction(ISD::SELECT, VT, Expand);
 362     setOperationAction(ISD::VSELECT, VT, Expand);
 363     setOperationAction(ISD::SELECT_CC, VT, Expand);
 364     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 365     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 366   }
 367
 368   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 369   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 370
 371   setTargetDAGCombine(ISD::MUL);
 372   setTargetDAGCombine(ISD::SELECT_CC);
 373   setTargetDAGCombine(ISD::STORE);
 374
 375   setSchedulingPreference(Sched::RegPressure);
 376   setJumpIsExpensive(true);
 377
 378   // SI at least has hardware support for floating point exceptions, but no way
 379   // of using or handling them is implemented. They are also optional in OpenCL
 380   // (Section 7.3)
 381   setHasFloatingPointExceptions(false);
 382
 383   setSelectIsExpensive(false);
 384   PredictableSelectIsExpensive = false;
 385
 386   // There are no integer divide instructions, and these expand to a pretty
 387   // large sequence of instructions.
 388   setIntDivIsCheap(false);
 389   setPow2DivIsCheap(false);
 390
 391   // TODO: Investigate this when 64-bit divides are implemented.
 392   addBypassSlowDiv(64, 32);
 393
 394   // FIXME: Need to really handle these.
 395   MaxStoresPerMemcpy  = 4096;
 396   MaxStoresPerMemmove = 4096;
 397   MaxStoresPerMemset  = 4096;
 398 }
 399
 400 //===----------------------------------------------------------------------===//
 401 // Target Information
 402 //===----------------------------------------------------------------------===//
 403
 404 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 405   return MVT::i32;
 406 }
 407
 408 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 409   return true;
 410 }
 411
 412 // The backend supports 32 and 64 bit floating point immediates.
 413 // FIXME: Why are we reporting vectors of FP immediates as legal?
 414 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 415   EVT ScalarVT = VT.getScalarType();
 416   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 417 }
 418
 419 // We don't want to shrink f64 / f32 constants.
 420 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 421   EVT ScalarVT = VT.getScalarType();
 422   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 423 }
 424
 425 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 426                                                    EVT CastTy) const {
 427   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 428     return true;
 429
 430   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 431   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 432
 433   return ((LScalarSize <= CastScalarSize) ||
 434           (CastScalarSize >= 32) ||
 435           (LScalarSize < 32));
 436 }
 437
 438 //===---------------------------------------------------------------------===//
 439 // Target Properties
 440 //===---------------------------------------------------------------------===//
 441
 442 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 443   assert(VT.isFloatingPoint());
 444   return VT == MVT::f32 || VT == MVT::f64;
 445 }
 446
 447 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 448   assert(VT.isFloatingPoint());
 449   return VT == MVT::f32;
 450 }
 451
 452 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 453   // Truncate is just accessing a subregister.
 454   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 455 }
 456
 457 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 458   // Truncate is just accessing a subregister.
 459   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 460          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 461 }
 462
 463 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 464   const DataLayout *DL = getDataLayout();
 465   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 466   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 467
 468   return SrcSize == 32 && DestSize == 64;
 469 }
 470
 471 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 472   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 473   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 474   // this will enable reducing 64-bit operations the 32-bit, which is always
 475   // good.
 476   return Src == MVT::i32 && Dest == MVT::i64;
 477 }
 478
 479 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 480   return isZExtFree(Val.getValueType(), VT2);
 481 }
 482
 483 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 484   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 485   // limited number of native 64-bit operations. Shrinking an operation to fit
 486   // in a single 32-bit register should always be helpful. As currently used,
 487   // this is much less general than the name suggests, and is only used in
 488   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 489   // not profitable, and may actually be harmful.
 490   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 491 }
 492
 493 //===---------------------------------------------------------------------===//
 494 // TargetLowering Callbacks
 495 //===---------------------------------------------------------------------===//
 496
 497 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 498                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 499
 500   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 501 }
 502
 503 SDValue AMDGPUTargetLowering::LowerReturn(
 504                                      SDValue Chain,
 505                                      CallingConv::ID CallConv,
 506                                      bool isVarArg,
 507                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 508                                      const SmallVectorImpl<SDValue> &OutVals,
 509                                      SDLoc DL, SelectionDAG &DAG) const {
 510   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 511 }
 512
 513 //===---------------------------------------------------------------------===//
 514 // Target specific lowering
 515 //===---------------------------------------------------------------------===//
 516
 517 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 518                                         SmallVectorImpl<SDValue> &InVals) const {
 519   SDValue Callee = CLI.Callee;
 520   SelectionDAG &DAG = CLI.DAG;
 521
 522   const Function &Fn = *DAG.getMachineFunction().getFunction();
 523
 524   StringRef FuncName("<unknown>");
 525
 526   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 527     FuncName = G->getSymbol();
 528   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 529     FuncName = G->getGlobal()->getName();
 530
 531   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 532   DAG.getContext()->diagnose(NoCalls);
 533   return SDValue();
 534 }
 535
 536 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 537                                              SelectionDAG &DAG) const {
 538   switch (Op.getOpcode()) {
 539   default:
 540     Op.getNode()->dump();
 541     llvm_unreachable("Custom lowering code for this"
 542                      "instruction is not implemented yet!");
 543     break;
 544   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 545   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 546   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 547   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 548   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 549   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 550   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 551   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 552   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 553   case ISD::FRINT: return LowerFRINT(Op, DAG);
 554   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 555   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 556   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 557   }
 558   return Op;
 559 }
 560
 561 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 562                                               SmallVectorImpl<SDValue> &Results,
 563                                               SelectionDAG &DAG) const {
 564   switch (N->getOpcode()) {
 565   case ISD::SIGN_EXTEND_INREG:
 566     // Different parts of legalization seem to interpret which type of
 567     // sign_extend_inreg is the one to check for custom lowering. The extended
 568     // from type is what really matters, but some places check for custom
 569     // lowering of the result type. This results in trying to use
 570     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 571     // nothing here and let the illegal result integer be handled normally.
 572     return;
 573   case ISD::LOAD: {
 574     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 575     if (!Node)
 576       return;
 577
 578     Results.push_back(SDValue(Node, 0));
 579     Results.push_back(SDValue(Node, 1));
 580     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 581     // function
 582     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 583     return;
 584   }
 585   case ISD::STORE: {
 586     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 587     if (Lowered.getNode())
 588       Results.push_back(Lowered);
 589     return;
 590   }
 591   default:
 592     return;
 593   }
 594 }
 595
 596 // FIXME: This implements accesses to initialized globals in the constant
 597 // address space by copying them to private and accessing that. It does not
 598 // properly handle illegal types or vectors. The private vector loads are not
 599 // scalarized, and the illegal scalars hit an assertion. This technique will not
 600 // work well with large initializers, and this should eventually be
 601 // removed. Initialized globals should be placed into a data section that the
 602 // runtime will load into a buffer before the kernel is executed. Uses of the
 603 // global need to be replaced with a pointer loaded from an implicit kernel
 604 // argument into this buffer holding the copy of the data, which will remove the
 605 // need for any of this.
 606 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 607                                                        const GlobalValue *GV,
 608                                                        const SDValue &InitPtr,
 609                                                        SDValue Chain,
 610                                                        SelectionDAG &DAG) const {
 611   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 612   SDLoc DL(InitPtr);
 613   Type *InitTy = Init->getType();
 614
 615   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 616     EVT VT = EVT::getEVT(InitTy);
 617     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 618     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 619                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 620                         TD->getPrefTypeAlignment(InitTy));
 621   }
 622
 623   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 624     EVT VT = EVT::getEVT(CFP->getType());
 625     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 626     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 627                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 628                  TD->getPrefTypeAlignment(CFP->getType()));
 629   }
 630
 631   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 632     const StructLayout *SL = TD->getStructLayout(ST);
 633
 634     EVT PtrVT = InitPtr.getValueType();
 635     SmallVector<SDValue, 8> Chains;
 636
 637     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 638       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 639       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 640
 641       Constant *Elt = Init->getAggregateElement(I);
 642       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 643     }
 644
 645     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 646   }
 647
 648   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 649     EVT PtrVT = InitPtr.getValueType();
 650
 651     unsigned NumElements;
 652     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 653       NumElements = AT->getNumElements();
 654     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 655       NumElements = VT->getNumElements();
 656     else
 657       llvm_unreachable("Unexpected type");
 658
 659     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 660     SmallVector<SDValue, 8> Chains;
 661     for (unsigned i = 0; i < NumElements; ++i) {
 662       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 663       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 664
 665       Constant *Elt = Init->getAggregateElement(i);
 666       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 667     }
 668
 669     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 670   }
 671
 672   if (isa<UndefValue>(Init)) {
 673     EVT VT = EVT::getEVT(InitTy);
 674     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 675     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 676                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 677                         TD->getPrefTypeAlignment(InitTy));
 678   }
 679
 680   Init->dump();
 681   llvm_unreachable("Unhandled constant initializer");
 682 }
 683
 684 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 685                                                  SDValue Op,
 686                                                  SelectionDAG &DAG) const {
 687
 688   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 689   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 690   const GlobalValue *GV = G->getGlobal();
 691
 692   switch (G->getAddressSpace()) {
 693   default: llvm_unreachable("Global Address lowering not implemented for this "
 694                             "address space");
 695   case AMDGPUAS::LOCAL_ADDRESS: {
 696     // XXX: What does the value of G->getOffset() mean?
 697     assert(G->getOffset() == 0 &&
 698          "Do not know what to do with an non-zero offset");
 699
 700     unsigned Offset;
 701     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 702       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 703       Offset = MFI->LDSSize;
 704       MFI->LocalMemoryObjects[GV] = Offset;
 705       // XXX: Account for alignment?
 706       MFI->LDSSize += Size;
 707     } else {
 708       Offset = MFI->LocalMemoryObjects[GV];
 709     }
 710
 711     return DAG.getConstant(Offset, getPointerTy(AMDGPUAS::LOCAL_ADDRESS));
 712   }
 713   case AMDGPUAS::CONSTANT_ADDRESS: {
 714     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 715     Type *EltType = GV->getType()->getElementType();
 716     unsigned Size = TD->getTypeAllocSize(EltType);
 717     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 718
 719     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 720     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 721
 722     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 723     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 724
 725     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 726     if (!Var->hasInitializer()) {
 727       // This has no use, but bugpoint will hit it.
 728       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 729     }
 730
 731     const Constant *Init = Var->getInitializer();
 732     SmallVector<SDNode*, 8> WorkList;
 733
 734     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 735                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 736       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 737         continue;
 738       WorkList.push_back(*I);
 739     }
 740     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 741     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 742                                            E = WorkList.end(); I != E; ++I) {
 743       SmallVector<SDValue, 8> Ops;
 744       Ops.push_back(Chain);
 745       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 746         Ops.push_back((*I)->getOperand(i));
 747       }
 748       DAG.UpdateNodeOperands(*I, Ops);
 749     }
 750     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 751   }
 752   }
 753 }
 754
 755 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 756                                                   SelectionDAG &DAG) const {
 757   SmallVector<SDValue, 8> Args;
 758   SDValue A = Op.getOperand(0);
 759   SDValue B = Op.getOperand(1);
 760
 761   DAG.ExtractVectorElements(A, Args);
 762   DAG.ExtractVectorElements(B, Args);
 763
 764   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 765 }
 766
 767 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 768                                                      SelectionDAG &DAG) const {
 769
 770   SmallVector<SDValue, 8> Args;
 771   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 772   EVT VT = Op.getValueType();
 773   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 774                             VT.getVectorNumElements());
 775
 776   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 777 }
 778
 779 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 780                                               SelectionDAG &DAG) const {
 781
 782   MachineFunction &MF = DAG.getMachineFunction();
 783   const AMDGPUFrameLowering *TFL = static_cast<const AMDGPUFrameLowering *>(
 784       getTargetMachine().getSubtargetImpl()->getFrameLowering());
 785
 786   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 787
 788   unsigned FrameIndex = FIN->getIndex();
 789   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 790   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 791                          Op.getValueType());
 792 }
 793
 794 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 795     SelectionDAG &DAG) const {
 796   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 797   SDLoc DL(Op);
 798   EVT VT = Op.getValueType();
 799
 800   switch (IntrinsicID) {
 801     default: return Op;
 802     case AMDGPUIntrinsic::AMDGPU_abs:
 803     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 804       return LowerIntrinsicIABS(Op, DAG);
 805     case AMDGPUIntrinsic::AMDGPU_lrp:
 806       return LowerIntrinsicLRP(Op, DAG);
 807     case AMDGPUIntrinsic::AMDGPU_fract:
 808     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 809       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 810
 811     case AMDGPUIntrinsic::AMDGPU_clamp:
 812     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 813       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 814                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 815
 816     case Intrinsic::AMDGPU_div_scale: {
 817       // 3rd parameter required to be a constant.
 818       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 819       if (!Param)
 820         return DAG.getUNDEF(VT);
 821
 822       // Translate to the operands expected by the machine instruction. The
 823       // first parameter must be the same as the first instruction.
 824       SDValue Numerator = Op.getOperand(1);
 825       SDValue Denominator = Op.getOperand(2);
 826       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 827
 828       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 829                          Denominator, Numerator);
 830     }
 831
 832     case Intrinsic::AMDGPU_div_fmas:
 833       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 834                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 835
 836     case Intrinsic::AMDGPU_div_fixup:
 837       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 838                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 839
 840     case Intrinsic::AMDGPU_trig_preop:
 841       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 842                          Op.getOperand(1), Op.getOperand(2));
 843
 844     case Intrinsic::AMDGPU_rcp:
 845       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 846
 847     case Intrinsic::AMDGPU_rsq:
 848       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 849
 850     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 851       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 852
 853     case Intrinsic::AMDGPU_rsq_clamped:
 854       return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 855
 856     case Intrinsic::AMDGPU_ldexp:
 857       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 858                                                    Op.getOperand(2));
 859
 860     case AMDGPUIntrinsic::AMDGPU_imax:
 861       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 862                                                   Op.getOperand(2));
 863     case AMDGPUIntrinsic::AMDGPU_umax:
 864       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 865                                                   Op.getOperand(2));
 866     case AMDGPUIntrinsic::AMDGPU_imin:
 867       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 868                                                   Op.getOperand(2));
 869     case AMDGPUIntrinsic::AMDGPU_umin:
 870       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 871                                                   Op.getOperand(2));
 872
 873     case AMDGPUIntrinsic::AMDGPU_umul24:
 874       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 875                          Op.getOperand(1), Op.getOperand(2));
 876
 877     case AMDGPUIntrinsic::AMDGPU_imul24:
 878       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 879                          Op.getOperand(1), Op.getOperand(2));
 880
 881     case AMDGPUIntrinsic::AMDGPU_umad24:
 882       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 883                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 884
 885     case AMDGPUIntrinsic::AMDGPU_imad24:
 886       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 887                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 888
 889     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 890       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 891
 892     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 893       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 894
 895     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 896       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 897
 898     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 899       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 900
 901     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 902       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 903                          Op.getOperand(1),
 904                          Op.getOperand(2),
 905                          Op.getOperand(3));
 906
 907     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 908       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 909                          Op.getOperand(1),
 910                          Op.getOperand(2),
 911                          Op.getOperand(3));
 912
 913     case AMDGPUIntrinsic::AMDGPU_bfi:
 914       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 915                          Op.getOperand(1),
 916                          Op.getOperand(2),
 917                          Op.getOperand(3));
 918
 919     case AMDGPUIntrinsic::AMDGPU_bfm:
 920       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 921                          Op.getOperand(1),
 922                          Op.getOperand(2));
 923
 924     case AMDGPUIntrinsic::AMDGPU_brev:
 925       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
 926
 927     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
 928       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
 929
 930     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
 931       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
 932     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
 933       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
 934   }
 935 }
 936
 937 ///IABS(a) = SMAX(sub(0, a), a)
 938 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
 939                                                  SelectionDAG &DAG) const {
 940   SDLoc DL(Op);
 941   EVT VT = Op.getValueType();
 942   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 943                                               Op.getOperand(1));
 944
 945   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
 946 }
 947
 948 /// Linear Interpolation
 949 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
 950 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
 951                                                 SelectionDAG &DAG) const {
 952   SDLoc DL(Op);
 953   EVT VT = Op.getValueType();
 954   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
 955                                 DAG.getConstantFP(1.0f, MVT::f32),
 956                                 Op.getOperand(1));
 957   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
 958                                                     Op.getOperand(3));
 959   return DAG.getNode(ISD::FADD, DL, VT,
 960       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
 961       OneSubAC);
 962 }
 963
 964 /// \brief Generate Min/Max node
 965 SDValue AMDGPUTargetLowering::CombineMinMax(SDNode *N,
 966                                             SelectionDAG &DAG) const {
 967   SDLoc DL(N);
 968   EVT VT = N->getValueType(0);
 969
 970   SDValue LHS = N->getOperand(0);
 971   SDValue RHS = N->getOperand(1);
 972   SDValue True = N->getOperand(2);
 973   SDValue False = N->getOperand(3);
 974   SDValue CC = N->getOperand(4);
 975
 976   if (VT != MVT::f32 ||
 977       !((LHS == True && RHS == False) || (LHS == False && RHS == True))) {
 978     return SDValue();
 979   }
 980
 981   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
 982   switch (CCOpcode) {
 983   case ISD::SETOEQ:
 984   case ISD::SETONE:
 985   case ISD::SETUNE:
 986   case ISD::SETNE:
 987   case ISD::SETUEQ:
 988   case ISD::SETEQ:
 989   case ISD::SETFALSE:
 990   case ISD::SETFALSE2:
 991   case ISD::SETTRUE:
 992   case ISD::SETTRUE2:
 993   case ISD::SETUO:
 994   case ISD::SETO:
 995     llvm_unreachable("Operation should already be optimised!");
 996   case ISD::SETULE:
 997   case ISD::SETULT:
 998   case ISD::SETOLE:
 999   case ISD::SETOLT:
1000   case ISD::SETLE:
1001   case ISD::SETLT: {
1002     unsigned Opc = (LHS == True) ? AMDGPUISD::FMIN : AMDGPUISD::FMAX;
1003     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1004   }
1005   case ISD::SETGT:
1006   case ISD::SETGE:
1007   case ISD::SETUGE:
1008   case ISD::SETOGE:
1009   case ISD::SETUGT:
1010   case ISD::SETOGT: {
1011     unsigned Opc = (LHS == True) ? AMDGPUISD::FMAX : AMDGPUISD::FMIN;
1012     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1013   }
1014   case ISD::SETCC_INVALID:
1015     llvm_unreachable("Invalid setcc condcode!");
1016   }
1017   return SDValue();
1018 }
1019
1020 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1021                                                   SelectionDAG &DAG) const {
1022   LoadSDNode *Load = cast<LoadSDNode>(Op);
1023   EVT MemVT = Load->getMemoryVT();
1024   EVT MemEltVT = MemVT.getVectorElementType();
1025
1026   EVT LoadVT = Op.getValueType();
1027   EVT EltVT = LoadVT.getVectorElementType();
1028   EVT PtrVT = Load->getBasePtr().getValueType();
1029
1030   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1031   SmallVector<SDValue, 8> Loads;
1032   SmallVector<SDValue, 8> Chains;
1033
1034   SDLoc SL(Op);
1035   unsigned MemEltSize = MemEltVT.getStoreSize();
1036   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1037
1038   for (unsigned i = 0; i < NumElts; ++i) {
1039     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1040                               DAG.getConstant(i * MemEltSize, PtrVT));
1041
1042     SDValue NewLoad
1043       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1044                        Load->getChain(), Ptr,
1045                        SrcValue.getWithOffset(i * MemEltSize),
1046                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1047                        Load->isInvariant(), Load->getAlignment());
1048     Loads.push_back(NewLoad.getValue(0));
1049     Chains.push_back(NewLoad.getValue(1));
1050   }
1051
1052   SDValue Ops[] = {
1053     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1054     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1055   };
1056
1057   return DAG.getMergeValues(Ops, SL);
1058 }
1059
1060 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1061                                               SelectionDAG &DAG) const {
1062   EVT VT = Op.getValueType();
1063
1064   // If this is a 2 element vector, we really want to scalarize and not create
1065   // weird 1 element vectors.
1066   if (VT.getVectorNumElements() == 2)
1067     return ScalarizeVectorLoad(Op, DAG);
1068
1069   LoadSDNode *Load = cast<LoadSDNode>(Op);
1070   SDValue BasePtr = Load->getBasePtr();
1071   EVT PtrVT = BasePtr.getValueType();
1072   EVT MemVT = Load->getMemoryVT();
1073   SDLoc SL(Op);
1074   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1075
1076   EVT LoVT, HiVT;
1077   EVT LoMemVT, HiMemVT;
1078   SDValue Lo, Hi;
1079
1080   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1081   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1082   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1083   SDValue LoLoad
1084     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1085                      Load->getChain(), BasePtr,
1086                      SrcValue,
1087                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1088                      Load->isInvariant(), Load->getAlignment());
1089
1090   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1091                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1092
1093   SDValue HiLoad
1094     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1095                      Load->getChain(), HiPtr,
1096                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1097                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1098                      Load->isInvariant(), Load->getAlignment());
1099
1100   SDValue Ops[] = {
1101     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1102     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1103                 LoLoad.getValue(1), HiLoad.getValue(1))
1104   };
1105
1106   return DAG.getMergeValues(Ops, SL);
1107 }
1108
1109 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1110                                                SelectionDAG &DAG) const {
1111   StoreSDNode *Store = cast<StoreSDNode>(Op);
1112   EVT MemVT = Store->getMemoryVT();
1113   unsigned MemBits = MemVT.getSizeInBits();
1114
1115   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1116   // truncating store into an i32 store.
1117   // XXX: We could also handle optimize other vector bitwidths.
1118   if (!MemVT.isVector() || MemBits > 32) {
1119     return SDValue();
1120   }
1121
1122   SDLoc DL(Op);
1123   SDValue Value = Store->getValue();
1124   EVT VT = Value.getValueType();
1125   EVT ElemVT = VT.getVectorElementType();
1126   SDValue Ptr = Store->getBasePtr();
1127   EVT MemEltVT = MemVT.getVectorElementType();
1128   unsigned MemEltBits = MemEltVT.getSizeInBits();
1129   unsigned MemNumElements = MemVT.getVectorNumElements();
1130   unsigned PackedSize = MemVT.getStoreSizeInBits();
1131   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1132
1133   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1134
1135   SDValue PackedValue;
1136   for (unsigned i = 0; i < MemNumElements; ++i) {
1137     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1138                               DAG.getConstant(i, MVT::i32));
1139     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1140     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1141
1142     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1143     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1144
1145     if (i == 0) {
1146       PackedValue = Elt;
1147     } else {
1148       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1149     }
1150   }
1151
1152   if (PackedSize < 32) {
1153     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1154     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1155                              Store->getMemOperand()->getPointerInfo(),
1156                              PackedVT,
1157                              Store->isNonTemporal(), Store->isVolatile(),
1158                              Store->getAlignment());
1159   }
1160
1161   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1162                       Store->getMemOperand()->getPointerInfo(),
1163                       Store->isVolatile(),  Store->isNonTemporal(),
1164                       Store->getAlignment());
1165 }
1166
1167 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1168                                                    SelectionDAG &DAG) const {
1169   StoreSDNode *Store = cast<StoreSDNode>(Op);
1170   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1171   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1172   EVT PtrVT = Store->getBasePtr().getValueType();
1173   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1174   SDLoc SL(Op);
1175
1176   SmallVector<SDValue, 8> Chains;
1177
1178   unsigned EltSize = MemEltVT.getStoreSize();
1179   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1180
1181   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1182     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1183                               Store->getValue(),
1184                               DAG.getConstant(i, MVT::i32));
1185
1186     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), PtrVT);
1187     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1188     SDValue NewStore =
1189       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1190                         SrcValue.getWithOffset(i * EltSize),
1191                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1192                         Store->getAlignment());
1193     Chains.push_back(NewStore);
1194   }
1195
1196   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1197 }
1198
1199 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1200                                                SelectionDAG &DAG) const {
1201   StoreSDNode *Store = cast<StoreSDNode>(Op);
1202   SDValue Val = Store->getValue();
1203   EVT VT = Val.getValueType();
1204
1205   // If this is a 2 element vector, we really want to scalarize and not create
1206   // weird 1 element vectors.
1207   if (VT.getVectorNumElements() == 2)
1208     return ScalarizeVectorStore(Op, DAG);
1209
1210   EVT MemVT = Store->getMemoryVT();
1211   SDValue Chain = Store->getChain();
1212   SDValue BasePtr = Store->getBasePtr();
1213   SDLoc SL(Op);
1214
1215   EVT LoVT, HiVT;
1216   EVT LoMemVT, HiMemVT;
1217   SDValue Lo, Hi;
1218
1219   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1220   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1221   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1222
1223   EVT PtrVT = BasePtr.getValueType();
1224   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1225                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1226
1227   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1228   SDValue LoStore
1229     = DAG.getTruncStore(Chain, SL, Lo,
1230                         BasePtr,
1231                         SrcValue,
1232                         LoMemVT,
1233                         Store->isNonTemporal(),
1234                         Store->isVolatile(),
1235                         Store->getAlignment());
1236   SDValue HiStore
1237     = DAG.getTruncStore(Chain, SL, Hi,
1238                         HiPtr,
1239                         SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1240                         HiMemVT,
1241                         Store->isNonTemporal(),
1242                         Store->isVolatile(),
1243                         Store->getAlignment());
1244
1245   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1246 }
1247
1248
1249 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1250   SDLoc DL(Op);
1251   LoadSDNode *Load = cast<LoadSDNode>(Op);
1252   ISD::LoadExtType ExtType = Load->getExtensionType();
1253   EVT VT = Op.getValueType();
1254   EVT MemVT = Load->getMemoryVT();
1255
1256   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1257     // We can do the extload to 32-bits, and then need to separately extend to
1258     // 64-bits.
1259
1260     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1261                                        Load->getChain(),
1262                                        Load->getBasePtr(),
1263                                        MemVT,
1264                                        Load->getMemOperand());
1265
1266     SDValue Ops[] = {
1267       DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32),
1268       ExtLoad32.getValue(1)
1269     };
1270
1271     return DAG.getMergeValues(Ops, DL);
1272   }
1273
1274   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1275     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1276     // FIXME: Copied from PPC
1277     // First, load into 32 bits, then truncate to 1 bit.
1278
1279     SDValue Chain = Load->getChain();
1280     SDValue BasePtr = Load->getBasePtr();
1281     MachineMemOperand *MMO = Load->getMemOperand();
1282
1283     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1284                                    BasePtr, MVT::i8, MMO);
1285
1286     SDValue Ops[] = {
1287       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1288       NewLD.getValue(1)
1289     };
1290
1291     return DAG.getMergeValues(Ops, DL);
1292   }
1293
1294   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1295       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1296       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1297     return SDValue();
1298
1299
1300   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1301                             DAG.getConstant(2, MVT::i32));
1302   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1303                             Load->getChain(), Ptr,
1304                             DAG.getTargetConstant(0, MVT::i32),
1305                             Op.getOperand(2));
1306   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1307                                 Load->getBasePtr(),
1308                                 DAG.getConstant(0x3, MVT::i32));
1309   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1310                                  DAG.getConstant(3, MVT::i32));
1311
1312   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1313
1314   EVT MemEltVT = MemVT.getScalarType();
1315   if (ExtType == ISD::SEXTLOAD) {
1316     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1317
1318     SDValue Ops[] = {
1319       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1320       Load->getChain()
1321     };
1322
1323     return DAG.getMergeValues(Ops, DL);
1324   }
1325
1326   SDValue Ops[] = {
1327     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1328     Load->getChain()
1329   };
1330
1331   return DAG.getMergeValues(Ops, DL);
1332 }
1333
1334 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1335   SDLoc DL(Op);
1336   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1337   if (Result.getNode()) {
1338     return Result;
1339   }
1340
1341   StoreSDNode *Store = cast<StoreSDNode>(Op);
1342   SDValue Chain = Store->getChain();
1343   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1344        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1345       Store->getValue().getValueType().isVector()) {
1346     return ScalarizeVectorStore(Op, DAG);
1347   }
1348
1349   EVT MemVT = Store->getMemoryVT();
1350   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1351       MemVT.bitsLT(MVT::i32)) {
1352     unsigned Mask = 0;
1353     if (Store->getMemoryVT() == MVT::i8) {
1354       Mask = 0xff;
1355     } else if (Store->getMemoryVT() == MVT::i16) {
1356       Mask = 0xffff;
1357     }
1358     SDValue BasePtr = Store->getBasePtr();
1359     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1360                               DAG.getConstant(2, MVT::i32));
1361     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1362                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1363
1364     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1365                                   DAG.getConstant(0x3, MVT::i32));
1366
1367     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1368                                    DAG.getConstant(3, MVT::i32));
1369
1370     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1371                                     Store->getValue());
1372
1373     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1374
1375     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1376                                        MaskedValue, ShiftAmt);
1377
1378     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1379                                   ShiftAmt);
1380     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1381                           DAG.getConstant(0xffffffff, MVT::i32));
1382     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1383
1384     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1385     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1386                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1387   }
1388   return SDValue();
1389 }
1390
1391 // This is a shortcut for integer division because we have fast i32<->f32
1392 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1393 // float is enough to accurately represent up to a 24-bit integer.
1394 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1395   SDLoc DL(Op);
1396   EVT VT = Op.getValueType();
1397   SDValue LHS = Op.getOperand(0);
1398   SDValue RHS = Op.getOperand(1);
1399   MVT IntVT = MVT::i32;
1400   MVT FltVT = MVT::f32;
1401
1402   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1403   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1404
1405   if (VT.isVector()) {
1406     unsigned NElts = VT.getVectorNumElements();
1407     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1408     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1409   }
1410
1411   unsigned BitSize = VT.getScalarType().getSizeInBits();
1412
1413   SDValue jq = DAG.getConstant(1, IntVT);
1414
1415   if (sign) {
1416     // char|short jq = ia ^ ib;
1417     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1418
1419     // jq = jq >> (bitsize - 2)
1420     jq = DAG.getNode(ISD::SRA, DL, VT, jq, DAG.getConstant(BitSize - 2, VT));
1421
1422     // jq = jq | 0x1
1423     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, VT));
1424
1425     // jq = (int)jq
1426     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1427   }
1428
1429   // int ia = (int)LHS;
1430   SDValue ia = sign ?
1431     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1432
1433   // int ib, (int)RHS;
1434   SDValue ib = sign ?
1435     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1436
1437   // float fa = (float)ia;
1438   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1439
1440   // float fb = (float)ib;
1441   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1442
1443   // float fq = native_divide(fa, fb);
1444   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1445                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1446
1447   // fq = trunc(fq);
1448   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1449
1450   // float fqneg = -fq;
1451   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1452
1453   // float fr = mad(fqneg, fb, fa);
1454   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1455                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1456
1457   // int iq = (int)fq;
1458   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1459
1460   // fr = fabs(fr);
1461   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1462
1463   // fb = fabs(fb);
1464   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1465
1466   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), VT);
1467
1468   // int cv = fr >= fb;
1469   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1470
1471   // jq = (cv ? jq : 0);
1472   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, VT));
1473
1474   // dst = trunc/extend to legal type
1475   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1476
1477   // dst = iq + jq;
1478   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1479
1480   // Rem needs compensation, it's easier to recompute it
1481   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1482   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1483
1484   SDValue Res[2] = {
1485     Div,
1486     Rem
1487   };
1488   return DAG.getMergeValues(Res, DL);
1489 }
1490
1491 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1492                                            SelectionDAG &DAG) const {
1493   SDLoc DL(Op);
1494   EVT VT = Op.getValueType();
1495
1496   SDValue Num = Op.getOperand(0);
1497   SDValue Den = Op.getOperand(1);
1498
1499   if (VT == MVT::i32) {
1500     if (DAG.MaskedValueIsZero(Op.getOperand(0), APInt(32, 0xff << 24)) &&
1501         DAG.MaskedValueIsZero(Op.getOperand(1), APInt(32, 0xff << 24))) {
1502       // TODO: We technically could do this for i64, but shouldn't that just be
1503       // handled by something generally reducing 64-bit division on 32-bit
1504       // values to 32-bit?
1505       return LowerDIVREM24(Op, DAG, false);
1506     }
1507   }
1508
1509   // RCP =  URECIP(Den) = 2^32 / Den + e
1510   // e is rounding error.
1511   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1512
1513   // RCP_LO = umulo(RCP, Den) */
1514   SDValue RCP_LO = DAG.getNode(ISD::UMULO, DL, VT, RCP, Den);
1515
1516   // RCP_HI = mulhu (RCP, Den) */
1517   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1518
1519   // NEG_RCP_LO = -RCP_LO
1520   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1521                                                      RCP_LO);
1522
1523   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1524   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1525                                            NEG_RCP_LO, RCP_LO,
1526                                            ISD::SETEQ);
1527   // Calculate the rounding error from the URECIP instruction
1528   // E = mulhu(ABS_RCP_LO, RCP)
1529   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1530
1531   // RCP_A_E = RCP + E
1532   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1533
1534   // RCP_S_E = RCP - E
1535   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1536
1537   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1538   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1539                                      RCP_A_E, RCP_S_E,
1540                                      ISD::SETEQ);
1541   // Quotient = mulhu(Tmp0, Num)
1542   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1543
1544   // Num_S_Remainder = Quotient * Den
1545   SDValue Num_S_Remainder = DAG.getNode(ISD::UMULO, DL, VT, Quotient, Den);
1546
1547   // Remainder = Num - Num_S_Remainder
1548   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1549
1550   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1551   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1552                                                  DAG.getConstant(-1, VT),
1553                                                  DAG.getConstant(0, VT),
1554                                                  ISD::SETUGE);
1555   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1556   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1557                                                   Num_S_Remainder,
1558                                                   DAG.getConstant(-1, VT),
1559                                                   DAG.getConstant(0, VT),
1560                                                   ISD::SETUGE);
1561   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1562   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1563                                                Remainder_GE_Zero);
1564
1565   // Calculate Division result:
1566
1567   // Quotient_A_One = Quotient + 1
1568   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1569                                                          DAG.getConstant(1, VT));
1570
1571   // Quotient_S_One = Quotient - 1
1572   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1573                                                          DAG.getConstant(1, VT));
1574
1575   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1576   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1577                                      Quotient, Quotient_A_One, ISD::SETEQ);
1578
1579   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1580   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1581                             Quotient_S_One, Div, ISD::SETEQ);
1582
1583   // Calculate Rem result:
1584
1585   // Remainder_S_Den = Remainder - Den
1586   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1587
1588   // Remainder_A_Den = Remainder + Den
1589   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1590
1591   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1592   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1593                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1594
1595   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1596   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1597                             Remainder_A_Den, Rem, ISD::SETEQ);
1598   SDValue Ops[2] = {
1599     Div,
1600     Rem
1601   };
1602   return DAG.getMergeValues(Ops, DL);
1603 }
1604
1605 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1606                                            SelectionDAG &DAG) const {
1607   SDLoc DL(Op);
1608   EVT VT = Op.getValueType();
1609
1610   SDValue LHS = Op.getOperand(0);
1611   SDValue RHS = Op.getOperand(1);
1612
1613   if (VT == MVT::i32) {
1614     if (DAG.ComputeNumSignBits(Op.getOperand(0)) > 8 &&
1615         DAG.ComputeNumSignBits(Op.getOperand(1)) > 8) {
1616       // TODO: We technically could do this for i64, but shouldn't that just be
1617       // handled by something generally reducing 64-bit division on 32-bit
1618       // values to 32-bit?
1619       return LowerDIVREM24(Op, DAG, true);
1620     }
1621   }
1622
1623   SDValue Zero = DAG.getConstant(0, VT);
1624   SDValue NegOne = DAG.getConstant(-1, VT);
1625
1626   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1627   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1628   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1629   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1630
1631   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1632   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1633
1634   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1635   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1636
1637   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1638   SDValue Rem = Div.getValue(1);
1639
1640   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1641   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1642
1643   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1644   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1645
1646   SDValue Res[2] = {
1647     Div,
1648     Rem
1649   };
1650   return DAG.getMergeValues(Res, DL);
1651 }
1652
1653 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1654   SDLoc SL(Op);
1655   SDValue Src = Op.getOperand(0);
1656
1657   // result = trunc(src)
1658   // if (src > 0.0 && src != result)
1659   //   result += 1.0
1660
1661   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1662
1663   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1664   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1665
1666   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1667
1668   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1669   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1670   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1671
1672   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1673   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1674 }
1675
1676 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1677   SDLoc SL(Op);
1678   SDValue Src = Op.getOperand(0);
1679
1680   assert(Op.getValueType() == MVT::f64);
1681
1682   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1683   const SDValue One = DAG.getConstant(1, MVT::i32);
1684
1685   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1686
1687   // Extract the upper half, since this is where we will find the sign and
1688   // exponent.
1689   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1690
1691   const unsigned FractBits = 52;
1692   const unsigned ExpBits = 11;
1693
1694   // Extract the exponent.
1695   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_I32, SL, MVT::i32,
1696                                 Hi,
1697                                 DAG.getConstant(FractBits - 32, MVT::i32),
1698                                 DAG.getConstant(ExpBits, MVT::i32));
1699   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1700                             DAG.getConstant(1023, MVT::i32));
1701
1702   // Extract the sign bit.
1703   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, MVT::i32);
1704   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1705
1706   // Extend back to to 64-bits.
1707   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1708                                   Zero, SignBit);
1709   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1710
1711   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1712   const SDValue FractMask
1713     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, MVT::i64);
1714
1715   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1716   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1717   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1718
1719   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1720
1721   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1722
1723   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1724   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1725
1726   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1727   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1728
1729   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1730 }
1731
1732 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
1733   SDLoc SL(Op);
1734   SDValue Src = Op.getOperand(0);
1735
1736   assert(Op.getValueType() == MVT::f64);
1737
1738   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
1739   SDValue C1 = DAG.getConstantFP(C1Val, MVT::f64);
1740   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
1741
1742   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
1743   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
1744
1745   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
1746
1747   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
1748   SDValue C2 = DAG.getConstantFP(C2Val, MVT::f64);
1749
1750   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1751   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
1752
1753   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
1754 }
1755
1756 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
1757   // FNEARBYINT and FRINT are the same, except in their handling of FP
1758   // exceptions. Those aren't really meaningful for us, and OpenCL only has
1759   // rint, so just treat them as equivalent.
1760   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
1761 }
1762
1763 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
1764   SDLoc SL(Op);
1765   SDValue Src = Op.getOperand(0);
1766
1767   // result = trunc(src);
1768   // if (src < 0.0 && src != result)
1769   //   result += -1.0.
1770
1771   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1772
1773   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1774   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
1775
1776   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1777
1778   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
1779   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1780   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1781
1782   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
1783   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1784 }
1785
1786 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
1787                                                SelectionDAG &DAG) const {
1788   SDValue S0 = Op.getOperand(0);
1789   SDLoc DL(Op);
1790   if (Op.getValueType() != MVT::f32 || S0.getValueType() != MVT::i64)
1791     return SDValue();
1792
1793   // f32 uint_to_fp i64
1794   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1795                            DAG.getConstant(0, MVT::i32));
1796   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
1797   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1798                            DAG.getConstant(1, MVT::i32));
1799   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
1800   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
1801                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
1802   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
1803 }
1804
1805 SDValue AMDGPUTargetLowering::ExpandSIGN_EXTEND_INREG(SDValue Op,
1806                                                       unsigned BitsDiff,
1807                                                       SelectionDAG &DAG) const {
1808   MVT VT = Op.getSimpleValueType();
1809   SDLoc DL(Op);
1810   SDValue Shift = DAG.getConstant(BitsDiff, VT);
1811   // Shift left by 'Shift' bits.
1812   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, Op.getOperand(0), Shift);
1813   // Signed shift Right by 'Shift' bits.
1814   return DAG.getNode(ISD::SRA, DL, VT, Shl, Shift);
1815 }
1816
1817 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
1818                                                      SelectionDAG &DAG) const {
1819   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1820   MVT VT = Op.getSimpleValueType();
1821   MVT ScalarVT = VT.getScalarType();
1822
1823   if (!VT.isVector())
1824     return SDValue();
1825
1826   SDValue Src = Op.getOperand(0);
1827   SDLoc DL(Op);
1828
1829   // TODO: Don't scalarize on Evergreen?
1830   unsigned NElts = VT.getVectorNumElements();
1831   SmallVector<SDValue, 8> Args;
1832   DAG.ExtractVectorElements(Src, Args, 0, NElts);
1833
1834   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
1835   for (unsigned I = 0; I < NElts; ++I)
1836     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
1837
1838   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
1839 }
1840
1841 //===----------------------------------------------------------------------===//
1842 // Custom DAG optimizations
1843 //===----------------------------------------------------------------------===//
1844
1845 static bool isU24(SDValue Op, SelectionDAG &DAG) {
1846   APInt KnownZero, KnownOne;
1847   EVT VT = Op.getValueType();
1848   DAG.computeKnownBits(Op, KnownZero, KnownOne);
1849
1850   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
1851 }
1852
1853 static bool isI24(SDValue Op, SelectionDAG &DAG) {
1854   EVT VT = Op.getValueType();
1855
1856   // In order for this to be a signed 24-bit value, bit 23, must
1857   // be a sign bit.
1858   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
1859                                      // as unsigned 24-bit values.
1860          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
1861 }
1862
1863 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
1864
1865   SelectionDAG &DAG = DCI.DAG;
1866   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1867   EVT VT = Op.getValueType();
1868
1869   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
1870   APInt KnownZero, KnownOne;
1871   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
1872   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
1873     DCI.CommitTargetLoweringOpt(TLO);
1874 }
1875
1876 template <typename IntTy>
1877 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
1878                                uint32_t Offset, uint32_t Width) {
1879   if (Width + Offset < 32) {
1880     IntTy Result = (Src0 << (32 - Offset - Width)) >> (32 - Width);
1881     return DAG.getConstant(Result, MVT::i32);
1882   }
1883
1884   return DAG.getConstant(Src0 >> Offset, MVT::i32);
1885 }
1886
1887 static bool usesAllNormalStores(SDNode *LoadVal) {
1888   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
1889     if (!ISD::isNormalStore(*I))
1890       return false;
1891   }
1892
1893   return true;
1894 }
1895
1896 // If we have a copy of an illegal type, replace it with a load / store of an
1897 // equivalently sized legal type. This avoids intermediate bit pack / unpack
1898 // instructions emitted when handling extloads and truncstores. Ideally we could
1899 // recognize the pack / unpack pattern to eliminate it.
1900 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
1901                                                   DAGCombinerInfo &DCI) const {
1902   if (!DCI.isBeforeLegalize())
1903     return SDValue();
1904
1905   StoreSDNode *SN = cast<StoreSDNode>(N);
1906   SDValue Value = SN->getValue();
1907   EVT VT = Value.getValueType();
1908
1909   if (isTypeLegal(VT) || SN->isVolatile() || !ISD::isNormalLoad(Value.getNode()))
1910     return SDValue();
1911
1912   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
1913   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
1914     return SDValue();
1915
1916   EVT MemVT = LoadVal->getMemoryVT();
1917
1918   SDLoc SL(N);
1919   SelectionDAG &DAG = DCI.DAG;
1920   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
1921
1922   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
1923                                 LoadVT, SL,
1924                                 LoadVal->getChain(),
1925                                 LoadVal->getBasePtr(),
1926                                 LoadVal->getOffset(),
1927                                 LoadVT,
1928                                 LoadVal->getMemOperand());
1929
1930   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
1931   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
1932
1933   return DAG.getStore(SN->getChain(), SL, NewLoad,
1934                       SN->getBasePtr(), SN->getMemOperand());
1935 }
1936
1937 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
1938                                                 DAGCombinerInfo &DCI) const {
1939   EVT VT = N->getValueType(0);
1940
1941   if (VT.isVector() || VT.getSizeInBits() > 32)
1942     return SDValue();
1943
1944   SelectionDAG &DAG = DCI.DAG;
1945   SDLoc DL(N);
1946
1947   SDValue N0 = N->getOperand(0);
1948   SDValue N1 = N->getOperand(1);
1949   SDValue Mul;
1950
1951   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
1952     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
1953     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
1954     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
1955   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
1956     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
1957     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
1958     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
1959   } else {
1960     return SDValue();
1961   }
1962
1963   // We need to use sext even for MUL_U24, because MUL_U24 is used
1964   // for signed multiply of 8 and 16-bit types.
1965   return DAG.getSExtOrTrunc(Mul, DL, VT);
1966 }
1967
1968 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
1969                                                 DAGCombinerInfo &DCI) const {
1970   SelectionDAG &DAG = DCI.DAG;
1971   SDLoc DL(N);
1972
1973   switch(N->getOpcode()) {
1974     default: break;
1975     case ISD::MUL:
1976       return performMulCombine(N, DCI);
1977     case AMDGPUISD::MUL_I24:
1978     case AMDGPUISD::MUL_U24: {
1979       SDValue N0 = N->getOperand(0);
1980       SDValue N1 = N->getOperand(1);
1981       simplifyI24(N0, DCI);
1982       simplifyI24(N1, DCI);
1983       return SDValue();
1984     }
1985     case ISD::SELECT_CC: {
1986       return CombineMinMax(N, DAG);
1987     }
1988   case AMDGPUISD::BFE_I32:
1989   case AMDGPUISD::BFE_U32: {
1990     assert(!N->getValueType(0).isVector() &&
1991            "Vector handling of BFE not implemented");
1992     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
1993     if (!Width)
1994       break;
1995
1996     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
1997     if (WidthVal == 0)
1998       return DAG.getConstant(0, MVT::i32);
1999
2000     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2001     if (!Offset)
2002       break;
2003
2004     SDValue BitsFrom = N->getOperand(0);
2005     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2006
2007     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2008
2009     if (OffsetVal == 0) {
2010       // This is already sign / zero extended, so try to fold away extra BFEs.
2011       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2012
2013       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2014       if (OpSignBits >= SignBits)
2015         return BitsFrom;
2016
2017       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2018       if (Signed) {
2019         // This is a sign_extend_inreg. Replace it to take advantage of existing
2020         // DAG Combines. If not eliminated, we will match back to BFE during
2021         // selection.
2022
2023         // TODO: The sext_inreg of extended types ends, although we can could
2024         // handle them in a single BFE.
2025         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2026                            DAG.getValueType(SmallVT));
2027       }
2028
2029       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2030     }
2031
2032     if (ConstantSDNode *Val = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
2033       if (Signed) {
2034         return constantFoldBFE<int32_t>(DAG,
2035                                         Val->getSExtValue(),
2036                                         OffsetVal,
2037                                         WidthVal);
2038       }
2039
2040       return constantFoldBFE<uint32_t>(DAG,
2041                                        Val->getZExtValue(),
2042                                        OffsetVal,
2043                                        WidthVal);
2044     }
2045
2046     APInt Demanded = APInt::getBitsSet(32,
2047                                        OffsetVal,
2048                                        OffsetVal + WidthVal);
2049
2050     if ((OffsetVal + WidthVal) >= 32) {
2051       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
2052       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2053                          BitsFrom, ShiftVal);
2054     }
2055
2056     APInt KnownZero, KnownOne;
2057     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2058                                           !DCI.isBeforeLegalizeOps());
2059     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2060     if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2061         TLI.SimplifyDemandedBits(BitsFrom, Demanded, KnownZero, KnownOne, TLO)) {
2062       DCI.CommitTargetLoweringOpt(TLO);
2063     }
2064
2065     break;
2066   }
2067
2068   case ISD::STORE:
2069     return performStoreCombine(N, DCI);
2070   }
2071   return SDValue();
2072 }
2073
2074 //===----------------------------------------------------------------------===//
2075 // Helper functions
2076 //===----------------------------------------------------------------------===//
2077
2078 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2079                                SelectionDAG &DAG,
2080                                const Function *F,
2081                                const SmallVectorImpl<ISD::InputArg> &Ins,
2082                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2083
2084   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2085     if (Ins[i].ArgVT == Ins[i].VT) {
2086       OrigIns.push_back(Ins[i]);
2087       continue;
2088     }
2089
2090     EVT VT;
2091     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2092       // Vector has been split into scalars.
2093       VT = Ins[i].ArgVT.getVectorElementType();
2094     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2095                Ins[i].ArgVT.getVectorElementType() !=
2096                Ins[i].VT.getVectorElementType()) {
2097       // Vector elements have been promoted
2098       VT = Ins[i].ArgVT;
2099     } else {
2100       // Vector has been spilt into smaller vectors.
2101       VT = Ins[i].VT;
2102     }
2103
2104     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2105                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2106     OrigIns.push_back(Arg);
2107   }
2108 }
2109
2110 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2111   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2112     return CFP->isExactlyValue(1.0);
2113   }
2114   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2115     return C->isAllOnesValue();
2116   }
2117   return false;
2118 }
2119
2120 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2121   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2122     return CFP->getValueAPF().isZero();
2123   }
2124   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2125     return C->isNullValue();
2126   }
2127   return false;
2128 }
2129
2130 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2131                                                   const TargetRegisterClass *RC,
2132                                                    unsigned Reg, EVT VT) const {
2133   MachineFunction &MF = DAG.getMachineFunction();
2134   MachineRegisterInfo &MRI = MF.getRegInfo();
2135   unsigned VirtualRegister;
2136   if (!MRI.isLiveIn(Reg)) {
2137     VirtualRegister = MRI.createVirtualRegister(RC);
2138     MRI.addLiveIn(Reg, VirtualRegister);
2139   } else {
2140     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2141   }
2142   return DAG.getRegister(VirtualRegister, VT);
2143 }
2144
2145 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2146
2147 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2148   switch (Opcode) {
2149   default: return nullptr;
2150   // AMDIL DAG nodes
2151   NODE_NAME_CASE(CALL);
2152   NODE_NAME_CASE(UMUL);
2153   NODE_NAME_CASE(RET_FLAG);
2154   NODE_NAME_CASE(BRANCH_COND);
2155
2156   // AMDGPU DAG nodes
2157   NODE_NAME_CASE(DWORDADDR)
2158   NODE_NAME_CASE(FRACT)
2159   NODE_NAME_CASE(CLAMP)
2160   NODE_NAME_CASE(FMAX)
2161   NODE_NAME_CASE(SMAX)
2162   NODE_NAME_CASE(UMAX)
2163   NODE_NAME_CASE(FMIN)
2164   NODE_NAME_CASE(SMIN)
2165   NODE_NAME_CASE(UMIN)
2166   NODE_NAME_CASE(URECIP)
2167   NODE_NAME_CASE(DIV_SCALE)
2168   NODE_NAME_CASE(DIV_FMAS)
2169   NODE_NAME_CASE(DIV_FIXUP)
2170   NODE_NAME_CASE(TRIG_PREOP)
2171   NODE_NAME_CASE(RCP)
2172   NODE_NAME_CASE(RSQ)
2173   NODE_NAME_CASE(RSQ_LEGACY)
2174   NODE_NAME_CASE(RSQ_CLAMPED)
2175   NODE_NAME_CASE(LDEXP)
2176   NODE_NAME_CASE(DOT4)
2177   NODE_NAME_CASE(BFE_U32)
2178   NODE_NAME_CASE(BFE_I32)
2179   NODE_NAME_CASE(BFI)
2180   NODE_NAME_CASE(BFM)
2181   NODE_NAME_CASE(BREV)
2182   NODE_NAME_CASE(MUL_U24)
2183   NODE_NAME_CASE(MUL_I24)
2184   NODE_NAME_CASE(MAD_U24)
2185   NODE_NAME_CASE(MAD_I24)
2186   NODE_NAME_CASE(EXPORT)
2187   NODE_NAME_CASE(CONST_ADDRESS)
2188   NODE_NAME_CASE(REGISTER_LOAD)
2189   NODE_NAME_CASE(REGISTER_STORE)
2190   NODE_NAME_CASE(LOAD_CONSTANT)
2191   NODE_NAME_CASE(LOAD_INPUT)
2192   NODE_NAME_CASE(SAMPLE)
2193   NODE_NAME_CASE(SAMPLEB)
2194   NODE_NAME_CASE(SAMPLED)
2195   NODE_NAME_CASE(SAMPLEL)
2196   NODE_NAME_CASE(CVT_F32_UBYTE0)
2197   NODE_NAME_CASE(CVT_F32_UBYTE1)
2198   NODE_NAME_CASE(CVT_F32_UBYTE2)
2199   NODE_NAME_CASE(CVT_F32_UBYTE3)
2200   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2201   NODE_NAME_CASE(CONST_DATA_PTR)
2202   NODE_NAME_CASE(STORE_MSKOR)
2203   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2204   }
2205 }
2206
2207 static void computeKnownBitsForMinMax(const SDValue Op0,
2208                                       const SDValue Op1,
2209                                       APInt &KnownZero,
2210                                       APInt &KnownOne,
2211                                       const SelectionDAG &DAG,
2212                                       unsigned Depth) {
2213   APInt Op0Zero, Op0One;
2214   APInt Op1Zero, Op1One;
2215   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2216   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2217
2218   KnownZero = Op0Zero & Op1Zero;
2219   KnownOne = Op0One & Op1One;
2220 }
2221
2222 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2223   const SDValue Op,
2224   APInt &KnownZero,
2225   APInt &KnownOne,
2226   const SelectionDAG &DAG,
2227   unsigned Depth) const {
2228
2229   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2230
2231   APInt KnownZero2;
2232   APInt KnownOne2;
2233   unsigned Opc = Op.getOpcode();
2234
2235   switch (Opc) {
2236   default:
2237     break;
2238   case ISD::INTRINSIC_WO_CHAIN: {
2239     // FIXME: The intrinsic should just use the node.
2240     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2241     case AMDGPUIntrinsic::AMDGPU_imax:
2242     case AMDGPUIntrinsic::AMDGPU_umax:
2243     case AMDGPUIntrinsic::AMDGPU_imin:
2244     case AMDGPUIntrinsic::AMDGPU_umin:
2245       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2246                                 KnownZero, KnownOne, DAG, Depth);
2247       break;
2248     default:
2249       break;
2250     }
2251
2252     break;
2253   }
2254   case AMDGPUISD::SMAX:
2255   case AMDGPUISD::UMAX:
2256   case AMDGPUISD::SMIN:
2257   case AMDGPUISD::UMIN:
2258     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2259                               KnownZero, KnownOne, DAG, Depth);
2260     break;
2261
2262   case AMDGPUISD::BFE_I32:
2263   case AMDGPUISD::BFE_U32: {
2264     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2265     if (!CWidth)
2266       return;
2267
2268     unsigned BitWidth = 32;
2269     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2270     if (Width == 0) {
2271       KnownZero = APInt::getAllOnesValue(BitWidth);
2272       KnownOne = APInt::getNullValue(BitWidth);
2273       return;
2274     }
2275
2276     // FIXME: This could do a lot more. If offset is 0, should be the same as
2277     // sign_extend_inreg implementation, but that involves duplicating it.
2278     if (Opc == AMDGPUISD::BFE_I32)
2279       KnownOne = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2280     else
2281       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2282
2283     break;
2284   }
2285   }
2286 }
2287
2288 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2289   SDValue Op,
2290   const SelectionDAG &DAG,
2291   unsigned Depth) const {
2292   switch (Op.getOpcode()) {
2293   case AMDGPUISD::BFE_I32: {
2294     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2295     if (!Width)
2296       return 1;
2297
2298     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2299     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2300     if (!Offset || !Offset->isNullValue())
2301       return SignBits;
2302
2303     // TODO: Could probably figure something out with non-0 offsets.
2304     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2305     return std::max(SignBits, Op0SignBits);
2306   }
2307
2308   case AMDGPUISD::BFE_U32: {
2309     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2310     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2311   }
2312
2313   default:
2314     return 1;
2315   }
2316 }