lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/Analysis/ValueTracking.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  30 #include "llvm/IR/DataLayout.h"
  31 #include "llvm/IR/DiagnosticInfo.h"
  32 #include "llvm/IR/DiagnosticPrinter.h"
  33
  34 using namespace llvm;
  35
  36 namespace {
  37
  38 /// Diagnostic information for unimplemented or unsupported feature reporting.
  39 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  40 private:
  41   const Twine &Description;
  42   const Function &Fn;
  43
  44   static int KindID;
  45
  46   static int getKindID() {
  47     if (KindID == 0)
  48       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  49     return KindID;
  50   }
  51
  52 public:
  53   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  54                           DiagnosticSeverity Severity = DS_Error)
  55     : DiagnosticInfo(getKindID(), Severity),
  56       Description(Desc),
  57       Fn(Fn) { }
  58
  59   const Function &getFunction() const { return Fn; }
  60   const Twine &getDescription() const { return Description; }
  61
  62   void print(DiagnosticPrinter &DP) const override {
  63     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  64   }
  65
  66   static bool classof(const DiagnosticInfo *DI) {
  67     return DI->getKind() == getKindID();
  68   }
  69 };
  70
  71 int DiagnosticInfoUnsupported::KindID = 0;
  72 }
  73
  74
  75 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  76                       CCValAssign::LocInfo LocInfo,
  77                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  78   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  79                                         ArgFlags.getOrigAlign());
  80   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  81
  82   return true;
  83 }
  84
  85 #include "AMDGPUGenCallingConv.inc"
  86
  87 // Find a larger type to do a load / store of a vector with.
  88 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  89   unsigned StoreSize = VT.getStoreSizeInBits();
  90   if (StoreSize <= 32)
  91     return EVT::getIntegerVT(Ctx, StoreSize);
  92
  93   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  94   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  95 }
  96
  97 // Type for a vector that will be loaded to.
  98 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  99   unsigned StoreSize = VT.getStoreSizeInBits();
 100   if (StoreSize <= 32)
 101     return EVT::getIntegerVT(Ctx, 32);
 102
 103   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 104 }
 105
 106 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 107   TargetLowering(TM, new TargetLoweringObjectFileELF()) {
 108
 109   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 110
 111   setOperationAction(ISD::Constant, MVT::i32, Legal);
 112   setOperationAction(ISD::Constant, MVT::i64, Legal);
 113   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 114   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 115
 116   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 117   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 118
 119   // We need to custom lower some of the intrinsics
 120   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 121
 122   // Library functions.  These default to Expand, but we have instructions
 123   // for them.
 124   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 125   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 126   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 127   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 128   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 129   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 130   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 131   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 132   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 133
 134   // Lower floating point store/load to integer store/load to reduce the number
 135   // of patterns in tablegen.
 136   setOperationAction(ISD::STORE, MVT::f32, Promote);
 137   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 138
 139   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 140   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 141
 142   setOperationAction(ISD::STORE, MVT::i64, Promote);
 143   AddPromotedToType(ISD::STORE, MVT::i64, MVT::v2i32);
 144
 145   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 146   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 147
 148   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 149   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 150
 151   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 152   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 153
 154   setOperationAction(ISD::STORE, MVT::f64, Promote);
 155   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 156
 157   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 158   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 159
 160   // Custom lowering of vector stores is required for local address space
 161   // stores.
 162   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 163   // XXX: Native v2i32 local address space stores are possible, but not
 164   // currently implemented.
 165   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 166
 167   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 168   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 169   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 170
 171   // XXX: This can be change to Custom, once ExpandVectorStores can
 172   // handle 64-bit stores.
 173   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 174
 175   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 176   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 177   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 178   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 179   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 180
 181
 182   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 183   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 184
 185   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 186   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 187
 188   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 189   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 190
 191   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 192   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 193
 194   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 195   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 196
 197   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 198   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 199
 200   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 201   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 202
 203   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 204   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 205   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 206   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 207   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 208   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 209   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 210   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 211   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 213
 214   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 215   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 216   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 217   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 218   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 219   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 220   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 221   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 222   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 223   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 224   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 225   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 226
 227   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 228
 229   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 230     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 231     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 232     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 233     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 234   }
 235
 236   if (!Subtarget->hasBFI()) {
 237     // fcopysign can be done in a single instruction with BFI.
 238     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 239     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 240   }
 241
 242   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 243   for (MVT VT : ScalarIntVTs) {
 244     setOperationAction(ISD::SREM, VT, Expand);
 245     setOperationAction(ISD::SDIV, VT, Expand);
 246
 247     // GPU does not have divrem function for signed or unsigned.
 248     setOperationAction(ISD::SDIVREM, VT, Custom);
 249     setOperationAction(ISD::UDIVREM, VT, Custom);
 250
 251     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 252     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 253     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 254
 255     setOperationAction(ISD::BSWAP, VT, Expand);
 256     setOperationAction(ISD::CTTZ, VT, Expand);
 257     setOperationAction(ISD::CTLZ, VT, Expand);
 258   }
 259
 260   if (!Subtarget->hasBCNT(32))
 261     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 262
 263   if (!Subtarget->hasBCNT(64))
 264     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 265
 266   // The hardware supports 32-bit ROTR, but not ROTL.
 267   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 268   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 269   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 270
 271   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Expand);
 272   setOperationAction(ISD::MUL, MVT::i64, Expand);
 273   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 274   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 275   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 276   setOperationAction(ISD::UREM, MVT::i32, Expand);
 277   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 278   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 279
 280   static const MVT::SimpleValueType VectorIntTypes[] = {
 281     MVT::v2i32, MVT::v4i32
 282   };
 283
 284   for (MVT VT : VectorIntTypes) {
 285     // Expand the following operations for the current type by default.
 286     setOperationAction(ISD::ADD,  VT, Expand);
 287     setOperationAction(ISD::AND,  VT, Expand);
 288     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 289     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 290     setOperationAction(ISD::MUL,  VT, Expand);
 291     setOperationAction(ISD::OR,   VT, Expand);
 292     setOperationAction(ISD::SHL,  VT, Expand);
 293     setOperationAction(ISD::SRA,  VT, Expand);
 294     setOperationAction(ISD::SRL,  VT, Expand);
 295     setOperationAction(ISD::ROTL, VT, Expand);
 296     setOperationAction(ISD::ROTR, VT, Expand);
 297     setOperationAction(ISD::SUB,  VT, Expand);
 298     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 299     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 300     // TODO: Implement custom UREM / SREM routines.
 301     setOperationAction(ISD::SDIV, VT, Expand);
 302     setOperationAction(ISD::UDIV, VT, Expand);
 303     setOperationAction(ISD::SREM, VT, Expand);
 304     setOperationAction(ISD::UREM, VT, Expand);
 305     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 306     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 307     setOperationAction(ISD::SDIVREM, VT, Custom);
 308     setOperationAction(ISD::UDIVREM, VT, Custom);
 309     setOperationAction(ISD::ADDC, VT, Expand);
 310     setOperationAction(ISD::SUBC, VT, Expand);
 311     setOperationAction(ISD::ADDE, VT, Expand);
 312     setOperationAction(ISD::SUBE, VT, Expand);
 313     setOperationAction(ISD::SELECT, VT, Expand);
 314     setOperationAction(ISD::VSELECT, VT, Expand);
 315     setOperationAction(ISD::SELECT_CC, VT, Expand);
 316     setOperationAction(ISD::XOR,  VT, Expand);
 317     setOperationAction(ISD::BSWAP, VT, Expand);
 318     setOperationAction(ISD::CTPOP, VT, Expand);
 319     setOperationAction(ISD::CTTZ, VT, Expand);
 320     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 321     setOperationAction(ISD::CTLZ, VT, Expand);
 322     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 323     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 324   }
 325
 326   static const MVT::SimpleValueType FloatVectorTypes[] = {
 327     MVT::v2f32, MVT::v4f32
 328   };
 329
 330   for (MVT VT : FloatVectorTypes) {
 331     setOperationAction(ISD::FABS, VT, Expand);
 332     setOperationAction(ISD::FADD, VT, Expand);
 333     setOperationAction(ISD::FCEIL, VT, Expand);
 334     setOperationAction(ISD::FCOS, VT, Expand);
 335     setOperationAction(ISD::FDIV, VT, Expand);
 336     setOperationAction(ISD::FEXP2, VT, Expand);
 337     setOperationAction(ISD::FLOG2, VT, Expand);
 338     setOperationAction(ISD::FPOW, VT, Expand);
 339     setOperationAction(ISD::FFLOOR, VT, Expand);
 340     setOperationAction(ISD::FTRUNC, VT, Expand);
 341     setOperationAction(ISD::FMUL, VT, Expand);
 342     setOperationAction(ISD::FMA, VT, Expand);
 343     setOperationAction(ISD::FRINT, VT, Expand);
 344     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 345     setOperationAction(ISD::FSQRT, VT, Expand);
 346     setOperationAction(ISD::FSIN, VT, Expand);
 347     setOperationAction(ISD::FSUB, VT, Expand);
 348     setOperationAction(ISD::FNEG, VT, Expand);
 349     setOperationAction(ISD::SELECT, VT, Expand);
 350     setOperationAction(ISD::VSELECT, VT, Expand);
 351     setOperationAction(ISD::SELECT_CC, VT, Expand);
 352     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 353     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 354   }
 355
 356   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 357   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 358
 359   setTargetDAGCombine(ISD::MUL);
 360   setTargetDAGCombine(ISD::SELECT_CC);
 361
 362   setSchedulingPreference(Sched::RegPressure);
 363   setJumpIsExpensive(true);
 364
 365   setSelectIsExpensive(false);
 366   PredictableSelectIsExpensive = false;
 367
 368   // There are no integer divide instructions, and these expand to a pretty
 369   // large sequence of instructions.
 370   setIntDivIsCheap(false);
 371   setPow2DivIsCheap(false);
 372
 373   // TODO: Investigate this when 64-bit divides are implemented.
 374   addBypassSlowDiv(64, 32);
 375
 376   // FIXME: Need to really handle these.
 377   MaxStoresPerMemcpy  = 4096;
 378   MaxStoresPerMemmove = 4096;
 379   MaxStoresPerMemset  = 4096;
 380 }
 381
 382 //===----------------------------------------------------------------------===//
 383 // Target Information
 384 //===----------------------------------------------------------------------===//
 385
 386 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 387   return MVT::i32;
 388 }
 389
 390 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 391   return true;
 392 }
 393
 394 // The backend supports 32 and 64 bit floating point immediates.
 395 // FIXME: Why are we reporting vectors of FP immediates as legal?
 396 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 397   EVT ScalarVT = VT.getScalarType();
 398   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 399 }
 400
 401 // We don't want to shrink f64 / f32 constants.
 402 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 403   EVT ScalarVT = VT.getScalarType();
 404   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 405 }
 406
 407 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 408                                                    EVT CastTy) const {
 409   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 410     return true;
 411
 412   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 413   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 414
 415   return ((LScalarSize <= CastScalarSize) ||
 416           (CastScalarSize >= 32) ||
 417           (LScalarSize < 32));
 418 }
 419
 420 //===---------------------------------------------------------------------===//
 421 // Target Properties
 422 //===---------------------------------------------------------------------===//
 423
 424 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 425   assert(VT.isFloatingPoint());
 426   return VT == MVT::f32;
 427 }
 428
 429 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 430   assert(VT.isFloatingPoint());
 431   return VT == MVT::f32;
 432 }
 433
 434 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 435   // Truncate is just accessing a subregister.
 436   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 437 }
 438
 439 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 440   // Truncate is just accessing a subregister.
 441   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 442          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 443 }
 444
 445 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 446   const DataLayout *DL = getDataLayout();
 447   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 448   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 449
 450   return SrcSize == 32 && DestSize == 64;
 451 }
 452
 453 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 454   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 455   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 456   // this will enable reducing 64-bit operations the 32-bit, which is always
 457   // good.
 458   return Src == MVT::i32 && Dest == MVT::i64;
 459 }
 460
 461 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 462   return isZExtFree(Val.getValueType(), VT2);
 463 }
 464
 465 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 466   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 467   // limited number of native 64-bit operations. Shrinking an operation to fit
 468   // in a single 32-bit register should always be helpful. As currently used,
 469   // this is much less general than the name suggests, and is only used in
 470   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 471   // not profitable, and may actually be harmful.
 472   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 473 }
 474
 475 //===---------------------------------------------------------------------===//
 476 // TargetLowering Callbacks
 477 //===---------------------------------------------------------------------===//
 478
 479 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 480                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 481
 482   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 483 }
 484
 485 SDValue AMDGPUTargetLowering::LowerReturn(
 486                                      SDValue Chain,
 487                                      CallingConv::ID CallConv,
 488                                      bool isVarArg,
 489                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 490                                      const SmallVectorImpl<SDValue> &OutVals,
 491                                      SDLoc DL, SelectionDAG &DAG) const {
 492   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 493 }
 494
 495 //===---------------------------------------------------------------------===//
 496 // Target specific lowering
 497 //===---------------------------------------------------------------------===//
 498
 499 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 500                                         SmallVectorImpl<SDValue> &InVals) const {
 501   SDValue Callee = CLI.Callee;
 502   SelectionDAG &DAG = CLI.DAG;
 503
 504   const Function &Fn = *DAG.getMachineFunction().getFunction();
 505
 506   StringRef FuncName("<unknown>");
 507
 508   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 509     FuncName = G->getSymbol();
 510   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 511     FuncName = G->getGlobal()->getName();
 512
 513   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 514   DAG.getContext()->diagnose(NoCalls);
 515   return SDValue();
 516 }
 517
 518 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 519                                              SelectionDAG &DAG) const {
 520   switch (Op.getOpcode()) {
 521   default:
 522     Op.getNode()->dump();
 523     llvm_unreachable("Custom lowering code for this"
 524                      "instruction is not implemented yet!");
 525     break;
 526   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 527   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 528   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 529   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 530   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 531   case ISD::SDIV: return LowerSDIV(Op, DAG);
 532   case ISD::SREM: return LowerSREM(Op, DAG);
 533   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 534   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 535   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 536   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 537   case ISD::FRINT: return LowerFRINT(Op, DAG);
 538   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 539   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 540   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 541   }
 542   return Op;
 543 }
 544
 545 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 546                                               SmallVectorImpl<SDValue> &Results,
 547                                               SelectionDAG &DAG) const {
 548   switch (N->getOpcode()) {
 549   case ISD::SIGN_EXTEND_INREG:
 550     // Different parts of legalization seem to interpret which type of
 551     // sign_extend_inreg is the one to check for custom lowering. The extended
 552     // from type is what really matters, but some places check for custom
 553     // lowering of the result type. This results in trying to use
 554     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 555     // nothing here and let the illegal result integer be handled normally.
 556     return;
 557   case ISD::LOAD: {
 558     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 559     Results.push_back(SDValue(Node, 0));
 560     Results.push_back(SDValue(Node, 1));
 561     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 562     // function
 563     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 564     return;
 565   }
 566   case ISD::STORE: {
 567     SDNode *Node = LowerSTORE(SDValue(N, 0), DAG).getNode();
 568     Results.push_back(SDValue(Node, 0));
 569     return;
 570   }
 571   default:
 572     return;
 573   }
 574 }
 575
 576 // FIXME: This implements accesses to initialized globals in the constant
 577 // address space by copying them to private and accessing that. It does not
 578 // properly handle illegal types or vectors. The private vector loads are not
 579 // scalarized, and the illegal scalars hit an assertion. This technique will not
 580 // work well with large initializers, and this should eventually be
 581 // removed. Initialized globals should be placed into a data section that the
 582 // runtime will load into a buffer before the kernel is executed. Uses of the
 583 // global need to be replaced with a pointer loaded from an implicit kernel
 584 // argument into this buffer holding the copy of the data, which will remove the
 585 // need for any of this.
 586 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 587                                                        const GlobalValue *GV,
 588                                                        const SDValue &InitPtr,
 589                                                        SDValue Chain,
 590                                                        SelectionDAG &DAG) const {
 591   const DataLayout *TD = getTargetMachine().getDataLayout();
 592   SDLoc DL(InitPtr);
 593   Type *InitTy = Init->getType();
 594
 595   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 596     EVT VT = EVT::getEVT(InitTy);
 597     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 598     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 599                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 600                         TD->getPrefTypeAlignment(InitTy));
 601   }
 602
 603   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 604     EVT VT = EVT::getEVT(CFP->getType());
 605     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 606     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 607                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 608                  TD->getPrefTypeAlignment(CFP->getType()));
 609   }
 610
 611   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 612     const StructLayout *SL = TD->getStructLayout(ST);
 613
 614     EVT PtrVT = InitPtr.getValueType();
 615     SmallVector<SDValue, 8> Chains;
 616
 617     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 618       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 619       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 620
 621       Constant *Elt = Init->getAggregateElement(I);
 622       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 623     }
 624
 625     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 626   }
 627
 628   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 629     EVT PtrVT = InitPtr.getValueType();
 630
 631     unsigned NumElements;
 632     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 633       NumElements = AT->getNumElements();
 634     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 635       NumElements = VT->getNumElements();
 636     else
 637       llvm_unreachable("Unexpected type");
 638
 639     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 640     SmallVector<SDValue, 8> Chains;
 641     for (unsigned i = 0; i < NumElements; ++i) {
 642       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 643       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 644
 645       Constant *Elt = Init->getAggregateElement(i);
 646       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 647     }
 648
 649     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 650   }
 651
 652   if (isa<UndefValue>(Init)) {
 653     EVT VT = EVT::getEVT(InitTy);
 654     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 655     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 656                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 657                         TD->getPrefTypeAlignment(InitTy));
 658   }
 659
 660   Init->dump();
 661   llvm_unreachable("Unhandled constant initializer");
 662 }
 663
 664 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 665                                                  SDValue Op,
 666                                                  SelectionDAG &DAG) const {
 667
 668   const DataLayout *TD = getTargetMachine().getDataLayout();
 669   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 670   const GlobalValue *GV = G->getGlobal();
 671
 672   switch (G->getAddressSpace()) {
 673   default: llvm_unreachable("Global Address lowering not implemented for this "
 674                             "address space");
 675   case AMDGPUAS::LOCAL_ADDRESS: {
 676     // XXX: What does the value of G->getOffset() mean?
 677     assert(G->getOffset() == 0 &&
 678          "Do not know what to do with an non-zero offset");
 679
 680     unsigned Offset;
 681     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 682       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 683       Offset = MFI->LDSSize;
 684       MFI->LocalMemoryObjects[GV] = Offset;
 685       // XXX: Account for alignment?
 686       MFI->LDSSize += Size;
 687     } else {
 688       Offset = MFI->LocalMemoryObjects[GV];
 689     }
 690
 691     return DAG.getConstant(Offset, getPointerTy(G->getAddressSpace()));
 692   }
 693   case AMDGPUAS::CONSTANT_ADDRESS: {
 694     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 695     Type *EltType = GV->getType()->getElementType();
 696     unsigned Size = TD->getTypeAllocSize(EltType);
 697     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 698
 699     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 700     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 701
 702     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 703     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 704
 705     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 706     if (!Var->hasInitializer()) {
 707       // This has no use, but bugpoint will hit it.
 708       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 709     }
 710
 711     const Constant *Init = Var->getInitializer();
 712     SmallVector<SDNode*, 8> WorkList;
 713
 714     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 715                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 716       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 717         continue;
 718       WorkList.push_back(*I);
 719     }
 720     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 721     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 722                                            E = WorkList.end(); I != E; ++I) {
 723       SmallVector<SDValue, 8> Ops;
 724       Ops.push_back(Chain);
 725       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 726         Ops.push_back((*I)->getOperand(i));
 727       }
 728       DAG.UpdateNodeOperands(*I, Ops);
 729     }
 730     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 731   }
 732   }
 733 }
 734
 735 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 736                                                   SelectionDAG &DAG) const {
 737   SmallVector<SDValue, 8> Args;
 738   SDValue A = Op.getOperand(0);
 739   SDValue B = Op.getOperand(1);
 740
 741   DAG.ExtractVectorElements(A, Args);
 742   DAG.ExtractVectorElements(B, Args);
 743
 744   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 745 }
 746
 747 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 748                                                      SelectionDAG &DAG) const {
 749
 750   SmallVector<SDValue, 8> Args;
 751   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 752   EVT VT = Op.getValueType();
 753   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 754                             VT.getVectorNumElements());
 755
 756   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 757 }
 758
 759 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 760                                               SelectionDAG &DAG) const {
 761
 762   MachineFunction &MF = DAG.getMachineFunction();
 763   const AMDGPUFrameLowering *TFL =
 764    static_cast<const AMDGPUFrameLowering*>(getTargetMachine().getFrameLowering());
 765
 766   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 767
 768   unsigned FrameIndex = FIN->getIndex();
 769   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 770   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 771                          Op.getValueType());
 772 }
 773
 774 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 775     SelectionDAG &DAG) const {
 776   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 777   SDLoc DL(Op);
 778   EVT VT = Op.getValueType();
 779
 780   switch (IntrinsicID) {
 781     default: return Op;
 782     case AMDGPUIntrinsic::AMDGPU_abs:
 783     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 784       return LowerIntrinsicIABS(Op, DAG);
 785     case AMDGPUIntrinsic::AMDGPU_lrp:
 786       return LowerIntrinsicLRP(Op, DAG);
 787     case AMDGPUIntrinsic::AMDGPU_fract:
 788     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 789       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 790
 791     case AMDGPUIntrinsic::AMDGPU_clamp:
 792     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 793       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 794                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 795
 796     case Intrinsic::AMDGPU_div_scale: {
 797       // 3rd parameter required to be a constant.
 798       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 799       if (!Param)
 800         return DAG.getUNDEF(VT);
 801
 802       // Translate to the operands expected by the machine instruction. The
 803       // first parameter must be the same as the first instruction.
 804       SDValue Numerator = Op.getOperand(1);
 805       SDValue Denominator = Op.getOperand(2);
 806       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 807
 808       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, VT,
 809                          Src0, Denominator, Numerator);
 810     }
 811
 812     case Intrinsic::AMDGPU_div_fmas:
 813       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 814                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 815
 816     case Intrinsic::AMDGPU_div_fixup:
 817       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 818                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 819
 820     case Intrinsic::AMDGPU_trig_preop:
 821       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 822                          Op.getOperand(1), Op.getOperand(2));
 823
 824     case Intrinsic::AMDGPU_rcp:
 825       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 826
 827     case Intrinsic::AMDGPU_rsq:
 828       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 829
 830     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 831       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 832
 833     case Intrinsic::AMDGPU_rsq_clamped:
 834       return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 835
 836     case AMDGPUIntrinsic::AMDGPU_imax:
 837       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 838                                                   Op.getOperand(2));
 839     case AMDGPUIntrinsic::AMDGPU_umax:
 840       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 841                                                   Op.getOperand(2));
 842     case AMDGPUIntrinsic::AMDGPU_imin:
 843       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 844                                                   Op.getOperand(2));
 845     case AMDGPUIntrinsic::AMDGPU_umin:
 846       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 847                                                   Op.getOperand(2));
 848
 849     case AMDGPUIntrinsic::AMDGPU_umul24:
 850       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 851                          Op.getOperand(1), Op.getOperand(2));
 852
 853     case AMDGPUIntrinsic::AMDGPU_imul24:
 854       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 855                          Op.getOperand(1), Op.getOperand(2));
 856
 857     case AMDGPUIntrinsic::AMDGPU_umad24:
 858       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 859                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 860
 861     case AMDGPUIntrinsic::AMDGPU_imad24:
 862       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 863                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 864
 865     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 866       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 867
 868     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 869       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 870
 871     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 872       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 873
 874     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 875       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 876
 877     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 878       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 879                          Op.getOperand(1),
 880                          Op.getOperand(2),
 881                          Op.getOperand(3));
 882
 883     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 884       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 885                          Op.getOperand(1),
 886                          Op.getOperand(2),
 887                          Op.getOperand(3));
 888
 889     case AMDGPUIntrinsic::AMDGPU_bfi:
 890       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 891                          Op.getOperand(1),
 892                          Op.getOperand(2),
 893                          Op.getOperand(3));
 894
 895     case AMDGPUIntrinsic::AMDGPU_bfm:
 896       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 897                          Op.getOperand(1),
 898                          Op.getOperand(2));
 899
 900     case AMDGPUIntrinsic::AMDGPU_brev:
 901       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
 902
 903     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
 904       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
 905
 906     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
 907       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
 908     case AMDGPUIntrinsic::AMDGPU_trunc:
 909       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
 910   }
 911 }
 912
 913 ///IABS(a) = SMAX(sub(0, a), a)
 914 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
 915                                                  SelectionDAG &DAG) const {
 916   SDLoc DL(Op);
 917   EVT VT = Op.getValueType();
 918   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 919                                               Op.getOperand(1));
 920
 921   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
 922 }
 923
 924 /// Linear Interpolation
 925 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
 926 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
 927                                                 SelectionDAG &DAG) const {
 928   SDLoc DL(Op);
 929   EVT VT = Op.getValueType();
 930   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
 931                                 DAG.getConstantFP(1.0f, MVT::f32),
 932                                 Op.getOperand(1));
 933   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
 934                                                     Op.getOperand(3));
 935   return DAG.getNode(ISD::FADD, DL, VT,
 936       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
 937       OneSubAC);
 938 }
 939
 940 /// \brief Generate Min/Max node
 941 SDValue AMDGPUTargetLowering::CombineMinMax(SDNode *N,
 942                                             SelectionDAG &DAG) const {
 943   SDLoc DL(N);
 944   EVT VT = N->getValueType(0);
 945
 946   SDValue LHS = N->getOperand(0);
 947   SDValue RHS = N->getOperand(1);
 948   SDValue True = N->getOperand(2);
 949   SDValue False = N->getOperand(3);
 950   SDValue CC = N->getOperand(4);
 951
 952   if (VT != MVT::f32 ||
 953       !((LHS == True && RHS == False) || (LHS == False && RHS == True))) {
 954     return SDValue();
 955   }
 956
 957   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
 958   switch (CCOpcode) {
 959   case ISD::SETOEQ:
 960   case ISD::SETONE:
 961   case ISD::SETUNE:
 962   case ISD::SETNE:
 963   case ISD::SETUEQ:
 964   case ISD::SETEQ:
 965   case ISD::SETFALSE:
 966   case ISD::SETFALSE2:
 967   case ISD::SETTRUE:
 968   case ISD::SETTRUE2:
 969   case ISD::SETUO:
 970   case ISD::SETO:
 971     llvm_unreachable("Operation should already be optimised!");
 972   case ISD::SETULE:
 973   case ISD::SETULT:
 974   case ISD::SETOLE:
 975   case ISD::SETOLT:
 976   case ISD::SETLE:
 977   case ISD::SETLT: {
 978     unsigned Opc = (LHS == True) ? AMDGPUISD::FMIN : AMDGPUISD::FMAX;
 979     return DAG.getNode(Opc, DL, VT, LHS, RHS);
 980   }
 981   case ISD::SETGT:
 982   case ISD::SETGE:
 983   case ISD::SETUGE:
 984   case ISD::SETOGE:
 985   case ISD::SETUGT:
 986   case ISD::SETOGT: {
 987     unsigned Opc = (LHS == True) ? AMDGPUISD::FMAX : AMDGPUISD::FMIN;
 988     return DAG.getNode(Opc, DL, VT, LHS, RHS);
 989   }
 990   case ISD::SETCC_INVALID:
 991     llvm_unreachable("Invalid setcc condcode!");
 992   }
 993   return SDValue();
 994 }
 995
 996 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue &Op,
 997                                               SelectionDAG &DAG) const {
 998   LoadSDNode *Load = dyn_cast<LoadSDNode>(Op);
 999   EVT MemEltVT = Load->getMemoryVT().getVectorElementType();
1000   EVT EltVT = Op.getValueType().getVectorElementType();
1001   EVT PtrVT = Load->getBasePtr().getValueType();
1002   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1003   SmallVector<SDValue, 8> Loads;
1004   SDLoc SL(Op);
1005
1006   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1007     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1008                     DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8), PtrVT));
1009     Loads.push_back(DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1010                         Load->getChain(), Ptr,
1011                         MachinePointerInfo(Load->getMemOperand()->getValue()),
1012                         MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1013                         Load->getAlignment()));
1014   }
1015   return DAG.getNode(ISD::BUILD_VECTOR, SL, Op.getValueType(), Loads);
1016 }
1017
1018 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1019                                                SelectionDAG &DAG) const {
1020   StoreSDNode *Store = cast<StoreSDNode>(Op);
1021   EVT MemVT = Store->getMemoryVT();
1022   unsigned MemBits = MemVT.getSizeInBits();
1023
1024   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1025   // truncating store into an i32 store.
1026   // XXX: We could also handle optimize other vector bitwidths.
1027   if (!MemVT.isVector() || MemBits > 32) {
1028     return SDValue();
1029   }
1030
1031   SDLoc DL(Op);
1032   SDValue Value = Store->getValue();
1033   EVT VT = Value.getValueType();
1034   EVT ElemVT = VT.getVectorElementType();
1035   SDValue Ptr = Store->getBasePtr();
1036   EVT MemEltVT = MemVT.getVectorElementType();
1037   unsigned MemEltBits = MemEltVT.getSizeInBits();
1038   unsigned MemNumElements = MemVT.getVectorNumElements();
1039   unsigned PackedSize = MemVT.getStoreSizeInBits();
1040   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1041
1042   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1043
1044   SDValue PackedValue;
1045   for (unsigned i = 0; i < MemNumElements; ++i) {
1046     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1047                               DAG.getConstant(i, MVT::i32));
1048     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1049     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1050
1051     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1052     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1053
1054     if (i == 0) {
1055       PackedValue = Elt;
1056     } else {
1057       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1058     }
1059   }
1060
1061   if (PackedSize < 32) {
1062     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1063     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1064                              Store->getMemOperand()->getPointerInfo(),
1065                              PackedVT,
1066                              Store->isNonTemporal(), Store->isVolatile(),
1067                              Store->getAlignment());
1068   }
1069
1070   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1071                       Store->getMemOperand()->getPointerInfo(),
1072                       Store->isVolatile(),  Store->isNonTemporal(),
1073                       Store->getAlignment());
1074 }
1075
1076 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1077                                             SelectionDAG &DAG) const {
1078   StoreSDNode *Store = cast<StoreSDNode>(Op);
1079   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1080   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1081   EVT PtrVT = Store->getBasePtr().getValueType();
1082   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1083   SDLoc SL(Op);
1084
1085   SmallVector<SDValue, 8> Chains;
1086
1087   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1088     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1089                               Store->getValue(), DAG.getConstant(i, MVT::i32));
1090     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT,
1091                               Store->getBasePtr(),
1092                             DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8),
1093                                             PtrVT));
1094     Chains.push_back(DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1095                          MachinePointerInfo(Store->getMemOperand()->getValue()),
1096                          MemEltVT, Store->isVolatile(), Store->isNonTemporal(),
1097                          Store->getAlignment()));
1098   }
1099   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1100 }
1101
1102 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1103   SDLoc DL(Op);
1104   LoadSDNode *Load = cast<LoadSDNode>(Op);
1105   ISD::LoadExtType ExtType = Load->getExtensionType();
1106   EVT VT = Op.getValueType();
1107   EVT MemVT = Load->getMemoryVT();
1108
1109   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1110     // We can do the extload to 32-bits, and then need to separately extend to
1111     // 64-bits.
1112
1113     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1114                                        Load->getChain(),
1115                                        Load->getBasePtr(),
1116                                        MemVT,
1117                                        Load->getMemOperand());
1118     return DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32);
1119   }
1120
1121   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1122     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1123     // FIXME: Copied from PPC
1124     // First, load into 32 bits, then truncate to 1 bit.
1125
1126     SDValue Chain = Load->getChain();
1127     SDValue BasePtr = Load->getBasePtr();
1128     MachineMemOperand *MMO = Load->getMemOperand();
1129
1130     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1131                                    BasePtr, MVT::i8, MMO);
1132     return DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD);
1133   }
1134
1135   // Lower loads constant address space global variable loads
1136   if (Load->getAddressSpace() == AMDGPUAS::CONSTANT_ADDRESS &&
1137       isa<GlobalVariable>(
1138           GetUnderlyingObject(Load->getMemOperand()->getValue()))) {
1139
1140     SDValue Ptr = DAG.getZExtOrTrunc(Load->getBasePtr(), DL,
1141         getPointerTy(AMDGPUAS::PRIVATE_ADDRESS));
1142     Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Ptr,
1143         DAG.getConstant(2, MVT::i32));
1144     return DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1145                        Load->getChain(), Ptr,
1146                        DAG.getTargetConstant(0, MVT::i32), Op.getOperand(2));
1147   }
1148
1149   if (Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1150       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1151     return SDValue();
1152
1153
1154   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1155                             DAG.getConstant(2, MVT::i32));
1156   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1157                             Load->getChain(), Ptr,
1158                             DAG.getTargetConstant(0, MVT::i32),
1159                             Op.getOperand(2));
1160   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1161                                 Load->getBasePtr(),
1162                                 DAG.getConstant(0x3, MVT::i32));
1163   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1164                                  DAG.getConstant(3, MVT::i32));
1165
1166   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1167
1168   EVT MemEltVT = MemVT.getScalarType();
1169   if (ExtType == ISD::SEXTLOAD) {
1170     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1171     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode);
1172   }
1173
1174   return DAG.getZeroExtendInReg(Ret, DL, MemEltVT);
1175 }
1176
1177 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1178   SDLoc DL(Op);
1179   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1180   if (Result.getNode()) {
1181     return Result;
1182   }
1183
1184   StoreSDNode *Store = cast<StoreSDNode>(Op);
1185   SDValue Chain = Store->getChain();
1186   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1187        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1188       Store->getValue().getValueType().isVector()) {
1189     return SplitVectorStore(Op, DAG);
1190   }
1191
1192   EVT MemVT = Store->getMemoryVT();
1193   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1194       MemVT.bitsLT(MVT::i32)) {
1195     unsigned Mask = 0;
1196     if (Store->getMemoryVT() == MVT::i8) {
1197       Mask = 0xff;
1198     } else if (Store->getMemoryVT() == MVT::i16) {
1199       Mask = 0xffff;
1200     }
1201     SDValue BasePtr = Store->getBasePtr();
1202     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1203                               DAG.getConstant(2, MVT::i32));
1204     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1205                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1206
1207     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1208                                   DAG.getConstant(0x3, MVT::i32));
1209
1210     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1211                                    DAG.getConstant(3, MVT::i32));
1212
1213     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1214                                     Store->getValue());
1215
1216     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1217
1218     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1219                                        MaskedValue, ShiftAmt);
1220
1221     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1222                                   ShiftAmt);
1223     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1224                           DAG.getConstant(0xffffffff, MVT::i32));
1225     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1226
1227     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1228     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1229                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1230   }
1231   return SDValue();
1232 }
1233
1234 SDValue AMDGPUTargetLowering::LowerSDIV24(SDValue Op, SelectionDAG &DAG) const {
1235   SDLoc DL(Op);
1236   EVT OVT = Op.getValueType();
1237   SDValue LHS = Op.getOperand(0);
1238   SDValue RHS = Op.getOperand(1);
1239   MVT INTTY;
1240   MVT FLTTY;
1241   if (!OVT.isVector()) {
1242     INTTY = MVT::i32;
1243     FLTTY = MVT::f32;
1244   } else if (OVT.getVectorNumElements() == 2) {
1245     INTTY = MVT::v2i32;
1246     FLTTY = MVT::v2f32;
1247   } else if (OVT.getVectorNumElements() == 4) {
1248     INTTY = MVT::v4i32;
1249     FLTTY = MVT::v4f32;
1250   }
1251   unsigned bitsize = OVT.getScalarType().getSizeInBits();
1252   // char|short jq = ia ^ ib;
1253   SDValue jq = DAG.getNode(ISD::XOR, DL, OVT, LHS, RHS);
1254
1255   // jq = jq >> (bitsize - 2)
1256   jq = DAG.getNode(ISD::SRA, DL, OVT, jq, DAG.getConstant(bitsize - 2, OVT));
1257
1258   // jq = jq | 0x1
1259   jq = DAG.getNode(ISD::OR, DL, OVT, jq, DAG.getConstant(1, OVT));
1260
1261   // jq = (int)jq
1262   jq = DAG.getSExtOrTrunc(jq, DL, INTTY);
1263
1264   // int ia = (int)LHS;
1265   SDValue ia = DAG.getSExtOrTrunc(LHS, DL, INTTY);
1266
1267   // int ib, (int)RHS;
1268   SDValue ib = DAG.getSExtOrTrunc(RHS, DL, INTTY);
1269
1270   // float fa = (float)ia;
1271   SDValue fa = DAG.getNode(ISD::SINT_TO_FP, DL, FLTTY, ia);
1272
1273   // float fb = (float)ib;
1274   SDValue fb = DAG.getNode(ISD::SINT_TO_FP, DL, FLTTY, ib);
1275
1276   // float fq = native_divide(fa, fb);
1277   SDValue fq = DAG.getNode(ISD::FMUL, DL, FLTTY,
1278                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FLTTY, fb));
1279
1280   // fq = trunc(fq);
1281   fq = DAG.getNode(ISD::FTRUNC, DL, FLTTY, fq);
1282
1283   // float fqneg = -fq;
1284   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FLTTY, fq);
1285
1286   // float fr = mad(fqneg, fb, fa);
1287   SDValue fr = DAG.getNode(ISD::FADD, DL, FLTTY,
1288       DAG.getNode(ISD::MUL, DL, FLTTY, fqneg, fb), fa);
1289
1290   // int iq = (int)fq;
1291   SDValue iq = DAG.getNode(ISD::FP_TO_SINT, DL, INTTY, fq);
1292
1293   // fr = fabs(fr);
1294   fr = DAG.getNode(ISD::FABS, DL, FLTTY, fr);
1295
1296   // fb = fabs(fb);
1297   fb = DAG.getNode(ISD::FABS, DL, FLTTY, fb);
1298
1299   // int cv = fr >= fb;
1300   SDValue cv;
1301   if (INTTY == MVT::i32) {
1302     cv = DAG.getSetCC(DL, INTTY, fr, fb, ISD::SETOGE);
1303   } else {
1304     cv = DAG.getSetCC(DL, INTTY, fr, fb, ISD::SETOGE);
1305   }
1306   // jq = (cv ? jq : 0);
1307   jq = DAG.getNode(ISD::SELECT, DL, OVT, cv, jq,
1308       DAG.getConstant(0, OVT));
1309   // dst = iq + jq;
1310   iq = DAG.getSExtOrTrunc(iq, DL, OVT);
1311   iq = DAG.getNode(ISD::ADD, DL, OVT, iq, jq);
1312   return iq;
1313 }
1314
1315 SDValue AMDGPUTargetLowering::LowerSDIV32(SDValue Op, SelectionDAG &DAG) const {
1316   SDLoc DL(Op);
1317   EVT OVT = Op.getValueType();
1318   SDValue LHS = Op.getOperand(0);
1319   SDValue RHS = Op.getOperand(1);
1320   // The LowerSDIV32 function generates equivalent to the following IL.
1321   // mov r0, LHS
1322   // mov r1, RHS
1323   // ilt r10, r0, 0
1324   // ilt r11, r1, 0
1325   // iadd r0, r0, r10
1326   // iadd r1, r1, r11
1327   // ixor r0, r0, r10
1328   // ixor r1, r1, r11
1329   // udiv r0, r0, r1
1330   // ixor r10, r10, r11
1331   // iadd r0, r0, r10
1332   // ixor DST, r0, r10
1333
1334   // mov r0, LHS
1335   SDValue r0 = LHS;
1336
1337   // mov r1, RHS
1338   SDValue r1 = RHS;
1339
1340   // ilt r10, r0, 0
1341   SDValue r10 = DAG.getSelectCC(DL,
1342       r0, DAG.getConstant(0, OVT),
1343       DAG.getConstant(-1, OVT),
1344       DAG.getConstant(0, OVT),
1345       ISD::SETLT);
1346
1347   // ilt r11, r1, 0
1348   SDValue r11 = DAG.getSelectCC(DL,
1349       r1, DAG.getConstant(0, OVT),
1350       DAG.getConstant(-1, OVT),
1351       DAG.getConstant(0, OVT),
1352       ISD::SETLT);
1353
1354   // iadd r0, r0, r10
1355   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1356
1357   // iadd r1, r1, r11
1358   r1 = DAG.getNode(ISD::ADD, DL, OVT, r1, r11);
1359
1360   // ixor r0, r0, r10
1361   r0 = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1362
1363   // ixor r1, r1, r11
1364   r1 = DAG.getNode(ISD::XOR, DL, OVT, r1, r11);
1365
1366   // udiv r0, r0, r1
1367   r0 = DAG.getNode(ISD::UDIV, DL, OVT, r0, r1);
1368
1369   // ixor r10, r10, r11
1370   r10 = DAG.getNode(ISD::XOR, DL, OVT, r10, r11);
1371
1372   // iadd r0, r0, r10
1373   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1374
1375   // ixor DST, r0, r10
1376   SDValue DST = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1377   return DST;
1378 }
1379
1380 SDValue AMDGPUTargetLowering::LowerSDIV64(SDValue Op, SelectionDAG &DAG) const {
1381   return SDValue(Op.getNode(), 0);
1382 }
1383
1384 SDValue AMDGPUTargetLowering::LowerSDIV(SDValue Op, SelectionDAG &DAG) const {
1385   EVT OVT = Op.getValueType().getScalarType();
1386
1387   if (OVT == MVT::i64)
1388     return LowerSDIV64(Op, DAG);
1389
1390   if (OVT.getScalarType() == MVT::i32)
1391     return LowerSDIV32(Op, DAG);
1392
1393   if (OVT == MVT::i16 || OVT == MVT::i8) {
1394     // FIXME: We should be checking for the masked bits. This isn't reached
1395     // because i8 and i16 are not legal types.
1396     return LowerSDIV24(Op, DAG);
1397   }
1398
1399   return SDValue(Op.getNode(), 0);
1400 }
1401
1402 SDValue AMDGPUTargetLowering::LowerSREM32(SDValue Op, SelectionDAG &DAG) const {
1403   SDLoc DL(Op);
1404   EVT OVT = Op.getValueType();
1405   SDValue LHS = Op.getOperand(0);
1406   SDValue RHS = Op.getOperand(1);
1407   // The LowerSREM32 function generates equivalent to the following IL.
1408   // mov r0, LHS
1409   // mov r1, RHS
1410   // ilt r10, r0, 0
1411   // ilt r11, r1, 0
1412   // iadd r0, r0, r10
1413   // iadd r1, r1, r11
1414   // ixor r0, r0, r10
1415   // ixor r1, r1, r11
1416   // udiv r20, r0, r1
1417   // umul r20, r20, r1
1418   // sub r0, r0, r20
1419   // iadd r0, r0, r10
1420   // ixor DST, r0, r10
1421
1422   // mov r0, LHS
1423   SDValue r0 = LHS;
1424
1425   // mov r1, RHS
1426   SDValue r1 = RHS;
1427
1428   // ilt r10, r0, 0
1429   SDValue r10 = DAG.getSetCC(DL, OVT, r0, DAG.getConstant(0, OVT), ISD::SETLT);
1430
1431   // ilt r11, r1, 0
1432   SDValue r11 = DAG.getSetCC(DL, OVT, r1, DAG.getConstant(0, OVT), ISD::SETLT);
1433
1434   // iadd r0, r0, r10
1435   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1436
1437   // iadd r1, r1, r11
1438   r1 = DAG.getNode(ISD::ADD, DL, OVT, r1, r11);
1439
1440   // ixor r0, r0, r10
1441   r0 = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1442
1443   // ixor r1, r1, r11
1444   r1 = DAG.getNode(ISD::XOR, DL, OVT, r1, r11);
1445
1446   // udiv r20, r0, r1
1447   SDValue r20 = DAG.getNode(ISD::UREM, DL, OVT, r0, r1);
1448
1449   // umul r20, r20, r1
1450   r20 = DAG.getNode(AMDGPUISD::UMUL, DL, OVT, r20, r1);
1451
1452   // sub r0, r0, r20
1453   r0 = DAG.getNode(ISD::SUB, DL, OVT, r0, r20);
1454
1455   // iadd r0, r0, r10
1456   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1457
1458   // ixor DST, r0, r10
1459   SDValue DST = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1460   return DST;
1461 }
1462
1463 SDValue AMDGPUTargetLowering::LowerSREM64(SDValue Op, SelectionDAG &DAG) const {
1464   return SDValue(Op.getNode(), 0);
1465 }
1466
1467 SDValue AMDGPUTargetLowering::LowerSREM(SDValue Op, SelectionDAG &DAG) const {
1468   EVT OVT = Op.getValueType();
1469
1470   if (OVT.getScalarType() == MVT::i64)
1471     return LowerSREM64(Op, DAG);
1472
1473   if (OVT.getScalarType() == MVT::i32)
1474     return LowerSREM32(Op, DAG);
1475
1476   return SDValue(Op.getNode(), 0);
1477 }
1478
1479 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1480                                            SelectionDAG &DAG) const {
1481   SDLoc DL(Op);
1482   EVT VT = Op.getValueType();
1483
1484   SDValue Num = Op.getOperand(0);
1485   SDValue Den = Op.getOperand(1);
1486
1487   // RCP =  URECIP(Den) = 2^32 / Den + e
1488   // e is rounding error.
1489   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1490
1491   // RCP_LO = umulo(RCP, Den) */
1492   SDValue RCP_LO = DAG.getNode(ISD::UMULO, DL, VT, RCP, Den);
1493
1494   // RCP_HI = mulhu (RCP, Den) */
1495   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1496
1497   // NEG_RCP_LO = -RCP_LO
1498   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1499                                                      RCP_LO);
1500
1501   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1502   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1503                                            NEG_RCP_LO, RCP_LO,
1504                                            ISD::SETEQ);
1505   // Calculate the rounding error from the URECIP instruction
1506   // E = mulhu(ABS_RCP_LO, RCP)
1507   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1508
1509   // RCP_A_E = RCP + E
1510   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1511
1512   // RCP_S_E = RCP - E
1513   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1514
1515   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1516   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1517                                      RCP_A_E, RCP_S_E,
1518                                      ISD::SETEQ);
1519   // Quotient = mulhu(Tmp0, Num)
1520   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1521
1522   // Num_S_Remainder = Quotient * Den
1523   SDValue Num_S_Remainder = DAG.getNode(ISD::UMULO, DL, VT, Quotient, Den);
1524
1525   // Remainder = Num - Num_S_Remainder
1526   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1527
1528   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1529   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1530                                                  DAG.getConstant(-1, VT),
1531                                                  DAG.getConstant(0, VT),
1532                                                  ISD::SETUGE);
1533   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1534   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1535                                                   Num_S_Remainder,
1536                                                   DAG.getConstant(-1, VT),
1537                                                   DAG.getConstant(0, VT),
1538                                                   ISD::SETUGE);
1539   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1540   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1541                                                Remainder_GE_Zero);
1542
1543   // Calculate Division result:
1544
1545   // Quotient_A_One = Quotient + 1
1546   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1547                                                          DAG.getConstant(1, VT));
1548
1549   // Quotient_S_One = Quotient - 1
1550   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1551                                                          DAG.getConstant(1, VT));
1552
1553   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1554   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1555                                      Quotient, Quotient_A_One, ISD::SETEQ);
1556
1557   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1558   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1559                             Quotient_S_One, Div, ISD::SETEQ);
1560
1561   // Calculate Rem result:
1562
1563   // Remainder_S_Den = Remainder - Den
1564   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1565
1566   // Remainder_A_Den = Remainder + Den
1567   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1568
1569   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1570   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1571                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1572
1573   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1574   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1575                             Remainder_A_Den, Rem, ISD::SETEQ);
1576   SDValue Ops[2] = {
1577     Div,
1578     Rem
1579   };
1580   return DAG.getMergeValues(Ops, DL);
1581 }
1582
1583 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1584                                            SelectionDAG &DAG) const {
1585   SDLoc DL(Op);
1586   EVT VT = Op.getValueType();
1587
1588   SDValue Zero = DAG.getConstant(0, VT);
1589   SDValue NegOne = DAG.getConstant(-1, VT);
1590
1591   SDValue LHS = Op.getOperand(0);
1592   SDValue RHS = Op.getOperand(1);
1593
1594   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1595   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1596   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1597   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1598
1599   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1600   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1601
1602   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1603   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1604
1605   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1606   SDValue Rem = Div.getValue(1);
1607
1608   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1609   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1610
1611   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1612   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1613
1614   SDValue Res[2] = {
1615     Div,
1616     Rem
1617   };
1618   return DAG.getMergeValues(Res, DL);
1619 }
1620
1621 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1622   SDLoc SL(Op);
1623   SDValue Src = Op.getOperand(0);
1624
1625   // result = trunc(src)
1626   // if (src > 0.0 && src != result)
1627   //   result += 1.0
1628
1629   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1630
1631   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1632   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1633
1634   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1635
1636   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1637   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1638   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1639
1640   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1641   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1642 }
1643
1644 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1645   SDLoc SL(Op);
1646   SDValue Src = Op.getOperand(0);
1647
1648   assert(Op.getValueType() == MVT::f64);
1649
1650   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1651   const SDValue One = DAG.getConstant(1, MVT::i32);
1652
1653   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1654
1655   // Extract the upper half, since this is where we will find the sign and
1656   // exponent.
1657   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1658
1659   const unsigned FractBits = 52;
1660   const unsigned ExpBits = 11;
1661
1662   // Extract the exponent.
1663   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_I32, SL, MVT::i32,
1664                                 Hi,
1665                                 DAG.getConstant(FractBits - 32, MVT::i32),
1666                                 DAG.getConstant(ExpBits, MVT::i32));
1667   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1668                             DAG.getConstant(1023, MVT::i32));
1669
1670   // Extract the sign bit.
1671   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, MVT::i32);
1672   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1673
1674   // Extend back to to 64-bits.
1675   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1676                                   Zero, SignBit);
1677   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1678
1679   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1680   const SDValue FractMask
1681     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, MVT::i64);
1682
1683   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1684   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1685   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1686
1687   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1688
1689   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1690
1691   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1692   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1693
1694   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1695   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1696
1697   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1698 }
1699
1700 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
1701   SDLoc SL(Op);
1702   SDValue Src = Op.getOperand(0);
1703
1704   assert(Op.getValueType() == MVT::f64);
1705
1706   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
1707   SDValue C1 = DAG.getConstantFP(C1Val, MVT::f64);
1708   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
1709
1710   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
1711   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
1712
1713   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
1714
1715   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
1716   SDValue C2 = DAG.getConstantFP(C2Val, MVT::f64);
1717
1718   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1719   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
1720
1721   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
1722 }
1723
1724 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
1725   // FNEARBYINT and FRINT are the same, except in their handling of FP
1726   // exceptions. Those aren't really meaningful for us, and OpenCL only has
1727   // rint, so just treat them as equivalent.
1728   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
1729 }
1730
1731 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
1732   SDLoc SL(Op);
1733   SDValue Src = Op.getOperand(0);
1734
1735   // result = trunc(src);
1736   // if (src < 0.0 && src != result)
1737   //   result += -1.0.
1738
1739   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1740
1741   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1742   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
1743
1744   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1745
1746   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
1747   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1748   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1749
1750   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
1751   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1752 }
1753
1754 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
1755                                                SelectionDAG &DAG) const {
1756   SDValue S0 = Op.getOperand(0);
1757   SDLoc DL(Op);
1758   if (Op.getValueType() != MVT::f32 || S0.getValueType() != MVT::i64)
1759     return SDValue();
1760
1761   // f32 uint_to_fp i64
1762   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1763                            DAG.getConstant(0, MVT::i32));
1764   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
1765   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1766                            DAG.getConstant(1, MVT::i32));
1767   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
1768   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
1769                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
1770   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
1771 }
1772
1773 SDValue AMDGPUTargetLowering::ExpandSIGN_EXTEND_INREG(SDValue Op,
1774                                                       unsigned BitsDiff,
1775                                                       SelectionDAG &DAG) const {
1776   MVT VT = Op.getSimpleValueType();
1777   SDLoc DL(Op);
1778   SDValue Shift = DAG.getConstant(BitsDiff, VT);
1779   // Shift left by 'Shift' bits.
1780   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, Op.getOperand(0), Shift);
1781   // Signed shift Right by 'Shift' bits.
1782   return DAG.getNode(ISD::SRA, DL, VT, Shl, Shift);
1783 }
1784
1785 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
1786                                                      SelectionDAG &DAG) const {
1787   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1788   MVT VT = Op.getSimpleValueType();
1789   MVT ScalarVT = VT.getScalarType();
1790
1791   if (!VT.isVector())
1792     return SDValue();
1793
1794   SDValue Src = Op.getOperand(0);
1795   SDLoc DL(Op);
1796
1797   // TODO: Don't scalarize on Evergreen?
1798   unsigned NElts = VT.getVectorNumElements();
1799   SmallVector<SDValue, 8> Args;
1800   DAG.ExtractVectorElements(Src, Args, 0, NElts);
1801
1802   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
1803   for (unsigned I = 0; I < NElts; ++I)
1804     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
1805
1806   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
1807 }
1808
1809 //===----------------------------------------------------------------------===//
1810 // Custom DAG optimizations
1811 //===----------------------------------------------------------------------===//
1812
1813 static bool isU24(SDValue Op, SelectionDAG &DAG) {
1814   APInt KnownZero, KnownOne;
1815   EVT VT = Op.getValueType();
1816   DAG.computeKnownBits(Op, KnownZero, KnownOne);
1817
1818   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
1819 }
1820
1821 static bool isI24(SDValue Op, SelectionDAG &DAG) {
1822   EVT VT = Op.getValueType();
1823
1824   // In order for this to be a signed 24-bit value, bit 23, must
1825   // be a sign bit.
1826   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
1827                                      // as unsigned 24-bit values.
1828          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
1829 }
1830
1831 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
1832
1833   SelectionDAG &DAG = DCI.DAG;
1834   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1835   EVT VT = Op.getValueType();
1836
1837   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
1838   APInt KnownZero, KnownOne;
1839   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
1840   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
1841     DCI.CommitTargetLoweringOpt(TLO);
1842 }
1843
1844 template <typename IntTy>
1845 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
1846                                uint32_t Offset, uint32_t Width) {
1847   if (Width + Offset < 32) {
1848     IntTy Result = (Src0 << (32 - Offset - Width)) >> (32 - Width);
1849     return DAG.getConstant(Result, MVT::i32);
1850   }
1851
1852   return DAG.getConstant(Src0 >> Offset, MVT::i32);
1853 }
1854
1855 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
1856                                                 DAGCombinerInfo &DCI) const {
1857   EVT VT = N->getValueType(0);
1858
1859   if (VT.isVector() || VT.getSizeInBits() > 32)
1860     return SDValue();
1861
1862   SelectionDAG &DAG = DCI.DAG;
1863   SDLoc DL(N);
1864
1865   SDValue N0 = N->getOperand(0);
1866   SDValue N1 = N->getOperand(1);
1867   SDValue Mul;
1868
1869   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
1870     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
1871     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
1872     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
1873   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
1874     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
1875     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
1876     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
1877   } else {
1878     return SDValue();
1879   }
1880
1881   // We need to use sext even for MUL_U24, because MUL_U24 is used
1882   // for signed multiply of 8 and 16-bit types.
1883   return DAG.getSExtOrTrunc(Mul, DL, VT);
1884 }
1885
1886 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
1887                                             DAGCombinerInfo &DCI) const {
1888   SelectionDAG &DAG = DCI.DAG;
1889   SDLoc DL(N);
1890
1891   switch(N->getOpcode()) {
1892     default: break;
1893     case ISD::MUL:
1894       return performMulCombine(N, DCI);
1895     case AMDGPUISD::MUL_I24:
1896     case AMDGPUISD::MUL_U24: {
1897       SDValue N0 = N->getOperand(0);
1898       SDValue N1 = N->getOperand(1);
1899       simplifyI24(N0, DCI);
1900       simplifyI24(N1, DCI);
1901       return SDValue();
1902     }
1903     case ISD::SELECT_CC: {
1904       return CombineMinMax(N, DAG);
1905     }
1906   case AMDGPUISD::BFE_I32:
1907   case AMDGPUISD::BFE_U32: {
1908     assert(!N->getValueType(0).isVector() &&
1909            "Vector handling of BFE not implemented");
1910     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
1911     if (!Width)
1912       break;
1913
1914     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
1915     if (WidthVal == 0)
1916       return DAG.getConstant(0, MVT::i32);
1917
1918     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
1919     if (!Offset)
1920       break;
1921
1922     SDValue BitsFrom = N->getOperand(0);
1923     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
1924
1925     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
1926
1927     if (OffsetVal == 0) {
1928       // This is already sign / zero extended, so try to fold away extra BFEs.
1929       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
1930
1931       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
1932       if (OpSignBits >= SignBits)
1933         return BitsFrom;
1934
1935       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
1936       if (Signed) {
1937         // This is a sign_extend_inreg. Replace it to take advantage of existing
1938         // DAG Combines. If not eliminated, we will match back to BFE during
1939         // selection.
1940
1941         // TODO: The sext_inreg of extended types ends, although we can could
1942         // handle them in a single BFE.
1943         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
1944                            DAG.getValueType(SmallVT));
1945       }
1946
1947       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
1948     }
1949
1950     if (ConstantSDNode *Val = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
1951       if (Signed) {
1952         return constantFoldBFE<int32_t>(DAG,
1953                                         Val->getSExtValue(),
1954                                         OffsetVal,
1955                                         WidthVal);
1956       }
1957
1958       return constantFoldBFE<uint32_t>(DAG,
1959                                        Val->getZExtValue(),
1960                                        OffsetVal,
1961                                        WidthVal);
1962     }
1963
1964     APInt Demanded = APInt::getBitsSet(32,
1965                                        OffsetVal,
1966                                        OffsetVal + WidthVal);
1967
1968     if ((OffsetVal + WidthVal) >= 32) {
1969       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
1970       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
1971                          BitsFrom, ShiftVal);
1972     }
1973
1974     APInt KnownZero, KnownOne;
1975     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
1976                                           !DCI.isBeforeLegalizeOps());
1977     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1978     if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
1979         TLI.SimplifyDemandedBits(BitsFrom, Demanded, KnownZero, KnownOne, TLO)) {
1980       DCI.CommitTargetLoweringOpt(TLO);
1981     }
1982
1983     break;
1984   }
1985   }
1986   return SDValue();
1987 }
1988
1989 //===----------------------------------------------------------------------===//
1990 // Helper functions
1991 //===----------------------------------------------------------------------===//
1992
1993 void AMDGPUTargetLowering::getOriginalFunctionArgs(
1994                                SelectionDAG &DAG,
1995                                const Function *F,
1996                                const SmallVectorImpl<ISD::InputArg> &Ins,
1997                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
1998
1999   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2000     if (Ins[i].ArgVT == Ins[i].VT) {
2001       OrigIns.push_back(Ins[i]);
2002       continue;
2003     }
2004
2005     EVT VT;
2006     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2007       // Vector has been split into scalars.
2008       VT = Ins[i].ArgVT.getVectorElementType();
2009     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2010                Ins[i].ArgVT.getVectorElementType() !=
2011                Ins[i].VT.getVectorElementType()) {
2012       // Vector elements have been promoted
2013       VT = Ins[i].ArgVT;
2014     } else {
2015       // Vector has been spilt into smaller vectors.
2016       VT = Ins[i].VT;
2017     }
2018
2019     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2020                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2021     OrigIns.push_back(Arg);
2022   }
2023 }
2024
2025 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2026   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2027     return CFP->isExactlyValue(1.0);
2028   }
2029   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2030     return C->isAllOnesValue();
2031   }
2032   return false;
2033 }
2034
2035 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2036   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2037     return CFP->getValueAPF().isZero();
2038   }
2039   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2040     return C->isNullValue();
2041   }
2042   return false;
2043 }
2044
2045 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2046                                                   const TargetRegisterClass *RC,
2047                                                    unsigned Reg, EVT VT) const {
2048   MachineFunction &MF = DAG.getMachineFunction();
2049   MachineRegisterInfo &MRI = MF.getRegInfo();
2050   unsigned VirtualRegister;
2051   if (!MRI.isLiveIn(Reg)) {
2052     VirtualRegister = MRI.createVirtualRegister(RC);
2053     MRI.addLiveIn(Reg, VirtualRegister);
2054   } else {
2055     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2056   }
2057   return DAG.getRegister(VirtualRegister, VT);
2058 }
2059
2060 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2061
2062 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2063   switch (Opcode) {
2064   default: return nullptr;
2065   // AMDIL DAG nodes
2066   NODE_NAME_CASE(CALL);
2067   NODE_NAME_CASE(UMUL);
2068   NODE_NAME_CASE(RET_FLAG);
2069   NODE_NAME_CASE(BRANCH_COND);
2070
2071   // AMDGPU DAG nodes
2072   NODE_NAME_CASE(DWORDADDR)
2073   NODE_NAME_CASE(FRACT)
2074   NODE_NAME_CASE(CLAMP)
2075   NODE_NAME_CASE(FMAX)
2076   NODE_NAME_CASE(SMAX)
2077   NODE_NAME_CASE(UMAX)
2078   NODE_NAME_CASE(FMIN)
2079   NODE_NAME_CASE(SMIN)
2080   NODE_NAME_CASE(UMIN)
2081   NODE_NAME_CASE(URECIP)
2082   NODE_NAME_CASE(DIV_SCALE)
2083   NODE_NAME_CASE(DIV_FMAS)
2084   NODE_NAME_CASE(DIV_FIXUP)
2085   NODE_NAME_CASE(TRIG_PREOP)
2086   NODE_NAME_CASE(RCP)
2087   NODE_NAME_CASE(RSQ)
2088   NODE_NAME_CASE(RSQ_LEGACY)
2089   NODE_NAME_CASE(RSQ_CLAMPED)
2090   NODE_NAME_CASE(DOT4)
2091   NODE_NAME_CASE(BFE_U32)
2092   NODE_NAME_CASE(BFE_I32)
2093   NODE_NAME_CASE(BFI)
2094   NODE_NAME_CASE(BFM)
2095   NODE_NAME_CASE(BREV)
2096   NODE_NAME_CASE(MUL_U24)
2097   NODE_NAME_CASE(MUL_I24)
2098   NODE_NAME_CASE(MAD_U24)
2099   NODE_NAME_CASE(MAD_I24)
2100   NODE_NAME_CASE(EXPORT)
2101   NODE_NAME_CASE(CONST_ADDRESS)
2102   NODE_NAME_CASE(REGISTER_LOAD)
2103   NODE_NAME_CASE(REGISTER_STORE)
2104   NODE_NAME_CASE(LOAD_CONSTANT)
2105   NODE_NAME_CASE(LOAD_INPUT)
2106   NODE_NAME_CASE(SAMPLE)
2107   NODE_NAME_CASE(SAMPLEB)
2108   NODE_NAME_CASE(SAMPLED)
2109   NODE_NAME_CASE(SAMPLEL)
2110   NODE_NAME_CASE(CVT_F32_UBYTE0)
2111   NODE_NAME_CASE(CVT_F32_UBYTE1)
2112   NODE_NAME_CASE(CVT_F32_UBYTE2)
2113   NODE_NAME_CASE(CVT_F32_UBYTE3)
2114   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2115   NODE_NAME_CASE(STORE_MSKOR)
2116   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2117   }
2118 }
2119
2120 static void computeKnownBitsForMinMax(const SDValue Op0,
2121                                       const SDValue Op1,
2122                                       APInt &KnownZero,
2123                                       APInt &KnownOne,
2124                                       const SelectionDAG &DAG,
2125                                       unsigned Depth) {
2126   APInt Op0Zero, Op0One;
2127   APInt Op1Zero, Op1One;
2128   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2129   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2130
2131   KnownZero = Op0Zero & Op1Zero;
2132   KnownOne = Op0One & Op1One;
2133 }
2134
2135 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2136   const SDValue Op,
2137   APInt &KnownZero,
2138   APInt &KnownOne,
2139   const SelectionDAG &DAG,
2140   unsigned Depth) const {
2141
2142   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2143
2144   APInt KnownZero2;
2145   APInt KnownOne2;
2146   unsigned Opc = Op.getOpcode();
2147
2148   switch (Opc) {
2149   default:
2150     break;
2151   case ISD::INTRINSIC_WO_CHAIN: {
2152     // FIXME: The intrinsic should just use the node.
2153     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2154     case AMDGPUIntrinsic::AMDGPU_imax:
2155     case AMDGPUIntrinsic::AMDGPU_umax:
2156     case AMDGPUIntrinsic::AMDGPU_imin:
2157     case AMDGPUIntrinsic::AMDGPU_umin:
2158       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2159                                 KnownZero, KnownOne, DAG, Depth);
2160       break;
2161     default:
2162       break;
2163     }
2164
2165     break;
2166   }
2167   case AMDGPUISD::SMAX:
2168   case AMDGPUISD::UMAX:
2169   case AMDGPUISD::SMIN:
2170   case AMDGPUISD::UMIN:
2171     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2172                               KnownZero, KnownOne, DAG, Depth);
2173     break;
2174
2175   case AMDGPUISD::BFE_I32:
2176   case AMDGPUISD::BFE_U32: {
2177     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2178     if (!CWidth)
2179       return;
2180
2181     unsigned BitWidth = 32;
2182     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2183     if (Width == 0) {
2184       KnownZero = APInt::getAllOnesValue(BitWidth);
2185       KnownOne = APInt::getNullValue(BitWidth);
2186       return;
2187     }
2188
2189     // FIXME: This could do a lot more. If offset is 0, should be the same as
2190     // sign_extend_inreg implementation, but that involves duplicating it.
2191     if (Opc == AMDGPUISD::BFE_I32)
2192       KnownOne = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2193     else
2194       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2195
2196     break;
2197   }
2198   }
2199 }
2200
2201 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2202   SDValue Op,
2203   const SelectionDAG &DAG,
2204   unsigned Depth) const {
2205   switch (Op.getOpcode()) {
2206   case AMDGPUISD::BFE_I32: {
2207     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2208     if (!Width)
2209       return 1;
2210
2211     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2212     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2213     if (!Offset || !Offset->isNullValue())
2214       return SignBits;
2215
2216     // TODO: Could probably figure something out with non-0 offsets.
2217     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2218     return std::max(SignBits, Op0SignBits);
2219   }
2220
2221   case AMDGPUISD::BFE_U32: {
2222     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2223     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2224   }
2225
2226   default:
2227     return 1;
2228   }
2229 }