lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPURegisterInfo.h"
  20 #include "AMDGPUSubtarget.h"
  21 #include "AMDILIntrinsicInfo.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/Analysis/ValueTracking.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  30 #include "llvm/IR/DataLayout.h"
  31 #include "llvm/IR/DiagnosticInfo.h"
  32 #include "llvm/IR/DiagnosticPrinter.h"
  33
  34 using namespace llvm;
  35
  36 namespace {
  37
  38 /// Diagnostic information for unimplemented or unsupported feature reporting.
  39 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  40 private:
  41   const Twine &Description;
  42   const Function &Fn;
  43
  44   static int KindID;
  45
  46   static int getKindID() {
  47     if (KindID == 0)
  48       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  49     return KindID;
  50   }
  51
  52 public:
  53   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  54                           DiagnosticSeverity Severity = DS_Error)
  55     : DiagnosticInfo(getKindID(), Severity),
  56       Description(Desc),
  57       Fn(Fn) { }
  58
  59   const Function &getFunction() const { return Fn; }
  60   const Twine &getDescription() const { return Description; }
  61
  62   void print(DiagnosticPrinter &DP) const override {
  63     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  64   }
  65
  66   static bool classof(const DiagnosticInfo *DI) {
  67     return DI->getKind() == getKindID();
  68   }
  69 };
  70
  71 int DiagnosticInfoUnsupported::KindID = 0;
  72 }
  73
  74
  75 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  76                       CCValAssign::LocInfo LocInfo,
  77                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  78   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  79                                         ArgFlags.getOrigAlign());
  80   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  81
  82   return true;
  83 }
  84
  85 #include "AMDGPUGenCallingConv.inc"
  86
  87 // Find a larger type to do a load / store of a vector with.
  88 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  89   unsigned StoreSize = VT.getStoreSizeInBits();
  90   if (StoreSize <= 32)
  91     return EVT::getIntegerVT(Ctx, StoreSize);
  92
  93   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  94   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  95 }
  96
  97 // Type for a vector that will be loaded to.
  98 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  99   unsigned StoreSize = VT.getStoreSizeInBits();
 100   if (StoreSize <= 32)
 101     return EVT::getIntegerVT(Ctx, 32);
 102
 103   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 104 }
 105
 106 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 107   TargetLowering(TM, new TargetLoweringObjectFileELF()) {
 108
 109   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 110
 111   // Initialize target lowering borrowed from AMDIL
 112   InitAMDILLowering();
 113
 114   // We need to custom lower some of the intrinsics
 115   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 116
 117   // Library functions.  These default to Expand, but we have instructions
 118   // for them.
 119   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 120   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 121   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 122   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 123   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 124   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 125   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 126   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 127   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 128
 129   // The hardware supports 32-bit ROTR, but not ROTL.
 130   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 131   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 132   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 133
 134   // Lower floating point store/load to integer store/load to reduce the number
 135   // of patterns in tablegen.
 136   setOperationAction(ISD::STORE, MVT::f32, Promote);
 137   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 138
 139   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 140   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 141
 142   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 143   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 144
 145   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 146   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 147
 148   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 149   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 150
 151   setOperationAction(ISD::STORE, MVT::f64, Promote);
 152   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 153
 154   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 155   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 156
 157   // Custom lowering of vector stores is required for local address space
 158   // stores.
 159   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 160   // XXX: Native v2i32 local address space stores are possible, but not
 161   // currently implemented.
 162   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 163
 164   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 165   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 166   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 167
 168   // XXX: This can be change to Custom, once ExpandVectorStores can
 169   // handle 64-bit stores.
 170   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 171
 172   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 173   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 174   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 175   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 176   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 177
 178
 179   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 180   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 181
 182   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 183   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 184
 185   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 186   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 187
 188   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 189   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 190
 191   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 192   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 193
 194   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 195   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 196
 197   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 198   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 199
 200   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 201   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 202   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 203   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 204   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 205   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 206   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 207   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 208   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 209   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 210
 211   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 212   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 213   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 214   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 215   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 216   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 217   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 218   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 219   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 220   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 221   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 222   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 223
 224   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 225
 226   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 227
 228   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 229
 230   setOperationAction(ISD::MUL, MVT::i64, Expand);
 231   setOperationAction(ISD::SUB, MVT::i64, Expand);
 232
 233   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 234   setOperationAction(ISD::UDIVREM, MVT::i32, Custom);
 235   setOperationAction(ISD::UDIVREM, MVT::i64, Custom);
 236   setOperationAction(ISD::UREM, MVT::i32, Expand);
 237
 238   if (!Subtarget->hasBFI()) {
 239     // fcopysign can be done in a single instruction with BFI.
 240     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 241     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 242   }
 243
 244   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 245   for (MVT VT : ScalarIntVTs) {
 246     // GPU does not have divrem function for signed or unsigned.
 247     setOperationAction(ISD::SDIVREM, VT, Expand);
 248
 249     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 250     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 251     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 252
 253     setOperationAction(ISD::BSWAP, VT, Expand);
 254     setOperationAction(ISD::CTTZ, VT, Expand);
 255     setOperationAction(ISD::CTLZ, VT, Expand);
 256   }
 257
 258   if (!Subtarget->hasBCNT(32))
 259     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 260
 261   if (!Subtarget->hasBCNT(64))
 262     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 263
 264
 265   static const MVT::SimpleValueType VectorIntTypes[] = {
 266     MVT::v2i32, MVT::v4i32
 267   };
 268
 269   for (MVT VT : VectorIntTypes) {
 270     // Expand the following operations for the current type by default.
 271     setOperationAction(ISD::ADD,  VT, Expand);
 272     setOperationAction(ISD::AND,  VT, Expand);
 273     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 274     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 275     setOperationAction(ISD::MUL,  VT, Expand);
 276     setOperationAction(ISD::OR,   VT, Expand);
 277     setOperationAction(ISD::SHL,  VT, Expand);
 278     setOperationAction(ISD::SRA,  VT, Expand);
 279     setOperationAction(ISD::SRL,  VT, Expand);
 280     setOperationAction(ISD::ROTL, VT, Expand);
 281     setOperationAction(ISD::ROTR, VT, Expand);
 282     setOperationAction(ISD::SUB,  VT, Expand);
 283     setOperationAction(ISD::UDIV, VT, Expand);
 284     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 285     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 286     // TODO: Implement custom UREM / SREM routines.
 287     setOperationAction(ISD::SREM, VT, Expand);
 288     setOperationAction(ISD::UREM, VT, Expand);
 289     setOperationAction(ISD::SDIVREM, VT, Expand);
 290     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 291     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 292     setOperationAction(ISD::SELECT, VT, Expand);
 293     setOperationAction(ISD::VSELECT, VT, Expand);
 294     setOperationAction(ISD::XOR,  VT, Expand);
 295     setOperationAction(ISD::BSWAP, VT, Expand);
 296     setOperationAction(ISD::CTPOP, VT, Expand);
 297     setOperationAction(ISD::CTTZ, VT, Expand);
 298     setOperationAction(ISD::CTLZ, VT, Expand);
 299   }
 300
 301   static const MVT::SimpleValueType FloatVectorTypes[] = {
 302     MVT::v2f32, MVT::v4f32
 303   };
 304
 305   for (MVT VT : FloatVectorTypes) {
 306     setOperationAction(ISD::FABS, VT, Expand);
 307     setOperationAction(ISD::FADD, VT, Expand);
 308     setOperationAction(ISD::FCOS, VT, Expand);
 309     setOperationAction(ISD::FDIV, VT, Expand);
 310     setOperationAction(ISD::FPOW, VT, Expand);
 311     setOperationAction(ISD::FFLOOR, VT, Expand);
 312     setOperationAction(ISD::FTRUNC, VT, Expand);
 313     setOperationAction(ISD::FMUL, VT, Expand);
 314     setOperationAction(ISD::FRINT, VT, Expand);
 315     setOperationAction(ISD::FSQRT, VT, Expand);
 316     setOperationAction(ISD::FSIN, VT, Expand);
 317     setOperationAction(ISD::FSUB, VT, Expand);
 318     setOperationAction(ISD::FNEG, VT, Expand);
 319     setOperationAction(ISD::SELECT, VT, Expand);
 320     setOperationAction(ISD::VSELECT, VT, Expand);
 321     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 322   }
 323
 324   setTargetDAGCombine(ISD::MUL);
 325   setTargetDAGCombine(ISD::SELECT_CC);
 326
 327   setSchedulingPreference(Sched::RegPressure);
 328   setJumpIsExpensive(true);
 329
 330   // FIXME: Need to really handle these.
 331   MaxStoresPerMemcpy  = 4096;
 332   MaxStoresPerMemmove = 4096;
 333   MaxStoresPerMemset  = 4096;
 334 }
 335
 336 //===----------------------------------------------------------------------===//
 337 // Target Information
 338 //===----------------------------------------------------------------------===//
 339
 340 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 341   return MVT::i32;
 342 }
 343
 344 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 345                                                    EVT CastTy) const {
 346   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 347     return true;
 348
 349   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 350   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 351
 352   return ((LScalarSize <= CastScalarSize) ||
 353           (CastScalarSize >= 32) ||
 354           (LScalarSize < 32));
 355 }
 356
 357 //===---------------------------------------------------------------------===//
 358 // Target Properties
 359 //===---------------------------------------------------------------------===//
 360
 361 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 362   assert(VT.isFloatingPoint());
 363   return VT == MVT::f32;
 364 }
 365
 366 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 367   assert(VT.isFloatingPoint());
 368   return VT == MVT::f32;
 369 }
 370
 371 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 372   // Truncate is just accessing a subregister.
 373   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 374 }
 375
 376 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 377   // Truncate is just accessing a subregister.
 378   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 379          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 380 }
 381
 382 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 383   const DataLayout *DL = getDataLayout();
 384   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 385   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 386
 387   return SrcSize == 32 && DestSize == 64;
 388 }
 389
 390 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 391   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 392   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 393   // this will enable reducing 64-bit operations the 32-bit, which is always
 394   // good.
 395   return Src == MVT::i32 && Dest == MVT::i64;
 396 }
 397
 398 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 399   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 400   // limited number of native 64-bit operations. Shrinking an operation to fit
 401   // in a single 32-bit register should always be helpful. As currently used,
 402   // this is much less general than the name suggests, and is only used in
 403   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 404   // not profitable, and may actually be harmful.
 405   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 406 }
 407
 408 //===---------------------------------------------------------------------===//
 409 // TargetLowering Callbacks
 410 //===---------------------------------------------------------------------===//
 411
 412 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 413                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 414
 415   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 416 }
 417
 418 SDValue AMDGPUTargetLowering::LowerReturn(
 419                                      SDValue Chain,
 420                                      CallingConv::ID CallConv,
 421                                      bool isVarArg,
 422                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 423                                      const SmallVectorImpl<SDValue> &OutVals,
 424                                      SDLoc DL, SelectionDAG &DAG) const {
 425   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 426 }
 427
 428 //===---------------------------------------------------------------------===//
 429 // Target specific lowering
 430 //===---------------------------------------------------------------------===//
 431
 432 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 433                                         SmallVectorImpl<SDValue> &InVals) const {
 434   SDValue Callee = CLI.Callee;
 435   SelectionDAG &DAG = CLI.DAG;
 436
 437   const Function &Fn = *DAG.getMachineFunction().getFunction();
 438
 439   StringRef FuncName("<unknown>");
 440
 441   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 442     FuncName = G->getSymbol();
 443   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 444     FuncName = G->getGlobal()->getName();
 445
 446   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 447   DAG.getContext()->diagnose(NoCalls);
 448   return SDValue();
 449 }
 450
 451 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG)
 452     const {
 453   switch (Op.getOpcode()) {
 454   default:
 455     Op.getNode()->dump();
 456     llvm_unreachable("Custom lowering code for this"
 457                      "instruction is not implemented yet!");
 458     break;
 459   // AMDIL DAG lowering
 460   case ISD::SDIV: return LowerSDIV(Op, DAG);
 461   case ISD::SREM: return LowerSREM(Op, DAG);
 462   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 463   case ISD::BRCOND: return LowerBRCOND(Op, DAG);
 464   // AMDGPU DAG lowering
 465   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 466   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 467   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 468   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 469   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 470   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 471   }
 472   return Op;
 473 }
 474
 475 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 476                                               SmallVectorImpl<SDValue> &Results,
 477                                               SelectionDAG &DAG) const {
 478   switch (N->getOpcode()) {
 479   case ISD::SIGN_EXTEND_INREG:
 480     // Different parts of legalization seem to interpret which type of
 481     // sign_extend_inreg is the one to check for custom lowering. The extended
 482     // from type is what really matters, but some places check for custom
 483     // lowering of the result type. This results in trying to use
 484     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 485     // nothing here and let the illegal result integer be handled normally.
 486     return;
 487   case ISD::UDIV: {
 488     SDValue Op = SDValue(N, 0);
 489     SDLoc DL(Op);
 490     EVT VT = Op.getValueType();
 491     SDValue UDIVREM = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT),
 492       N->getOperand(0), N->getOperand(1));
 493     Results.push_back(UDIVREM);
 494     break;
 495   }
 496   case ISD::UREM: {
 497     SDValue Op = SDValue(N, 0);
 498     SDLoc DL(Op);
 499     EVT VT = Op.getValueType();
 500     SDValue UDIVREM = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT),
 501       N->getOperand(0), N->getOperand(1));
 502     Results.push_back(UDIVREM.getValue(1));
 503     break;
 504   }
 505   case ISD::UDIVREM: {
 506     SDValue Op = SDValue(N, 0);
 507     SDLoc DL(Op);
 508     EVT VT = Op.getValueType();
 509     EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
 510
 511     SDValue one = DAG.getConstant(1, HalfVT);
 512     SDValue zero = DAG.getConstant(0, HalfVT);
 513
 514     //HiLo split
 515     SDValue LHS = N->getOperand(0);
 516     SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
 517     SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
 518
 519     SDValue RHS = N->getOperand(1);
 520     SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
 521     SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
 522
 523     // Get Speculative values
 524     SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
 525     SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
 526
 527     SDValue REM_Hi = zero;
 528     SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
 529
 530     SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
 531     SDValue DIV_Lo = zero;
 532
 533     const unsigned halfBitWidth = HalfVT.getSizeInBits();
 534
 535     for (unsigned i = 0; i < halfBitWidth; ++i) {
 536       SDValue POS = DAG.getConstant(halfBitWidth - i - 1, HalfVT);
 537       // Get Value of high bit
 538       SDValue HBit;
 539       if (halfBitWidth == 32 && Subtarget->hasBFE()) {
 540         HBit = DAG.getNode(AMDGPUISD::BFE_U32, DL, HalfVT, LHS_Lo, POS, one);
 541       } else {
 542         HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
 543         HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
 544       }
 545
 546       SDValue Carry = DAG.getNode(ISD::SRL, DL, HalfVT, REM_Lo,
 547         DAG.getConstant(halfBitWidth - 1, HalfVT));
 548       REM_Hi = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Hi, one);
 549       REM_Hi = DAG.getNode(ISD::OR, DL, HalfVT, REM_Hi, Carry);
 550
 551       REM_Lo = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Lo, one);
 552       REM_Lo = DAG.getNode(ISD::OR, DL, HalfVT, REM_Lo, HBit);
 553
 554
 555       SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
 556
 557       SDValue BIT = DAG.getConstant(1 << (halfBitWidth - i - 1), HalfVT);
 558       SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETGE);
 559
 560       DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
 561
 562       // Update REM
 563
 564       SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
 565
 566       REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETGE);
 567       REM_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, zero);
 568       REM_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, one);
 569     }
 570
 571     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
 572     SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
 573     Results.push_back(DIV);
 574     Results.push_back(REM);
 575     break;
 576   }
 577   default:
 578     return;
 579   }
 580 }
 581
 582 // FIXME: This implements accesses to initialized globals in the constant
 583 // address space by copying them to private and accessing that. It does not
 584 // properly handle illegal types or vectors. The private vector loads are not
 585 // scalarized, and the illegal scalars hit an assertion. This technique will not
 586 // work well with large initializers, and this should eventually be
 587 // removed. Initialized globals should be placed into a data section that the
 588 // runtime will load into a buffer before the kernel is executed. Uses of the
 589 // global need to be replaced with a pointer loaded from an implicit kernel
 590 // argument into this buffer holding the copy of the data, which will remove the
 591 // need for any of this.
 592 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 593                                                        const GlobalValue *GV,
 594                                                        const SDValue &InitPtr,
 595                                                        SDValue Chain,
 596                                                        SelectionDAG &DAG) const {
 597   const DataLayout *TD = getTargetMachine().getDataLayout();
 598   SDLoc DL(InitPtr);
 599   Type *InitTy = Init->getType();
 600
 601   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 602     EVT VT = EVT::getEVT(InitTy);
 603     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 604     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 605                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 606                         TD->getPrefTypeAlignment(InitTy));
 607   }
 608
 609   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 610     EVT VT = EVT::getEVT(CFP->getType());
 611     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 612     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 613                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 614                  TD->getPrefTypeAlignment(CFP->getType()));
 615   }
 616
 617   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 618     const StructLayout *SL = TD->getStructLayout(ST);
 619
 620     EVT PtrVT = InitPtr.getValueType();
 621     SmallVector<SDValue, 8> Chains;
 622
 623     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 624       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 625       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 626
 627       Constant *Elt = Init->getAggregateElement(I);
 628       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 629     }
 630
 631     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 632   }
 633
 634   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 635     EVT PtrVT = InitPtr.getValueType();
 636
 637     unsigned NumElements;
 638     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 639       NumElements = AT->getNumElements();
 640     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 641       NumElements = VT->getNumElements();
 642     else
 643       llvm_unreachable("Unexpected type");
 644
 645     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 646     SmallVector<SDValue, 8> Chains;
 647     for (unsigned i = 0; i < NumElements; ++i) {
 648       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 649       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 650
 651       Constant *Elt = Init->getAggregateElement(i);
 652       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 653     }
 654
 655     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 656   }
 657
 658   Init->dump();
 659   llvm_unreachable("Unhandled constant initializer");
 660 }
 661
 662 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 663                                                  SDValue Op,
 664                                                  SelectionDAG &DAG) const {
 665
 666   const DataLayout *TD = getTargetMachine().getDataLayout();
 667   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 668   const GlobalValue *GV = G->getGlobal();
 669
 670   switch (G->getAddressSpace()) {
 671   default: llvm_unreachable("Global Address lowering not implemented for this "
 672                             "address space");
 673   case AMDGPUAS::LOCAL_ADDRESS: {
 674     // XXX: What does the value of G->getOffset() mean?
 675     assert(G->getOffset() == 0 &&
 676          "Do not know what to do with an non-zero offset");
 677
 678     unsigned Offset;
 679     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 680       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 681       Offset = MFI->LDSSize;
 682       MFI->LocalMemoryObjects[GV] = Offset;
 683       // XXX: Account for alignment?
 684       MFI->LDSSize += Size;
 685     } else {
 686       Offset = MFI->LocalMemoryObjects[GV];
 687     }
 688
 689     return DAG.getConstant(Offset, getPointerTy(G->getAddressSpace()));
 690   }
 691   case AMDGPUAS::CONSTANT_ADDRESS: {
 692     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 693     Type *EltType = GV->getType()->getElementType();
 694     unsigned Size = TD->getTypeAllocSize(EltType);
 695     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 696
 697     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 698     const Constant *Init = Var->getInitializer();
 699     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 700     SDValue InitPtr = DAG.getFrameIndex(FI,
 701         getPointerTy(AMDGPUAS::PRIVATE_ADDRESS));
 702     SmallVector<SDNode*, 8> WorkList;
 703
 704     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 705                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 706       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 707         continue;
 708       WorkList.push_back(*I);
 709     }
 710     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 711     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 712                                            E = WorkList.end(); I != E; ++I) {
 713       SmallVector<SDValue, 8> Ops;
 714       Ops.push_back(Chain);
 715       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 716         Ops.push_back((*I)->getOperand(i));
 717       }
 718       DAG.UpdateNodeOperands(*I, Ops);
 719     }
 720     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op),
 721         getPointerTy(AMDGPUAS::CONSTANT_ADDRESS));
 722   }
 723   }
 724 }
 725
 726 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 727                                                   SelectionDAG &DAG) const {
 728   SmallVector<SDValue, 8> Args;
 729   SDValue A = Op.getOperand(0);
 730   SDValue B = Op.getOperand(1);
 731
 732   DAG.ExtractVectorElements(A, Args);
 733   DAG.ExtractVectorElements(B, Args);
 734
 735   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 736 }
 737
 738 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 739                                                      SelectionDAG &DAG) const {
 740
 741   SmallVector<SDValue, 8> Args;
 742   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 743   EVT VT = Op.getValueType();
 744   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 745                             VT.getVectorNumElements());
 746
 747   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 748 }
 749
 750 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 751                                               SelectionDAG &DAG) const {
 752
 753   MachineFunction &MF = DAG.getMachineFunction();
 754   const AMDGPUFrameLowering *TFL =
 755    static_cast<const AMDGPUFrameLowering*>(getTargetMachine().getFrameLowering());
 756
 757   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 758
 759   unsigned FrameIndex = FIN->getIndex();
 760   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 761   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 762                          Op.getValueType());
 763 }
 764
 765 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 766     SelectionDAG &DAG) const {
 767   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 768   SDLoc DL(Op);
 769   EVT VT = Op.getValueType();
 770
 771   switch (IntrinsicID) {
 772     default: return Op;
 773     case AMDGPUIntrinsic::AMDGPU_abs:
 774     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 775       return LowerIntrinsicIABS(Op, DAG);
 776     case AMDGPUIntrinsic::AMDGPU_lrp:
 777       return LowerIntrinsicLRP(Op, DAG);
 778     case AMDGPUIntrinsic::AMDGPU_fract:
 779     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 780       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 781
 782     case AMDGPUIntrinsic::AMDGPU_clamp:
 783     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 784       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 785                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 786
 787     case AMDGPUIntrinsic::AMDGPU_imax:
 788       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 789                                                   Op.getOperand(2));
 790     case AMDGPUIntrinsic::AMDGPU_umax:
 791       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 792                                                   Op.getOperand(2));
 793     case AMDGPUIntrinsic::AMDGPU_imin:
 794       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 795                                                   Op.getOperand(2));
 796     case AMDGPUIntrinsic::AMDGPU_umin:
 797       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 798                                                   Op.getOperand(2));
 799
 800     case AMDGPUIntrinsic::AMDGPU_umul24:
 801       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 802                          Op.getOperand(1), Op.getOperand(2));
 803
 804     case AMDGPUIntrinsic::AMDGPU_imul24:
 805       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 806                          Op.getOperand(1), Op.getOperand(2));
 807
 808     case AMDGPUIntrinsic::AMDGPU_umad24:
 809       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 810                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 811
 812     case AMDGPUIntrinsic::AMDGPU_imad24:
 813       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 814                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 815
 816     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 817       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 818
 819     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 820       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 821
 822     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 823       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 824
 825     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 826       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 827
 828     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 829       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 830                          Op.getOperand(1),
 831                          Op.getOperand(2),
 832                          Op.getOperand(3));
 833
 834     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 835       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 836                          Op.getOperand(1),
 837                          Op.getOperand(2),
 838                          Op.getOperand(3));
 839
 840     case AMDGPUIntrinsic::AMDGPU_bfi:
 841       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 842                          Op.getOperand(1),
 843                          Op.getOperand(2),
 844                          Op.getOperand(3));
 845
 846     case AMDGPUIntrinsic::AMDGPU_bfm:
 847       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 848                          Op.getOperand(1),
 849                          Op.getOperand(2));
 850
 851     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
 852       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
 853
 854     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
 855       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
 856   }
 857 }
 858
 859 ///IABS(a) = SMAX(sub(0, a), a)
 860 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
 861                                                  SelectionDAG &DAG) const {
 862   SDLoc DL(Op);
 863   EVT VT = Op.getValueType();
 864   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 865                                               Op.getOperand(1));
 866
 867   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
 868 }
 869
 870 /// Linear Interpolation
 871 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
 872 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
 873                                                 SelectionDAG &DAG) const {
 874   SDLoc DL(Op);
 875   EVT VT = Op.getValueType();
 876   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
 877                                 DAG.getConstantFP(1.0f, MVT::f32),
 878                                 Op.getOperand(1));
 879   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
 880                                                     Op.getOperand(3));
 881   return DAG.getNode(ISD::FADD, DL, VT,
 882       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
 883       OneSubAC);
 884 }
 885
 886 /// \brief Generate Min/Max node
 887 SDValue AMDGPUTargetLowering::CombineMinMax(SDNode *N,
 888                                             SelectionDAG &DAG) const {
 889   SDLoc DL(N);
 890   EVT VT = N->getValueType(0);
 891
 892   SDValue LHS = N->getOperand(0);
 893   SDValue RHS = N->getOperand(1);
 894   SDValue True = N->getOperand(2);
 895   SDValue False = N->getOperand(3);
 896   SDValue CC = N->getOperand(4);
 897
 898   if (VT != MVT::f32 ||
 899       !((LHS == True && RHS == False) || (LHS == False && RHS == True))) {
 900     return SDValue();
 901   }
 902
 903   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
 904   switch (CCOpcode) {
 905   case ISD::SETOEQ:
 906   case ISD::SETONE:
 907   case ISD::SETUNE:
 908   case ISD::SETNE:
 909   case ISD::SETUEQ:
 910   case ISD::SETEQ:
 911   case ISD::SETFALSE:
 912   case ISD::SETFALSE2:
 913   case ISD::SETTRUE:
 914   case ISD::SETTRUE2:
 915   case ISD::SETUO:
 916   case ISD::SETO:
 917     llvm_unreachable("Operation should already be optimised!");
 918   case ISD::SETULE:
 919   case ISD::SETULT:
 920   case ISD::SETOLE:
 921   case ISD::SETOLT:
 922   case ISD::SETLE:
 923   case ISD::SETLT: {
 924     unsigned Opc = (LHS == True) ? AMDGPUISD::FMIN : AMDGPUISD::FMAX;
 925     return DAG.getNode(Opc, DL, VT, LHS, RHS);
 926   }
 927   case ISD::SETGT:
 928   case ISD::SETGE:
 929   case ISD::SETUGE:
 930   case ISD::SETOGE:
 931   case ISD::SETUGT:
 932   case ISD::SETOGT: {
 933     unsigned Opc = (LHS == True) ? AMDGPUISD::FMAX : AMDGPUISD::FMIN;
 934     return DAG.getNode(Opc, DL, VT, LHS, RHS);
 935   }
 936   case ISD::SETCC_INVALID:
 937     llvm_unreachable("Invalid setcc condcode!");
 938   }
 939   return SDValue();
 940 }
 941
 942 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue &Op,
 943                                               SelectionDAG &DAG) const {
 944   LoadSDNode *Load = dyn_cast<LoadSDNode>(Op);
 945   EVT MemEltVT = Load->getMemoryVT().getVectorElementType();
 946   EVT EltVT = Op.getValueType().getVectorElementType();
 947   EVT PtrVT = Load->getBasePtr().getValueType();
 948   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
 949   SmallVector<SDValue, 8> Loads;
 950   SDLoc SL(Op);
 951
 952   for (unsigned i = 0, e = NumElts; i != e; ++i) {
 953     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
 954                     DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8), PtrVT));
 955     Loads.push_back(DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
 956                         Load->getChain(), Ptr,
 957                         MachinePointerInfo(Load->getMemOperand()->getValue()),
 958                         MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
 959                         Load->getAlignment()));
 960   }
 961   return DAG.getNode(ISD::BUILD_VECTOR, SL, Op.getValueType(), Loads);
 962 }
 963
 964 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
 965                                                SelectionDAG &DAG) const {
 966   StoreSDNode *Store = cast<StoreSDNode>(Op);
 967   EVT MemVT = Store->getMemoryVT();
 968   unsigned MemBits = MemVT.getSizeInBits();
 969
 970   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
 971   // truncating store into an i32 store.
 972   // XXX: We could also handle optimize other vector bitwidths.
 973   if (!MemVT.isVector() || MemBits > 32) {
 974     return SDValue();
 975   }
 976
 977   SDLoc DL(Op);
 978   SDValue Value = Store->getValue();
 979   EVT VT = Value.getValueType();
 980   EVT ElemVT = VT.getVectorElementType();
 981   SDValue Ptr = Store->getBasePtr();
 982   EVT MemEltVT = MemVT.getVectorElementType();
 983   unsigned MemEltBits = MemEltVT.getSizeInBits();
 984   unsigned MemNumElements = MemVT.getVectorNumElements();
 985   unsigned PackedSize = MemVT.getStoreSizeInBits();
 986   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
 987
 988   assert(Value.getValueType().getScalarSizeInBits() >= 32);
 989
 990   SDValue PackedValue;
 991   for (unsigned i = 0; i < MemNumElements; ++i) {
 992     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
 993                               DAG.getConstant(i, MVT::i32));
 994     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
 995     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
 996
 997     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
 998     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
 999
1000     if (i == 0) {
1001       PackedValue = Elt;
1002     } else {
1003       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1004     }
1005   }
1006
1007   if (PackedSize < 32) {
1008     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1009     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1010                              Store->getMemOperand()->getPointerInfo(),
1011                              PackedVT,
1012                              Store->isNonTemporal(), Store->isVolatile(),
1013                              Store->getAlignment());
1014   }
1015
1016   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1017                       Store->getMemOperand()->getPointerInfo(),
1018                       Store->isVolatile(),  Store->isNonTemporal(),
1019                       Store->getAlignment());
1020 }
1021
1022 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1023                                             SelectionDAG &DAG) const {
1024   StoreSDNode *Store = cast<StoreSDNode>(Op);
1025   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1026   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1027   EVT PtrVT = Store->getBasePtr().getValueType();
1028   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1029   SDLoc SL(Op);
1030
1031   SmallVector<SDValue, 8> Chains;
1032
1033   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1034     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1035                               Store->getValue(), DAG.getConstant(i, MVT::i32));
1036     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT,
1037                               Store->getBasePtr(),
1038                             DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8),
1039                                             PtrVT));
1040     Chains.push_back(DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1041                          MachinePointerInfo(Store->getMemOperand()->getValue()),
1042                          MemEltVT, Store->isVolatile(), Store->isNonTemporal(),
1043                          Store->getAlignment()));
1044   }
1045   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1046 }
1047
1048 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1049   SDLoc DL(Op);
1050   LoadSDNode *Load = cast<LoadSDNode>(Op);
1051   ISD::LoadExtType ExtType = Load->getExtensionType();
1052   EVT VT = Op.getValueType();
1053   EVT MemVT = Load->getMemoryVT();
1054
1055   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1056     // We can do the extload to 32-bits, and then need to separately extend to
1057     // 64-bits.
1058
1059     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1060                                        Load->getChain(),
1061                                        Load->getBasePtr(),
1062                                        MemVT,
1063                                        Load->getMemOperand());
1064     return DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32);
1065   }
1066
1067   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1068     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1069     // FIXME: Copied from PPC
1070     // First, load into 32 bits, then truncate to 1 bit.
1071
1072     SDValue Chain = Load->getChain();
1073     SDValue BasePtr = Load->getBasePtr();
1074     MachineMemOperand *MMO = Load->getMemOperand();
1075
1076     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1077                                    BasePtr, MVT::i8, MMO);
1078     return DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD);
1079   }
1080
1081   // Lower loads constant address space global variable loads
1082   if (Load->getAddressSpace() == AMDGPUAS::CONSTANT_ADDRESS &&
1083       isa<GlobalVariable>(
1084           GetUnderlyingObject(Load->getMemOperand()->getValue()))) {
1085
1086     SDValue Ptr = DAG.getZExtOrTrunc(Load->getBasePtr(), DL,
1087         getPointerTy(AMDGPUAS::PRIVATE_ADDRESS));
1088     Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Ptr,
1089         DAG.getConstant(2, MVT::i32));
1090     return DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1091                        Load->getChain(), Ptr,
1092                        DAG.getTargetConstant(0, MVT::i32), Op.getOperand(2));
1093   }
1094
1095   if (Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1096       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1097     return SDValue();
1098
1099
1100   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1101                             DAG.getConstant(2, MVT::i32));
1102   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1103                             Load->getChain(), Ptr,
1104                             DAG.getTargetConstant(0, MVT::i32),
1105                             Op.getOperand(2));
1106   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1107                                 Load->getBasePtr(),
1108                                 DAG.getConstant(0x3, MVT::i32));
1109   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1110                                  DAG.getConstant(3, MVT::i32));
1111
1112   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1113
1114   EVT MemEltVT = MemVT.getScalarType();
1115   if (ExtType == ISD::SEXTLOAD) {
1116     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1117     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode);
1118   }
1119
1120   return DAG.getZeroExtendInReg(Ret, DL, MemEltVT);
1121 }
1122
1123 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1124   SDLoc DL(Op);
1125   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1126   if (Result.getNode()) {
1127     return Result;
1128   }
1129
1130   StoreSDNode *Store = cast<StoreSDNode>(Op);
1131   SDValue Chain = Store->getChain();
1132   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1133        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1134       Store->getValue().getValueType().isVector()) {
1135     return SplitVectorStore(Op, DAG);
1136   }
1137
1138   EVT MemVT = Store->getMemoryVT();
1139   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1140       MemVT.bitsLT(MVT::i32)) {
1141     unsigned Mask = 0;
1142     if (Store->getMemoryVT() == MVT::i8) {
1143       Mask = 0xff;
1144     } else if (Store->getMemoryVT() == MVT::i16) {
1145       Mask = 0xffff;
1146     }
1147     SDValue BasePtr = Store->getBasePtr();
1148     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1149                               DAG.getConstant(2, MVT::i32));
1150     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1151                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1152
1153     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1154                                   DAG.getConstant(0x3, MVT::i32));
1155
1156     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1157                                    DAG.getConstant(3, MVT::i32));
1158
1159     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1160                                     Store->getValue());
1161
1162     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1163
1164     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1165                                        MaskedValue, ShiftAmt);
1166
1167     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1168                                   ShiftAmt);
1169     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1170                           DAG.getConstant(0xffffffff, MVT::i32));
1171     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1172
1173     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1174     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1175                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1176   }
1177   return SDValue();
1178 }
1179
1180 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1181                                            SelectionDAG &DAG) const {
1182   SDLoc DL(Op);
1183   EVT VT = Op.getValueType();
1184
1185   SDValue Num = Op.getOperand(0);
1186   SDValue Den = Op.getOperand(1);
1187
1188   // RCP =  URECIP(Den) = 2^32 / Den + e
1189   // e is rounding error.
1190   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1191
1192   // RCP_LO = umulo(RCP, Den) */
1193   SDValue RCP_LO = DAG.getNode(ISD::UMULO, DL, VT, RCP, Den);
1194
1195   // RCP_HI = mulhu (RCP, Den) */
1196   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1197
1198   // NEG_RCP_LO = -RCP_LO
1199   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1200                                                      RCP_LO);
1201
1202   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1203   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1204                                            NEG_RCP_LO, RCP_LO,
1205                                            ISD::SETEQ);
1206   // Calculate the rounding error from the URECIP instruction
1207   // E = mulhu(ABS_RCP_LO, RCP)
1208   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1209
1210   // RCP_A_E = RCP + E
1211   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1212
1213   // RCP_S_E = RCP - E
1214   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1215
1216   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1217   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1218                                      RCP_A_E, RCP_S_E,
1219                                      ISD::SETEQ);
1220   // Quotient = mulhu(Tmp0, Num)
1221   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1222
1223   // Num_S_Remainder = Quotient * Den
1224   SDValue Num_S_Remainder = DAG.getNode(ISD::UMULO, DL, VT, Quotient, Den);
1225
1226   // Remainder = Num - Num_S_Remainder
1227   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1228
1229   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1230   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1231                                                  DAG.getConstant(-1, VT),
1232                                                  DAG.getConstant(0, VT),
1233                                                  ISD::SETUGE);
1234   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1235   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1236                                                   Num_S_Remainder,
1237                                                   DAG.getConstant(-1, VT),
1238                                                   DAG.getConstant(0, VT),
1239                                                   ISD::SETUGE);
1240   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1241   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1242                                                Remainder_GE_Zero);
1243
1244   // Calculate Division result:
1245
1246   // Quotient_A_One = Quotient + 1
1247   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1248                                                          DAG.getConstant(1, VT));
1249
1250   // Quotient_S_One = Quotient - 1
1251   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1252                                                          DAG.getConstant(1, VT));
1253
1254   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1255   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1256                                      Quotient, Quotient_A_One, ISD::SETEQ);
1257
1258   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1259   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1260                             Quotient_S_One, Div, ISD::SETEQ);
1261
1262   // Calculate Rem result:
1263
1264   // Remainder_S_Den = Remainder - Den
1265   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1266
1267   // Remainder_A_Den = Remainder + Den
1268   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1269
1270   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1271   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1272                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1273
1274   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1275   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1276                             Remainder_A_Den, Rem, ISD::SETEQ);
1277   SDValue Ops[2] = {
1278     Div,
1279     Rem
1280   };
1281   return DAG.getMergeValues(Ops, DL);
1282 }
1283
1284 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
1285                                                SelectionDAG &DAG) const {
1286   SDValue S0 = Op.getOperand(0);
1287   SDLoc DL(Op);
1288   if (Op.getValueType() != MVT::f32 || S0.getValueType() != MVT::i64)
1289     return SDValue();
1290
1291   // f32 uint_to_fp i64
1292   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1293                            DAG.getConstant(0, MVT::i32));
1294   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
1295   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1296                            DAG.getConstant(1, MVT::i32));
1297   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
1298   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
1299                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
1300   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
1301 }
1302
1303 SDValue AMDGPUTargetLowering::ExpandSIGN_EXTEND_INREG(SDValue Op,
1304                                                       unsigned BitsDiff,
1305                                                       SelectionDAG &DAG) const {
1306   MVT VT = Op.getSimpleValueType();
1307   SDLoc DL(Op);
1308   SDValue Shift = DAG.getConstant(BitsDiff, VT);
1309   // Shift left by 'Shift' bits.
1310   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, Op.getOperand(0), Shift);
1311   // Signed shift Right by 'Shift' bits.
1312   return DAG.getNode(ISD::SRA, DL, VT, Shl, Shift);
1313 }
1314
1315 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
1316                                                      SelectionDAG &DAG) const {
1317   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1318   MVT VT = Op.getSimpleValueType();
1319   MVT ScalarVT = VT.getScalarType();
1320
1321   if (!VT.isVector())
1322     return SDValue();
1323
1324   SDValue Src = Op.getOperand(0);
1325   SDLoc DL(Op);
1326
1327   // TODO: Don't scalarize on Evergreen?
1328   unsigned NElts = VT.getVectorNumElements();
1329   SmallVector<SDValue, 8> Args;
1330   DAG.ExtractVectorElements(Src, Args, 0, NElts);
1331
1332   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
1333   for (unsigned I = 0; I < NElts; ++I)
1334     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
1335
1336   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
1337 }
1338
1339 //===----------------------------------------------------------------------===//
1340 // Custom DAG optimizations
1341 //===----------------------------------------------------------------------===//
1342
1343 static bool isU24(SDValue Op, SelectionDAG &DAG) {
1344   APInt KnownZero, KnownOne;
1345   EVT VT = Op.getValueType();
1346   DAG.computeKnownBits(Op, KnownZero, KnownOne);
1347
1348   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
1349 }
1350
1351 static bool isI24(SDValue Op, SelectionDAG &DAG) {
1352   EVT VT = Op.getValueType();
1353
1354   // In order for this to be a signed 24-bit value, bit 23, must
1355   // be a sign bit.
1356   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
1357                                      // as unsigned 24-bit values.
1358          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
1359 }
1360
1361 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
1362
1363   SelectionDAG &DAG = DCI.DAG;
1364   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1365   EVT VT = Op.getValueType();
1366
1367   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
1368   APInt KnownZero, KnownOne;
1369   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
1370   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
1371     DCI.CommitTargetLoweringOpt(TLO);
1372 }
1373
1374 template <typename IntTy>
1375 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
1376                                uint32_t Offset, uint32_t Width) {
1377   if (Width + Offset < 32) {
1378     IntTy Result = (Src0 << (32 - Offset - Width)) >> (32 - Width);
1379     return DAG.getConstant(Result, MVT::i32);
1380   }
1381
1382   return DAG.getConstant(Src0 >> Offset, MVT::i32);
1383 }
1384
1385 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
1386                                             DAGCombinerInfo &DCI) const {
1387   SelectionDAG &DAG = DCI.DAG;
1388   SDLoc DL(N);
1389
1390   switch(N->getOpcode()) {
1391     default: break;
1392     case ISD::MUL: {
1393       EVT VT = N->getValueType(0);
1394       SDValue N0 = N->getOperand(0);
1395       SDValue N1 = N->getOperand(1);
1396       SDValue Mul;
1397
1398       // FIXME: Add support for 24-bit multiply with 64-bit output on SI.
1399       if (VT.isVector() || VT.getSizeInBits() > 32)
1400         break;
1401
1402       if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
1403         N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
1404         N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
1405         Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
1406       } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
1407         N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
1408         N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
1409         Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
1410       } else {
1411         break;
1412       }
1413
1414       // We need to use sext even for MUL_U24, because MUL_U24 is used
1415       // for signed multiply of 8 and 16-bit types.
1416       SDValue Reg = DAG.getSExtOrTrunc(Mul, DL, VT);
1417
1418       return Reg;
1419     }
1420     case AMDGPUISD::MUL_I24:
1421     case AMDGPUISD::MUL_U24: {
1422       SDValue N0 = N->getOperand(0);
1423       SDValue N1 = N->getOperand(1);
1424       simplifyI24(N0, DCI);
1425       simplifyI24(N1, DCI);
1426       return SDValue();
1427     }
1428     case ISD::SELECT_CC: {
1429       return CombineMinMax(N, DAG);
1430     }
1431   case AMDGPUISD::BFE_I32:
1432   case AMDGPUISD::BFE_U32: {
1433     assert(!N->getValueType(0).isVector() &&
1434            "Vector handling of BFE not implemented");
1435     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
1436     if (!Width)
1437       break;
1438
1439     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
1440     if (WidthVal == 0)
1441       return DAG.getConstant(0, MVT::i32);
1442
1443     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
1444     if (!Offset)
1445       break;
1446
1447     SDValue BitsFrom = N->getOperand(0);
1448     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
1449
1450     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
1451
1452     if (OffsetVal == 0) {
1453       // This is already sign / zero extended, so try to fold away extra BFEs.
1454       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
1455
1456       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
1457       if (OpSignBits >= SignBits)
1458         return BitsFrom;
1459
1460       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
1461       if (Signed) {
1462         // This is a sign_extend_inreg. Replace it to take advantage of existing
1463         // DAG Combines. If not eliminated, we will match back to BFE during
1464         // selection.
1465
1466         // TODO: The sext_inreg of extended types ends, although we can could
1467         // handle them in a single BFE.
1468         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
1469                            DAG.getValueType(SmallVT));
1470       }
1471
1472       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
1473     }
1474
1475     if (ConstantSDNode *Val = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
1476       if (Signed) {
1477         return constantFoldBFE<int32_t>(DAG,
1478                                         Val->getSExtValue(),
1479                                         OffsetVal,
1480                                         WidthVal);
1481       }
1482
1483       return constantFoldBFE<uint32_t>(DAG,
1484                                        Val->getZExtValue(),
1485                                        OffsetVal,
1486                                        WidthVal);
1487     }
1488
1489     APInt Demanded = APInt::getBitsSet(32,
1490                                        OffsetVal,
1491                                        OffsetVal + WidthVal);
1492
1493     if ((OffsetVal + WidthVal) >= 32) {
1494       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
1495       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
1496                          BitsFrom, ShiftVal);
1497     }
1498
1499     APInt KnownZero, KnownOne;
1500     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
1501                                           !DCI.isBeforeLegalizeOps());
1502     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1503     if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
1504         TLI.SimplifyDemandedBits(BitsFrom, Demanded, KnownZero, KnownOne, TLO)) {
1505       DCI.CommitTargetLoweringOpt(TLO);
1506     }
1507
1508     break;
1509   }
1510   }
1511   return SDValue();
1512 }
1513
1514 //===----------------------------------------------------------------------===//
1515 // Helper functions
1516 //===----------------------------------------------------------------------===//
1517
1518 void AMDGPUTargetLowering::getOriginalFunctionArgs(
1519                                SelectionDAG &DAG,
1520                                const Function *F,
1521                                const SmallVectorImpl<ISD::InputArg> &Ins,
1522                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
1523
1524   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
1525     if (Ins[i].ArgVT == Ins[i].VT) {
1526       OrigIns.push_back(Ins[i]);
1527       continue;
1528     }
1529
1530     EVT VT;
1531     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
1532       // Vector has been split into scalars.
1533       VT = Ins[i].ArgVT.getVectorElementType();
1534     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
1535                Ins[i].ArgVT.getVectorElementType() !=
1536                Ins[i].VT.getVectorElementType()) {
1537       // Vector elements have been promoted
1538       VT = Ins[i].ArgVT;
1539     } else {
1540       // Vector has been spilt into smaller vectors.
1541       VT = Ins[i].VT;
1542     }
1543
1544     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
1545                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
1546     OrigIns.push_back(Arg);
1547   }
1548 }
1549
1550 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
1551   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
1552     return CFP->isExactlyValue(1.0);
1553   }
1554   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
1555     return C->isAllOnesValue();
1556   }
1557   return false;
1558 }
1559
1560 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
1561   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
1562     return CFP->getValueAPF().isZero();
1563   }
1564   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
1565     return C->isNullValue();
1566   }
1567   return false;
1568 }
1569
1570 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
1571                                                   const TargetRegisterClass *RC,
1572                                                    unsigned Reg, EVT VT) const {
1573   MachineFunction &MF = DAG.getMachineFunction();
1574   MachineRegisterInfo &MRI = MF.getRegInfo();
1575   unsigned VirtualRegister;
1576   if (!MRI.isLiveIn(Reg)) {
1577     VirtualRegister = MRI.createVirtualRegister(RC);
1578     MRI.addLiveIn(Reg, VirtualRegister);
1579   } else {
1580     VirtualRegister = MRI.getLiveInVirtReg(Reg);
1581   }
1582   return DAG.getRegister(VirtualRegister, VT);
1583 }
1584
1585 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
1586
1587 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
1588   switch (Opcode) {
1589   default: return nullptr;
1590   // AMDIL DAG nodes
1591   NODE_NAME_CASE(CALL);
1592   NODE_NAME_CASE(UMUL);
1593   NODE_NAME_CASE(DIV_INF);
1594   NODE_NAME_CASE(RET_FLAG);
1595   NODE_NAME_CASE(BRANCH_COND);
1596
1597   // AMDGPU DAG nodes
1598   NODE_NAME_CASE(DWORDADDR)
1599   NODE_NAME_CASE(FRACT)
1600   NODE_NAME_CASE(CLAMP)
1601   NODE_NAME_CASE(FMAX)
1602   NODE_NAME_CASE(SMAX)
1603   NODE_NAME_CASE(UMAX)
1604   NODE_NAME_CASE(FMIN)
1605   NODE_NAME_CASE(SMIN)
1606   NODE_NAME_CASE(UMIN)
1607   NODE_NAME_CASE(BFE_U32)
1608   NODE_NAME_CASE(BFE_I32)
1609   NODE_NAME_CASE(BFI)
1610   NODE_NAME_CASE(BFM)
1611   NODE_NAME_CASE(MUL_U24)
1612   NODE_NAME_CASE(MUL_I24)
1613   NODE_NAME_CASE(MAD_U24)
1614   NODE_NAME_CASE(MAD_I24)
1615   NODE_NAME_CASE(URECIP)
1616   NODE_NAME_CASE(DOT4)
1617   NODE_NAME_CASE(EXPORT)
1618   NODE_NAME_CASE(CONST_ADDRESS)
1619   NODE_NAME_CASE(REGISTER_LOAD)
1620   NODE_NAME_CASE(REGISTER_STORE)
1621   NODE_NAME_CASE(LOAD_CONSTANT)
1622   NODE_NAME_CASE(LOAD_INPUT)
1623   NODE_NAME_CASE(SAMPLE)
1624   NODE_NAME_CASE(SAMPLEB)
1625   NODE_NAME_CASE(SAMPLED)
1626   NODE_NAME_CASE(SAMPLEL)
1627   NODE_NAME_CASE(CVT_F32_UBYTE0)
1628   NODE_NAME_CASE(CVT_F32_UBYTE1)
1629   NODE_NAME_CASE(CVT_F32_UBYTE2)
1630   NODE_NAME_CASE(CVT_F32_UBYTE3)
1631   NODE_NAME_CASE(STORE_MSKOR)
1632   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
1633   }
1634 }
1635
1636 static void computeKnownBitsForMinMax(const SDValue Op0,
1637                                       const SDValue Op1,
1638                                       APInt &KnownZero,
1639                                       APInt &KnownOne,
1640                                       const SelectionDAG &DAG,
1641                                       unsigned Depth) {
1642   APInt Op0Zero, Op0One;
1643   APInt Op1Zero, Op1One;
1644   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
1645   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
1646
1647   KnownZero = Op0Zero & Op1Zero;
1648   KnownOne = Op0One & Op1One;
1649 }
1650
1651 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
1652   const SDValue Op,
1653   APInt &KnownZero,
1654   APInt &KnownOne,
1655   const SelectionDAG &DAG,
1656   unsigned Depth) const {
1657
1658   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
1659
1660   APInt KnownZero2;
1661   APInt KnownOne2;
1662   unsigned Opc = Op.getOpcode();
1663
1664   switch (Opc) {
1665   default:
1666     break;
1667   case ISD::INTRINSIC_WO_CHAIN: {
1668     // FIXME: The intrinsic should just use the node.
1669     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
1670     case AMDGPUIntrinsic::AMDGPU_imax:
1671     case AMDGPUIntrinsic::AMDGPU_umax:
1672     case AMDGPUIntrinsic::AMDGPU_imin:
1673     case AMDGPUIntrinsic::AMDGPU_umin:
1674       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
1675                                 KnownZero, KnownOne, DAG, Depth);
1676       break;
1677     default:
1678       break;
1679     }
1680
1681     break;
1682   }
1683   case AMDGPUISD::SMAX:
1684   case AMDGPUISD::UMAX:
1685   case AMDGPUISD::SMIN:
1686   case AMDGPUISD::UMIN:
1687     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
1688                               KnownZero, KnownOne, DAG, Depth);
1689     break;
1690
1691   case AMDGPUISD::BFE_I32:
1692   case AMDGPUISD::BFE_U32: {
1693     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
1694     if (!CWidth)
1695       return;
1696
1697     unsigned BitWidth = 32;
1698     uint32_t Width = CWidth->getZExtValue() & 0x1f;
1699     if (Width == 0) {
1700       KnownZero = APInt::getAllOnesValue(BitWidth);
1701       KnownOne = APInt::getNullValue(BitWidth);
1702       return;
1703     }
1704
1705     // FIXME: This could do a lot more. If offset is 0, should be the same as
1706     // sign_extend_inreg implementation, but that involves duplicating it.
1707     if (Opc == AMDGPUISD::BFE_I32)
1708       KnownOne = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
1709     else
1710       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
1711
1712     break;
1713   }
1714   }
1715 }
1716
1717 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
1718   SDValue Op,
1719   const SelectionDAG &DAG,
1720   unsigned Depth) const {
1721   switch (Op.getOpcode()) {
1722   case AMDGPUISD::BFE_I32: {
1723     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
1724     if (!Width)
1725       return 1;
1726
1727     unsigned SignBits = 32 - Width->getZExtValue() + 1;
1728     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
1729     if (!Offset || !Offset->isNullValue())
1730       return SignBits;
1731
1732     // TODO: Could probably figure something out with non-0 offsets.
1733     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
1734     return std::max(SignBits, Op0SignBits);
1735   }
1736
1737   case AMDGPUISD::BFE_U32: {
1738     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
1739     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
1740   }
1741
1742   default:
1743     return 1;
1744   }
1745 }