lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 106   TargetLowering(TM) {
 107
 108   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 109
 110   setOperationAction(ISD::Constant, MVT::i32, Legal);
 111   setOperationAction(ISD::Constant, MVT::i64, Legal);
 112   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 113   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 114
 115   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 116   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 117
 118   // We need to custom lower some of the intrinsics
 119   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 120
 121   // Library functions.  These default to Expand, but we have instructions
 122   // for them.
 123   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 124   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 126   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 127   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 128   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 129   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 130   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 131   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 132
 133   setOperationAction(ISD::FREM, MVT::f32, Custom);
 134   setOperationAction(ISD::FREM, MVT::f64, Custom);
 135
 136   // Lower floating point store/load to integer store/load to reduce the number
 137   // of patterns in tablegen.
 138   setOperationAction(ISD::STORE, MVT::f32, Promote);
 139   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 140
 141   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 142   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 143
 144   setOperationAction(ISD::STORE, MVT::i64, Promote);
 145   AddPromotedToType(ISD::STORE, MVT::i64, MVT::v2i32);
 146
 147   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 148   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 149
 150   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 151   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 152
 153   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 154   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 155
 156   setOperationAction(ISD::STORE, MVT::f64, Promote);
 157   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 158
 159   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 160   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 161
 162   // Custom lowering of vector stores is required for local address space
 163   // stores.
 164   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 165   // XXX: Native v2i32 local address space stores are possible, but not
 166   // currently implemented.
 167   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 168
 169   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 170   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 171   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 172
 173   // XXX: This can be change to Custom, once ExpandVectorStores can
 174   // handle 64-bit stores.
 175   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 176
 177   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 178   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 179   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 180   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 181   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 182
 183
 184   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 185   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 186
 187   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 188   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 189
 190   setOperationAction(ISD::LOAD, MVT::i64, Promote);
 191   AddPromotedToType(ISD::LOAD, MVT::i64, MVT::v2i32);
 192
 193   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 194   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 195
 196   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 197   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 198
 199   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 200   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 201
 202   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 203   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 204
 205   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 206   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 207
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 209   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 210   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 211   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 215   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 216   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 217   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 218
 219   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 220   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 221   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 222   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 223   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 224   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 225   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 226   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 227   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 228   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 229   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 230   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 231
 232   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 233
 234   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 235     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 236     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 237     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 238     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 239   }
 240
 241   if (!Subtarget->hasBFI()) {
 242     // fcopysign can be done in a single instruction with BFI.
 243     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 244     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 245   }
 246
 247   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 248
 249   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 250   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 251   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 252
 253   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 254   for (MVT VT : ScalarIntVTs) {
 255     setOperationAction(ISD::SREM, VT, Expand);
 256     setOperationAction(ISD::SDIV, VT, Expand);
 257
 258     // GPU does not have divrem function for signed or unsigned.
 259     setOperationAction(ISD::SDIVREM, VT, Custom);
 260     setOperationAction(ISD::UDIVREM, VT, Custom);
 261
 262     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 263     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 264     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 265
 266     setOperationAction(ISD::BSWAP, VT, Expand);
 267     setOperationAction(ISD::CTTZ, VT, Expand);
 268     setOperationAction(ISD::CTLZ, VT, Expand);
 269   }
 270
 271   if (!Subtarget->hasBCNT(32))
 272     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 273
 274   if (!Subtarget->hasBCNT(64))
 275     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 276
 277   // The hardware supports 32-bit ROTR, but not ROTL.
 278   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 279   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 280   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 281
 282   setOperationAction(ISD::MUL, MVT::i64, Expand);
 283   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 284   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 285   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 286   setOperationAction(ISD::UREM, MVT::i32, Expand);
 287   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 288   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 289   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 290   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 291   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 292
 293   if (!Subtarget->hasFFBH())
 294     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 295
 296   if (!Subtarget->hasFFBL())
 297     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 298
 299   static const MVT::SimpleValueType VectorIntTypes[] = {
 300     MVT::v2i32, MVT::v4i32
 301   };
 302
 303   for (MVT VT : VectorIntTypes) {
 304     // Expand the following operations for the current type by default.
 305     setOperationAction(ISD::ADD,  VT, Expand);
 306     setOperationAction(ISD::AND,  VT, Expand);
 307     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 308     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 309     setOperationAction(ISD::MUL,  VT, Expand);
 310     setOperationAction(ISD::OR,   VT, Expand);
 311     setOperationAction(ISD::SHL,  VT, Expand);
 312     setOperationAction(ISD::SRA,  VT, Expand);
 313     setOperationAction(ISD::SRL,  VT, Expand);
 314     setOperationAction(ISD::ROTL, VT, Expand);
 315     setOperationAction(ISD::ROTR, VT, Expand);
 316     setOperationAction(ISD::SUB,  VT, Expand);
 317     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 318     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 319     setOperationAction(ISD::SDIV, VT, Expand);
 320     setOperationAction(ISD::UDIV, VT, Expand);
 321     setOperationAction(ISD::SREM, VT, Expand);
 322     setOperationAction(ISD::UREM, VT, Expand);
 323     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 324     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 325     setOperationAction(ISD::SDIVREM, VT, Custom);
 326     setOperationAction(ISD::UDIVREM, VT, Custom);
 327     setOperationAction(ISD::ADDC, VT, Expand);
 328     setOperationAction(ISD::SUBC, VT, Expand);
 329     setOperationAction(ISD::ADDE, VT, Expand);
 330     setOperationAction(ISD::SUBE, VT, Expand);
 331     setOperationAction(ISD::SELECT, VT, Expand);
 332     setOperationAction(ISD::VSELECT, VT, Expand);
 333     setOperationAction(ISD::SELECT_CC, VT, Expand);
 334     setOperationAction(ISD::XOR,  VT, Expand);
 335     setOperationAction(ISD::BSWAP, VT, Expand);
 336     setOperationAction(ISD::CTPOP, VT, Expand);
 337     setOperationAction(ISD::CTTZ, VT, Expand);
 338     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 339     setOperationAction(ISD::CTLZ, VT, Expand);
 340     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 341     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 342   }
 343
 344   static const MVT::SimpleValueType FloatVectorTypes[] = {
 345     MVT::v2f32, MVT::v4f32
 346   };
 347
 348   for (MVT VT : FloatVectorTypes) {
 349     setOperationAction(ISD::FABS, VT, Expand);
 350     setOperationAction(ISD::FMINNUM, VT, Expand);
 351     setOperationAction(ISD::FMAXNUM, VT, Expand);
 352     setOperationAction(ISD::FADD, VT, Expand);
 353     setOperationAction(ISD::FCEIL, VT, Expand);
 354     setOperationAction(ISD::FCOS, VT, Expand);
 355     setOperationAction(ISD::FDIV, VT, Expand);
 356     setOperationAction(ISD::FEXP2, VT, Expand);
 357     setOperationAction(ISD::FLOG2, VT, Expand);
 358     setOperationAction(ISD::FREM, VT, Expand);
 359     setOperationAction(ISD::FPOW, VT, Expand);
 360     setOperationAction(ISD::FFLOOR, VT, Expand);
 361     setOperationAction(ISD::FTRUNC, VT, Expand);
 362     setOperationAction(ISD::FMUL, VT, Expand);
 363     setOperationAction(ISD::FMA, VT, Expand);
 364     setOperationAction(ISD::FRINT, VT, Expand);
 365     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 366     setOperationAction(ISD::FSQRT, VT, Expand);
 367     setOperationAction(ISD::FSIN, VT, Expand);
 368     setOperationAction(ISD::FSUB, VT, Expand);
 369     setOperationAction(ISD::FNEG, VT, Expand);
 370     setOperationAction(ISD::SELECT, VT, Expand);
 371     setOperationAction(ISD::VSELECT, VT, Expand);
 372     setOperationAction(ISD::SELECT_CC, VT, Expand);
 373     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 374     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 375   }
 376
 377   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 378   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 379
 380   setTargetDAGCombine(ISD::MUL);
 381   setTargetDAGCombine(ISD::SELECT);
 382   setTargetDAGCombine(ISD::SELECT_CC);
 383   setTargetDAGCombine(ISD::STORE);
 384
 385   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 386   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 387
 388   setSchedulingPreference(Sched::RegPressure);
 389   setJumpIsExpensive(true);
 390
 391   // SI at least has hardware support for floating point exceptions, but no way
 392   // of using or handling them is implemented. They are also optional in OpenCL
 393   // (Section 7.3)
 394   setHasFloatingPointExceptions(false);
 395
 396   setSelectIsExpensive(false);
 397   PredictableSelectIsExpensive = false;
 398
 399   // There are no integer divide instructions, and these expand to a pretty
 400   // large sequence of instructions.
 401   setIntDivIsCheap(false);
 402   setPow2SDivIsCheap(false);
 403
 404   // FIXME: Need to really handle these.
 405   MaxStoresPerMemcpy  = 4096;
 406   MaxStoresPerMemmove = 4096;
 407   MaxStoresPerMemset  = 4096;
 408 }
 409
 410 //===----------------------------------------------------------------------===//
 411 // Target Information
 412 //===----------------------------------------------------------------------===//
 413
 414 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 415   return MVT::i32;
 416 }
 417
 418 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 419   return true;
 420 }
 421
 422 // The backend supports 32 and 64 bit floating point immediates.
 423 // FIXME: Why are we reporting vectors of FP immediates as legal?
 424 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 425   EVT ScalarVT = VT.getScalarType();
 426   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 427 }
 428
 429 // We don't want to shrink f64 / f32 constants.
 430 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 431   EVT ScalarVT = VT.getScalarType();
 432   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 433 }
 434
 435 bool AMDGPUTargetLowering::shouldReduceLoadWidth(SDNode *N,
 436                                                  ISD::LoadExtType,
 437                                                  EVT NewVT) const {
 438
 439   unsigned NewSize = NewVT.getStoreSizeInBits();
 440
 441   // If we are reducing to a 32-bit load, this is always better.
 442   if (NewSize == 32)
 443     return true;
 444
 445   EVT OldVT = N->getValueType(0);
 446   unsigned OldSize = OldVT.getStoreSizeInBits();
 447
 448   // Don't produce extloads from sub 32-bit types. SI doesn't have scalar
 449   // extloads, so doing one requires using a buffer_load. In cases where we
 450   // still couldn't use a scalar load, using the wider load shouldn't really
 451   // hurt anything.
 452
 453   // If the old size already had to be an extload, there's no harm in continuing
 454   // to reduce the width.
 455   return (OldSize < 32);
 456 }
 457
 458 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 459                                                    EVT CastTy) const {
 460   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 461     return true;
 462
 463   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 464   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 465
 466   return ((LScalarSize <= CastScalarSize) ||
 467           (CastScalarSize >= 32) ||
 468           (LScalarSize < 32));
 469 }
 470
 471 //===---------------------------------------------------------------------===//
 472 // Target Properties
 473 //===---------------------------------------------------------------------===//
 474
 475 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 476   assert(VT.isFloatingPoint());
 477   return VT == MVT::f32 || VT == MVT::f64;
 478 }
 479
 480 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 481   assert(VT.isFloatingPoint());
 482   return VT == MVT::f32 || VT == MVT::f64;
 483 }
 484
 485 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 486   // Truncate is just accessing a subregister.
 487   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 488 }
 489
 490 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 491   // Truncate is just accessing a subregister.
 492   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 493          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 494 }
 495
 496 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 497   const DataLayout *DL = getDataLayout();
 498   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 499   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 500
 501   return SrcSize == 32 && DestSize == 64;
 502 }
 503
 504 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 505   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 506   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 507   // this will enable reducing 64-bit operations the 32-bit, which is always
 508   // good.
 509   return Src == MVT::i32 && Dest == MVT::i64;
 510 }
 511
 512 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 513   return isZExtFree(Val.getValueType(), VT2);
 514 }
 515
 516 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 517   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 518   // limited number of native 64-bit operations. Shrinking an operation to fit
 519   // in a single 32-bit register should always be helpful. As currently used,
 520   // this is much less general than the name suggests, and is only used in
 521   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 522   // not profitable, and may actually be harmful.
 523   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 524 }
 525
 526 //===---------------------------------------------------------------------===//
 527 // TargetLowering Callbacks
 528 //===---------------------------------------------------------------------===//
 529
 530 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 531                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 532
 533   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 534 }
 535
 536 SDValue AMDGPUTargetLowering::LowerReturn(
 537                                      SDValue Chain,
 538                                      CallingConv::ID CallConv,
 539                                      bool isVarArg,
 540                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 541                                      const SmallVectorImpl<SDValue> &OutVals,
 542                                      SDLoc DL, SelectionDAG &DAG) const {
 543   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 544 }
 545
 546 //===---------------------------------------------------------------------===//
 547 // Target specific lowering
 548 //===---------------------------------------------------------------------===//
 549
 550 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 551                                         SmallVectorImpl<SDValue> &InVals) const {
 552   SDValue Callee = CLI.Callee;
 553   SelectionDAG &DAG = CLI.DAG;
 554
 555   const Function &Fn = *DAG.getMachineFunction().getFunction();
 556
 557   StringRef FuncName("<unknown>");
 558
 559   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 560     FuncName = G->getSymbol();
 561   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 562     FuncName = G->getGlobal()->getName();
 563
 564   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 565   DAG.getContext()->diagnose(NoCalls);
 566   return SDValue();
 567 }
 568
 569 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 570                                              SelectionDAG &DAG) const {
 571   switch (Op.getOpcode()) {
 572   default:
 573     Op.getNode()->dump();
 574     llvm_unreachable("Custom lowering code for this"
 575                      "instruction is not implemented yet!");
 576     break;
 577   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 578   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 579   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 580   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 581   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 582   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 583   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 584   case ISD::FREM: return LowerFREM(Op, DAG);
 585   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 586   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 587   case ISD::FRINT: return LowerFRINT(Op, DAG);
 588   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 589   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 590   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 591   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 592   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 593   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 594   }
 595   return Op;
 596 }
 597
 598 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 599                                               SmallVectorImpl<SDValue> &Results,
 600                                               SelectionDAG &DAG) const {
 601   switch (N->getOpcode()) {
 602   case ISD::SIGN_EXTEND_INREG:
 603     // Different parts of legalization seem to interpret which type of
 604     // sign_extend_inreg is the one to check for custom lowering. The extended
 605     // from type is what really matters, but some places check for custom
 606     // lowering of the result type. This results in trying to use
 607     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 608     // nothing here and let the illegal result integer be handled normally.
 609     return;
 610   case ISD::LOAD: {
 611     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 612     if (!Node)
 613       return;
 614
 615     Results.push_back(SDValue(Node, 0));
 616     Results.push_back(SDValue(Node, 1));
 617     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 618     // function
 619     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 620     return;
 621   }
 622   case ISD::STORE: {
 623     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 624     if (Lowered.getNode())
 625       Results.push_back(Lowered);
 626     return;
 627   }
 628   default:
 629     return;
 630   }
 631 }
 632
 633 // FIXME: This implements accesses to initialized globals in the constant
 634 // address space by copying them to private and accessing that. It does not
 635 // properly handle illegal types or vectors. The private vector loads are not
 636 // scalarized, and the illegal scalars hit an assertion. This technique will not
 637 // work well with large initializers, and this should eventually be
 638 // removed. Initialized globals should be placed into a data section that the
 639 // runtime will load into a buffer before the kernel is executed. Uses of the
 640 // global need to be replaced with a pointer loaded from an implicit kernel
 641 // argument into this buffer holding the copy of the data, which will remove the
 642 // need for any of this.
 643 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 644                                                        const GlobalValue *GV,
 645                                                        const SDValue &InitPtr,
 646                                                        SDValue Chain,
 647                                                        SelectionDAG &DAG) const {
 648   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 649   SDLoc DL(InitPtr);
 650   Type *InitTy = Init->getType();
 651
 652   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 653     EVT VT = EVT::getEVT(InitTy);
 654     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 655     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 656                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 657                         TD->getPrefTypeAlignment(InitTy));
 658   }
 659
 660   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 661     EVT VT = EVT::getEVT(CFP->getType());
 662     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 663     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 664                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 665                  TD->getPrefTypeAlignment(CFP->getType()));
 666   }
 667
 668   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 669     const StructLayout *SL = TD->getStructLayout(ST);
 670
 671     EVT PtrVT = InitPtr.getValueType();
 672     SmallVector<SDValue, 8> Chains;
 673
 674     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 675       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 676       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 677
 678       Constant *Elt = Init->getAggregateElement(I);
 679       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 680     }
 681
 682     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 683   }
 684
 685   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 686     EVT PtrVT = InitPtr.getValueType();
 687
 688     unsigned NumElements;
 689     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 690       NumElements = AT->getNumElements();
 691     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 692       NumElements = VT->getNumElements();
 693     else
 694       llvm_unreachable("Unexpected type");
 695
 696     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 697     SmallVector<SDValue, 8> Chains;
 698     for (unsigned i = 0; i < NumElements; ++i) {
 699       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 700       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 701
 702       Constant *Elt = Init->getAggregateElement(i);
 703       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 704     }
 705
 706     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 707   }
 708
 709   if (isa<UndefValue>(Init)) {
 710     EVT VT = EVT::getEVT(InitTy);
 711     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 712     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 713                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 714                         TD->getPrefTypeAlignment(InitTy));
 715   }
 716
 717   Init->dump();
 718   llvm_unreachable("Unhandled constant initializer");
 719 }
 720
 721 static bool hasDefinedInitializer(const GlobalValue *GV) {
 722   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 723   if (!GVar || !GVar->hasInitializer())
 724     return false;
 725
 726   if (isa<UndefValue>(GVar->getInitializer()))
 727     return false;
 728
 729   return true;
 730 }
 731
 732 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 733                                                  SDValue Op,
 734                                                  SelectionDAG &DAG) const {
 735
 736   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 737   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 738   const GlobalValue *GV = G->getGlobal();
 739
 740   switch (G->getAddressSpace()) {
 741   case AMDGPUAS::LOCAL_ADDRESS: {
 742     // XXX: What does the value of G->getOffset() mean?
 743     assert(G->getOffset() == 0 &&
 744          "Do not know what to do with an non-zero offset");
 745
 746     // TODO: We could emit code to handle the initialization somewhere.
 747     if (hasDefinedInitializer(GV))
 748       break;
 749
 750     unsigned Offset;
 751     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 752       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 753       Offset = MFI->LDSSize;
 754       MFI->LocalMemoryObjects[GV] = Offset;
 755       // XXX: Account for alignment?
 756       MFI->LDSSize += Size;
 757     } else {
 758       Offset = MFI->LocalMemoryObjects[GV];
 759     }
 760
 761     return DAG.getConstant(Offset, getPointerTy(AMDGPUAS::LOCAL_ADDRESS));
 762   }
 763   case AMDGPUAS::CONSTANT_ADDRESS: {
 764     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 765     Type *EltType = GV->getType()->getElementType();
 766     unsigned Size = TD->getTypeAllocSize(EltType);
 767     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 768
 769     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 770     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 771
 772     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 773     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 774
 775     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 776     if (!Var->hasInitializer()) {
 777       // This has no use, but bugpoint will hit it.
 778       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 779     }
 780
 781     const Constant *Init = Var->getInitializer();
 782     SmallVector<SDNode*, 8> WorkList;
 783
 784     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 785                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 786       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 787         continue;
 788       WorkList.push_back(*I);
 789     }
 790     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 791     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 792                                            E = WorkList.end(); I != E; ++I) {
 793       SmallVector<SDValue, 8> Ops;
 794       Ops.push_back(Chain);
 795       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 796         Ops.push_back((*I)->getOperand(i));
 797       }
 798       DAG.UpdateNodeOperands(*I, Ops);
 799     }
 800     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 801   }
 802   }
 803
 804   const Function &Fn = *DAG.getMachineFunction().getFunction();
 805   DiagnosticInfoUnsupported BadInit(Fn,
 806                                     "initializer for address space");
 807   DAG.getContext()->diagnose(BadInit);
 808   return SDValue();
 809 }
 810
 811 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 812                                                   SelectionDAG &DAG) const {
 813   SmallVector<SDValue, 8> Args;
 814   SDValue A = Op.getOperand(0);
 815   SDValue B = Op.getOperand(1);
 816
 817   DAG.ExtractVectorElements(A, Args);
 818   DAG.ExtractVectorElements(B, Args);
 819
 820   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 821 }
 822
 823 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 824                                                      SelectionDAG &DAG) const {
 825
 826   SmallVector<SDValue, 8> Args;
 827   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 828   EVT VT = Op.getValueType();
 829   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 830                             VT.getVectorNumElements());
 831
 832   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 833 }
 834
 835 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 836                                               SelectionDAG &DAG) const {
 837
 838   MachineFunction &MF = DAG.getMachineFunction();
 839   const AMDGPUFrameLowering *TFL = static_cast<const AMDGPUFrameLowering *>(
 840       getTargetMachine().getSubtargetImpl()->getFrameLowering());
 841
 842   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 843
 844   unsigned FrameIndex = FIN->getIndex();
 845   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 846   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 847                          Op.getValueType());
 848 }
 849
 850 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 851     SelectionDAG &DAG) const {
 852   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 853   SDLoc DL(Op);
 854   EVT VT = Op.getValueType();
 855
 856   switch (IntrinsicID) {
 857     default: return Op;
 858     case AMDGPUIntrinsic::AMDGPU_abs:
 859     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 860       return LowerIntrinsicIABS(Op, DAG);
 861     case AMDGPUIntrinsic::AMDGPU_lrp:
 862       return LowerIntrinsicLRP(Op, DAG);
 863     case AMDGPUIntrinsic::AMDGPU_fract:
 864     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 865       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 866
 867     case AMDGPUIntrinsic::AMDGPU_clamp:
 868     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 869       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 870                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 871
 872     case Intrinsic::AMDGPU_div_scale: {
 873       // 3rd parameter required to be a constant.
 874       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 875       if (!Param)
 876         return DAG.getUNDEF(VT);
 877
 878       // Translate to the operands expected by the machine instruction. The
 879       // first parameter must be the same as the first instruction.
 880       SDValue Numerator = Op.getOperand(1);
 881       SDValue Denominator = Op.getOperand(2);
 882
 883       // Note this order is opposite of the machine instruction's operations,
 884       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 885       // intrinsic has the numerator as the first operand to match a normal
 886       // division operation.
 887
 888       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 889
 890       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 891                          Denominator, Numerator);
 892     }
 893
 894     case Intrinsic::AMDGPU_div_fmas:
 895       // FIXME: Dropping bool parameter. Work is needed to support the implicit
 896       // read from VCC.
 897       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 898                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 899
 900     case Intrinsic::AMDGPU_div_fixup:
 901       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 902                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 903
 904     case Intrinsic::AMDGPU_trig_preop:
 905       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 906                          Op.getOperand(1), Op.getOperand(2));
 907
 908     case Intrinsic::AMDGPU_rcp:
 909       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 910
 911     case Intrinsic::AMDGPU_rsq:
 912       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 913
 914     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 915       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 916
 917     case Intrinsic::AMDGPU_rsq_clamped:
 918       if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 919         Type *Type = VT.getTypeForEVT(*DAG.getContext());
 920         APFloat Max = APFloat::getLargest(Type->getFltSemantics());
 921         APFloat Min = APFloat::getLargest(Type->getFltSemantics(), true);
 922
 923         SDValue Rsq = DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 924         SDValue Tmp = DAG.getNode(ISD::FMINNUM, DL, VT, Rsq,
 925                                   DAG.getConstantFP(Max, VT));
 926         return DAG.getNode(ISD::FMAXNUM, DL, VT, Tmp,
 927                            DAG.getConstantFP(Min, VT));
 928       } else {
 929         return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 930       }
 931
 932     case Intrinsic::AMDGPU_ldexp:
 933       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 934                                                    Op.getOperand(2));
 935
 936     case AMDGPUIntrinsic::AMDGPU_imax:
 937       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 938                                                   Op.getOperand(2));
 939     case AMDGPUIntrinsic::AMDGPU_umax:
 940       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 941                                                   Op.getOperand(2));
 942     case AMDGPUIntrinsic::AMDGPU_imin:
 943       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 944                                                   Op.getOperand(2));
 945     case AMDGPUIntrinsic::AMDGPU_umin:
 946       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 947                                                   Op.getOperand(2));
 948
 949     case AMDGPUIntrinsic::AMDGPU_umul24:
 950       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 951                          Op.getOperand(1), Op.getOperand(2));
 952
 953     case AMDGPUIntrinsic::AMDGPU_imul24:
 954       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 955                          Op.getOperand(1), Op.getOperand(2));
 956
 957     case AMDGPUIntrinsic::AMDGPU_umad24:
 958       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 959                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 960
 961     case AMDGPUIntrinsic::AMDGPU_imad24:
 962       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 963                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 964
 965     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 966       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 967
 968     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 969       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 970
 971     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 972       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 973
 974     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 975       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 976
 977     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 978       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 979                          Op.getOperand(1),
 980                          Op.getOperand(2),
 981                          Op.getOperand(3));
 982
 983     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 984       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 985                          Op.getOperand(1),
 986                          Op.getOperand(2),
 987                          Op.getOperand(3));
 988
 989     case AMDGPUIntrinsic::AMDGPU_bfi:
 990       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 991                          Op.getOperand(1),
 992                          Op.getOperand(2),
 993                          Op.getOperand(3));
 994
 995     case AMDGPUIntrinsic::AMDGPU_bfm:
 996       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 997                          Op.getOperand(1),
 998                          Op.getOperand(2));
 999
1000     case AMDGPUIntrinsic::AMDGPU_brev:
1001       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
1002
1003     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
1004       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
1005
1006     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
1007       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
1008     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
1009       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
1010   }
1011 }
1012
1013 ///IABS(a) = SMAX(sub(0, a), a)
1014 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
1015                                                  SelectionDAG &DAG) const {
1016   SDLoc DL(Op);
1017   EVT VT = Op.getValueType();
1018   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1019                                               Op.getOperand(1));
1020
1021   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
1022 }
1023
1024 /// Linear Interpolation
1025 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
1026 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
1027                                                 SelectionDAG &DAG) const {
1028   SDLoc DL(Op);
1029   EVT VT = Op.getValueType();
1030   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
1031                                 DAG.getConstantFP(1.0f, MVT::f32),
1032                                 Op.getOperand(1));
1033   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
1034                                                     Op.getOperand(3));
1035   return DAG.getNode(ISD::FADD, DL, VT,
1036       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
1037       OneSubAC);
1038 }
1039
1040 /// \brief Generate Min/Max node
1041 SDValue AMDGPUTargetLowering::CombineFMinMaxLegacy(SDLoc DL,
1042                                                    EVT VT,
1043                                                    SDValue LHS,
1044                                                    SDValue RHS,
1045                                                    SDValue True,
1046                                                    SDValue False,
1047                                                    SDValue CC,
1048                                                    DAGCombinerInfo &DCI) const {
1049   if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1050     return SDValue();
1051
1052   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1053     return SDValue();
1054
1055   SelectionDAG &DAG = DCI.DAG;
1056   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1057   switch (CCOpcode) {
1058   case ISD::SETOEQ:
1059   case ISD::SETONE:
1060   case ISD::SETUNE:
1061   case ISD::SETNE:
1062   case ISD::SETUEQ:
1063   case ISD::SETEQ:
1064   case ISD::SETFALSE:
1065   case ISD::SETFALSE2:
1066   case ISD::SETTRUE:
1067   case ISD::SETTRUE2:
1068   case ISD::SETUO:
1069   case ISD::SETO:
1070     break;
1071   case ISD::SETULE:
1072   case ISD::SETULT: {
1073     if (LHS == True)
1074       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1075     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1076   }
1077   case ISD::SETOLE:
1078   case ISD::SETOLT:
1079   case ISD::SETLE:
1080   case ISD::SETLT: {
1081     // Ordered. Assume ordered for undefined.
1082
1083     // Only do this after legalization to avoid interfering with other combines
1084     // which might occur.
1085     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1086         !DCI.isCalledByLegalizer())
1087       return SDValue();
1088
1089     // We need to permute the operands to get the correct NaN behavior. The
1090     // selected operand is the second one based on the failing compare with NaN,
1091     // so permute it based on the compare type the hardware uses.
1092     if (LHS == True)
1093       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1094     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1095   }
1096   case ISD::SETUGE:
1097   case ISD::SETUGT: {
1098     if (LHS == True)
1099       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1100     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1101   }
1102   case ISD::SETGT:
1103   case ISD::SETGE:
1104   case ISD::SETOGE:
1105   case ISD::SETOGT: {
1106     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1107         !DCI.isCalledByLegalizer())
1108       return SDValue();
1109
1110     if (LHS == True)
1111       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1112     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1113   }
1114   case ISD::SETCC_INVALID:
1115     llvm_unreachable("Invalid setcc condcode!");
1116   }
1117   return SDValue();
1118 }
1119
1120 /// \brief Generate Min/Max node
1121 SDValue AMDGPUTargetLowering::CombineIMinMax(SDLoc DL,
1122                                              EVT VT,
1123                                              SDValue LHS,
1124                                              SDValue RHS,
1125                                              SDValue True,
1126                                              SDValue False,
1127                                              SDValue CC,
1128                                              SelectionDAG &DAG) const {
1129   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1130     return SDValue();
1131
1132   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1133   switch (CCOpcode) {
1134   case ISD::SETULE:
1135   case ISD::SETULT: {
1136     unsigned Opc = (LHS == True) ? AMDGPUISD::UMIN : AMDGPUISD::UMAX;
1137     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1138   }
1139   case ISD::SETLE:
1140   case ISD::SETLT: {
1141     unsigned Opc = (LHS == True) ? AMDGPUISD::SMIN : AMDGPUISD::SMAX;
1142     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1143   }
1144   case ISD::SETGT:
1145   case ISD::SETGE: {
1146     unsigned Opc = (LHS == True) ? AMDGPUISD::SMAX : AMDGPUISD::SMIN;
1147     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1148   }
1149   case ISD::SETUGE:
1150   case ISD::SETUGT: {
1151     unsigned Opc = (LHS == True) ? AMDGPUISD::UMAX : AMDGPUISD::UMIN;
1152     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1153   }
1154   default:
1155     return SDValue();
1156   }
1157 }
1158
1159 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1160                                                   SelectionDAG &DAG) const {
1161   LoadSDNode *Load = cast<LoadSDNode>(Op);
1162   EVT MemVT = Load->getMemoryVT();
1163   EVT MemEltVT = MemVT.getVectorElementType();
1164
1165   EVT LoadVT = Op.getValueType();
1166   EVT EltVT = LoadVT.getVectorElementType();
1167   EVT PtrVT = Load->getBasePtr().getValueType();
1168
1169   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1170   SmallVector<SDValue, 8> Loads;
1171   SmallVector<SDValue, 8> Chains;
1172
1173   SDLoc SL(Op);
1174   unsigned MemEltSize = MemEltVT.getStoreSize();
1175   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1176
1177   for (unsigned i = 0; i < NumElts; ++i) {
1178     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1179                               DAG.getConstant(i * MemEltSize, PtrVT));
1180
1181     SDValue NewLoad
1182       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1183                        Load->getChain(), Ptr,
1184                        SrcValue.getWithOffset(i * MemEltSize),
1185                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1186                        Load->isInvariant(), Load->getAlignment());
1187     Loads.push_back(NewLoad.getValue(0));
1188     Chains.push_back(NewLoad.getValue(1));
1189   }
1190
1191   SDValue Ops[] = {
1192     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1193     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1194   };
1195
1196   return DAG.getMergeValues(Ops, SL);
1197 }
1198
1199 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1200                                               SelectionDAG &DAG) const {
1201   EVT VT = Op.getValueType();
1202
1203   // If this is a 2 element vector, we really want to scalarize and not create
1204   // weird 1 element vectors.
1205   if (VT.getVectorNumElements() == 2)
1206     return ScalarizeVectorLoad(Op, DAG);
1207
1208   LoadSDNode *Load = cast<LoadSDNode>(Op);
1209   SDValue BasePtr = Load->getBasePtr();
1210   EVT PtrVT = BasePtr.getValueType();
1211   EVT MemVT = Load->getMemoryVT();
1212   SDLoc SL(Op);
1213   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1214
1215   EVT LoVT, HiVT;
1216   EVT LoMemVT, HiMemVT;
1217   SDValue Lo, Hi;
1218
1219   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1220   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1221   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1222   SDValue LoLoad
1223     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1224                      Load->getChain(), BasePtr,
1225                      SrcValue,
1226                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1227                      Load->isInvariant(), Load->getAlignment());
1228
1229   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1230                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1231
1232   SDValue HiLoad
1233     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1234                      Load->getChain(), HiPtr,
1235                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1236                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1237                      Load->isInvariant(), Load->getAlignment());
1238
1239   SDValue Ops[] = {
1240     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1241     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1242                 LoLoad.getValue(1), HiLoad.getValue(1))
1243   };
1244
1245   return DAG.getMergeValues(Ops, SL);
1246 }
1247
1248 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1249                                                SelectionDAG &DAG) const {
1250   StoreSDNode *Store = cast<StoreSDNode>(Op);
1251   EVT MemVT = Store->getMemoryVT();
1252   unsigned MemBits = MemVT.getSizeInBits();
1253
1254   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1255   // truncating store into an i32 store.
1256   // XXX: We could also handle optimize other vector bitwidths.
1257   if (!MemVT.isVector() || MemBits > 32) {
1258     return SDValue();
1259   }
1260
1261   SDLoc DL(Op);
1262   SDValue Value = Store->getValue();
1263   EVT VT = Value.getValueType();
1264   EVT ElemVT = VT.getVectorElementType();
1265   SDValue Ptr = Store->getBasePtr();
1266   EVT MemEltVT = MemVT.getVectorElementType();
1267   unsigned MemEltBits = MemEltVT.getSizeInBits();
1268   unsigned MemNumElements = MemVT.getVectorNumElements();
1269   unsigned PackedSize = MemVT.getStoreSizeInBits();
1270   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1271
1272   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1273
1274   SDValue PackedValue;
1275   for (unsigned i = 0; i < MemNumElements; ++i) {
1276     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1277                               DAG.getConstant(i, MVT::i32));
1278     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1279     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1280
1281     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1282     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1283
1284     if (i == 0) {
1285       PackedValue = Elt;
1286     } else {
1287       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1288     }
1289   }
1290
1291   if (PackedSize < 32) {
1292     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1293     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1294                              Store->getMemOperand()->getPointerInfo(),
1295                              PackedVT,
1296                              Store->isNonTemporal(), Store->isVolatile(),
1297                              Store->getAlignment());
1298   }
1299
1300   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1301                       Store->getMemOperand()->getPointerInfo(),
1302                       Store->isVolatile(),  Store->isNonTemporal(),
1303                       Store->getAlignment());
1304 }
1305
1306 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1307                                                    SelectionDAG &DAG) const {
1308   StoreSDNode *Store = cast<StoreSDNode>(Op);
1309   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1310   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1311   EVT PtrVT = Store->getBasePtr().getValueType();
1312   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1313   SDLoc SL(Op);
1314
1315   SmallVector<SDValue, 8> Chains;
1316
1317   unsigned EltSize = MemEltVT.getStoreSize();
1318   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1319
1320   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1321     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1322                               Store->getValue(),
1323                               DAG.getConstant(i, MVT::i32));
1324
1325     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), PtrVT);
1326     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1327     SDValue NewStore =
1328       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1329                         SrcValue.getWithOffset(i * EltSize),
1330                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1331                         Store->getAlignment());
1332     Chains.push_back(NewStore);
1333   }
1334
1335   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1336 }
1337
1338 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1339                                                SelectionDAG &DAG) const {
1340   StoreSDNode *Store = cast<StoreSDNode>(Op);
1341   SDValue Val = Store->getValue();
1342   EVT VT = Val.getValueType();
1343
1344   // If this is a 2 element vector, we really want to scalarize and not create
1345   // weird 1 element vectors.
1346   if (VT.getVectorNumElements() == 2)
1347     return ScalarizeVectorStore(Op, DAG);
1348
1349   EVT MemVT = Store->getMemoryVT();
1350   SDValue Chain = Store->getChain();
1351   SDValue BasePtr = Store->getBasePtr();
1352   SDLoc SL(Op);
1353
1354   EVT LoVT, HiVT;
1355   EVT LoMemVT, HiMemVT;
1356   SDValue Lo, Hi;
1357
1358   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1359   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1360   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1361
1362   EVT PtrVT = BasePtr.getValueType();
1363   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1364                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1365
1366   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1367   SDValue LoStore
1368     = DAG.getTruncStore(Chain, SL, Lo,
1369                         BasePtr,
1370                         SrcValue,
1371                         LoMemVT,
1372                         Store->isNonTemporal(),
1373                         Store->isVolatile(),
1374                         Store->getAlignment());
1375   SDValue HiStore
1376     = DAG.getTruncStore(Chain, SL, Hi,
1377                         HiPtr,
1378                         SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1379                         HiMemVT,
1380                         Store->isNonTemporal(),
1381                         Store->isVolatile(),
1382                         Store->getAlignment());
1383
1384   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1385 }
1386
1387
1388 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1389   SDLoc DL(Op);
1390   LoadSDNode *Load = cast<LoadSDNode>(Op);
1391   ISD::LoadExtType ExtType = Load->getExtensionType();
1392   EVT VT = Op.getValueType();
1393   EVT MemVT = Load->getMemoryVT();
1394
1395   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1396     // We can do the extload to 32-bits, and then need to separately extend to
1397     // 64-bits.
1398
1399     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1400                                        Load->getChain(),
1401                                        Load->getBasePtr(),
1402                                        MemVT,
1403                                        Load->getMemOperand());
1404
1405     SDValue Ops[] = {
1406       DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32),
1407       ExtLoad32.getValue(1)
1408     };
1409
1410     return DAG.getMergeValues(Ops, DL);
1411   }
1412
1413   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1414     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1415     // FIXME: Copied from PPC
1416     // First, load into 32 bits, then truncate to 1 bit.
1417
1418     SDValue Chain = Load->getChain();
1419     SDValue BasePtr = Load->getBasePtr();
1420     MachineMemOperand *MMO = Load->getMemOperand();
1421
1422     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1423                                    BasePtr, MVT::i8, MMO);
1424
1425     SDValue Ops[] = {
1426       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1427       NewLD.getValue(1)
1428     };
1429
1430     return DAG.getMergeValues(Ops, DL);
1431   }
1432
1433   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1434       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1435       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1436     return SDValue();
1437
1438
1439   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1440                             DAG.getConstant(2, MVT::i32));
1441   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1442                             Load->getChain(), Ptr,
1443                             DAG.getTargetConstant(0, MVT::i32),
1444                             Op.getOperand(2));
1445   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1446                                 Load->getBasePtr(),
1447                                 DAG.getConstant(0x3, MVT::i32));
1448   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1449                                  DAG.getConstant(3, MVT::i32));
1450
1451   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1452
1453   EVT MemEltVT = MemVT.getScalarType();
1454   if (ExtType == ISD::SEXTLOAD) {
1455     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1456
1457     SDValue Ops[] = {
1458       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1459       Load->getChain()
1460     };
1461
1462     return DAG.getMergeValues(Ops, DL);
1463   }
1464
1465   SDValue Ops[] = {
1466     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1467     Load->getChain()
1468   };
1469
1470   return DAG.getMergeValues(Ops, DL);
1471 }
1472
1473 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1474   SDLoc DL(Op);
1475   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1476   if (Result.getNode()) {
1477     return Result;
1478   }
1479
1480   StoreSDNode *Store = cast<StoreSDNode>(Op);
1481   SDValue Chain = Store->getChain();
1482   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1483        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1484       Store->getValue().getValueType().isVector()) {
1485     return ScalarizeVectorStore(Op, DAG);
1486   }
1487
1488   EVT MemVT = Store->getMemoryVT();
1489   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1490       MemVT.bitsLT(MVT::i32)) {
1491     unsigned Mask = 0;
1492     if (Store->getMemoryVT() == MVT::i8) {
1493       Mask = 0xff;
1494     } else if (Store->getMemoryVT() == MVT::i16) {
1495       Mask = 0xffff;
1496     }
1497     SDValue BasePtr = Store->getBasePtr();
1498     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1499                               DAG.getConstant(2, MVT::i32));
1500     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1501                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1502
1503     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1504                                   DAG.getConstant(0x3, MVT::i32));
1505
1506     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1507                                    DAG.getConstant(3, MVT::i32));
1508
1509     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1510                                     Store->getValue());
1511
1512     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1513
1514     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1515                                        MaskedValue, ShiftAmt);
1516
1517     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1518                                   ShiftAmt);
1519     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1520                           DAG.getConstant(0xffffffff, MVT::i32));
1521     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1522
1523     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1524     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1525                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1526   }
1527   return SDValue();
1528 }
1529
1530 // This is a shortcut for integer division because we have fast i32<->f32
1531 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1532 // float is enough to accurately represent up to a 24-bit integer.
1533 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1534   SDLoc DL(Op);
1535   EVT VT = Op.getValueType();
1536   SDValue LHS = Op.getOperand(0);
1537   SDValue RHS = Op.getOperand(1);
1538   MVT IntVT = MVT::i32;
1539   MVT FltVT = MVT::f32;
1540
1541   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1542   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1543
1544   if (VT.isVector()) {
1545     unsigned NElts = VT.getVectorNumElements();
1546     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1547     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1548   }
1549
1550   unsigned BitSize = VT.getScalarType().getSizeInBits();
1551
1552   SDValue jq = DAG.getConstant(1, IntVT);
1553
1554   if (sign) {
1555     // char|short jq = ia ^ ib;
1556     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1557
1558     // jq = jq >> (bitsize - 2)
1559     jq = DAG.getNode(ISD::SRA, DL, VT, jq, DAG.getConstant(BitSize - 2, VT));
1560
1561     // jq = jq | 0x1
1562     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, VT));
1563
1564     // jq = (int)jq
1565     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1566   }
1567
1568   // int ia = (int)LHS;
1569   SDValue ia = sign ?
1570     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1571
1572   // int ib, (int)RHS;
1573   SDValue ib = sign ?
1574     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1575
1576   // float fa = (float)ia;
1577   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1578
1579   // float fb = (float)ib;
1580   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1581
1582   // float fq = native_divide(fa, fb);
1583   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1584                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1585
1586   // fq = trunc(fq);
1587   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1588
1589   // float fqneg = -fq;
1590   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1591
1592   // float fr = mad(fqneg, fb, fa);
1593   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1594                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1595
1596   // int iq = (int)fq;
1597   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1598
1599   // fr = fabs(fr);
1600   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1601
1602   // fb = fabs(fb);
1603   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1604
1605   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), VT);
1606
1607   // int cv = fr >= fb;
1608   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1609
1610   // jq = (cv ? jq : 0);
1611   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, VT));
1612
1613   // dst = trunc/extend to legal type
1614   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1615
1616   // dst = iq + jq;
1617   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1618
1619   // Rem needs compensation, it's easier to recompute it
1620   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1621   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1622
1623   SDValue Res[2] = {
1624     Div,
1625     Rem
1626   };
1627   return DAG.getMergeValues(Res, DL);
1628 }
1629
1630 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1631                                       SelectionDAG &DAG,
1632                                       SmallVectorImpl<SDValue> &Results) const {
1633   assert(Op.getValueType() == MVT::i64);
1634
1635   SDLoc DL(Op);
1636   EVT VT = Op.getValueType();
1637   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1638
1639   SDValue one = DAG.getConstant(1, HalfVT);
1640   SDValue zero = DAG.getConstant(0, HalfVT);
1641
1642   //HiLo split
1643   SDValue LHS = Op.getOperand(0);
1644   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1645   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1646
1647   SDValue RHS = Op.getOperand(1);
1648   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1649   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1650
1651   // Get Speculative values
1652   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1653   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1654
1655   SDValue REM_Hi = zero;
1656   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1657
1658   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1659   SDValue DIV_Lo = zero;
1660
1661   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1662
1663   for (unsigned i = 0; i < halfBitWidth; ++i) {
1664     SDValue POS = DAG.getConstant(halfBitWidth - i - 1, HalfVT);
1665     // Get Value of high bit
1666     SDValue HBit;
1667     if (halfBitWidth == 32 && Subtarget->hasBFE()) {
1668       HBit = DAG.getNode(AMDGPUISD::BFE_U32, DL, HalfVT, LHS_Lo, POS, one);
1669     } else {
1670       HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1671       HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1672     }
1673
1674     SDValue Carry = DAG.getNode(ISD::SRL, DL, HalfVT, REM_Lo,
1675       DAG.getConstant(halfBitWidth - 1, HalfVT));
1676     REM_Hi = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Hi, one);
1677     REM_Hi = DAG.getNode(ISD::OR, DL, HalfVT, REM_Hi, Carry);
1678
1679     REM_Lo = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Lo, one);
1680     REM_Lo = DAG.getNode(ISD::OR, DL, HalfVT, REM_Lo, HBit);
1681
1682
1683     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1684
1685     SDValue BIT = DAG.getConstant(1 << (halfBitWidth - i - 1), HalfVT);
1686     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETUGE);
1687
1688     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1689
1690     // Update REM
1691
1692     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1693
1694     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETUGE);
1695     REM_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, zero);
1696     REM_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, one);
1697   }
1698
1699   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1700   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1701   Results.push_back(DIV);
1702   Results.push_back(REM);
1703 }
1704
1705 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1706                                            SelectionDAG &DAG) const {
1707   SDLoc DL(Op);
1708   EVT VT = Op.getValueType();
1709
1710   if (VT == MVT::i64) {
1711     SmallVector<SDValue, 2> Results;
1712     LowerUDIVREM64(Op, DAG, Results);
1713     return DAG.getMergeValues(Results, DL);
1714   }
1715
1716   SDValue Num = Op.getOperand(0);
1717   SDValue Den = Op.getOperand(1);
1718
1719   if (VT == MVT::i32) {
1720     if (DAG.MaskedValueIsZero(Op.getOperand(0), APInt(32, 0xff << 24)) &&
1721         DAG.MaskedValueIsZero(Op.getOperand(1), APInt(32, 0xff << 24))) {
1722       // TODO: We technically could do this for i64, but shouldn't that just be
1723       // handled by something generally reducing 64-bit division on 32-bit
1724       // values to 32-bit?
1725       return LowerDIVREM24(Op, DAG, false);
1726     }
1727   }
1728
1729   // RCP =  URECIP(Den) = 2^32 / Den + e
1730   // e is rounding error.
1731   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1732
1733   // RCP_LO = mul(RCP, Den) */
1734   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1735
1736   // RCP_HI = mulhu (RCP, Den) */
1737   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1738
1739   // NEG_RCP_LO = -RCP_LO
1740   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1741                                                      RCP_LO);
1742
1743   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1744   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1745                                            NEG_RCP_LO, RCP_LO,
1746                                            ISD::SETEQ);
1747   // Calculate the rounding error from the URECIP instruction
1748   // E = mulhu(ABS_RCP_LO, RCP)
1749   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1750
1751   // RCP_A_E = RCP + E
1752   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1753
1754   // RCP_S_E = RCP - E
1755   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1756
1757   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1758   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1759                                      RCP_A_E, RCP_S_E,
1760                                      ISD::SETEQ);
1761   // Quotient = mulhu(Tmp0, Num)
1762   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1763
1764   // Num_S_Remainder = Quotient * Den
1765   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1766
1767   // Remainder = Num - Num_S_Remainder
1768   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1769
1770   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1771   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1772                                                  DAG.getConstant(-1, VT),
1773                                                  DAG.getConstant(0, VT),
1774                                                  ISD::SETUGE);
1775   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1776   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1777                                                   Num_S_Remainder,
1778                                                   DAG.getConstant(-1, VT),
1779                                                   DAG.getConstant(0, VT),
1780                                                   ISD::SETUGE);
1781   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1782   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1783                                                Remainder_GE_Zero);
1784
1785   // Calculate Division result:
1786
1787   // Quotient_A_One = Quotient + 1
1788   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1789                                                          DAG.getConstant(1, VT));
1790
1791   // Quotient_S_One = Quotient - 1
1792   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1793                                                          DAG.getConstant(1, VT));
1794
1795   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1796   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1797                                      Quotient, Quotient_A_One, ISD::SETEQ);
1798
1799   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1800   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1801                             Quotient_S_One, Div, ISD::SETEQ);
1802
1803   // Calculate Rem result:
1804
1805   // Remainder_S_Den = Remainder - Den
1806   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1807
1808   // Remainder_A_Den = Remainder + Den
1809   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1810
1811   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1812   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1813                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1814
1815   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1816   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1817                             Remainder_A_Den, Rem, ISD::SETEQ);
1818   SDValue Ops[2] = {
1819     Div,
1820     Rem
1821   };
1822   return DAG.getMergeValues(Ops, DL);
1823 }
1824
1825 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1826                                            SelectionDAG &DAG) const {
1827   SDLoc DL(Op);
1828   EVT VT = Op.getValueType();
1829
1830   SDValue LHS = Op.getOperand(0);
1831   SDValue RHS = Op.getOperand(1);
1832
1833   if (VT == MVT::i32) {
1834     if (DAG.ComputeNumSignBits(Op.getOperand(0)) > 8 &&
1835         DAG.ComputeNumSignBits(Op.getOperand(1)) > 8) {
1836       // TODO: We technically could do this for i64, but shouldn't that just be
1837       // handled by something generally reducing 64-bit division on 32-bit
1838       // values to 32-bit?
1839       return LowerDIVREM24(Op, DAG, true);
1840     }
1841   }
1842
1843   SDValue Zero = DAG.getConstant(0, VT);
1844   SDValue NegOne = DAG.getConstant(-1, VT);
1845
1846   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1847   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1848   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1849   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1850
1851   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1852   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1853
1854   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1855   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1856
1857   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1858   SDValue Rem = Div.getValue(1);
1859
1860   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1861   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1862
1863   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1864   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1865
1866   SDValue Res[2] = {
1867     Div,
1868     Rem
1869   };
1870   return DAG.getMergeValues(Res, DL);
1871 }
1872
1873 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1874 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1875   SDLoc SL(Op);
1876   EVT VT = Op.getValueType();
1877   SDValue X = Op.getOperand(0);
1878   SDValue Y = Op.getOperand(1);
1879
1880   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1881   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1882   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1883
1884   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1885 }
1886
1887 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1888   SDLoc SL(Op);
1889   SDValue Src = Op.getOperand(0);
1890
1891   // result = trunc(src)
1892   // if (src > 0.0 && src != result)
1893   //   result += 1.0
1894
1895   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1896
1897   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1898   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1899
1900   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1901
1902   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1903   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1904   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1905
1906   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1907   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1908 }
1909
1910 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1911   SDLoc SL(Op);
1912   SDValue Src = Op.getOperand(0);
1913
1914   assert(Op.getValueType() == MVT::f64);
1915
1916   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1917   const SDValue One = DAG.getConstant(1, MVT::i32);
1918
1919   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1920
1921   // Extract the upper half, since this is where we will find the sign and
1922   // exponent.
1923   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1924
1925   const unsigned FractBits = 52;
1926   const unsigned ExpBits = 11;
1927
1928   // Extract the exponent.
1929   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1930                                 Hi,
1931                                 DAG.getConstant(FractBits - 32, MVT::i32),
1932                                 DAG.getConstant(ExpBits, MVT::i32));
1933   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1934                             DAG.getConstant(1023, MVT::i32));
1935
1936   // Extract the sign bit.
1937   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, MVT::i32);
1938   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1939
1940   // Extend back to to 64-bits.
1941   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1942                                   Zero, SignBit);
1943   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1944
1945   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1946   const SDValue FractMask
1947     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, MVT::i64);
1948
1949   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1950   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1951   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1952
1953   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1954
1955   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1956
1957   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1958   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1959
1960   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1961   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1962
1963   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1964 }
1965
1966 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
1967   SDLoc SL(Op);
1968   SDValue Src = Op.getOperand(0);
1969
1970   assert(Op.getValueType() == MVT::f64);
1971
1972   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
1973   SDValue C1 = DAG.getConstantFP(C1Val, MVT::f64);
1974   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
1975
1976   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
1977   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
1978
1979   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
1980
1981   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
1982   SDValue C2 = DAG.getConstantFP(C2Val, MVT::f64);
1983
1984   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1985   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
1986
1987   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
1988 }
1989
1990 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
1991   // FNEARBYINT and FRINT are the same, except in their handling of FP
1992   // exceptions. Those aren't really meaningful for us, and OpenCL only has
1993   // rint, so just treat them as equivalent.
1994   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
1995 }
1996
1997 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
1998   SDLoc SL(Op);
1999   SDValue Src = Op.getOperand(0);
2000
2001   // result = trunc(src);
2002   // if (src < 0.0 && src != result)
2003   //   result += -1.0.
2004
2005   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2006
2007   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
2008   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
2009
2010   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
2011
2012   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
2013   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
2014   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
2015
2016   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
2017   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
2018 }
2019
2020 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
2021                                                bool Signed) const {
2022   SDLoc SL(Op);
2023   SDValue Src = Op.getOperand(0);
2024
2025   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
2026
2027   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2028                            DAG.getConstant(0, MVT::i32));
2029   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2030                            DAG.getConstant(1, MVT::i32));
2031
2032   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
2033                               SL, MVT::f64, Hi);
2034
2035   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
2036
2037   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
2038                               DAG.getConstant(32, MVT::i32));
2039
2040   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
2041 }
2042
2043 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
2044                                                SelectionDAG &DAG) const {
2045   SDValue S0 = Op.getOperand(0);
2046   if (S0.getValueType() != MVT::i64)
2047     return SDValue();
2048
2049   EVT DestVT = Op.getValueType();
2050   if (DestVT == MVT::f64)
2051     return LowerINT_TO_FP64(Op, DAG, false);
2052
2053   assert(DestVT == MVT::f32);
2054
2055   SDLoc DL(Op);
2056
2057   // f32 uint_to_fp i64
2058   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2059                            DAG.getConstant(0, MVT::i32));
2060   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
2061   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2062                            DAG.getConstant(1, MVT::i32));
2063   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
2064   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2065                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
2066   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2067 }
2068
2069 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2070                                               SelectionDAG &DAG) const {
2071   SDValue Src = Op.getOperand(0);
2072   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2073     return LowerINT_TO_FP64(Op, DAG, true);
2074
2075   return SDValue();
2076 }
2077
2078 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2079                                                bool Signed) const {
2080   SDLoc SL(Op);
2081
2082   SDValue Src = Op.getOperand(0);
2083
2084   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2085
2086   SDValue K0
2087     = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), MVT::f64);
2088   SDValue K1
2089     = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), MVT::f64);
2090
2091   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2092
2093   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2094
2095
2096   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2097
2098   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2099                            MVT::i32, FloorMul);
2100   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2101
2102   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2103
2104   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2105 }
2106
2107 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2108                                               SelectionDAG &DAG) const {
2109   SDValue Src = Op.getOperand(0);
2110
2111   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2112     return LowerFP64_TO_INT(Op, DAG, true);
2113
2114   return SDValue();
2115 }
2116
2117 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2118                                               SelectionDAG &DAG) const {
2119   SDValue Src = Op.getOperand(0);
2120
2121   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2122     return LowerFP64_TO_INT(Op, DAG, false);
2123
2124   return SDValue();
2125 }
2126
2127 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2128                                                      SelectionDAG &DAG) const {
2129   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2130   MVT VT = Op.getSimpleValueType();
2131   MVT ScalarVT = VT.getScalarType();
2132
2133   if (!VT.isVector())
2134     return SDValue();
2135
2136   SDValue Src = Op.getOperand(0);
2137   SDLoc DL(Op);
2138
2139   // TODO: Don't scalarize on Evergreen?
2140   unsigned NElts = VT.getVectorNumElements();
2141   SmallVector<SDValue, 8> Args;
2142   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2143
2144   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2145   for (unsigned I = 0; I < NElts; ++I)
2146     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2147
2148   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2149 }
2150
2151 //===----------------------------------------------------------------------===//
2152 // Custom DAG optimizations
2153 //===----------------------------------------------------------------------===//
2154
2155 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2156   APInt KnownZero, KnownOne;
2157   EVT VT = Op.getValueType();
2158   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2159
2160   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2161 }
2162
2163 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2164   EVT VT = Op.getValueType();
2165
2166   // In order for this to be a signed 24-bit value, bit 23, must
2167   // be a sign bit.
2168   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2169                                      // as unsigned 24-bit values.
2170          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2171 }
2172
2173 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2174
2175   SelectionDAG &DAG = DCI.DAG;
2176   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2177   EVT VT = Op.getValueType();
2178
2179   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2180   APInt KnownZero, KnownOne;
2181   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2182   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2183     DCI.CommitTargetLoweringOpt(TLO);
2184 }
2185
2186 template <typename IntTy>
2187 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2188                                uint32_t Offset, uint32_t Width) {
2189   if (Width + Offset < 32) {
2190     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2191     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2192     return DAG.getConstant(Result, MVT::i32);
2193   }
2194
2195   return DAG.getConstant(Src0 >> Offset, MVT::i32);
2196 }
2197
2198 static bool usesAllNormalStores(SDNode *LoadVal) {
2199   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2200     if (!ISD::isNormalStore(*I))
2201       return false;
2202   }
2203
2204   return true;
2205 }
2206
2207 // If we have a copy of an illegal type, replace it with a load / store of an
2208 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2209 // instructions emitted when handling extloads and truncstores. Ideally we could
2210 // recognize the pack / unpack pattern to eliminate it.
2211 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2212                                                   DAGCombinerInfo &DCI) const {
2213   if (!DCI.isBeforeLegalize())
2214     return SDValue();
2215
2216   StoreSDNode *SN = cast<StoreSDNode>(N);
2217   SDValue Value = SN->getValue();
2218   EVT VT = Value.getValueType();
2219
2220   if (isTypeLegal(VT) || SN->isVolatile() ||
2221       !ISD::isNormalLoad(Value.getNode()) || VT.getSizeInBits() < 8)
2222     return SDValue();
2223
2224   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2225   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2226     return SDValue();
2227
2228   EVT MemVT = LoadVal->getMemoryVT();
2229
2230   SDLoc SL(N);
2231   SelectionDAG &DAG = DCI.DAG;
2232   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2233
2234   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2235                                 LoadVT, SL,
2236                                 LoadVal->getChain(),
2237                                 LoadVal->getBasePtr(),
2238                                 LoadVal->getOffset(),
2239                                 LoadVT,
2240                                 LoadVal->getMemOperand());
2241
2242   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2243   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2244
2245   return DAG.getStore(SN->getChain(), SL, NewLoad,
2246                       SN->getBasePtr(), SN->getMemOperand());
2247 }
2248
2249 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2250                                                 DAGCombinerInfo &DCI) const {
2251   EVT VT = N->getValueType(0);
2252
2253   if (VT.isVector() || VT.getSizeInBits() > 32)
2254     return SDValue();
2255
2256   SelectionDAG &DAG = DCI.DAG;
2257   SDLoc DL(N);
2258
2259   SDValue N0 = N->getOperand(0);
2260   SDValue N1 = N->getOperand(1);
2261   SDValue Mul;
2262
2263   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2264     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2265     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2266     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2267   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2268     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2269     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2270     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2271   } else {
2272     return SDValue();
2273   }
2274
2275   // We need to use sext even for MUL_U24, because MUL_U24 is used
2276   // for signed multiply of 8 and 16-bit types.
2277   return DAG.getSExtOrTrunc(Mul, DL, VT);
2278 }
2279
2280 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2281                                                 DAGCombinerInfo &DCI) const {
2282   SelectionDAG &DAG = DCI.DAG;
2283   SDLoc DL(N);
2284
2285   switch(N->getOpcode()) {
2286     default: break;
2287     case ISD::MUL:
2288       return performMulCombine(N, DCI);
2289     case AMDGPUISD::MUL_I24:
2290     case AMDGPUISD::MUL_U24: {
2291       SDValue N0 = N->getOperand(0);
2292       SDValue N1 = N->getOperand(1);
2293       simplifyI24(N0, DCI);
2294       simplifyI24(N1, DCI);
2295       return SDValue();
2296     }
2297   case ISD::SELECT: {
2298     SDValue Cond = N->getOperand(0);
2299     if (Cond.getOpcode() == ISD::SETCC && Cond.hasOneUse()) {
2300       SDLoc DL(N);
2301       EVT VT = N->getValueType(0);
2302       SDValue LHS = Cond.getOperand(0);
2303       SDValue RHS = Cond.getOperand(1);
2304       SDValue CC = Cond.getOperand(2);
2305
2306       SDValue True = N->getOperand(1);
2307       SDValue False = N->getOperand(2);
2308
2309       if (VT == MVT::f32)
2310         return CombineFMinMaxLegacy(DL, VT, LHS, RHS, True, False, CC, DCI);
2311
2312       // TODO: Implement min / max Evergreen instructions.
2313       if (VT == MVT::i32 &&
2314           Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
2315         return CombineIMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2316       }
2317     }
2318
2319     break;
2320   }
2321   case AMDGPUISD::BFE_I32:
2322   case AMDGPUISD::BFE_U32: {
2323     assert(!N->getValueType(0).isVector() &&
2324            "Vector handling of BFE not implemented");
2325     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2326     if (!Width)
2327       break;
2328
2329     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2330     if (WidthVal == 0)
2331       return DAG.getConstant(0, MVT::i32);
2332
2333     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2334     if (!Offset)
2335       break;
2336
2337     SDValue BitsFrom = N->getOperand(0);
2338     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2339
2340     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2341
2342     if (OffsetVal == 0) {
2343       // This is already sign / zero extended, so try to fold away extra BFEs.
2344       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2345
2346       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2347       if (OpSignBits >= SignBits)
2348         return BitsFrom;
2349
2350       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2351       if (Signed) {
2352         // This is a sign_extend_inreg. Replace it to take advantage of existing
2353         // DAG Combines. If not eliminated, we will match back to BFE during
2354         // selection.
2355
2356         // TODO: The sext_inreg of extended types ends, although we can could
2357         // handle them in a single BFE.
2358         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2359                            DAG.getValueType(SmallVT));
2360       }
2361
2362       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2363     }
2364
2365     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2366       if (Signed) {
2367         return constantFoldBFE<int32_t>(DAG,
2368                                         CVal->getSExtValue(),
2369                                         OffsetVal,
2370                                         WidthVal);
2371       }
2372
2373       return constantFoldBFE<uint32_t>(DAG,
2374                                        CVal->getZExtValue(),
2375                                        OffsetVal,
2376                                        WidthVal);
2377     }
2378
2379     if ((OffsetVal + WidthVal) >= 32) {
2380       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
2381       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2382                          BitsFrom, ShiftVal);
2383     }
2384
2385     if (BitsFrom.hasOneUse()) {
2386       APInt Demanded = APInt::getBitsSet(32,
2387                                          OffsetVal,
2388                                          OffsetVal + WidthVal);
2389
2390       APInt KnownZero, KnownOne;
2391       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2392                                             !DCI.isBeforeLegalizeOps());
2393       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2394       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2395           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2396                                    KnownZero, KnownOne, TLO)) {
2397         DCI.CommitTargetLoweringOpt(TLO);
2398       }
2399     }
2400
2401     break;
2402   }
2403
2404   case ISD::STORE:
2405     return performStoreCombine(N, DCI);
2406   }
2407   return SDValue();
2408 }
2409
2410 //===----------------------------------------------------------------------===//
2411 // Helper functions
2412 //===----------------------------------------------------------------------===//
2413
2414 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2415                                SelectionDAG &DAG,
2416                                const Function *F,
2417                                const SmallVectorImpl<ISD::InputArg> &Ins,
2418                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2419
2420   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2421     if (Ins[i].ArgVT == Ins[i].VT) {
2422       OrigIns.push_back(Ins[i]);
2423       continue;
2424     }
2425
2426     EVT VT;
2427     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2428       // Vector has been split into scalars.
2429       VT = Ins[i].ArgVT.getVectorElementType();
2430     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2431                Ins[i].ArgVT.getVectorElementType() !=
2432                Ins[i].VT.getVectorElementType()) {
2433       // Vector elements have been promoted
2434       VT = Ins[i].ArgVT;
2435     } else {
2436       // Vector has been spilt into smaller vectors.
2437       VT = Ins[i].VT;
2438     }
2439
2440     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2441                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2442     OrigIns.push_back(Arg);
2443   }
2444 }
2445
2446 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2447   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2448     return CFP->isExactlyValue(1.0);
2449   }
2450   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2451     return C->isAllOnesValue();
2452   }
2453   return false;
2454 }
2455
2456 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2457   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2458     return CFP->getValueAPF().isZero();
2459   }
2460   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2461     return C->isNullValue();
2462   }
2463   return false;
2464 }
2465
2466 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2467                                                   const TargetRegisterClass *RC,
2468                                                    unsigned Reg, EVT VT) const {
2469   MachineFunction &MF = DAG.getMachineFunction();
2470   MachineRegisterInfo &MRI = MF.getRegInfo();
2471   unsigned VirtualRegister;
2472   if (!MRI.isLiveIn(Reg)) {
2473     VirtualRegister = MRI.createVirtualRegister(RC);
2474     MRI.addLiveIn(Reg, VirtualRegister);
2475   } else {
2476     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2477   }
2478   return DAG.getRegister(VirtualRegister, VT);
2479 }
2480
2481 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2482
2483 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2484   switch (Opcode) {
2485   default: return nullptr;
2486   // AMDIL DAG nodes
2487   NODE_NAME_CASE(CALL);
2488   NODE_NAME_CASE(UMUL);
2489   NODE_NAME_CASE(RET_FLAG);
2490   NODE_NAME_CASE(BRANCH_COND);
2491
2492   // AMDGPU DAG nodes
2493   NODE_NAME_CASE(DWORDADDR)
2494   NODE_NAME_CASE(FRACT)
2495   NODE_NAME_CASE(CLAMP)
2496   NODE_NAME_CASE(MAD)
2497   NODE_NAME_CASE(FMAX_LEGACY)
2498   NODE_NAME_CASE(SMAX)
2499   NODE_NAME_CASE(UMAX)
2500   NODE_NAME_CASE(FMIN_LEGACY)
2501   NODE_NAME_CASE(SMIN)
2502   NODE_NAME_CASE(UMIN)
2503   NODE_NAME_CASE(FMAX3)
2504   NODE_NAME_CASE(SMAX3)
2505   NODE_NAME_CASE(UMAX3)
2506   NODE_NAME_CASE(FMIN3)
2507   NODE_NAME_CASE(SMIN3)
2508   NODE_NAME_CASE(UMIN3)
2509   NODE_NAME_CASE(URECIP)
2510   NODE_NAME_CASE(DIV_SCALE)
2511   NODE_NAME_CASE(DIV_FMAS)
2512   NODE_NAME_CASE(DIV_FIXUP)
2513   NODE_NAME_CASE(TRIG_PREOP)
2514   NODE_NAME_CASE(RCP)
2515   NODE_NAME_CASE(RSQ)
2516   NODE_NAME_CASE(RSQ_LEGACY)
2517   NODE_NAME_CASE(RSQ_CLAMPED)
2518   NODE_NAME_CASE(LDEXP)
2519   NODE_NAME_CASE(DOT4)
2520   NODE_NAME_CASE(BFE_U32)
2521   NODE_NAME_CASE(BFE_I32)
2522   NODE_NAME_CASE(BFI)
2523   NODE_NAME_CASE(BFM)
2524   NODE_NAME_CASE(BREV)
2525   NODE_NAME_CASE(MUL_U24)
2526   NODE_NAME_CASE(MUL_I24)
2527   NODE_NAME_CASE(MAD_U24)
2528   NODE_NAME_CASE(MAD_I24)
2529   NODE_NAME_CASE(EXPORT)
2530   NODE_NAME_CASE(CONST_ADDRESS)
2531   NODE_NAME_CASE(REGISTER_LOAD)
2532   NODE_NAME_CASE(REGISTER_STORE)
2533   NODE_NAME_CASE(LOAD_CONSTANT)
2534   NODE_NAME_CASE(LOAD_INPUT)
2535   NODE_NAME_CASE(SAMPLE)
2536   NODE_NAME_CASE(SAMPLEB)
2537   NODE_NAME_CASE(SAMPLED)
2538   NODE_NAME_CASE(SAMPLEL)
2539   NODE_NAME_CASE(CVT_F32_UBYTE0)
2540   NODE_NAME_CASE(CVT_F32_UBYTE1)
2541   NODE_NAME_CASE(CVT_F32_UBYTE2)
2542   NODE_NAME_CASE(CVT_F32_UBYTE3)
2543   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2544   NODE_NAME_CASE(CONST_DATA_PTR)
2545   NODE_NAME_CASE(STORE_MSKOR)
2546   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2547   }
2548 }
2549
2550 static void computeKnownBitsForMinMax(const SDValue Op0,
2551                                       const SDValue Op1,
2552                                       APInt &KnownZero,
2553                                       APInt &KnownOne,
2554                                       const SelectionDAG &DAG,
2555                                       unsigned Depth) {
2556   APInt Op0Zero, Op0One;
2557   APInt Op1Zero, Op1One;
2558   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2559   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2560
2561   KnownZero = Op0Zero & Op1Zero;
2562   KnownOne = Op0One & Op1One;
2563 }
2564
2565 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2566   const SDValue Op,
2567   APInt &KnownZero,
2568   APInt &KnownOne,
2569   const SelectionDAG &DAG,
2570   unsigned Depth) const {
2571
2572   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2573
2574   APInt KnownZero2;
2575   APInt KnownOne2;
2576   unsigned Opc = Op.getOpcode();
2577
2578   switch (Opc) {
2579   default:
2580     break;
2581   case ISD::INTRINSIC_WO_CHAIN: {
2582     // FIXME: The intrinsic should just use the node.
2583     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2584     case AMDGPUIntrinsic::AMDGPU_imax:
2585     case AMDGPUIntrinsic::AMDGPU_umax:
2586     case AMDGPUIntrinsic::AMDGPU_imin:
2587     case AMDGPUIntrinsic::AMDGPU_umin:
2588       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2589                                 KnownZero, KnownOne, DAG, Depth);
2590       break;
2591     default:
2592       break;
2593     }
2594
2595     break;
2596   }
2597   case AMDGPUISD::SMAX:
2598   case AMDGPUISD::UMAX:
2599   case AMDGPUISD::SMIN:
2600   case AMDGPUISD::UMIN:
2601     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2602                               KnownZero, KnownOne, DAG, Depth);
2603     break;
2604
2605   case AMDGPUISD::BFE_I32:
2606   case AMDGPUISD::BFE_U32: {
2607     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2608     if (!CWidth)
2609       return;
2610
2611     unsigned BitWidth = 32;
2612     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2613
2614     if (Opc == AMDGPUISD::BFE_U32)
2615       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2616
2617     break;
2618   }
2619   }
2620 }
2621
2622 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2623   SDValue Op,
2624   const SelectionDAG &DAG,
2625   unsigned Depth) const {
2626   switch (Op.getOpcode()) {
2627   case AMDGPUISD::BFE_I32: {
2628     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2629     if (!Width)
2630       return 1;
2631
2632     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2633     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2634     if (!Offset || !Offset->isNullValue())
2635       return SignBits;
2636
2637     // TODO: Could probably figure something out with non-0 offsets.
2638     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2639     return std::max(SignBits, Op0SignBits);
2640   }
2641
2642   case AMDGPUISD::BFE_U32: {
2643     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2644     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2645   }
2646
2647   default:
2648     return 1;
2649   }
2650 }