lib/Target/PowerPC/README_ALTIVEC.txt

   1 //===- README_ALTIVEC.txt - Notes for improving Altivec code gen ----------===//
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   3 Implement PPCInstrInfo::isLoadFromStackSlot/isStoreToStackSlot for vector
   4 registers, to generate better spill code.
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   6 //===----------------------------------------------------------------------===//
   7
   8 Altivec support.  The first should be a single lvx from the constant pool, the
   9 second should be a xor/stvx:
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  11 void foo(void) {
  12   int x[8] __attribute__((aligned(128))) = { 1, 1, 1, 1, 1, 1, 1, 1 };
  13   bar (x);
  14 }
  15
  16 #include <string.h>
  17 void foo(void) {
  18   int x[8] __attribute__((aligned(128)));
  19   memset (x, 0, sizeof (x));
  20   bar (x);
  21 }
  22
  23 //===----------------------------------------------------------------------===//
  24
  25 Altivec: Codegen'ing MUL with vector FMADD should add -0.0, not 0.0:
  26 http://gcc.gnu.org/bugzilla/show_bug.cgi?id=8763
  27
  28 When -ffast-math is on, we can use 0.0.
  29
  30 //===----------------------------------------------------------------------===//
  31
  32   Consider this:
  33   v4f32 Vector;
  34   v4f32 Vector2 = { Vector.X, Vector.X, Vector.X, Vector.X };
  35
  36 Since we know that "Vector" is 16-byte aligned and we know the element offset
  37 of ".X", we should change the load into a lve*x instruction, instead of doing
  38 a load/store/lve*x sequence.
  39
  40 //===----------------------------------------------------------------------===//
  41
  42 There are a wide range of vector constants we can generate with combinations of
  43 altivec instructions.  Examples
  44  GCC does: "t=vsplti*, r = t+t"  for constants it can't generate with one vsplti
  45
  46  -0.0 (sign bit):  vspltisw v0,-1 / vslw v0,v0,v0
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  48 //===----------------------------------------------------------------------===//
  49
  50 Missing intrinsics:
  51
  52 ds*
  53 lvsl/lvsr
  54 mf*
  55 vavg*
  56 vmax*
  57 vmin*
  58 vmladduhm
  59 vmr*
  60 vmsum*
  61 vmul*
  62 vpk*
  63 vsel (some aliases only accessible using builtins)
  64 vup*
  65
  66 //===----------------------------------------------------------------------===//
  67
  68 FABS/FNEG can be codegen'd with the appropriate and/xor of -0.0.
  69
  70 //===----------------------------------------------------------------------===//
  71
  72 For functions that use altivec AND have calls, we are VRSAVE'ing all call
  73 clobbered regs.
  74
  75 //===----------------------------------------------------------------------===//
  76
  77 VSPLTW and friends are expanded by the FE into insert/extract element ops.  Make
  78 sure that the dag combiner puts them back together in the appropriate
  79 vector_shuffle node and that this gets pattern matched appropriately.
  80
  81 //===----------------------------------------------------------------------===//
  82
  83 Implement passing/returning vectors by value.
  84
  85 //===----------------------------------------------------------------------===//
  86
  87 GCC apparently tries to codegen { C1, C2, Variable, C3 } as a constant pool load
  88 of C1/C2/C3, then a load and vperm of Variable.
  89
  90 //===----------------------------------------------------------------------===//
  91
  92 We currently codegen SCALAR_TO_VECTOR as a store of the scalar to a 16-byte
  93 aligned stack slot, followed by a lve*x/vperm.  We should probably just store it
  94 to a scalar stack slot, then use lvsl/vperm to load it.  If the value is already
  95 in memory, this is a huge win.
  96
  97 //===----------------------------------------------------------------------===//
  98
  99 Do not generate the MFCR/RLWINM sequence for predicate compares when the
 100 predicate compare is used immediately by a branch.  Just branch on the right
 101 cond code on CR6.
 102
 103 //===----------------------------------------------------------------------===//
 104
 105 SROA should turn "vector unions" into the appropriate insert/extract element
 106 instructions.
 107
 108 //===----------------------------------------------------------------------===//
 109
 110 We need an LLVM 'shuffle' instruction, that corresponds to the VECTOR_SHUFFLE
 111 node.
 112
 113 //===----------------------------------------------------------------------===//
 114
 115 We need a way to teach tblgen that some operands of an intrinsic are required to
 116 be constants.  The verifier should enforce this constraint.
 117
 118 //===----------------------------------------------------------------------===//
 119
 120 We should instcombine the lvx/stvx intrinsics into loads/stores if we know that
 121 the loaded address is 16-byte aligned.
 122
 123 //===----------------------------------------------------------------------===//
 124
 125 Instead of writting a pattern for type-agnostic operations (e.g. gen-zero, load,
 126 store, and, ...) in every supported type, make legalize do the work.  We should
 127 have a canonical type that we want operations changed to (e.g. v4i32 for
 128 build_vector) and legalize should change non-identical types to thse.  This is
 129 similar to what it does for operations that are only supported in some types,
 130 e.g. x86 cmov (not supported on bytes).
 131
 132 This would fix two problems:
 133 1. Writing patterns multiple times.
 134 2. Identical operations in different types are not getting CSE'd (e.g.
 135    { 0U, 0U, 0U, 0U } and {0.0, 0.0, 0.0, 0.0}.
 136
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