Fix ppc64 epilog bug.
[oota-llvm.git] / lib / Target / PowerPC / PPCRegisterInfo.cpp
1 //===- PPCRegisterInfo.cpp - PowerPC Register Information -------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file was developed by the LLVM research group and is distributed under
6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file contains the PowerPC implementation of the MRegisterInfo class.
11 //
12 //===----------------------------------------------------------------------===//
13
14 #define DEBUG_TYPE "reginfo"
15 #include "PPC.h"
16 #include "PPCInstrBuilder.h"
17 #include "PPCRegisterInfo.h"
18 #include "PPCSubtarget.h"
19 #include "llvm/Constants.h"
20 #include "llvm/Type.h"
21 #include "llvm/CodeGen/ValueTypes.h"
22 #include "llvm/CodeGen/MachineInstrBuilder.h"
23 #include "llvm/CodeGen/MachineDebugInfo.h"
24 #include "llvm/CodeGen/MachineFunction.h"
25 #include "llvm/CodeGen/MachineFrameInfo.h"
26 #include "llvm/CodeGen/MachineLocation.h"
27 #include "llvm/CodeGen/SelectionDAGNodes.h"
28 #include "llvm/Target/TargetFrameInfo.h"
29 #include "llvm/Target/TargetInstrInfo.h"
30 #include "llvm/Target/TargetMachine.h"
31 #include "llvm/Target/TargetOptions.h"
32 #include "llvm/Support/CommandLine.h"
33 #include "llvm/Support/Debug.h"
34 #include "llvm/Support/MathExtras.h"
35 #include "llvm/ADT/STLExtras.h"
36 #include <cstdlib>
37 #include <iostream>
38 using namespace llvm;
39
40 /// getRegisterNumbering - Given the enum value for some register, e.g.
41 /// PPC::F14, return the number that it corresponds to (e.g. 14).
42 unsigned PPCRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
43   using namespace PPC;
44   switch (RegEnum) {
45   case R0 :  case X0 :  case F0 :  case V0 : case CR0:  return  0;
46   case R1 :  case X1 :  case F1 :  case V1 : case CR1:  return  1;
47   case R2 :  case X2 :  case F2 :  case V2 : case CR2:  return  2;
48   case R3 :  case X3 :  case F3 :  case V3 : case CR3:  return  3;
49   case R4 :  case X4 :  case F4 :  case V4 : case CR4:  return  4;
50   case R5 :  case X5 :  case F5 :  case V5 : case CR5:  return  5;
51   case R6 :  case X6 :  case F6 :  case V6 : case CR6:  return  6;
52   case R7 :  case X7 :  case F7 :  case V7 : case CR7:  return  7;
53   case R8 :  case X8 :  case F8 :  case V8 : return  8;
54   case R9 :  case X9 :  case F9 :  case V9 : return  9;
55   case R10:  case X10:  case F10:  case V10: return 10;
56   case R11:  case X11:  case F11:  case V11: return 11;
57   case R12:  case X12:  case F12:  case V12: return 12;
58   case R13:  case X13:  case F13:  case V13: return 13;
59   case R14:  case X14:  case F14:  case V14: return 14;
60   case R15:  case X15:  case F15:  case V15: return 15;
61   case R16:  case X16:  case F16:  case V16: return 16;
62   case R17:  case X17:  case F17:  case V17: return 17;
63   case R18:  case X18:  case F18:  case V18: return 18;
64   case R19:  case X19:  case F19:  case V19: return 19;
65   case R20:  case X20:  case F20:  case V20: return 20;
66   case R21:  case X21:  case F21:  case V21: return 21;
67   case R22:  case X22:  case F22:  case V22: return 22;
68   case R23:  case X23:  case F23:  case V23: return 23;
69   case R24:  case X24:  case F24:  case V24: return 24;
70   case R25:  case X25:  case F25:  case V25: return 25;
71   case R26:  case X26:  case F26:  case V26: return 26;
72   case R27:  case X27:  case F27:  case V27: return 27;
73   case R28:  case X28:  case F28:  case V28: return 28;
74   case R29:  case X29:  case F29:  case V29: return 29;
75   case R30:  case X30:  case F30:  case V30: return 30;
76   case R31:  case X31:  case F31:  case V31: return 31;
77   default:
78     std::cerr << "Unhandled reg in PPCRegisterInfo::getRegisterNumbering!\n";
79     abort();
80   }
81 }
82
83 PPCRegisterInfo::PPCRegisterInfo(const PPCSubtarget &ST,
84                                  const TargetInstrInfo &tii)
85   : PPCGenRegisterInfo(PPC::ADJCALLSTACKDOWN, PPC::ADJCALLSTACKUP),
86     Subtarget(ST), TII(tii) {
87   ImmToIdxMap[PPC::LD]   = PPC::LDX;    ImmToIdxMap[PPC::STD]  = PPC::STDX;
88   ImmToIdxMap[PPC::LBZ]  = PPC::LBZX;   ImmToIdxMap[PPC::STB]  = PPC::STBX;
89   ImmToIdxMap[PPC::LHZ]  = PPC::LHZX;   ImmToIdxMap[PPC::LHA]  = PPC::LHAX;
90   ImmToIdxMap[PPC::LWZ]  = PPC::LWZX;   ImmToIdxMap[PPC::LWA]  = PPC::LWAX;
91   ImmToIdxMap[PPC::LFS]  = PPC::LFSX;   ImmToIdxMap[PPC::LFD]  = PPC::LFDX;
92   ImmToIdxMap[PPC::STH]  = PPC::STHX;   ImmToIdxMap[PPC::STW]  = PPC::STWX;
93   ImmToIdxMap[PPC::STFS] = PPC::STFSX;  ImmToIdxMap[PPC::STFD] = PPC::STFDX;
94   ImmToIdxMap[PPC::ADDI] = PPC::ADD4;
95 }
96
97 void
98 PPCRegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
99                                      MachineBasicBlock::iterator MI,
100                                      unsigned SrcReg, int FrameIdx,
101                                      const TargetRegisterClass *RC) const {
102   if (RC == PPC::GPRCRegisterClass) {
103     if (SrcReg != PPC::LR) {
104       addFrameReference(BuildMI(MBB, MI, PPC::STW, 3).addReg(SrcReg),FrameIdx);
105     } else {
106       // FIXME: this spills LR immediately to memory in one step.  To do this,
107       // we use R11, which we know cannot be used in the prolog/epilog.  This is
108       // a hack.
109       BuildMI(MBB, MI, PPC::MFLR, 1, PPC::R11);
110       addFrameReference(BuildMI(MBB, MI, PPC::STW, 3).addReg(PPC::R11),
111                         FrameIdx);
112     }
113   } else if (RC == PPC::G8RCRegisterClass) {
114     if (SrcReg != PPC::LR8) {
115       addFrameReference(BuildMI(MBB, MI, PPC::STD, 3).addReg(SrcReg), FrameIdx);
116     } else {
117       // FIXME: this spills LR immediately to memory in one step.  To do this,
118       // we use R11, which we know cannot be used in the prolog/epilog.  This is
119       // a hack.
120       BuildMI(MBB, MI, PPC::MFLR8, 1, PPC::X11);
121       addFrameReference(BuildMI(MBB, MI, PPC::STD, 3).addReg(PPC::X11),
122                         FrameIdx);
123     }
124   } else if (RC == PPC::F8RCRegisterClass) {
125     addFrameReference(BuildMI(MBB, MI, PPC::STFD, 3).addReg(SrcReg),FrameIdx);
126   } else if (RC == PPC::F4RCRegisterClass) {
127     addFrameReference(BuildMI(MBB, MI, PPC::STFS, 3).addReg(SrcReg),FrameIdx);
128   } else if (RC == PPC::CRRCRegisterClass) {
129     // FIXME: We use R0 here, because it isn't available for RA.
130     // We need to store the CR in the low 4-bits of the saved value.  First,
131     // issue a MFCR to save all of the CRBits.
132     BuildMI(MBB, MI, PPC::MFCR, 0, PPC::R0);
133     
134     // If the saved register wasn't CR0, shift the bits left so that they are in
135     // CR0's slot.
136     if (SrcReg != PPC::CR0) {
137       unsigned ShiftBits = PPCRegisterInfo::getRegisterNumbering(SrcReg)*4;
138       // rlwinm r0, r0, ShiftBits, 0, 31.
139       BuildMI(MBB, MI, PPC::RLWINM, 4, PPC::R0)
140         .addReg(PPC::R0).addImm(ShiftBits).addImm(0).addImm(31);
141     }
142     
143     addFrameReference(BuildMI(MBB, MI, PPC::STW, 3).addReg(PPC::R0), FrameIdx);
144   } else if (RC == PPC::VRRCRegisterClass) {
145     // We don't have indexed addressing for vector loads.  Emit:
146     // R11 = ADDI FI#
147     // Dest = LVX R0, R11
148     // 
149     // FIXME: We use R0 here, because it isn't available for RA.
150     addFrameReference(BuildMI(MBB, MI, PPC::ADDI, 1, PPC::R0), FrameIdx, 0, 0);
151     BuildMI(MBB, MI, PPC::STVX, 3)
152       .addReg(SrcReg).addReg(PPC::R0).addReg(PPC::R0);
153   } else {
154     assert(0 && "Unknown regclass!");
155     abort();
156   }
157 }
158
159 void
160 PPCRegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
161                                       MachineBasicBlock::iterator MI,
162                                       unsigned DestReg, int FrameIdx,
163                                       const TargetRegisterClass *RC) const {
164   if (RC == PPC::GPRCRegisterClass) {
165     if (DestReg != PPC::LR) {
166       addFrameReference(BuildMI(MBB, MI, PPC::LWZ, 2, DestReg), FrameIdx);
167     } else {
168       addFrameReference(BuildMI(MBB, MI, PPC::LWZ, 2, PPC::R11), FrameIdx);
169       BuildMI(MBB, MI, PPC::MTLR, 1).addReg(PPC::R11);
170     }
171   } else if (RC == PPC::G8RCRegisterClass) {
172     if (DestReg != PPC::LR8) {
173       addFrameReference(BuildMI(MBB, MI, PPC::LD, 2, DestReg), FrameIdx);
174     } else {
175       addFrameReference(BuildMI(MBB, MI, PPC::LD, 2, PPC::R11), FrameIdx);
176       BuildMI(MBB, MI, PPC::MTLR8, 1).addReg(PPC::R11);
177     }
178   } else if (RC == PPC::F8RCRegisterClass) {
179     addFrameReference(BuildMI(MBB, MI, PPC::LFD, 2, DestReg), FrameIdx);
180   } else if (RC == PPC::F4RCRegisterClass) {
181     addFrameReference(BuildMI(MBB, MI, PPC::LFS, 2, DestReg), FrameIdx);
182   } else if (RC == PPC::CRRCRegisterClass) {
183     // FIXME: We use R0 here, because it isn't available for RA.
184     addFrameReference(BuildMI(MBB, MI, PPC::LWZ, 2, PPC::R0), FrameIdx);
185     
186     // If the reloaded register isn't CR0, shift the bits right so that they are
187     // in the right CR's slot.
188     if (DestReg != PPC::CR0) {
189       unsigned ShiftBits = PPCRegisterInfo::getRegisterNumbering(DestReg)*4;
190       // rlwinm r11, r11, 32-ShiftBits, 0, 31.
191       BuildMI(MBB, MI, PPC::RLWINM, 4, PPC::R0)
192         .addReg(PPC::R0).addImm(32-ShiftBits).addImm(0).addImm(31);
193     }
194     
195     BuildMI(MBB, MI, PPC::MTCRF, 1, DestReg).addReg(PPC::R0);
196   } else if (RC == PPC::VRRCRegisterClass) {
197     // We don't have indexed addressing for vector loads.  Emit:
198     // R11 = ADDI FI#
199     // Dest = LVX R0, R11
200     // 
201     // FIXME: We use R0 here, because it isn't available for RA.
202     addFrameReference(BuildMI(MBB, MI, PPC::ADDI, 1, PPC::R0), FrameIdx, 0, 0);
203     BuildMI(MBB, MI, PPC::LVX, 2, DestReg).addReg(PPC::R0).addReg(PPC::R0);
204   } else {
205     assert(0 && "Unknown regclass!");
206     abort();
207   }
208 }
209
210 void PPCRegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
211                                    MachineBasicBlock::iterator MI,
212                                    unsigned DestReg, unsigned SrcReg,
213                                    const TargetRegisterClass *RC) const {
214   if (RC == PPC::GPRCRegisterClass) {
215     BuildMI(MBB, MI, PPC::OR, 2, DestReg).addReg(SrcReg).addReg(SrcReg);
216   } else if (RC == PPC::G8RCRegisterClass) {
217     BuildMI(MBB, MI, PPC::OR8, 2, DestReg).addReg(SrcReg).addReg(SrcReg);
218   } else if (RC == PPC::F4RCRegisterClass) {
219     BuildMI(MBB, MI, PPC::FMRS, 1, DestReg).addReg(SrcReg);
220   } else if (RC == PPC::F8RCRegisterClass) {
221     BuildMI(MBB, MI, PPC::FMRD, 1, DestReg).addReg(SrcReg);
222   } else if (RC == PPC::CRRCRegisterClass) {
223     BuildMI(MBB, MI, PPC::MCRF, 1, DestReg).addReg(SrcReg);
224   } else if (RC == PPC::VRRCRegisterClass) {
225     BuildMI(MBB, MI, PPC::VOR, 2, DestReg).addReg(SrcReg).addReg(SrcReg);
226   } else {
227     std::cerr << "Attempt to copy register that is not GPR or FPR";
228     abort();
229   }
230 }
231
232 const unsigned* PPCRegisterInfo::getCalleeSaveRegs() const {
233   // 32-bit Darwin calling convention. 
234   static const unsigned Darwin32_CalleeSaveRegs[] = {
235     PPC::R1 , PPC::R13, PPC::R14, PPC::R15,
236     PPC::R16, PPC::R17, PPC::R18, PPC::R19,
237     PPC::R20, PPC::R21, PPC::R22, PPC::R23,
238     PPC::R24, PPC::R25, PPC::R26, PPC::R27,
239     PPC::R28, PPC::R29, PPC::R30, PPC::R31,
240
241     PPC::F14, PPC::F15, PPC::F16, PPC::F17,
242     PPC::F18, PPC::F19, PPC::F20, PPC::F21,
243     PPC::F22, PPC::F23, PPC::F24, PPC::F25,
244     PPC::F26, PPC::F27, PPC::F28, PPC::F29,
245     PPC::F30, PPC::F31,
246     
247     PPC::CR2, PPC::CR3, PPC::CR4,
248     PPC::V20, PPC::V21, PPC::V22, PPC::V23,
249     PPC::V24, PPC::V25, PPC::V26, PPC::V27,
250     PPC::V28, PPC::V29, PPC::V30, PPC::V31,
251     
252     PPC::LR,  0
253   };
254   // 64-bit Darwin calling convention. 
255   static const unsigned Darwin64_CalleeSaveRegs[] = {
256     PPC::X1 , PPC::X13, PPC::X14, PPC::X15,
257     PPC::X16, PPC::X17, PPC::X18, PPC::X19,
258     PPC::X20, PPC::X21, PPC::X22, PPC::X23,
259     PPC::X24, PPC::X25, PPC::X26, PPC::X27,
260     PPC::X28, PPC::X29, PPC::X30, PPC::X31,
261     
262     PPC::F14, PPC::F15, PPC::F16, PPC::F17,
263     PPC::F18, PPC::F19, PPC::F20, PPC::F21,
264     PPC::F22, PPC::F23, PPC::F24, PPC::F25,
265     PPC::F26, PPC::F27, PPC::F28, PPC::F29,
266     PPC::F30, PPC::F31,
267     
268     PPC::CR2, PPC::CR3, PPC::CR4,
269     PPC::V20, PPC::V21, PPC::V22, PPC::V23,
270     PPC::V24, PPC::V25, PPC::V26, PPC::V27,
271     PPC::V28, PPC::V29, PPC::V30, PPC::V31,
272     
273     PPC::LR8,  0
274   };
275   
276   return Subtarget.isPPC64() ? Darwin64_CalleeSaveRegs :
277                                Darwin32_CalleeSaveRegs;
278 }
279
280 const TargetRegisterClass* const*
281 PPCRegisterInfo::getCalleeSaveRegClasses() const {
282   // 32-bit Darwin calling convention. 
283   static const TargetRegisterClass * const Darwin32_CalleeSaveRegClasses[] = {
284     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
285     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
286     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
287     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
288     &PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,&PPC::GPRCRegClass,
289
290     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
291     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
292     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
293     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
294     &PPC::F8RCRegClass,&PPC::F8RCRegClass,
295     
296     &PPC::CRRCRegClass,&PPC::CRRCRegClass,&PPC::CRRCRegClass,
297     
298     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
299     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
300     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
301     
302     &PPC::GPRCRegClass, 0
303   };
304   
305   // 64-bit Darwin calling convention. 
306   static const TargetRegisterClass * const Darwin64_CalleeSaveRegClasses[] = {
307     &PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,
308     &PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,
309     &PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,
310     &PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,
311     &PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,&PPC::G8RCRegClass,
312     
313     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
314     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
315     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
316     &PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,&PPC::F8RCRegClass,
317     &PPC::F8RCRegClass,&PPC::F8RCRegClass,
318     
319     &PPC::CRRCRegClass,&PPC::CRRCRegClass,&PPC::CRRCRegClass,
320     
321     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
322     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
323     &PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,&PPC::VRRCRegClass,
324     
325     &PPC::G8RCRegClass, 0
326   };
327  
328   return Subtarget.isPPC64() ? Darwin64_CalleeSaveRegClasses :
329                                Darwin32_CalleeSaveRegClasses;
330 }
331
332 /// foldMemoryOperand - PowerPC (like most RISC's) can only fold spills into
333 /// copy instructions, turning them into load/store instructions.
334 MachineInstr *PPCRegisterInfo::foldMemoryOperand(MachineInstr *MI,
335                                                  unsigned OpNum,
336                                                  int FrameIndex) const {
337   // Make sure this is a reg-reg copy.  Note that we can't handle MCRF, because
338   // it takes more than one instruction to store it.
339   unsigned Opc = MI->getOpcode();
340
341   MachineInstr *NewMI = NULL;
342   if ((Opc == PPC::OR &&
343        MI->getOperand(1).getReg() == MI->getOperand(2).getReg())) {
344     if (OpNum == 0) {  // move -> store
345       unsigned InReg = MI->getOperand(1).getReg();
346       NewMI = addFrameReference(BuildMI(TII, PPC::STW,
347                                         3).addReg(InReg), FrameIndex);
348     } else {           // move -> load
349       unsigned OutReg = MI->getOperand(0).getReg();
350       NewMI = addFrameReference(BuildMI(TII, PPC::LWZ, 2, OutReg), FrameIndex);
351     }
352   } else if ((Opc == PPC::OR8 &&
353               MI->getOperand(1).getReg() == MI->getOperand(2).getReg())) {
354     if (OpNum == 0) {  // move -> store
355       unsigned InReg = MI->getOperand(1).getReg();
356       NewMI = addFrameReference(BuildMI(TII, PPC::STD,
357                                         3).addReg(InReg), FrameIndex);
358     } else {           // move -> load
359       unsigned OutReg = MI->getOperand(0).getReg();
360       NewMI = addFrameReference(BuildMI(TII, PPC::LD, 2, OutReg), FrameIndex);
361     }
362   } else if (Opc == PPC::FMRD) {
363     if (OpNum == 0) {  // move -> store
364       unsigned InReg = MI->getOperand(1).getReg();
365       NewMI = addFrameReference(BuildMI(TII, PPC::STFD,
366                                         3).addReg(InReg), FrameIndex);
367     } else {           // move -> load
368       unsigned OutReg = MI->getOperand(0).getReg();
369       NewMI = addFrameReference(BuildMI(TII, PPC::LFD, 2, OutReg), FrameIndex);
370     }
371   } else if (Opc == PPC::FMRS) {
372     if (OpNum == 0) {  // move -> store
373       unsigned InReg = MI->getOperand(1).getReg();
374       NewMI = addFrameReference(BuildMI(TII, PPC::STFS,
375                                        3).addReg(InReg), FrameIndex);
376     } else {           // move -> load
377       unsigned OutReg = MI->getOperand(0).getReg();
378       NewMI = addFrameReference(BuildMI(TII, PPC::LFS, 2, OutReg), FrameIndex);
379     }
380   }
381
382   if (NewMI)
383     NewMI->copyKillDeadInfo(MI);
384   return NewMI;
385 }
386
387 //===----------------------------------------------------------------------===//
388 // Stack Frame Processing methods
389 //===----------------------------------------------------------------------===//
390
391 // hasFP - Return true if the specified function should have a dedicated frame
392 // pointer register.  This is true if the function has variable sized allocas or
393 // if frame pointer elimination is disabled.
394 //
395 static bool hasFP(const MachineFunction &MF) {
396   const MachineFrameInfo *MFI = MF.getFrameInfo();
397
398   // If frame pointers are forced, or if there are variable sized stack objects,
399   // use a frame pointer.
400   // 
401   return NoFramePointerElim || MFI->hasVarSizedObjects();
402 }
403
404 void PPCRegisterInfo::
405 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
406                               MachineBasicBlock::iterator I) const {
407   if (hasFP(MF)) {
408     // If we have a frame pointer, convert as follows:
409     // ADJCALLSTACKDOWN -> lwz r0, 0(r31)
410     //                     stwu, r0, -amount(r1)
411     // ADJCALLSTACKUP   -> addi, r1, r1, amount
412     MachineInstr *Old = I;
413     unsigned Amount = Old->getOperand(0).getImmedValue();
414     if (Amount != 0) {
415       // We need to keep the stack aligned properly.  To do this, we round the
416       // amount of space needed for the outgoing arguments up to the next
417       // alignment boundary.
418       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
419       Amount = (Amount+Align-1)/Align*Align;
420
421       // Replace the pseudo instruction with a new instruction...
422       if (Old->getOpcode() == PPC::ADJCALLSTACKDOWN) {
423         if (!Subtarget.isPPC64()) {
424           BuildMI(MBB, I, PPC::LWZ, 2, PPC::R0).addImm(0).addReg(PPC::R31);
425           BuildMI(MBB, I, PPC::STWU, 3, PPC::R1)
426                           .addReg(PPC::R0).addImm(-Amount).addReg(PPC::R1);
427         } else {
428           BuildMI(MBB, I, PPC::LD, 2, PPC::X0).addImm(0).addReg(PPC::X31);
429           BuildMI(MBB, I, PPC::STDU, 3, PPC::X1)
430                           .addReg(PPC::X0).addImm(-Amount/4).addReg(PPC::X1);
431         }
432       } else {
433         assert(Old->getOpcode() == PPC::ADJCALLSTACKUP);
434         BuildMI(MBB, I, PPC::ADDI, 2, PPC::R1).addReg(PPC::R1).addImm(Amount);
435       }
436     }
437   }
438   MBB.erase(I);
439 }
440
441 void
442 PPCRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II) const {
443   unsigned i = 0;
444   MachineInstr &MI = *II;
445   MachineBasicBlock &MBB = *MI.getParent();
446   MachineFunction &MF = *MBB.getParent();
447
448   while (!MI.getOperand(i).isFrameIndex()) {
449     ++i;
450     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
451   }
452
453   int FrameIndex = MI.getOperand(i).getFrameIndex();
454
455   // Replace the FrameIndex with base register with GPR1 (SP) or GPR31 (FP).
456   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? PPC::R31 : PPC::R1, false);
457
458   // Take into account whether it's an add or mem instruction
459   unsigned OffIdx = (i == 2) ? 1 : 2;
460
461   // Figure out if the offset in the instruction is shifted right two bits. This
462   // is true for instructions like "STD", which the machine implicitly adds two
463   // low zeros to.
464   bool isIXAddr = false;
465   switch (MI.getOpcode()) {
466   case PPC::LWA:
467   case PPC::LD:
468   case PPC::STD:
469   case PPC::STD_32:
470     isIXAddr = true;
471     break;
472   }
473   
474   
475   // Now add the frame object offset to the offset from r1.
476   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex);
477   
478   if (!isIXAddr)
479     Offset += MI.getOperand(OffIdx).getImmedValue();
480   else
481     Offset += MI.getOperand(OffIdx).getImmedValue() << 2;
482
483   // If we're not using a Frame Pointer that has been set to the value of the
484   // SP before having the stack size subtracted from it, then add the stack size
485   // to Offset to get the correct offset.
486   Offset += MF.getFrameInfo()->getStackSize();
487
488   if (Offset > 32767 || Offset < -32768) {
489     // Insert a set of r0 with the full offset value before the ld, st, or add
490     MachineBasicBlock *MBB = MI.getParent();
491     BuildMI(*MBB, II, PPC::LIS, 1, PPC::R0).addImm(Offset >> 16);
492     BuildMI(*MBB, II, PPC::ORI, 2, PPC::R0).addReg(PPC::R0).addImm(Offset);
493     
494     // convert into indexed form of the instruction
495     // sth 0:rA, 1:imm 2:(rB) ==> sthx 0:rA, 2:rB, 1:r0
496     // addi 0:rA 1:rB, 2, imm ==> add 0:rA, 1:rB, 2:r0
497     assert(ImmToIdxMap.count(MI.getOpcode()) &&
498            "No indexed form of load or store available!");
499     unsigned NewOpcode = ImmToIdxMap.find(MI.getOpcode())->second;
500     MI.setOpcode(NewOpcode);
501     MI.getOperand(1).ChangeToRegister(MI.getOperand(i).getReg(), false);
502     MI.getOperand(2).ChangeToRegister(PPC::R0, false);
503   } else {
504     if (isIXAddr) {
505       assert((Offset & 3) == 0 && "Invalid frame offset!");
506       Offset >>= 2;    // The actual encoded value has the low two bits zero.
507     }
508     MI.getOperand(OffIdx).ChangeToImmediate(Offset);
509   }
510 }
511
512 /// VRRegNo - Map from a numbered VR register to its enum value.
513 ///
514 static const unsigned short VRRegNo[] = {
515  PPC::V0 , PPC::V1 , PPC::V2 , PPC::V3 , PPC::V4 , PPC::V5 , PPC::V6 , PPC::V7 ,
516  PPC::V8 , PPC::V9 , PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15,
517  PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V20, PPC::V21, PPC::V22, PPC::V23,
518  PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31
519 };
520
521 /// RemoveVRSaveCode - We have found that this function does not need any code
522 /// to manipulate the VRSAVE register, even though it uses vector registers.
523 /// This can happen when the only registers used are known to be live in or out
524 /// of the function.  Remove all of the VRSAVE related code from the function.
525 static void RemoveVRSaveCode(MachineInstr *MI) {
526   MachineBasicBlock *Entry = MI->getParent();
527   MachineFunction *MF = Entry->getParent();
528
529   // We know that the MTVRSAVE instruction immediately follows MI.  Remove it.
530   MachineBasicBlock::iterator MBBI = MI;
531   ++MBBI;
532   assert(MBBI != Entry->end() && MBBI->getOpcode() == PPC::MTVRSAVE);
533   MBBI->eraseFromParent();
534   
535   bool RemovedAllMTVRSAVEs = true;
536   // See if we can find and remove the MTVRSAVE instruction from all of the
537   // epilog blocks.
538   const TargetInstrInfo &TII = *MF->getTarget().getInstrInfo();
539   for (MachineFunction::iterator I = MF->begin(), E = MF->end(); I != E; ++I) {
540     // If last instruction is a return instruction, add an epilogue
541     if (!I->empty() && TII.isReturn(I->back().getOpcode())) {
542       bool FoundIt = false;
543       for (MBBI = I->end(); MBBI != I->begin(); ) {
544         --MBBI;
545         if (MBBI->getOpcode() == PPC::MTVRSAVE) {
546           MBBI->eraseFromParent();  // remove it.
547           FoundIt = true;
548           break;
549         }
550       }
551       RemovedAllMTVRSAVEs &= FoundIt;
552     }
553   }
554
555   // If we found and removed all MTVRSAVE instructions, remove the read of
556   // VRSAVE as well.
557   if (RemovedAllMTVRSAVEs) {
558     MBBI = MI;
559     assert(MBBI != Entry->begin() && "UPDATE_VRSAVE is first instr in block?");
560     --MBBI;
561     assert(MBBI->getOpcode() == PPC::MFVRSAVE && "VRSAVE instrs wandered?");
562     MBBI->eraseFromParent();
563   }
564   
565   // Finally, nuke the UPDATE_VRSAVE.
566   MI->eraseFromParent();
567 }
568
569 // HandleVRSaveUpdate - MI is the UPDATE_VRSAVE instruction introduced by the
570 // instruction selector.  Based on the vector registers that have been used,
571 // transform this into the appropriate ORI instruction.
572 static void HandleVRSaveUpdate(MachineInstr *MI, const bool *UsedRegs) {
573   unsigned UsedRegMask = 0;
574   for (unsigned i = 0; i != 32; ++i)
575     if (UsedRegs[VRRegNo[i]])
576       UsedRegMask |= 1 << (31-i);
577   
578   // Live in and live out values already must be in the mask, so don't bother
579   // marking them.
580   MachineFunction *MF = MI->getParent()->getParent();
581   for (MachineFunction::livein_iterator I = 
582        MF->livein_begin(), E = MF->livein_end(); I != E; ++I) {
583     unsigned RegNo = PPCRegisterInfo::getRegisterNumbering(I->first);
584     if (VRRegNo[RegNo] == I->first)        // If this really is a vector reg.
585       UsedRegMask &= ~(1 << (31-RegNo));   // Doesn't need to be marked.
586   }
587   for (MachineFunction::liveout_iterator I = 
588        MF->liveout_begin(), E = MF->liveout_end(); I != E; ++I) {
589     unsigned RegNo = PPCRegisterInfo::getRegisterNumbering(*I);
590     if (VRRegNo[RegNo] == *I)              // If this really is a vector reg.
591       UsedRegMask &= ~(1 << (31-RegNo));   // Doesn't need to be marked.
592   }
593   
594   unsigned SrcReg = MI->getOperand(1).getReg();
595   unsigned DstReg = MI->getOperand(0).getReg();
596   // If no registers are used, turn this into a copy.
597   if (UsedRegMask == 0) {
598     // Remove all VRSAVE code.
599     RemoveVRSaveCode(MI);
600     return;
601   } else if ((UsedRegMask & 0xFFFF) == UsedRegMask) {
602     BuildMI(*MI->getParent(), MI, PPC::ORI, 2, DstReg)
603         .addReg(SrcReg).addImm(UsedRegMask);
604   } else if ((UsedRegMask & 0xFFFF0000) == UsedRegMask) {
605     BuildMI(*MI->getParent(), MI, PPC::ORIS, 2, DstReg)
606         .addReg(SrcReg).addImm(UsedRegMask >> 16);
607   } else {
608     BuildMI(*MI->getParent(), MI, PPC::ORIS, 2, DstReg)
609        .addReg(SrcReg).addImm(UsedRegMask >> 16);
610     BuildMI(*MI->getParent(), MI, PPC::ORI, 2, DstReg)
611       .addReg(DstReg).addImm(UsedRegMask & 0xFFFF);
612   }
613   
614   // Remove the old UPDATE_VRSAVE instruction.
615   MI->eraseFromParent();
616 }
617
618
619 void PPCRegisterInfo::emitPrologue(MachineFunction &MF) const {
620   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
621   MachineBasicBlock::iterator MBBI = MBB.begin();
622   MachineFrameInfo *MFI = MF.getFrameInfo();
623   MachineDebugInfo *DebugInfo = MFI->getMachineDebugInfo();
624   
625   // Do we have a frame pointer for this function?
626   bool HasFP = hasFP(MF);
627
628   // Scan the prolog, looking for an UPDATE_VRSAVE instruction.  If we find it,
629   // process it.
630   for (unsigned i = 0; MBBI != MBB.end(); ++i, ++MBBI) {
631     if (MBBI->getOpcode() == PPC::UPDATE_VRSAVE) {
632       HandleVRSaveUpdate(MBBI, MF.getUsedPhysregs());
633       break;
634     }
635   }
636   
637   // Move MBBI back to the beginning of the function.
638   MBBI = MBB.begin();
639   
640   // Get the number of bytes to allocate from the FrameInfo
641   unsigned NumBytes = MFI->getStackSize();
642   
643   // Get the alignments provided by the target, and the maximum alignment
644   // (if any) of the fixed frame objects.
645   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
646   unsigned MaxAlign = MFI->getMaxAlignment();
647
648   // If we have calls, we cannot use the red zone to store callee save registers
649   // and we must set up a stack frame, so calculate the necessary size here.
650   if (MFI->hasCalls()) {
651     // We reserve argument space for call sites in the function immediately on
652     // entry to the current function.  This eliminates the need for add/sub
653     // brackets around call sites.
654     NumBytes += MFI->getMaxCallFrameSize();
655   }
656
657   // If we are a leaf function, and use up to 224 bytes of stack space,
658   // and don't have a frame pointer, then we do not need to adjust the stack
659   // pointer (we fit in the Red Zone).
660   if ((NumBytes == 0) || (NumBytes <= 224 && !HasFP && !MFI->hasCalls() &&
661                           MaxAlign <= TargetAlign)) {
662     MFI->setStackSize(0);
663     return;
664   }
665
666   // Add the size of R1 to  NumBytes size for the store of R1 to the bottom
667   // of the stack and round the size to a multiple of the alignment.
668   unsigned Align = std::max(TargetAlign, MaxAlign);
669   unsigned GPRSize = Subtarget.isPPC64() ? 8 : 4;
670   unsigned Size = HasFP ? GPRSize + GPRSize : GPRSize;
671   NumBytes = (NumBytes+Size+Align-1)/Align*Align;
672
673   // Update frame info to pretend that this is part of the stack...
674   MFI->setStackSize(NumBytes);
675   int NegNumbytes = -NumBytes;
676
677   // Adjust stack pointer: r1 -= numbytes.
678   // If there is a preferred stack alignment, align R1 now
679   if (!Subtarget.isPPC64()) {
680     // PPC32.
681     if (MaxAlign > TargetAlign) {
682       assert(isPowerOf2_32(MaxAlign) && MaxAlign < 32767&&"Invalid alignment!");
683       assert(isInt16(0-NumBytes) && "Unhandled stack size and alignment!");
684       BuildMI(MBB, MBBI, PPC::RLWINM, 4, PPC::R0)
685         .addReg(PPC::R1).addImm(0).addImm(32-Log2_32(MaxAlign)).addImm(31);
686       BuildMI(MBB, MBBI, PPC::SUBFIC,2,PPC::R0).addReg(PPC::R0)
687         .addImm(0-NumBytes);
688       BuildMI(MBB, MBBI, PPC::STWUX, 3)
689         .addReg(PPC::R1).addReg(PPC::R1).addReg(PPC::R0);
690     } else if (NumBytes <= 32768) {
691       BuildMI(MBB, MBBI, PPC::STWU, 3,
692               PPC::R1).addReg(PPC::R1).addImm(NegNumbytes).addReg(PPC::R1);
693     } else {
694       BuildMI(MBB, MBBI, PPC::LIS, 1, PPC::R0).addImm(NegNumbytes >> 16);
695       BuildMI(MBB, MBBI, PPC::ORI, 2, PPC::R0).addReg(PPC::R0)
696         .addImm(NegNumbytes & 0xFFFF);
697       BuildMI(MBB, MBBI, PPC::STWUX, 3).addReg(PPC::R1).addReg(PPC::R1)
698         .addReg(PPC::R0);
699     }
700   } else {    // PPC64.
701     if (MaxAlign > TargetAlign) {
702       assert(isPowerOf2_32(MaxAlign) && MaxAlign < 32767&&"Invalid alignment!");
703       assert(isInt16(0-NumBytes) && "Unhandled stack size and alignment!");
704       BuildMI(MBB, MBBI, PPC::RLDICL, 3, PPC::X0)
705         .addReg(PPC::X1).addImm(0).addImm(64-Log2_32(MaxAlign));
706       BuildMI(MBB, MBBI, PPC::SUBFIC8, 2, PPC::X0).addReg(PPC::X0)
707         .addImm(0-NumBytes);
708       BuildMI(MBB, MBBI, PPC::STDUX, 3)
709         .addReg(PPC::X1).addReg(PPC::X1).addReg(PPC::X0);
710     } else if (NumBytes <= 32768*4) {
711       BuildMI(MBB, MBBI, PPC::STDU, 3, PPC::X1)
712              .addReg(PPC::X1).addImm(NegNumbytes/4).addReg(PPC::X1);
713     } else {
714       BuildMI(MBB, MBBI, PPC::LIS8, 1, PPC::X0).addImm(NegNumbytes >> 16);
715       BuildMI(MBB, MBBI, PPC::ORI8, 2, PPC::X0).addReg(PPC::X0)
716         .addImm(NegNumbytes & 0xFFFF);
717       BuildMI(MBB, MBBI, PPC::STDUX, 3).addReg(PPC::X1).addReg(PPC::X1)
718         .addReg(PPC::X0);
719     }
720   }
721   
722   if (DebugInfo && DebugInfo->hasInfo()) {
723     std::vector<MachineMove *> &Moves = DebugInfo->getFrameMoves();
724     unsigned LabelID = DebugInfo->NextLabelID();
725     
726     // Mark effective beginning of when frame pointer becomes valid.
727     BuildMI(MBB, MBBI, PPC::DWARF_LABEL, 1).addImm(LabelID);
728     
729     // Show update of SP.
730     MachineLocation SPDst(MachineLocation::VirtualFP);
731     MachineLocation SPSrc(MachineLocation::VirtualFP, NegNumbytes);
732     Moves.push_back(new MachineMove(LabelID, SPDst, SPSrc));
733
734     // Add callee saved registers to move list.
735     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
736     for (unsigned I = 0, E = CSI.size(); I != E; ++I) {
737       MachineLocation CSDst(MachineLocation::VirtualFP,
738                             MFI->getObjectOffset(CSI[I].getFrameIdx()));
739       MachineLocation CSSrc(CSI[I].getReg());
740       Moves.push_back(new MachineMove(LabelID, CSDst, CSSrc));
741     }
742   }
743   
744   // If there is a frame pointer, copy R1 (SP) into R31 (FP)
745   if (HasFP) {
746     if (!Subtarget.isPPC64()) {
747       BuildMI(MBB, MBBI, PPC::STW, 3)
748         .addReg(PPC::R31).addImm(GPRSize).addReg(PPC::R1);
749       BuildMI(MBB, MBBI, PPC::OR, 2, PPC::R31).addReg(PPC::R1).addReg(PPC::R1);
750     } else {
751       BuildMI(MBB, MBBI, PPC::STD, 3)
752          .addReg(PPC::X31).addImm(GPRSize/4).addReg(PPC::X1);
753       BuildMI(MBB, MBBI, PPC::OR8, 2, PPC::X31).addReg(PPC::X1).addReg(PPC::X1);
754     }
755   }
756 }
757
758 void PPCRegisterInfo::emitEpilogue(MachineFunction &MF,
759                                    MachineBasicBlock &MBB) const {
760   MachineBasicBlock::iterator MBBI = prior(MBB.end());
761   assert(MBBI->getOpcode() == PPC::BLR &&
762          "Can only insert epilog into returning blocks");
763
764   // Get alignment info so we know how to restore r1
765   const MachineFrameInfo *MFI = MF.getFrameInfo();
766   unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
767
768   // Get the number of bytes allocated from the FrameInfo.
769   unsigned NumBytes = MFI->getStackSize();
770   unsigned GPRSize = Subtarget.isPPC64() ? 8 : 4;
771
772   if (NumBytes != 0) {
773     // If this function has a frame pointer, load the saved stack pointer from
774     // its stack slot.
775     if (hasFP(MF)) {
776       if (!Subtarget.isPPC64()) {
777         BuildMI(MBB, MBBI, PPC::LWZ, 2, PPC::R31)
778             .addImm(GPRSize).addReg(PPC::R31);
779       } else {
780         BuildMI(MBB, MBBI, PPC::LD, 2, PPC::X31)
781           .addImm(GPRSize/4).addReg(PPC::X31);
782       }
783     }
784     
785     // The loaded (or persistent) stack pointer value is offset by the 'stwu'
786     // on entry to the function.  Add this offset back now.
787     if (!Subtarget.isPPC64()) {
788       if (NumBytes < 32768 && TargetAlign >= MFI->getMaxAlignment()) {
789           BuildMI(MBB, MBBI, PPC::ADDI, 2, PPC::R1)
790               .addReg(PPC::R1).addImm(NumBytes);
791       } else {
792         BuildMI(MBB, MBBI, PPC::LWZ, 2, PPC::R1).addImm(0).addReg(PPC::R1);
793       }
794     } else {
795       if (NumBytes < 32768 && TargetAlign >= MFI->getMaxAlignment()) {
796         BuildMI(MBB, MBBI, PPC::ADDI8, 2, PPC::X1)
797            .addReg(PPC::X1).addImm(NumBytes);
798       } else {
799         BuildMI(MBB, MBBI, PPC::LD, 2, PPC::X1).addImm(0).addReg(PPC::X1);
800       }
801     }
802   }
803 }
804
805 unsigned PPCRegisterInfo::getRARegister() const {
806   return !Subtarget.isPPC64() ? PPC::LR : PPC::LR8;
807   
808 }
809
810 unsigned PPCRegisterInfo::getFrameRegister(MachineFunction &MF) const {
811   if (!Subtarget.isPPC64())
812     return hasFP(MF) ? PPC::R31 : PPC::R1;
813   else
814     return hasFP(MF) ? PPC::X31 : PPC::X1;
815 }
816
817 void PPCRegisterInfo::getInitialFrameState(std::vector<MachineMove *> &Moves)
818                                                                          const {
819   // Initial state of the frame pointer is R1.
820   MachineLocation Dst(MachineLocation::VirtualFP);
821   MachineLocation Src(PPC::R1, 0);
822   Moves.push_back(new MachineMove(0, Dst, Src));
823 }
824
825 #include "PPCGenRegisterInfo.inc"
826