lib/Target/PowerPC/PPCRegisterInfo.cpp

   1 //===-- PPCRegisterInfo.cpp - PowerPC Register Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the PowerPC implementation of the TargetRegisterInfo
  11 // class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "reginfo"
  16 #include "PPCRegisterInfo.h"
  17 #include "PPC.h"
  18 #include "PPCFrameLowering.h"
  19 #include "PPCInstrBuilder.h"
  20 #include "PPCMachineFunctionInfo.h"
  21 #include "PPCSubtarget.h"
  22 #include "llvm/ADT/BitVector.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineModuleInfo.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/RegisterScavenging.h"
  30 #include "llvm/CodeGen/ValueTypes.h"
  31 #include "llvm/IR/CallingConv.h"
  32 #include "llvm/IR/Constants.h"
  33 #include "llvm/IR/Function.h"
  34 #include "llvm/IR/Type.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38 #include "llvm/Support/MathExtras.h"
  39 #include "llvm/Support/raw_ostream.h"
  40 #include "llvm/Target/TargetFrameLowering.h"
  41 #include "llvm/Target/TargetInstrInfo.h"
  42 #include "llvm/Target/TargetMachine.h"
  43 #include "llvm/Target/TargetOptions.h"
  44 #include <cstdlib>
  45
  46 #define GET_REGINFO_TARGET_DESC
  47 #include "PPCGenRegisterInfo.inc"
  48
  49 using namespace llvm;
  50
  51 PPCRegisterInfo::PPCRegisterInfo(const PPCSubtarget &ST,
  52                                  const TargetInstrInfo &tii)
  53   : PPCGenRegisterInfo(ST.isPPC64() ? PPC::LR8 : PPC::LR,
  54                        ST.isPPC64() ? 0 : 1,
  55                        ST.isPPC64() ? 0 : 1),
  56     Subtarget(ST), TII(tii) {
  57   ImmToIdxMap[PPC::LD]   = PPC::LDX;    ImmToIdxMap[PPC::STD]  = PPC::STDX;
  58   ImmToIdxMap[PPC::LBZ]  = PPC::LBZX;   ImmToIdxMap[PPC::STB]  = PPC::STBX;
  59   ImmToIdxMap[PPC::LHZ]  = PPC::LHZX;   ImmToIdxMap[PPC::LHA]  = PPC::LHAX;
  60   ImmToIdxMap[PPC::LWZ]  = PPC::LWZX;   ImmToIdxMap[PPC::LWA]  = PPC::LWAX;
  61   ImmToIdxMap[PPC::LFS]  = PPC::LFSX;   ImmToIdxMap[PPC::LFD]  = PPC::LFDX;
  62   ImmToIdxMap[PPC::STH]  = PPC::STHX;   ImmToIdxMap[PPC::STW]  = PPC::STWX;
  63   ImmToIdxMap[PPC::STFS] = PPC::STFSX;  ImmToIdxMap[PPC::STFD] = PPC::STFDX;
  64   ImmToIdxMap[PPC::ADDI] = PPC::ADD4;
  65
  66   // 64-bit
  67   ImmToIdxMap[PPC::LHA8] = PPC::LHAX8; ImmToIdxMap[PPC::LBZ8] = PPC::LBZX8;
  68   ImmToIdxMap[PPC::LHZ8] = PPC::LHZX8; ImmToIdxMap[PPC::LWZ8] = PPC::LWZX8;
  69   ImmToIdxMap[PPC::STB8] = PPC::STBX8; ImmToIdxMap[PPC::STH8] = PPC::STHX8;
  70   ImmToIdxMap[PPC::STW8] = PPC::STWX8; ImmToIdxMap[PPC::STDU] = PPC::STDUX;
  71   ImmToIdxMap[PPC::ADDI8] = PPC::ADD8; ImmToIdxMap[PPC::STD_32] = PPC::STDX_32;
  72 }
  73
  74 bool
  75 PPCRegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
  76   return requiresRegisterScavenging(MF);
  77 }
  78
  79
  80 /// getPointerRegClass - Return the register class to use to hold pointers.
  81 /// This is used for addressing modes.
  82 const TargetRegisterClass *
  83 PPCRegisterInfo::getPointerRegClass(const MachineFunction &MF, unsigned Kind)
  84                                                                        const {
  85   if (Subtarget.isPPC64())
  86     return &PPC::G8RCRegClass;
  87   return &PPC::GPRCRegClass;
  88 }
  89
  90 const uint16_t*
  91 PPCRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
  92   if (Subtarget.isDarwinABI())
  93     return Subtarget.isPPC64() ? CSR_Darwin64_SaveList :
  94                                  CSR_Darwin32_SaveList;
  95
  96   return Subtarget.isPPC64() ? CSR_SVR464_SaveList : CSR_SVR432_SaveList;
  97 }
  98
  99 const uint32_t*
 100 PPCRegisterInfo::getCallPreservedMask(CallingConv::ID CC) const {
 101   if (Subtarget.isDarwinABI())
 102     return Subtarget.isPPC64() ? CSR_Darwin64_RegMask :
 103                                  CSR_Darwin32_RegMask;
 104
 105   return Subtarget.isPPC64() ? CSR_SVR464_RegMask : CSR_SVR432_RegMask;
 106 }
 107
 108 BitVector PPCRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 109   BitVector Reserved(getNumRegs());
 110   const PPCFrameLowering *PPCFI =
 111     static_cast<const PPCFrameLowering*>(MF.getTarget().getFrameLowering());
 112
 113   Reserved.set(PPC::R0);
 114   Reserved.set(PPC::R1);
 115   Reserved.set(PPC::LR);
 116   Reserved.set(PPC::LR8);
 117   Reserved.set(PPC::RM);
 118
 119   // The SVR4 ABI reserves r2 and r13
 120   if (Subtarget.isSVR4ABI()) {
 121     Reserved.set(PPC::R2);  // System-reserved register
 122     Reserved.set(PPC::R13); // Small Data Area pointer register
 123   }
 124
 125   // On PPC64, r13 is the thread pointer. Never allocate this register.
 126   // Note that this is over conservative, as it also prevents allocation of R31
 127   // when the FP is not needed.
 128   if (Subtarget.isPPC64()) {
 129     Reserved.set(PPC::R13);
 130     Reserved.set(PPC::R31);
 131
 132     Reserved.set(PPC::X0);
 133     Reserved.set(PPC::X1);
 134     Reserved.set(PPC::X13);
 135     Reserved.set(PPC::X31);
 136
 137     // The 64-bit SVR4 ABI reserves r2 for the TOC pointer.
 138     if (Subtarget.isSVR4ABI()) {
 139       Reserved.set(PPC::X2);
 140     }
 141   }
 142
 143   if (PPCFI->needsFP(MF))
 144     Reserved.set(PPC::R31);
 145
 146   return Reserved;
 147 }
 148
 149 unsigned
 150 PPCRegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 151                                          MachineFunction &MF) const {
 152   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 153   const unsigned DefaultSafety = 1;
 154
 155   switch (RC->getID()) {
 156   default:
 157     return 0;
 158   case PPC::G8RCRegClassID:
 159   case PPC::GPRCRegClassID: {
 160     unsigned FP = TFI->hasFP(MF) ? 1 : 0;
 161     return 32 - FP - DefaultSafety;
 162   }
 163   case PPC::F8RCRegClassID:
 164   case PPC::F4RCRegClassID:
 165   case PPC::VRRCRegClassID:
 166     return 32 - DefaultSafety;
 167   case PPC::CRRCRegClassID:
 168     return 8 - DefaultSafety;
 169   }
 170 }
 171
 172 bool
 173 PPCRegisterInfo::avoidWriteAfterWrite(const TargetRegisterClass *RC) const {
 174   switch (RC->getID()) {
 175   case PPC::G8RCRegClassID:
 176   case PPC::GPRCRegClassID:
 177   case PPC::F8RCRegClassID:
 178   case PPC::F4RCRegClassID:
 179   case PPC::VRRCRegClassID:
 180     return true;
 181   default:
 182     return false;
 183   }
 184 }
 185
 186 //===----------------------------------------------------------------------===//
 187 // Stack Frame Processing methods
 188 //===----------------------------------------------------------------------===//
 189
 190 /// findScratchRegister - Find a 'free' PPC register. Try for a call-clobbered
 191 /// register first and then a spilled callee-saved register if that fails.
 192 static
 193 unsigned findScratchRegister(MachineBasicBlock::iterator II, RegScavenger *RS,
 194                              const TargetRegisterClass *RC, int SPAdj) {
 195   assert(RS && "Register scavenging must be on");
 196   unsigned Reg = RS->FindUnusedReg(RC);
 197   // FIXME: move ARM callee-saved reg scan to target independent code, then
 198   // search for already spilled CS register here.
 199   if (Reg == 0)
 200     Reg = RS->scavengeRegister(RC, II, SPAdj);
 201   return Reg;
 202 }
 203
 204 /// lowerDynamicAlloc - Generate the code for allocating an object in the
 205 /// current frame.  The sequence of code with be in the general form
 206 ///
 207 ///   addi   R0, SP, \#frameSize ; get the address of the previous frame
 208 ///   stwxu  R0, SP, Rnegsize   ; add and update the SP with the negated size
 209 ///   addi   Rnew, SP, \#maxCalFrameSize ; get the top of the allocation
 210 ///
 211 void PPCRegisterInfo::lowerDynamicAlloc(MachineBasicBlock::iterator II,
 212                                         int SPAdj, RegScavenger *RS) const {
 213   // Get the instruction.
 214   MachineInstr &MI = *II;
 215   // Get the instruction's basic block.
 216   MachineBasicBlock &MBB = *MI.getParent();
 217   // Get the basic block's function.
 218   MachineFunction &MF = *MBB.getParent();
 219   // Get the frame info.
 220   MachineFrameInfo *MFI = MF.getFrameInfo();
 221   // Determine whether 64-bit pointers are used.
 222   bool LP64 = Subtarget.isPPC64();
 223   DebugLoc dl = MI.getDebugLoc();
 224
 225   // Get the maximum call stack size.
 226   unsigned maxCallFrameSize = MFI->getMaxCallFrameSize();
 227   // Get the total frame size.
 228   unsigned FrameSize = MFI->getStackSize();
 229
 230   // Get stack alignments.
 231   unsigned TargetAlign = MF.getTarget().getFrameLowering()->getStackAlignment();
 232   unsigned MaxAlign = MFI->getMaxAlignment();
 233   if (MaxAlign > TargetAlign)
 234     report_fatal_error("Dynamic alloca with large aligns not supported");
 235
 236   // Determine the previous frame's address.  If FrameSize can't be
 237   // represented as 16 bits or we need special alignment, then we load the
 238   // previous frame's address from 0(SP).  Why not do an addis of the hi?
 239   // Because R0 is our only safe tmp register and addi/addis treat R0 as zero.
 240   // Constructing the constant and adding would take 3 instructions.
 241   // Fortunately, a frame greater than 32K is rare.
 242   const TargetRegisterClass *G8RC = &PPC::G8RCRegClass;
 243   const TargetRegisterClass *GPRC = &PPC::GPRCRegClass;
 244   const TargetRegisterClass *RC = LP64 ? G8RC : GPRC;
 245
 246   unsigned Reg = findScratchRegister(II, RS, RC, SPAdj);
 247
 248   if (MaxAlign < TargetAlign && isInt<16>(FrameSize)) {
 249     BuildMI(MBB, II, dl, TII.get(PPC::ADDI), Reg)
 250       .addReg(PPC::R31)
 251       .addImm(FrameSize);
 252   } else if (LP64) {
 253     BuildMI(MBB, II, dl, TII.get(PPC::LD), Reg)
 254       .addImm(0)
 255       .addReg(PPC::X1);
 256   } else {
 257     BuildMI(MBB, II, dl, TII.get(PPC::LWZ), Reg)
 258       .addImm(0)
 259       .addReg(PPC::R1);
 260   }
 261
 262   // Grow the stack and update the stack pointer link, then determine the
 263   // address of new allocated space.
 264   if (LP64) {
 265     BuildMI(MBB, II, dl, TII.get(PPC::STDUX), PPC::X1)
 266       .addReg(Reg, RegState::Kill)
 267       .addReg(PPC::X1)
 268       .addReg(MI.getOperand(1).getReg());
 269     if (!MI.getOperand(1).isKill())
 270       BuildMI(MBB, II, dl, TII.get(PPC::ADDI8), MI.getOperand(0).getReg())
 271         .addReg(PPC::X1)
 272         .addImm(maxCallFrameSize);
 273     else
 274       // Implicitly kill the register.
 275       BuildMI(MBB, II, dl, TII.get(PPC::ADDI8), MI.getOperand(0).getReg())
 276         .addReg(PPC::X1)
 277         .addImm(maxCallFrameSize)
 278         .addReg(MI.getOperand(1).getReg(), RegState::ImplicitKill);
 279   } else {
 280     BuildMI(MBB, II, dl, TII.get(PPC::STWUX), PPC::R1)
 281       .addReg(Reg, RegState::Kill)
 282       .addReg(PPC::R1)
 283       .addReg(MI.getOperand(1).getReg());
 284
 285     if (!MI.getOperand(1).isKill())
 286       BuildMI(MBB, II, dl, TII.get(PPC::ADDI), MI.getOperand(0).getReg())
 287         .addReg(PPC::R1)
 288         .addImm(maxCallFrameSize);
 289     else
 290       // Implicitly kill the register.
 291       BuildMI(MBB, II, dl, TII.get(PPC::ADDI), MI.getOperand(0).getReg())
 292         .addReg(PPC::R1)
 293         .addImm(maxCallFrameSize)
 294         .addReg(MI.getOperand(1).getReg(), RegState::ImplicitKill);
 295   }
 296
 297   // Discard the DYNALLOC instruction.
 298   MBB.erase(II);
 299 }
 300
 301 /// lowerCRSpilling - Generate the code for spilling a CR register. Instead of
 302 /// reserving a whole register (R0), we scrounge for one here. This generates
 303 /// code like this:
 304 ///
 305 ///   mfcr rA                  ; Move the conditional register into GPR rA.
 306 ///   rlwinm rA, rA, SB, 0, 31 ; Shift the bits left so they are in CR0's slot.
 307 ///   stw rA, FI               ; Store rA to the frame.
 308 ///
 309 void PPCRegisterInfo::lowerCRSpilling(MachineBasicBlock::iterator II,
 310                                       unsigned FrameIndex, int SPAdj,
 311                                       RegScavenger *RS) const {
 312   // Get the instruction.
 313   MachineInstr &MI = *II;       // ; SPILL_CR <SrcReg>, <offset>
 314   // Get the instruction's basic block.
 315   MachineBasicBlock &MBB = *MI.getParent();
 316   DebugLoc dl = MI.getDebugLoc();
 317
 318   // FIXME: Once LLVM supports creating virtual registers here, or the register
 319   // scavenger can return multiple registers, stop using reserved registers
 320   // here.
 321   (void) SPAdj;
 322   (void) RS;
 323
 324   bool LP64 = Subtarget.isPPC64();
 325   unsigned Reg = LP64 ? PPC::X0 : PPC::R0;
 326   unsigned SrcReg = MI.getOperand(0).getReg();
 327
 328   // We need to store the CR in the low 4-bits of the saved value. First, issue
 329   // an MFCRpsued to save all of the CRBits and, if needed, kill the SrcReg.
 330   BuildMI(MBB, II, dl, TII.get(LP64 ? PPC::MFCR8pseud : PPC::MFCRpseud), Reg)
 331           .addReg(SrcReg, getKillRegState(MI.getOperand(0).isKill()));
 332
 333   // If the saved register wasn't CR0, shift the bits left so that they are in
 334   // CR0's slot.
 335   if (SrcReg != PPC::CR0)
 336     // rlwinm rA, rA, ShiftBits, 0, 31.
 337     BuildMI(MBB, II, dl, TII.get(LP64 ? PPC::RLWINM8 : PPC::RLWINM), Reg)
 338       .addReg(Reg, RegState::Kill)
 339       .addImm(getPPCRegisterNumbering(SrcReg) * 4)
 340       .addImm(0)
 341       .addImm(31);
 342
 343   addFrameReference(BuildMI(MBB, II, dl, TII.get(LP64 ? PPC::STW8 : PPC::STW))
 344                     .addReg(Reg, getKillRegState(MI.getOperand(1).getImm())),
 345                     FrameIndex);
 346
 347   // Discard the pseudo instruction.
 348   MBB.erase(II);
 349 }
 350
 351 void PPCRegisterInfo::lowerCRRestore(MachineBasicBlock::iterator II,
 352                                       unsigned FrameIndex, int SPAdj,
 353                                       RegScavenger *RS) const {
 354   // Get the instruction.
 355   MachineInstr &MI = *II;       // ; <DestReg> = RESTORE_CR <offset>
 356   // Get the instruction's basic block.
 357   MachineBasicBlock &MBB = *MI.getParent();
 358   DebugLoc dl = MI.getDebugLoc();
 359
 360   // FIXME: Once LLVM supports creating virtual registers here, or the register
 361   // scavenger can return multiple registers, stop using reserved registers
 362   // here.
 363   (void) SPAdj;
 364   (void) RS;
 365
 366   bool LP64 = Subtarget.isPPC64();
 367   unsigned Reg = LP64 ? PPC::X0 : PPC::R0;
 368   unsigned DestReg = MI.getOperand(0).getReg();
 369   assert(MI.definesRegister(DestReg) &&
 370     "RESTORE_CR does not define its destination");
 371
 372   addFrameReference(BuildMI(MBB, II, dl, TII.get(LP64 ? PPC::LWZ8 : PPC::LWZ),
 373                               Reg), FrameIndex);
 374
 375   // If the reloaded register isn't CR0, shift the bits right so that they are
 376   // in the right CR's slot.
 377   if (DestReg != PPC::CR0) {
 378     unsigned ShiftBits = getPPCRegisterNumbering(DestReg)*4;
 379     // rlwinm r11, r11, 32-ShiftBits, 0, 31.
 380     BuildMI(MBB, II, dl, TII.get(LP64 ? PPC::RLWINM8 : PPC::RLWINM), Reg)
 381              .addReg(Reg).addImm(32-ShiftBits).addImm(0)
 382              .addImm(31);
 383   }
 384
 385   BuildMI(MBB, II, dl, TII.get(LP64 ? PPC::MTCRF8 : PPC::MTCRF), DestReg)
 386              .addReg(Reg);
 387
 388   // Discard the pseudo instruction.
 389   MBB.erase(II);
 390 }
 391
 392 bool
 393 PPCRegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 394                                       unsigned Reg, int &FrameIdx) const {
 395
 396   // For the nonvolatile condition registers (CR2, CR3, CR4) in an SVR4
 397   // ABI, return true to prevent allocating an additional frame slot.
 398   // For 64-bit, the CR save area is at SP+8; the value of FrameIdx = 0
 399   // is arbitrary and will be subsequently ignored.  For 32-bit, we have
 400   // previously created the stack slot if needed, so return its FrameIdx.
 401   if (Subtarget.isSVR4ABI() && PPC::CR2 <= Reg && Reg <= PPC::CR4) {
 402     if (Subtarget.isPPC64())
 403       FrameIdx = 0;
 404     else {
 405       const PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
 406       FrameIdx = FI->getCRSpillFrameIndex();
 407     }
 408     return true;
 409   }
 410   return false;
 411 }
 412
 413 void
 414 PPCRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 415                                      int SPAdj, unsigned FIOperandNum,
 416                                      RegScavenger *RS) const {
 417   assert(SPAdj == 0 && "Unexpected");
 418
 419   // Get the instruction.
 420   MachineInstr &MI = *II;
 421   // Get the instruction's basic block.
 422   MachineBasicBlock &MBB = *MI.getParent();
 423   // Get the basic block's function.
 424   MachineFunction &MF = *MBB.getParent();
 425   // Get the frame info.
 426   MachineFrameInfo *MFI = MF.getFrameInfo();
 427   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 428   DebugLoc dl = MI.getDebugLoc();
 429
 430   // Take into account whether it's an add or mem instruction
 431   unsigned OffsetOperandNo = (FIOperandNum == 2) ? 1 : 2;
 432   if (MI.isInlineAsm())
 433     OffsetOperandNo = FIOperandNum-1;
 434
 435   // Get the frame index.
 436   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 437
 438   // Get the frame pointer save index.  Users of this index are primarily
 439   // DYNALLOC instructions.
 440   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
 441   int FPSI = FI->getFramePointerSaveIndex();
 442   // Get the instruction opcode.
 443   unsigned OpC = MI.getOpcode();
 444
 445   // Special case for dynamic alloca.
 446   if (FPSI && FrameIndex == FPSI &&
 447       (OpC == PPC::DYNALLOC || OpC == PPC::DYNALLOC8)) {
 448     lowerDynamicAlloc(II, SPAdj, RS);
 449     return;
 450   }
 451
 452   // Special case for pseudo-ops SPILL_CR and RESTORE_CR.
 453   if (OpC == PPC::SPILL_CR) {
 454     lowerCRSpilling(II, FrameIndex, SPAdj, RS);
 455     return;
 456   } else if (OpC == PPC::RESTORE_CR) {
 457     lowerCRRestore(II, FrameIndex, SPAdj, RS);
 458     return;
 459   }
 460
 461   // Replace the FrameIndex with base register with GPR1 (SP) or GPR31 (FP).
 462
 463   bool is64Bit = Subtarget.isPPC64();
 464   MI.getOperand(FIOperandNum).ChangeToRegister(TFI->hasFP(MF) ?
 465                                               (is64Bit ? PPC::X31 : PPC::R31) :
 466                                                 (is64Bit ? PPC::X1 : PPC::R1),
 467                                               false);
 468
 469   // Figure out if the offset in the instruction is shifted right two bits. This
 470   // is true for instructions like "STD", which the machine implicitly adds two
 471   // low zeros to.
 472   bool isIXAddr = false;
 473   switch (OpC) {
 474   case PPC::LWA:
 475   case PPC::LD:
 476   case PPC::STD:
 477   case PPC::STD_32:
 478     isIXAddr = true;
 479     break;
 480   }
 481
 482   // Now add the frame object offset to the offset from r1.
 483   int Offset = MFI->getObjectOffset(FrameIndex);
 484   if (!isIXAddr)
 485     Offset += MI.getOperand(OffsetOperandNo).getImm();
 486   else
 487     Offset += MI.getOperand(OffsetOperandNo).getImm() << 2;
 488
 489   // If we're not using a Frame Pointer that has been set to the value of the
 490   // SP before having the stack size subtracted from it, then add the stack size
 491   // to Offset to get the correct offset.
 492   // Naked functions have stack size 0, although getStackSize may not reflect that
 493   // because we didn't call all the pieces that compute it for naked functions.
 494   if (!MF.getFunction()->getAttributes().
 495         hasAttribute(AttributeSet::FunctionIndex, Attribute::Naked))
 496     Offset += MFI->getStackSize();
 497
 498   // If we can, encode the offset directly into the instruction.  If this is a
 499   // normal PPC "ri" instruction, any 16-bit value can be safely encoded.  If
 500   // this is a PPC64 "ix" instruction, only a 16-bit value with the low two bits
 501   // clear can be encoded.  This is extremely uncommon, because normally you
 502   // only "std" to a stack slot that is at least 4-byte aligned, but it can
 503   // happen in invalid code.
 504   if (OpC == PPC::DBG_VALUE || // DBG_VALUE is always Reg+Imm
 505       (isInt<16>(Offset) && (!isIXAddr || (Offset & 3) == 0))) {
 506     if (isIXAddr)
 507       Offset >>= 2;    // The actual encoded value has the low two bits zero.
 508     MI.getOperand(OffsetOperandNo).ChangeToImmediate(Offset);
 509     return;
 510   }
 511
 512   // The offset doesn't fit into a single register, scavenge one to build the
 513   // offset in.
 514
 515   const TargetRegisterClass *G8RC = &PPC::G8RCRegClass;
 516   const TargetRegisterClass *GPRC = &PPC::GPRCRegClass;
 517   unsigned SReg = findScratchRegister(II, RS, is64Bit ? G8RC : GPRC, SPAdj);
 518
 519   // Insert a set of rA with the full offset value before the ld, st, or add
 520   BuildMI(MBB, II, dl, TII.get(is64Bit ? PPC::LIS8 : PPC::LIS), SReg)
 521     .addImm(Offset >> 16);
 522   BuildMI(MBB, II, dl, TII.get(is64Bit ? PPC::ORI8 : PPC::ORI), SReg)
 523     .addReg(SReg, RegState::Kill)
 524     .addImm(Offset);
 525
 526   // Convert into indexed form of the instruction:
 527   //
 528   //   sth 0:rA, 1:imm 2:(rB) ==> sthx 0:rA, 2:rB, 1:r0
 529   //   addi 0:rA 1:rB, 2, imm ==> add 0:rA, 1:rB, 2:r0
 530   unsigned OperandBase;
 531
 532   if (OpC != TargetOpcode::INLINEASM) {
 533     assert(ImmToIdxMap.count(OpC) &&
 534            "No indexed form of load or store available!");
 535     unsigned NewOpcode = ImmToIdxMap.find(OpC)->second;
 536     MI.setDesc(TII.get(NewOpcode));
 537     OperandBase = 1;
 538   } else {
 539     OperandBase = OffsetOperandNo;
 540   }
 541
 542   unsigned StackReg = MI.getOperand(FIOperandNum).getReg();
 543   MI.getOperand(OperandBase).ChangeToRegister(StackReg, false);
 544   MI.getOperand(OperandBase + 1).ChangeToRegister(SReg, false, false, true);
 545 }
 546
 547 unsigned PPCRegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 548   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 549
 550   if (!Subtarget.isPPC64())
 551     return TFI->hasFP(MF) ? PPC::R31 : PPC::R1;
 552   else
 553     return TFI->hasFP(MF) ? PPC::X31 : PPC::X1;
 554 }
 555
 556 unsigned PPCRegisterInfo::getEHExceptionRegister() const {
 557   return !Subtarget.isPPC64() ? PPC::R3 : PPC::X3;
 558 }
 559
 560 unsigned PPCRegisterInfo::getEHHandlerRegister() const {
 561   return !Subtarget.isPPC64() ? PPC::R4 : PPC::X4;
 562 }