lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific DAG Nodes.
  63 //
  64
  65 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  66 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  67
  68 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  69 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  70 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  71 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  72 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  73 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  74 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  75 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  76 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  77                        [SDNPHasChain, SDNPMayStore]>;
  78 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  79                        [SDNPHasChain, SDNPMayLoad]>;
  80 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  81                        [SDNPHasChain, SDNPMayLoad]>;
  82
  83 // Extract FPSCR (not modeled at the DAG level).
  84 def PPCmffs   : SDNode<"PPCISD::MFFS",
  85                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  86
  87 // Perform FADD in round-to-zero mode.
  88 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  89
  90
  91 def PPCfsel   : SDNode<"PPCISD::FSEL",
  92    // Type constraint for fsel.
  93    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  94                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  95
  96 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  97 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  98 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  99 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 100 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 101
 102 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 103 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 104                             [SDNPMayLoad]>;
 105 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 106 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 107 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 108 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 109 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 110 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 111 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 112 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 113                               [SDNPHasChain]>;
 114 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 115
 116 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 117
 118 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 119 // amounts.  These nodes are generated by the multi-precision shift code.
 120 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 121 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 122 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 123
 124 // These are target-independent nodes, but have target-specific formats.
 125 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 126                            [SDNPHasChain, SDNPOutGlue]>;
 127 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 128                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129
 130 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 131 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 132                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                        SDNPVariadic]>;
 134 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 135                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 136                            SDNPVariadic]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 148                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                        SDNPVariadic]>;
 150
 151 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 152                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153
 154 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 158                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 159                                                      SDTCisPtrTy<1>]>,
 160                                 [SDNPHasChain, SDNPSideEffect]>;
 161 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 162                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 163                                 [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def SDT_PPCsc     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 166 def PPCsc         : SDNode<"PPCISD::SC", SDT_PPCsc,
 167                            [SDNPHasChain, SDNPSideEffect]>;
 168
 169 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 170 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 171
 172 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 173                            [SDNPHasChain, SDNPOptInGlue]>;
 174
 175 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 176                            [SDNPHasChain, SDNPMayLoad]>;
 177 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 178                            [SDNPHasChain, SDNPMayStore]>;
 179
 180 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 181 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 182                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 183 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 184                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 185
 186 // Instructions to support atomic operations
 187 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 188                           [SDNPHasChain, SDNPMayLoad]>;
 189 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 190                           [SDNPHasChain, SDNPMayStore]>;
 191
 192 // Instructions to support medium and large code model
 193 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 194 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 195 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 196
 197
 198 // Instructions to support dynamic alloca.
 199 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 200 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 201
 202 //===----------------------------------------------------------------------===//
 203 // PowerPC specific transformation functions and pattern fragments.
 204 //
 205
 206 def SHL32 : SDNodeXForm<imm, [{
 207   // Transformation function: 31 - imm
 208   return getI32Imm(31 - N->getZExtValue());
 209 }]>;
 210
 211 def SRL32 : SDNodeXForm<imm, [{
 212   // Transformation function: 32 - imm
 213   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 214 }]>;
 215
 216 def LO16 : SDNodeXForm<imm, [{
 217   // Transformation function: get the low 16 bits.
 218   return getI32Imm((unsigned short)N->getZExtValue());
 219 }]>;
 220
 221 def HI16 : SDNodeXForm<imm, [{
 222   // Transformation function: shift the immediate value down into the low bits.
 223   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 224 }]>;
 225
 226 def HA16 : SDNodeXForm<imm, [{
 227   // Transformation function: shift the immediate value down into the low bits.
 228   signed int Val = N->getZExtValue();
 229   return getI32Imm((Val - (signed short)Val) >> 16);
 230 }]>;
 231 def MB : SDNodeXForm<imm, [{
 232   // Transformation function: get the start bit of a mask
 233   unsigned mb = 0, me;
 234   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 235   return getI32Imm(mb);
 236 }]>;
 237
 238 def ME : SDNodeXForm<imm, [{
 239   // Transformation function: get the end bit of a mask
 240   unsigned mb, me = 0;
 241   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 242   return getI32Imm(me);
 243 }]>;
 244 def maskimm32 : PatLeaf<(imm), [{
 245   // maskImm predicate - True if immediate is a run of ones.
 246   unsigned mb, me;
 247   if (N->getValueType(0) == MVT::i32)
 248     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 249   else
 250     return false;
 251 }]>;
 252
 253 def imm32SExt16  : Operand<i32>, ImmLeaf<i32, [{
 254   // imm32SExt16 predicate - True if the i32 immediate fits in a 16-bit
 255   // sign extended field.  Used by instructions like 'addi'.
 256   return (int32_t)Imm == (short)Imm;
 257 }]>;
 258 def imm64SExt16  : Operand<i64>, ImmLeaf<i64, [{
 259   // imm64SExt16 predicate - True if the i64 immediate fits in a 16-bit
 260   // sign extended field.  Used by instructions like 'addi'.
 261   return (int64_t)Imm == (short)Imm;
 262 }]>;
 263 def immZExt16  : PatLeaf<(imm), [{
 264   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 265   // field.  Used by instructions like 'ori'.
 266   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 267 }], LO16>;
 268
 269 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 270 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 271 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 272 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 273 // clear).
 274 def imm16ShiftedZExt : PatLeaf<(imm), [{
 275   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 276   // immediate are set.  Used by instructions like 'xoris'.
 277   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 278 }], HI16>;
 279
 280 def imm16ShiftedSExt : PatLeaf<(imm), [{
 281   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 282   // immediate are set.  Used by instructions like 'addis'.  Identical to
 283   // imm16ShiftedZExt in 32-bit mode.
 284   if (N->getZExtValue() & 0xFFFF) return false;
 285   if (N->getValueType(0) == MVT::i32)
 286     return true;
 287   // For 64-bit, make sure it is sext right.
 288   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 289 }], HI16>;
 290
 291 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 292 // restricted memrix (4-aligned) constants are alignment sensitive. If these
 293 // offsets are hidden behind TOC entries than the values of the lower-order
 294 // bits cannot be checked directly. As a result, we need to also incorporate
 295 // an alignment check into the relevant patterns.
 296
 297 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 298   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 299 }]>;
 300 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 301                             (store node:$val, node:$ptr), [{
 302   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 303 }]>;
 304 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 305   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 306 }]>;
 307 def aligned4pre_store : PatFrag<
 308                           (ops node:$val, node:$base, node:$offset),
 309                           (pre_store node:$val, node:$base, node:$offset), [{
 310   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 311 }]>;
 312
 313 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 314   return cast<LoadSDNode>(N)->getAlignment() < 4;
 315 }]>;
 316 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 317                               (store node:$val, node:$ptr), [{
 318   return cast<StoreSDNode>(N)->getAlignment() < 4;
 319 }]>;
 320 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 321   return cast<LoadSDNode>(N)->getAlignment() < 4;
 322 }]>;
 323
 324 //===----------------------------------------------------------------------===//
 325 // PowerPC Flag Definitions.
 326
 327 class isPPC64 { bit PPC64 = 1; }
 328 class isDOT   { bit RC = 1; }
 329
 330 class RegConstraint<string C> {
 331   string Constraints = C;
 332 }
 333 class NoEncode<string E> {
 334   string DisableEncoding = E;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // PowerPC Operand Definitions.
 340
 341 // In the default PowerPC assembler syntax, registers are specified simply
 342 // by number, so they cannot be distinguished from immediate values (without
 343 // looking at the opcode).  This means that the default operand matching logic
 344 // for the asm parser does not work, and we need to specify custom matchers.
 345 // Since those can only be specified with RegisterOperand classes and not
 346 // directly on the RegisterClass, all instructions patterns used by the asm
 347 // parser need to use a RegisterOperand (instead of a RegisterClass) for
 348 // all their register operands.
 349 // For this purpose, we define one RegisterOperand for each RegisterClass,
 350 // using the same name as the class, just in lower case.
 351
 352 def PPCRegGPRCAsmOperand : AsmOperandClass {
 353   let Name = "RegGPRC"; let PredicateMethod = "isRegNumber";
 354 }
 355 def gprc : RegisterOperand<GPRC> {
 356   let ParserMatchClass = PPCRegGPRCAsmOperand;
 357 }
 358 def PPCRegG8RCAsmOperand : AsmOperandClass {
 359   let Name = "RegG8RC"; let PredicateMethod = "isRegNumber";
 360 }
 361 def g8rc : RegisterOperand<G8RC> {
 362   let ParserMatchClass = PPCRegG8RCAsmOperand;
 363 }
 364 def PPCRegGPRCNoR0AsmOperand : AsmOperandClass {
 365   let Name = "RegGPRCNoR0"; let PredicateMethod = "isRegNumber";
 366 }
 367 def gprc_nor0 : RegisterOperand<GPRC_NOR0> {
 368   let ParserMatchClass = PPCRegGPRCNoR0AsmOperand;
 369 }
 370 def PPCRegG8RCNoX0AsmOperand : AsmOperandClass {
 371   let Name = "RegG8RCNoX0"; let PredicateMethod = "isRegNumber";
 372 }
 373 def g8rc_nox0 : RegisterOperand<G8RC_NOX0> {
 374   let ParserMatchClass = PPCRegG8RCNoX0AsmOperand;
 375 }
 376 def PPCRegF8RCAsmOperand : AsmOperandClass {
 377   let Name = "RegF8RC"; let PredicateMethod = "isRegNumber";
 378 }
 379 def f8rc : RegisterOperand<F8RC> {
 380   let ParserMatchClass = PPCRegF8RCAsmOperand;
 381 }
 382 def PPCRegF4RCAsmOperand : AsmOperandClass {
 383   let Name = "RegF4RC"; let PredicateMethod = "isRegNumber";
 384 }
 385 def f4rc : RegisterOperand<F4RC> {
 386   let ParserMatchClass = PPCRegF4RCAsmOperand;
 387 }
 388 def PPCRegVRRCAsmOperand : AsmOperandClass {
 389   let Name = "RegVRRC"; let PredicateMethod = "isRegNumber";
 390 }
 391 def vrrc : RegisterOperand<VRRC> {
 392   let ParserMatchClass = PPCRegVRRCAsmOperand;
 393 }
 394 def PPCRegCRBITRCAsmOperand : AsmOperandClass {
 395   let Name = "RegCRBITRC"; let PredicateMethod = "isCRBitNumber";
 396 }
 397 def crbitrc : RegisterOperand<CRBITRC> {
 398   let ParserMatchClass = PPCRegCRBITRCAsmOperand;
 399 }
 400 def PPCRegCRRCAsmOperand : AsmOperandClass {
 401   let Name = "RegCRRC"; let PredicateMethod = "isCCRegNumber";
 402 }
 403 def crrc : RegisterOperand<CRRC> {
 404   let ParserMatchClass = PPCRegCRRCAsmOperand;
 405 }
 406
 407 def PPCS5ImmAsmOperand : AsmOperandClass {
 408   let Name = "S5Imm"; let PredicateMethod = "isS5Imm";
 409   let RenderMethod = "addImmOperands";
 410 }
 411 def s5imm   : Operand<i32> {
 412   let PrintMethod = "printS5ImmOperand";
 413   let ParserMatchClass = PPCS5ImmAsmOperand;
 414 }
 415 def PPCU5ImmAsmOperand : AsmOperandClass {
 416   let Name = "U5Imm"; let PredicateMethod = "isU5Imm";
 417   let RenderMethod = "addImmOperands";
 418 }
 419 def u5imm   : Operand<i32> {
 420   let PrintMethod = "printU5ImmOperand";
 421   let ParserMatchClass = PPCU5ImmAsmOperand;
 422 }
 423 def PPCU6ImmAsmOperand : AsmOperandClass {
 424   let Name = "U6Imm"; let PredicateMethod = "isU6Imm";
 425   let RenderMethod = "addImmOperands";
 426 }
 427 def u6imm   : Operand<i32> {
 428   let PrintMethod = "printU6ImmOperand";
 429   let ParserMatchClass = PPCU6ImmAsmOperand;
 430 }
 431 def PPCS16ImmAsmOperand : AsmOperandClass {
 432   let Name = "S16Imm"; let PredicateMethod = "isS16Imm";
 433   let RenderMethod = "addImmOperands";
 434 }
 435 def s16imm  : Operand<i32> {
 436   let PrintMethod = "printS16ImmOperand";
 437   let EncoderMethod = "getImm16Encoding";
 438   let ParserMatchClass = PPCS16ImmAsmOperand;
 439 }
 440 def PPCU16ImmAsmOperand : AsmOperandClass {
 441   let Name = "U16Imm"; let PredicateMethod = "isU16Imm";
 442   let RenderMethod = "addImmOperands";
 443 }
 444 def u16imm  : Operand<i32> {
 445   let PrintMethod = "printU16ImmOperand";
 446   let EncoderMethod = "getImm16Encoding";
 447   let ParserMatchClass = PPCU16ImmAsmOperand;
 448 }
 449 def PPCS17ImmAsmOperand : AsmOperandClass {
 450   let Name = "S17Imm"; let PredicateMethod = "isS17Imm";
 451   let RenderMethod = "addImmOperands";
 452 }
 453 def s17imm  : Operand<i32> {
 454   // This operand type is used for addis/lis to allow the assembler parser
 455   // to accept immediates in the range -65536..65535 for compatibility with
 456   // the GNU assembler.  The operand is treated as 16-bit otherwise.
 457   let PrintMethod = "printS16ImmOperand";
 458   let EncoderMethod = "getImm16Encoding";
 459   let ParserMatchClass = PPCS17ImmAsmOperand;
 460 }
 461 def PPCDirectBrAsmOperand : AsmOperandClass {
 462   let Name = "DirectBr"; let PredicateMethod = "isDirectBr";
 463   let RenderMethod = "addBranchTargetOperands";
 464 }
 465 def directbrtarget : Operand<OtherVT> {
 466   let PrintMethod = "printBranchOperand";
 467   let EncoderMethod = "getDirectBrEncoding";
 468   let ParserMatchClass = PPCDirectBrAsmOperand;
 469 }
 470 def absdirectbrtarget : Operand<OtherVT> {
 471   let PrintMethod = "printAbsBranchOperand";
 472   let EncoderMethod = "getAbsDirectBrEncoding";
 473   let ParserMatchClass = PPCDirectBrAsmOperand;
 474 }
 475 def PPCCondBrAsmOperand : AsmOperandClass {
 476   let Name = "CondBr"; let PredicateMethod = "isCondBr";
 477   let RenderMethod = "addBranchTargetOperands";
 478 }
 479 def condbrtarget : Operand<OtherVT> {
 480   let PrintMethod = "printBranchOperand";
 481   let EncoderMethod = "getCondBrEncoding";
 482   let ParserMatchClass = PPCCondBrAsmOperand;
 483 }
 484 def abscondbrtarget : Operand<OtherVT> {
 485   let PrintMethod = "printAbsBranchOperand";
 486   let EncoderMethod = "getAbsCondBrEncoding";
 487   let ParserMatchClass = PPCCondBrAsmOperand;
 488 }
 489 def calltarget : Operand<iPTR> {
 490   let PrintMethod = "printBranchOperand";
 491   let EncoderMethod = "getDirectBrEncoding";
 492   let ParserMatchClass = PPCDirectBrAsmOperand;
 493 }
 494 def abscalltarget : Operand<iPTR> {
 495   let PrintMethod = "printAbsBranchOperand";
 496   let EncoderMethod = "getAbsDirectBrEncoding";
 497   let ParserMatchClass = PPCDirectBrAsmOperand;
 498 }
 499 def PPCCRBitMaskOperand : AsmOperandClass {
 500  let Name = "CRBitMask"; let PredicateMethod = "isCRBitMask";
 501 }
 502 def crbitm: Operand<i8> {
 503   let PrintMethod = "printcrbitm";
 504   let EncoderMethod = "get_crbitm_encoding";
 505   let ParserMatchClass = PPCCRBitMaskOperand;
 506 }
 507 // Address operands
 508 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 509 def PPCRegGxRCNoR0Operand : AsmOperandClass {
 510   let Name = "RegGxRCNoR0"; let PredicateMethod = "isRegNumber";
 511 }
 512 def ptr_rc_nor0 : Operand<iPTR>, PointerLikeRegClass<1> {
 513   let ParserMatchClass = PPCRegGxRCNoR0Operand;
 514 }
 515 // A version of ptr_rc usable with the asm parser.
 516 def PPCRegGxRCOperand : AsmOperandClass {
 517   let Name = "RegGxRC"; let PredicateMethod = "isRegNumber";
 518 }
 519 def ptr_rc_idx : Operand<iPTR>, PointerLikeRegClass<0> {
 520   let ParserMatchClass = PPCRegGxRCOperand;
 521 }
 522
 523 def PPCDispRIOperand : AsmOperandClass {
 524  let Name = "DispRI"; let PredicateMethod = "isS16Imm";
 525  let RenderMethod = "addImmOperands";
 526 }
 527 def dispRI : Operand<iPTR> {
 528   let ParserMatchClass = PPCDispRIOperand;
 529 }
 530 def PPCDispRIXOperand : AsmOperandClass {
 531  let Name = "DispRIX"; let PredicateMethod = "isS16ImmX4";
 532  let RenderMethod = "addImmOperands";
 533 }
 534 def dispRIX : Operand<iPTR> {
 535   let ParserMatchClass = PPCDispRIXOperand;
 536 }
 537
 538 def memri : Operand<iPTR> {
 539   let PrintMethod = "printMemRegImm";
 540   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 541   let EncoderMethod = "getMemRIEncoding";
 542 }
 543 def memrr : Operand<iPTR> {
 544   let PrintMethod = "printMemRegReg";
 545   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc_idx:$offreg);
 546 }
 547 def memrix : Operand<iPTR> {   // memri where the imm is 4-aligned.
 548   let PrintMethod = "printMemRegImm";
 549   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 550   let EncoderMethod = "getMemRIXEncoding";
 551 }
 552
 553 // A single-register address. This is used with the SjLj
 554 // pseudo-instructions.
 555 def memr : Operand<iPTR> {
 556   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 557 }
 558
 559 // PowerPC Predicate operand.
 560 def pred : Operand<OtherVT> {
 561   let PrintMethod = "printPredicateOperand";
 562   let MIOperandInfo = (ops i32imm:$bibo, crrc:$reg);
 563 }
 564
 565 // Define PowerPC specific addressing mode.
 566 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 567 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 568 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 569 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmX4",  [], []>; // "std"
 570
 571 // The address in a single register. This is used with the SjLj
 572 // pseudo-instructions.
 573 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 574
 575 /// This is just the offset part of iaddr, used for preinc.
 576 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 577
 578 //===----------------------------------------------------------------------===//
 579 // PowerPC Instruction Predicate Definitions.
 580 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 581 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 582 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 583
 584 //===----------------------------------------------------------------------===//
 585 // PowerPC Multiclass Definitions.
 586
 587 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 588                     string asmbase, string asmstr, InstrItinClass itin,
 589                     list<dag> pattern> {
 590   let BaseName = asmbase in {
 591     def NAME : XForm_6<opcode, xo, OOL, IOL,
 592                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 593                        pattern>, RecFormRel;
 594     let Defs = [CR0] in
 595     def o    : XForm_6<opcode, xo, OOL, IOL,
 596                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 597                        []>, isDOT, RecFormRel;
 598   }
 599 }
 600
 601 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 602                      string asmbase, string asmstr, InstrItinClass itin,
 603                      list<dag> pattern> {
 604   let BaseName = asmbase in {
 605     let Defs = [CARRY] in
 606     def NAME : XForm_6<opcode, xo, OOL, IOL,
 607                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 608                        pattern>, RecFormRel;
 609     let Defs = [CARRY, CR0] in
 610     def o    : XForm_6<opcode, xo, OOL, IOL,
 611                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 612                        []>, isDOT, RecFormRel;
 613   }
 614 }
 615
 616 multiclass XForm_10r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 617                     string asmbase, string asmstr, InstrItinClass itin,
 618                     list<dag> pattern> {
 619   let BaseName = asmbase in {
 620     def NAME : XForm_10<opcode, xo, OOL, IOL,
 621                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 622                        pattern>, RecFormRel;
 623     let Defs = [CR0] in
 624     def o    : XForm_10<opcode, xo, OOL, IOL,
 625                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 626                        []>, isDOT, RecFormRel;
 627   }
 628 }
 629
 630 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 631                       string asmbase, string asmstr, InstrItinClass itin,
 632                       list<dag> pattern> {
 633   let BaseName = asmbase in {
 634     let Defs = [CARRY] in
 635     def NAME : XForm_10<opcode, xo, OOL, IOL,
 636                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 637                        pattern>, RecFormRel;
 638     let Defs = [CARRY, CR0] in
 639     def o    : XForm_10<opcode, xo, OOL, IOL,
 640                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 641                        []>, isDOT, RecFormRel;
 642   }
 643 }
 644
 645 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 646                     string asmbase, string asmstr, InstrItinClass itin,
 647                     list<dag> pattern> {
 648   let BaseName = asmbase in {
 649     def NAME : XForm_11<opcode, xo, OOL, IOL,
 650                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 651                        pattern>, RecFormRel;
 652     let Defs = [CR0] in
 653     def o    : XForm_11<opcode, xo, OOL, IOL,
 654                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 655                        []>, isDOT, RecFormRel;
 656   }
 657 }
 658
 659 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 660                     string asmbase, string asmstr, InstrItinClass itin,
 661                     list<dag> pattern> {
 662   let BaseName = asmbase in {
 663     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 664                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 665                        pattern>, RecFormRel;
 666     let Defs = [CR0] in
 667     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 668                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 669                        []>, isDOT, RecFormRel;
 670   }
 671 }
 672
 673 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 674                       string asmbase, string asmstr, InstrItinClass itin,
 675                       list<dag> pattern> {
 676   let BaseName = asmbase in {
 677     let Defs = [CARRY] in
 678     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 679                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 680                        pattern>, RecFormRel;
 681     let Defs = [CARRY, CR0] in
 682     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 683                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 684                        []>, isDOT, RecFormRel;
 685   }
 686 }
 687
 688 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 689                     string asmbase, string asmstr, InstrItinClass itin,
 690                     list<dag> pattern> {
 691   let BaseName = asmbase in {
 692     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 693                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 694                        pattern>, RecFormRel;
 695     let Defs = [CR0] in
 696     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 697                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 698                        []>, isDOT, RecFormRel;
 699   }
 700 }
 701
 702 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 703                       string asmbase, string asmstr, InstrItinClass itin,
 704                       list<dag> pattern> {
 705   let BaseName = asmbase in {
 706     let Defs = [CARRY] in
 707     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 708                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 709                        pattern>, RecFormRel;
 710     let Defs = [CARRY, CR0] in
 711     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 712                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 713                        []>, isDOT, RecFormRel;
 714   }
 715 }
 716
 717 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 718                     string asmbase, string asmstr, InstrItinClass itin,
 719                     list<dag> pattern> {
 720   let BaseName = asmbase in {
 721     def NAME : MForm_2<opcode, OOL, IOL,
 722                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 723                        pattern>, RecFormRel;
 724     let Defs = [CR0] in
 725     def o    : MForm_2<opcode, OOL, IOL,
 726                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 727                        []>, isDOT, RecFormRel;
 728   }
 729 }
 730
 731 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 732                     string asmbase, string asmstr, InstrItinClass itin,
 733                     list<dag> pattern> {
 734   let BaseName = asmbase in {
 735     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 736                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 737                        pattern>, RecFormRel;
 738     let Defs = [CR0] in
 739     def o    : MDForm_1<opcode, xo, OOL, IOL,
 740                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 741                        []>, isDOT, RecFormRel;
 742   }
 743 }
 744
 745 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 746                      string asmbase, string asmstr, InstrItinClass itin,
 747                      list<dag> pattern> {
 748   let BaseName = asmbase in {
 749     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 750                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 751                         pattern>, RecFormRel;
 752     let Defs = [CR0] in
 753     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 754                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 755                         []>, isDOT, RecFormRel;
 756   }
 757 }
 758
 759 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 760                       string asmbase, string asmstr, InstrItinClass itin,
 761                       list<dag> pattern> {
 762   let BaseName = asmbase in {
 763     let Defs = [CARRY] in
 764     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 765                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 766                        pattern>, RecFormRel;
 767     let Defs = [CARRY, CR0] in
 768     def o    : XSForm_1<opcode, xo, OOL, IOL,
 769                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 770                        []>, isDOT, RecFormRel;
 771   }
 772 }
 773
 774 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 775                     string asmbase, string asmstr, InstrItinClass itin,
 776                     list<dag> pattern> {
 777   let BaseName = asmbase in {
 778     def NAME : XForm_26<opcode, xo, OOL, IOL,
 779                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 780                        pattern>, RecFormRel;
 781     let Defs = [CR1] in
 782     def o    : XForm_26<opcode, xo, OOL, IOL,
 783                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 784                        []>, isDOT, RecFormRel;
 785   }
 786 }
 787
 788 multiclass XForm_28r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 789                     string asmbase, string asmstr, InstrItinClass itin,
 790                     list<dag> pattern> {
 791   let BaseName = asmbase in {
 792     def NAME : XForm_28<opcode, xo, OOL, IOL,
 793                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 794                        pattern>, RecFormRel;
 795     let Defs = [CR1] in
 796     def o    : XForm_28<opcode, xo, OOL, IOL,
 797                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 798                        []>, isDOT, RecFormRel;
 799   }
 800 }
 801
 802 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 803                     string asmbase, string asmstr, InstrItinClass itin,
 804                     list<dag> pattern> {
 805   let BaseName = asmbase in {
 806     def NAME : AForm_1<opcode, xo, OOL, IOL,
 807                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 808                        pattern>, RecFormRel;
 809     let Defs = [CR1] in
 810     def o    : AForm_1<opcode, xo, OOL, IOL,
 811                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 812                        []>, isDOT, RecFormRel;
 813   }
 814 }
 815
 816 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 817                     string asmbase, string asmstr, InstrItinClass itin,
 818                     list<dag> pattern> {
 819   let BaseName = asmbase in {
 820     def NAME : AForm_2<opcode, xo, OOL, IOL,
 821                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 822                        pattern>, RecFormRel;
 823     let Defs = [CR1] in
 824     def o    : AForm_2<opcode, xo, OOL, IOL,
 825                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 826                        []>, isDOT, RecFormRel;
 827   }
 828 }
 829
 830 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 831                     string asmbase, string asmstr, InstrItinClass itin,
 832                     list<dag> pattern> {
 833   let BaseName = asmbase in {
 834     def NAME : AForm_3<opcode, xo, OOL, IOL,
 835                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 836                        pattern>, RecFormRel;
 837     let Defs = [CR1] in
 838     def o    : AForm_3<opcode, xo, OOL, IOL,
 839                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 840                        []>, isDOT, RecFormRel;
 841   }
 842 }
 843
 844 //===----------------------------------------------------------------------===//
 845 // PowerPC Instruction Definitions.
 846
 847 // Pseudo-instructions:
 848
 849 let hasCtrlDep = 1 in {
 850 let Defs = [R1], Uses = [R1] in {
 851 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 852                               [(callseq_start timm:$amt)]>;
 853 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 854                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 855 }
 856
 857 def UPDATE_VRSAVE    : Pseudo<(outs gprc:$rD), (ins gprc:$rS),
 858                               "UPDATE_VRSAVE $rD, $rS", []>;
 859 }
 860
 861 let Defs = [R1], Uses = [R1] in
 862 def DYNALLOC : Pseudo<(outs gprc:$result), (ins gprc:$negsize, memri:$fpsi), "#DYNALLOC",
 863                        [(set i32:$result,
 864                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 865
 866 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 867 // instruction selection into a branch sequence.
 868 let usesCustomInserter = 1,    // Expanded after instruction selection.
 869     PPC970_Single = 1 in {
 870   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 871   // because either operand might become the first operand in an isel, and
 872   // that operand cannot be r0.
 873   def SELECT_CC_I4 : Pseudo<(outs gprc:$dst), (ins crrc:$cond,
 874                               gprc_nor0:$T, gprc_nor0:$F,
 875                               i32imm:$BROPC), "#SELECT_CC_I4",
 876                               []>;
 877   def SELECT_CC_I8 : Pseudo<(outs g8rc:$dst), (ins crrc:$cond,
 878                               g8rc_nox0:$T, g8rc_nox0:$F,
 879                               i32imm:$BROPC), "#SELECT_CC_I8",
 880                               []>;
 881   def SELECT_CC_F4  : Pseudo<(outs f4rc:$dst), (ins crrc:$cond, f4rc:$T, f4rc:$F,
 882                               i32imm:$BROPC), "#SELECT_CC_F4",
 883                               []>;
 884   def SELECT_CC_F8  : Pseudo<(outs f8rc:$dst), (ins crrc:$cond, f8rc:$T, f8rc:$F,
 885                               i32imm:$BROPC), "#SELECT_CC_F8",
 886                               []>;
 887   def SELECT_CC_VRRC: Pseudo<(outs vrrc:$dst), (ins crrc:$cond, vrrc:$T, vrrc:$F,
 888                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 889                               []>;
 890 }
 891
 892 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 893 // scavenge a register for it.
 894 let mayStore = 1 in
 895 def SPILL_CR : Pseudo<(outs), (ins crrc:$cond, memri:$F),
 896                      "#SPILL_CR", []>;
 897
 898 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 899 // spilled), so we'll need to scavenge a register for it.
 900 let mayLoad = 1 in
 901 def RESTORE_CR : Pseudo<(outs crrc:$cond), (ins memri:$F),
 902                      "#RESTORE_CR", []>;
 903
 904 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 905   let isReturn = 1, Uses = [LR, RM] in
 906     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", BrB,
 907                            [(retflag)]>;
 908   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
 909     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 910
 911     let isCodeGenOnly = 1 in
 912     def BCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
 913                             "b${cond:cc}ctr${cond:pm} ${cond:reg}", BrB, []>;
 914   }
 915 }
 916
 917 let Defs = [LR] in
 918   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 919                    PPC970_Unit_BRU;
 920
 921 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 922   let isBarrier = 1 in {
 923   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 924                   "b $dst", BrB,
 925                   [(br bb:$dst)]>;
 926   def BA  : IForm<18, 1, 0, (outs), (ins absdirectbrtarget:$dst),
 927                   "ba $dst", BrB, []>;
 928   }
 929
 930   // BCC represents an arbitrary conditional branch on a predicate.
 931   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 932   // a two-value operand where a dag node expects two operands. :(
 933   let isCodeGenOnly = 1 in {
 934     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 935                     "b${cond:cc}${cond:pm} ${cond:reg}, $dst"
 936                     /*[(PPCcondbranch crrc:$crS, imm:$opc, bb:$dst)]*/>;
 937     def BCCA : BForm<16, 1, 0, (outs), (ins pred:$cond, abscondbrtarget:$dst),
 938                      "b${cond:cc}a${cond:pm} ${cond:reg}, $dst">;
 939
 940     let isReturn = 1, Uses = [LR, RM] in
 941     def BCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
 942                            "b${cond:cc}lr${cond:pm} ${cond:reg}", BrB, []>;
 943   }
 944
 945   let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
 946    def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
 947                              "bdzlr", BrB, []>;
 948    def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
 949                              "bdnzlr", BrB, []>;
 950    def BDZLRp : XLForm_2_ext<19, 16, 27, 0, 0, (outs), (ins),
 951                              "bdzlr+", BrB, []>;
 952    def BDNZLRp: XLForm_2_ext<19, 16, 25, 0, 0, (outs), (ins),
 953                              "bdnzlr+", BrB, []>;
 954    def BDZLRm : XLForm_2_ext<19, 16, 26, 0, 0, (outs), (ins),
 955                              "bdzlr-", BrB, []>;
 956    def BDNZLRm: XLForm_2_ext<19, 16, 24, 0, 0, (outs), (ins),
 957                              "bdnzlr-", BrB, []>;
 958   }
 959
 960   let Defs = [CTR], Uses = [CTR] in {
 961     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 962                        "bdz $dst">;
 963     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 964                        "bdnz $dst">;
 965     def BDZA  : BForm_1<16, 18, 1, 0, (outs), (ins abscondbrtarget:$dst),
 966                         "bdza $dst">;
 967     def BDNZA : BForm_1<16, 16, 1, 0, (outs), (ins abscondbrtarget:$dst),
 968                         "bdnza $dst">;
 969     def BDZp : BForm_1<16, 27, 0, 0, (outs), (ins condbrtarget:$dst),
 970                        "bdz+ $dst">;
 971     def BDNZp: BForm_1<16, 25, 0, 0, (outs), (ins condbrtarget:$dst),
 972                        "bdnz+ $dst">;
 973     def BDZAp : BForm_1<16, 27, 1, 0, (outs), (ins abscondbrtarget:$dst),
 974                         "bdza+ $dst">;
 975     def BDNZAp: BForm_1<16, 25, 1, 0, (outs), (ins abscondbrtarget:$dst),
 976                         "bdnza+ $dst">;
 977     def BDZm : BForm_1<16, 26, 0, 0, (outs), (ins condbrtarget:$dst),
 978                        "bdz- $dst">;
 979     def BDNZm: BForm_1<16, 24, 0, 0, (outs), (ins condbrtarget:$dst),
 980                        "bdnz- $dst">;
 981     def BDZAm : BForm_1<16, 26, 1, 0, (outs), (ins abscondbrtarget:$dst),
 982                         "bdza- $dst">;
 983     def BDNZAm: BForm_1<16, 24, 1, 0, (outs), (ins abscondbrtarget:$dst),
 984                         "bdnza- $dst">;
 985   }
 986 }
 987
 988 // The unconditional BCL used by the SjLj setjmp code.
 989 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
 990   let Defs = [LR], Uses = [RM] in {
 991     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 992                             "bcl 20, 31, $dst">;
 993   }
 994 }
 995
 996 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 997   // Convenient aliases for call instructions
 998   let Uses = [RM] in {
 999     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
1000                     "bl $func", BrB, []>;  // See Pat patterns below.
1001     def BLA : IForm<18, 1, 1, (outs), (ins abscalltarget:$func),
1002                     "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
1003
1004     let isCodeGenOnly = 1 in {
1005       def BCCL : BForm<16, 0, 1, (outs), (ins pred:$cond, condbrtarget:$dst),
1006                        "b${cond:cc}l${cond:pm} ${cond:reg}, $dst">;
1007       def BCCLA : BForm<16, 1, 1, (outs), (ins pred:$cond, abscondbrtarget:$dst),
1008                         "b${cond:cc}la${cond:pm} ${cond:reg}, $dst">;
1009     }
1010   }
1011   let Uses = [CTR, RM] in {
1012     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
1013                              "bctrl", BrB, [(PPCbctrl)]>,
1014                 Requires<[In32BitMode]>;
1015
1016     let isCodeGenOnly = 1 in
1017     def BCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
1018                              "b${cond:cc}ctrl${cond:pm} ${cond:reg}", BrB, []>;
1019   }
1020   let Uses = [LR, RM] in {
1021     def BLRL : XLForm_2_ext<19, 16, 20, 0, 1, (outs), (ins),
1022                             "blrl", BrB, []>;
1023
1024     let isCodeGenOnly = 1 in
1025     def BCLRL : XLForm_2_br<19, 16, 1, (outs), (ins pred:$cond),
1026                             "b${cond:cc}lrl${cond:pm} ${cond:reg}", BrB, []>;
1027   }
1028   let Defs = [CTR], Uses = [CTR, RM] in {
1029     def BDZL  : BForm_1<16, 18, 0, 1, (outs), (ins condbrtarget:$dst),
1030                         "bdzl $dst">;
1031     def BDNZL : BForm_1<16, 16, 0, 1, (outs), (ins condbrtarget:$dst),
1032                         "bdnzl $dst">;
1033     def BDZLA  : BForm_1<16, 18, 1, 1, (outs), (ins abscondbrtarget:$dst),
1034                          "bdzla $dst">;
1035     def BDNZLA : BForm_1<16, 16, 1, 1, (outs), (ins abscondbrtarget:$dst),
1036                          "bdnzla $dst">;
1037     def BDZLp : BForm_1<16, 27, 0, 1, (outs), (ins condbrtarget:$dst),
1038                         "bdzl+ $dst">;
1039     def BDNZLp: BForm_1<16, 25, 0, 1, (outs), (ins condbrtarget:$dst),
1040                         "bdnzl+ $dst">;
1041     def BDZLAp : BForm_1<16, 27, 1, 1, (outs), (ins abscondbrtarget:$dst),
1042                          "bdzla+ $dst">;
1043     def BDNZLAp: BForm_1<16, 25, 1, 1, (outs), (ins abscondbrtarget:$dst),
1044                          "bdnzla+ $dst">;
1045     def BDZLm : BForm_1<16, 26, 0, 1, (outs), (ins condbrtarget:$dst),
1046                         "bdzl- $dst">;
1047     def BDNZLm: BForm_1<16, 24, 0, 1, (outs), (ins condbrtarget:$dst),
1048                         "bdnzl- $dst">;
1049     def BDZLAm : BForm_1<16, 26, 1, 1, (outs), (ins abscondbrtarget:$dst),
1050                          "bdzla- $dst">;
1051     def BDNZLAm: BForm_1<16, 24, 1, 1, (outs), (ins abscondbrtarget:$dst),
1052                          "bdnzla- $dst">;
1053   }
1054   let Defs = [CTR], Uses = [CTR, LR, RM] in {
1055     def BDZLRL  : XLForm_2_ext<19, 16, 18, 0, 1, (outs), (ins),
1056                                "bdzlrl", BrB, []>;
1057     def BDNZLRL : XLForm_2_ext<19, 16, 16, 0, 1, (outs), (ins),
1058                                "bdnzlrl", BrB, []>;
1059     def BDZLRLp : XLForm_2_ext<19, 16, 27, 0, 1, (outs), (ins),
1060                                "bdzlrl+", BrB, []>;
1061     def BDNZLRLp: XLForm_2_ext<19, 16, 25, 0, 1, (outs), (ins),
1062                                "bdnzlrl+", BrB, []>;
1063     def BDZLRLm : XLForm_2_ext<19, 16, 26, 0, 1, (outs), (ins),
1064                                "bdzlrl-", BrB, []>;
1065     def BDNZLRLm: XLForm_2_ext<19, 16, 24, 0, 1, (outs), (ins),
1066                                "bdnzlrl-", BrB, []>;
1067   }
1068 }
1069
1070 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1071 def TCRETURNdi :Pseudo< (outs),
1072                         (ins calltarget:$dst, i32imm:$offset),
1073                  "#TC_RETURNd $dst $offset",
1074                  []>;
1075
1076
1077 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1078 def TCRETURNai :Pseudo<(outs), (ins abscalltarget:$func, i32imm:$offset),
1079                  "#TC_RETURNa $func $offset",
1080                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
1081
1082 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1083 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
1084                  "#TC_RETURNr $dst $offset",
1085                  []>;
1086
1087
1088 let isCodeGenOnly = 1 in {
1089
1090 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
1091     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
1092 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
1093      Requires<[In32BitMode]>;
1094
1095 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1096     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1097 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
1098                   "b $dst", BrB,
1099                   []>;
1100
1101 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1102     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1103 def TAILBA   : IForm<18, 0, 0, (outs), (ins abscalltarget:$dst),
1104                   "ba $dst", BrB,
1105                   []>;
1106
1107 }
1108
1109 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
1110   let Defs = [CTR] in
1111   def EH_SjLj_SetJmp32  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
1112                             "#EH_SJLJ_SETJMP32",
1113                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
1114                           Requires<[In32BitMode]>;
1115   let isTerminator = 1 in
1116   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
1117                             "#EH_SJLJ_LONGJMP32",
1118                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
1119                           Requires<[In32BitMode]>;
1120 }
1121
1122 let isBranch = 1, isTerminator = 1 in {
1123   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
1124                         "#EH_SjLj_Setup\t$dst", []>;
1125 }
1126
1127 // System call.
1128 let PPC970_Unit = 7 in {
1129   def SC     : SCForm<17, 1, (outs), (ins i32imm:$lev),
1130                       "sc $lev", BrB, [(PPCsc (i32 imm:$lev))]>;
1131 }
1132
1133 // DCB* instructions.
1134 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
1135                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
1136                       PPC970_DGroup_Single;
1137 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
1138                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
1139                       PPC970_DGroup_Single;
1140 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
1141                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
1142                       PPC970_DGroup_Single;
1143 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
1144                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
1145                       PPC970_DGroup_Single;
1146 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
1147                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
1148                       PPC970_DGroup_Single;
1149 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
1150                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
1151                       PPC970_DGroup_Single;
1152 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
1153                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
1154                       PPC970_DGroup_Single;
1155 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
1156                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
1157                       PPC970_DGroup_Single;
1158
1159 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
1160           (DCBT xoaddr:$dst)>;
1161
1162 // Atomic operations
1163 let usesCustomInserter = 1 in {
1164   let Defs = [CR0] in {
1165     def ATOMIC_LOAD_ADD_I8 : Pseudo<
1166       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I8",
1167       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
1168     def ATOMIC_LOAD_SUB_I8 : Pseudo<
1169       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I8",
1170       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
1171     def ATOMIC_LOAD_AND_I8 : Pseudo<
1172       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I8",
1173       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
1174     def ATOMIC_LOAD_OR_I8 : Pseudo<
1175       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I8",
1176       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
1177     def ATOMIC_LOAD_XOR_I8 : Pseudo<
1178       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "ATOMIC_LOAD_XOR_I8",
1179       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
1180     def ATOMIC_LOAD_NAND_I8 : Pseudo<
1181       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I8",
1182       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
1183     def ATOMIC_LOAD_ADD_I16 : Pseudo<
1184       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I16",
1185       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
1186     def ATOMIC_LOAD_SUB_I16 : Pseudo<
1187       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I16",
1188       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
1189     def ATOMIC_LOAD_AND_I16 : Pseudo<
1190       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I16",
1191       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
1192     def ATOMIC_LOAD_OR_I16 : Pseudo<
1193       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I16",
1194       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
1195     def ATOMIC_LOAD_XOR_I16 : Pseudo<
1196       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I16",
1197       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
1198     def ATOMIC_LOAD_NAND_I16 : Pseudo<
1199       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I16",
1200       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
1201     def ATOMIC_LOAD_ADD_I32 : Pseudo<
1202       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I32",
1203       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
1204     def ATOMIC_LOAD_SUB_I32 : Pseudo<
1205       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I32",
1206       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
1207     def ATOMIC_LOAD_AND_I32 : Pseudo<
1208       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I32",
1209       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
1210     def ATOMIC_LOAD_OR_I32 : Pseudo<
1211       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I32",
1212       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
1213     def ATOMIC_LOAD_XOR_I32 : Pseudo<
1214       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I32",
1215       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
1216     def ATOMIC_LOAD_NAND_I32 : Pseudo<
1217       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I32",
1218       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
1219
1220     def ATOMIC_CMP_SWAP_I8 : Pseudo<
1221       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I8",
1222       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
1223     def ATOMIC_CMP_SWAP_I16 : Pseudo<
1224       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
1225       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
1226     def ATOMIC_CMP_SWAP_I32 : Pseudo<
1227       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
1228       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
1229
1230     def ATOMIC_SWAP_I8 : Pseudo<
1231       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_i8",
1232       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
1233     def ATOMIC_SWAP_I16 : Pseudo<
1234       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I16",
1235       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
1236     def ATOMIC_SWAP_I32 : Pseudo<
1237       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I32",
1238       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
1239   }
1240 }
1241
1242 // Instructions to support atomic operations
1243 def LWARX : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1244                    "lwarx $rD, $src", LdStLWARX,
1245                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
1246
1247 let Defs = [CR0] in
1248 def STWCX : XForm_1<31, 150, (outs), (ins gprc:$rS, memrr:$dst),
1249                    "stwcx. $rS, $dst", LdStSTWCX,
1250                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
1251                    isDOT;
1252
1253 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
1254 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
1255
1256 def TWI : DForm_base<3, (outs), (ins u5imm:$to, gprc:$rA, s16imm:$imm),
1257                      "twi $to, $rA, $imm", IntTrapW, []>;
1258 def TW : XForm_1<31, 4, (outs), (ins u5imm:$to, gprc:$rA, gprc:$rB),
1259                  "tw $to, $rA, $rB", IntTrapW, []>;
1260 def TDI : DForm_base<2, (outs), (ins u5imm:$to, g8rc:$rA, s16imm:$imm),
1261                      "tdi $to, $rA, $imm", IntTrapD, []>;
1262 def TD : XForm_1<31, 68, (outs), (ins u5imm:$to, g8rc:$rA, g8rc:$rB),
1263                  "td $to, $rA, $rB", IntTrapD, []>;
1264
1265 //===----------------------------------------------------------------------===//
1266 // PPC32 Load Instructions.
1267 //
1268
1269 // Unindexed (r+i) Loads.
1270 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1271 def LBZ : DForm_1<34, (outs gprc:$rD), (ins memri:$src),
1272                   "lbz $rD, $src", LdStLoad,
1273                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1274 def LHA : DForm_1<42, (outs gprc:$rD), (ins memri:$src),
1275                   "lha $rD, $src", LdStLHA,
1276                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1277                   PPC970_DGroup_Cracked;
1278 def LHZ : DForm_1<40, (outs gprc:$rD), (ins memri:$src),
1279                   "lhz $rD, $src", LdStLoad,
1280                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1281 def LWZ : DForm_1<32, (outs gprc:$rD), (ins memri:$src),
1282                   "lwz $rD, $src", LdStLoad,
1283                   [(set i32:$rD, (load iaddr:$src))]>;
1284
1285 def LFS : DForm_1<48, (outs f4rc:$rD), (ins memri:$src),
1286                   "lfs $rD, $src", LdStLFD,
1287                   [(set f32:$rD, (load iaddr:$src))]>;
1288 def LFD : DForm_1<50, (outs f8rc:$rD), (ins memri:$src),
1289                   "lfd $rD, $src", LdStLFD,
1290                   [(set f64:$rD, (load iaddr:$src))]>;
1291
1292
1293 // Unindexed (r+i) Loads with Update (preinc).
1294 let mayLoad = 1, neverHasSideEffects = 1 in {
1295 def LBZU : DForm_1<35, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1296                    "lbzu $rD, $addr", LdStLoadUpd,
1297                    []>, RegConstraint<"$addr.reg = $ea_result">,
1298                    NoEncode<"$ea_result">;
1299
1300 def LHAU : DForm_1<43, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1301                    "lhau $rD, $addr", LdStLHAU,
1302                    []>, RegConstraint<"$addr.reg = $ea_result">,
1303                    NoEncode<"$ea_result">;
1304
1305 def LHZU : DForm_1<41, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1306                    "lhzu $rD, $addr", LdStLoadUpd,
1307                    []>, RegConstraint<"$addr.reg = $ea_result">,
1308                    NoEncode<"$ea_result">;
1309
1310 def LWZU : DForm_1<33, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1311                    "lwzu $rD, $addr", LdStLoadUpd,
1312                    []>, RegConstraint<"$addr.reg = $ea_result">,
1313                    NoEncode<"$ea_result">;
1314
1315 def LFSU : DForm_1<49, (outs f4rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1316                   "lfsu $rD, $addr", LdStLFDU,
1317                   []>, RegConstraint<"$addr.reg = $ea_result">,
1318                    NoEncode<"$ea_result">;
1319
1320 def LFDU : DForm_1<51, (outs f8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1321                   "lfdu $rD, $addr", LdStLFDU,
1322                   []>, RegConstraint<"$addr.reg = $ea_result">,
1323                    NoEncode<"$ea_result">;
1324
1325
1326 // Indexed (r+r) Loads with Update (preinc).
1327 def LBZUX : XForm_1<31, 119, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1328                    (ins memrr:$addr),
1329                    "lbzux $rD, $addr", LdStLoadUpd,
1330                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1331                    NoEncode<"$ea_result">;
1332
1333 def LHAUX : XForm_1<31, 375, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1334                    (ins memrr:$addr),
1335                    "lhaux $rD, $addr", LdStLHAU,
1336                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1337                    NoEncode<"$ea_result">;
1338
1339 def LHZUX : XForm_1<31, 311, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1340                    (ins memrr:$addr),
1341                    "lhzux $rD, $addr", LdStLoadUpd,
1342                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1343                    NoEncode<"$ea_result">;
1344
1345 def LWZUX : XForm_1<31, 55, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1346                    (ins memrr:$addr),
1347                    "lwzux $rD, $addr", LdStLoadUpd,
1348                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1349                    NoEncode<"$ea_result">;
1350
1351 def LFSUX : XForm_1<31, 567, (outs f4rc:$rD, ptr_rc_nor0:$ea_result),
1352                    (ins memrr:$addr),
1353                    "lfsux $rD, $addr", LdStLFDU,
1354                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1355                    NoEncode<"$ea_result">;
1356
1357 def LFDUX : XForm_1<31, 631, (outs f8rc:$rD, ptr_rc_nor0:$ea_result),
1358                    (ins memrr:$addr),
1359                    "lfdux $rD, $addr", LdStLFDU,
1360                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1361                    NoEncode<"$ea_result">;
1362 }
1363 }
1364
1365 // Indexed (r+r) Loads.
1366 //
1367 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
1368 def LBZX : XForm_1<31,  87, (outs gprc:$rD), (ins memrr:$src),
1369                    "lbzx $rD, $src", LdStLoad,
1370                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1371 def LHAX : XForm_1<31, 343, (outs gprc:$rD), (ins memrr:$src),
1372                    "lhax $rD, $src", LdStLHA,
1373                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1374                    PPC970_DGroup_Cracked;
1375 def LHZX : XForm_1<31, 279, (outs gprc:$rD), (ins memrr:$src),
1376                    "lhzx $rD, $src", LdStLoad,
1377                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1378 def LWZX : XForm_1<31,  23, (outs gprc:$rD), (ins memrr:$src),
1379                    "lwzx $rD, $src", LdStLoad,
1380                    [(set i32:$rD, (load xaddr:$src))]>;
1381
1382
1383 def LHBRX : XForm_1<31, 790, (outs gprc:$rD), (ins memrr:$src),
1384                    "lhbrx $rD, $src", LdStLoad,
1385                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1386 def LWBRX : XForm_1<31,  534, (outs gprc:$rD), (ins memrr:$src),
1387                    "lwbrx $rD, $src", LdStLoad,
1388                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1389
1390 def LFSX   : XForm_25<31, 535, (outs f4rc:$frD), (ins memrr:$src),
1391                       "lfsx $frD, $src", LdStLFD,
1392                       [(set f32:$frD, (load xaddr:$src))]>;
1393 def LFDX   : XForm_25<31, 599, (outs f8rc:$frD), (ins memrr:$src),
1394                       "lfdx $frD, $src", LdStLFD,
1395                       [(set f64:$frD, (load xaddr:$src))]>;
1396
1397 def LFIWAX : XForm_25<31, 855, (outs f8rc:$frD), (ins memrr:$src),
1398                       "lfiwax $frD, $src", LdStLFD,
1399                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1400 def LFIWZX : XForm_25<31, 887, (outs f8rc:$frD), (ins memrr:$src),
1401                       "lfiwzx $frD, $src", LdStLFD,
1402                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1403 }
1404
1405 // Load Multiple
1406 def LMW : DForm_1<46, (outs gprc:$rD), (ins memri:$src),
1407                   "lmw $rD, $src", LdStLMW, []>;
1408
1409 //===----------------------------------------------------------------------===//
1410 // PPC32 Store Instructions.
1411 //
1412
1413 // Unindexed (r+i) Stores.
1414 let PPC970_Unit = 2 in {
1415 def STB  : DForm_1<38, (outs), (ins gprc:$rS, memri:$src),
1416                    "stb $rS, $src", LdStStore,
1417                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1418 def STH  : DForm_1<44, (outs), (ins gprc:$rS, memri:$src),
1419                    "sth $rS, $src", LdStStore,
1420                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1421 def STW  : DForm_1<36, (outs), (ins gprc:$rS, memri:$src),
1422                    "stw $rS, $src", LdStStore,
1423                    [(store i32:$rS, iaddr:$src)]>;
1424 def STFS : DForm_1<52, (outs), (ins f4rc:$rS, memri:$dst),
1425                    "stfs $rS, $dst", LdStSTFD,
1426                    [(store f32:$rS, iaddr:$dst)]>;
1427 def STFD : DForm_1<54, (outs), (ins f8rc:$rS, memri:$dst),
1428                    "stfd $rS, $dst", LdStSTFD,
1429                    [(store f64:$rS, iaddr:$dst)]>;
1430 }
1431
1432 // Unindexed (r+i) Stores with Update (preinc).
1433 let PPC970_Unit = 2, mayStore = 1 in {
1434 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1435                     "stbu $rS, $dst", LdStStoreUpd, []>,
1436                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1437 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1438                     "sthu $rS, $dst", LdStStoreUpd, []>,
1439                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1440 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1441                     "stwu $rS, $dst", LdStStoreUpd, []>,
1442                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1443 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memri:$dst),
1444                     "stfsu $rS, $dst", LdStSTFDU, []>,
1445                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1446 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memri:$dst),
1447                     "stfdu $rS, $dst", LdStSTFDU, []>,
1448                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1449 }
1450
1451 // Patterns to match the pre-inc stores.  We can't put the patterns on
1452 // the instruction definitions directly as ISel wants the address base
1453 // and offset to be separate operands, not a single complex operand.
1454 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1455           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1456 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1457           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1458 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1459           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1460 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1461           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1462 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1463           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1464
1465 // Indexed (r+r) Stores.
1466 let PPC970_Unit = 2 in {
1467 def STBX  : XForm_8<31, 215, (outs), (ins gprc:$rS, memrr:$dst),
1468                    "stbx $rS, $dst", LdStStore,
1469                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1470                    PPC970_DGroup_Cracked;
1471 def STHX  : XForm_8<31, 407, (outs), (ins gprc:$rS, memrr:$dst),
1472                    "sthx $rS, $dst", LdStStore,
1473                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1474                    PPC970_DGroup_Cracked;
1475 def STWX  : XForm_8<31, 151, (outs), (ins gprc:$rS, memrr:$dst),
1476                    "stwx $rS, $dst", LdStStore,
1477                    [(store i32:$rS, xaddr:$dst)]>,
1478                    PPC970_DGroup_Cracked;
1479
1480 def STHBRX: XForm_8<31, 918, (outs), (ins gprc:$rS, memrr:$dst),
1481                    "sthbrx $rS, $dst", LdStStore,
1482                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1483                    PPC970_DGroup_Cracked;
1484 def STWBRX: XForm_8<31, 662, (outs), (ins gprc:$rS, memrr:$dst),
1485                    "stwbrx $rS, $dst", LdStStore,
1486                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1487                    PPC970_DGroup_Cracked;
1488
1489 def STFIWX: XForm_28<31, 983, (outs), (ins f8rc:$frS, memrr:$dst),
1490                      "stfiwx $frS, $dst", LdStSTFD,
1491                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1492
1493 def STFSX : XForm_28<31, 663, (outs), (ins f4rc:$frS, memrr:$dst),
1494                      "stfsx $frS, $dst", LdStSTFD,
1495                      [(store f32:$frS, xaddr:$dst)]>;
1496 def STFDX : XForm_28<31, 727, (outs), (ins f8rc:$frS, memrr:$dst),
1497                      "stfdx $frS, $dst", LdStSTFD,
1498                      [(store f64:$frS, xaddr:$dst)]>;
1499 }
1500
1501 // Indexed (r+r) Stores with Update (preinc).
1502 let PPC970_Unit = 2, mayStore = 1 in {
1503 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1504                     "stbux $rS, $dst", LdStStoreUpd, []>,
1505                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1506                     PPC970_DGroup_Cracked;
1507 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1508                     "sthux $rS, $dst", LdStStoreUpd, []>,
1509                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1510                     PPC970_DGroup_Cracked;
1511 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1512                     "stwux $rS, $dst", LdStStoreUpd, []>,
1513                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1514                     PPC970_DGroup_Cracked;
1515 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memrr:$dst),
1516                     "stfsux $rS, $dst", LdStSTFDU, []>,
1517                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1518                     PPC970_DGroup_Cracked;
1519 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memrr:$dst),
1520                     "stfdux $rS, $dst", LdStSTFDU, []>,
1521                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1522                     PPC970_DGroup_Cracked;
1523 }
1524
1525 // Patterns to match the pre-inc stores.  We can't put the patterns on
1526 // the instruction definitions directly as ISel wants the address base
1527 // and offset to be separate operands, not a single complex operand.
1528 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1529           (STBUX $rS, $ptrreg, $ptroff)>;
1530 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1531           (STHUX $rS, $ptrreg, $ptroff)>;
1532 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1533           (STWUX $rS, $ptrreg, $ptroff)>;
1534 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1535           (STFSUX $rS, $ptrreg, $ptroff)>;
1536 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1537           (STFDUX $rS, $ptrreg, $ptroff)>;
1538
1539 // Store Multiple
1540 def STMW : DForm_1<47, (outs), (ins gprc:$rS, memri:$dst),
1541                    "stmw $rS, $dst", LdStLMW, []>;
1542
1543 def SYNC : XForm_24_sync<31, 598, (outs), (ins i32imm:$L),
1544                         "sync $L", LdStSync, []>;
1545 def : Pat<(int_ppc_sync), (SYNC 0)>;
1546
1547 //===----------------------------------------------------------------------===//
1548 // PPC32 Arithmetic Instructions.
1549 //
1550
1551 let PPC970_Unit = 1 in {  // FXU Operations.
1552 def ADDI   : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1553                      "addi $rD, $rA, $imm", IntSimple,
1554                      [(set i32:$rD, (add i32:$rA, imm32SExt16:$imm))]>;
1555 let BaseName = "addic" in {
1556 let Defs = [CARRY] in
1557 def ADDIC  : DForm_2<12, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1558                      "addic $rD, $rA, $imm", IntGeneral,
1559                      [(set i32:$rD, (addc i32:$rA, imm32SExt16:$imm))]>,
1560                      RecFormRel, PPC970_DGroup_Cracked;
1561 let Defs = [CARRY, CR0] in
1562 def ADDICo : DForm_2<13, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1563                      "addic. $rD, $rA, $imm", IntGeneral,
1564                      []>, isDOT, RecFormRel;
1565 }
1566 def ADDIS  : DForm_2<15, (outs gprc:$rD), (ins gprc_nor0:$rA, s17imm:$imm),
1567                      "addis $rD, $rA, $imm", IntSimple,
1568                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1569 let isCodeGenOnly = 1 in
1570 def LA     : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$sym),
1571                      "la $rD, $sym($rA)", IntGeneral,
1572                      [(set i32:$rD, (add i32:$rA,
1573                                           (PPClo tglobaladdr:$sym, 0)))]>;
1574 def MULLI  : DForm_2< 7, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1575                      "mulli $rD, $rA, $imm", IntMulLI,
1576                      [(set i32:$rD, (mul i32:$rA, imm32SExt16:$imm))]>;
1577 let Defs = [CARRY] in
1578 def SUBFIC : DForm_2< 8, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1579                      "subfic $rD, $rA, $imm", IntGeneral,
1580                      [(set i32:$rD, (subc imm32SExt16:$imm, i32:$rA))]>;
1581
1582 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1583   def LI  : DForm_2_r0<14, (outs gprc:$rD), (ins s16imm:$imm),
1584                        "li $rD, $imm", IntSimple,
1585                        [(set i32:$rD, imm32SExt16:$imm)]>;
1586   def LIS : DForm_2_r0<15, (outs gprc:$rD), (ins s17imm:$imm),
1587                        "lis $rD, $imm", IntSimple,
1588                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1589 }
1590 }
1591
1592 let PPC970_Unit = 1 in {  // FXU Operations.
1593 let Defs = [CR0] in {
1594 def ANDIo : DForm_4<28, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1595                     "andi. $dst, $src1, $src2", IntGeneral,
1596                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1597                     isDOT;
1598 def ANDISo : DForm_4<29, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1599                     "andis. $dst, $src1, $src2", IntGeneral,
1600                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1601                     isDOT;
1602 }
1603 def ORI   : DForm_4<24, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1604                     "ori $dst, $src1, $src2", IntSimple,
1605                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1606 def ORIS  : DForm_4<25, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1607                     "oris $dst, $src1, $src2", IntSimple,
1608                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1609 def XORI  : DForm_4<26, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1610                     "xori $dst, $src1, $src2", IntSimple,
1611                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1612 def XORIS : DForm_4<27, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1613                     "xoris $dst, $src1, $src2", IntSimple,
1614                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1615 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1616                          []>;
1617 let isCompare = 1, neverHasSideEffects = 1 in {
1618   def CMPWI : DForm_5_ext<11, (outs crrc:$crD), (ins gprc:$rA, s16imm:$imm),
1619                           "cmpwi $crD, $rA, $imm", IntCompare>;
1620   def CMPLWI : DForm_6_ext<10, (outs crrc:$dst), (ins gprc:$src1, u16imm:$src2),
1621                            "cmplwi $dst, $src1, $src2", IntCompare>;
1622 }
1623 }
1624
1625 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1626 defm NAND : XForm_6r<31, 476, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1627                      "nand", "$rA, $rS, $rB", IntSimple,
1628                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1629 defm AND  : XForm_6r<31,  28, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1630                      "and", "$rA, $rS, $rB", IntSimple,
1631                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1632 defm ANDC : XForm_6r<31,  60, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1633                      "andc", "$rA, $rS, $rB", IntSimple,
1634                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1635 defm OR   : XForm_6r<31, 444, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1636                      "or", "$rA, $rS, $rB", IntSimple,
1637                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1638 defm NOR  : XForm_6r<31, 124, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1639                      "nor", "$rA, $rS, $rB", IntSimple,
1640                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1641 defm ORC  : XForm_6r<31, 412, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1642                      "orc", "$rA, $rS, $rB", IntSimple,
1643                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1644 defm EQV  : XForm_6r<31, 284, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1645                      "eqv", "$rA, $rS, $rB", IntSimple,
1646                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1647 defm XOR  : XForm_6r<31, 316, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1648                      "xor", "$rA, $rS, $rB", IntSimple,
1649                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1650 defm SLW  : XForm_6r<31,  24, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1651                      "slw", "$rA, $rS, $rB", IntGeneral,
1652                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1653 defm SRW  : XForm_6r<31, 536, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1654                      "srw", "$rA, $rS, $rB", IntGeneral,
1655                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1656 defm SRAW : XForm_6rc<31, 792, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1657                       "sraw", "$rA, $rS, $rB", IntShift,
1658                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1659 }
1660
1661 let PPC970_Unit = 1 in {  // FXU Operations.
1662 let neverHasSideEffects = 1 in {
1663 defm SRAWI : XForm_10rc<31, 824, (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH),
1664                         "srawi", "$rA, $rS, $SH", IntShift,
1665                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1666 defm CNTLZW : XForm_11r<31,  26, (outs gprc:$rA), (ins gprc:$rS),
1667                         "cntlzw", "$rA, $rS", IntGeneral,
1668                         [(set i32:$rA, (ctlz i32:$rS))]>;
1669 defm EXTSB  : XForm_11r<31, 954, (outs gprc:$rA), (ins gprc:$rS),
1670                         "extsb", "$rA, $rS", IntSimple,
1671                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1672 defm EXTSH  : XForm_11r<31, 922, (outs gprc:$rA), (ins gprc:$rS),
1673                         "extsh", "$rA, $rS", IntSimple,
1674                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1675 }
1676 let isCompare = 1, neverHasSideEffects = 1 in {
1677   def CMPW   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1678                             "cmpw $crD, $rA, $rB", IntCompare>;
1679   def CMPLW  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1680                             "cmplw $crD, $rA, $rB", IntCompare>;
1681 }
1682 }
1683 let PPC970_Unit = 3 in {  // FPU Operations.
1684 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1685 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1686 let isCompare = 1, neverHasSideEffects = 1 in {
1687   def FCMPUS : XForm_17<63, 0, (outs crrc:$crD), (ins f4rc:$fA, f4rc:$fB),
1688                         "fcmpu $crD, $fA, $fB", FPCompare>;
1689   def FCMPUD : XForm_17<63, 0, (outs crrc:$crD), (ins f8rc:$fA, f8rc:$fB),
1690                         "fcmpu $crD, $fA, $fB", FPCompare>;
1691 }
1692
1693 let Uses = [RM] in {
1694   let neverHasSideEffects = 1 in {
1695   defm FCTIWZ : XForm_26r<63, 15, (outs f8rc:$frD), (ins f8rc:$frB),
1696                           "fctiwz", "$frD, $frB", FPGeneral,
1697                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1698
1699   defm FRSP   : XForm_26r<63, 12, (outs f4rc:$frD), (ins f8rc:$frB),
1700                           "frsp", "$frD, $frB", FPGeneral,
1701                           [(set f32:$frD, (fround f64:$frB))]>;
1702
1703   let Interpretation64Bit = 1 in
1704   defm FRIND  : XForm_26r<63, 392, (outs f8rc:$frD), (ins f8rc:$frB),
1705                           "frin", "$frD, $frB", FPGeneral,
1706                           [(set f64:$frD, (frnd f64:$frB))]>;
1707   defm FRINS  : XForm_26r<63, 392, (outs f4rc:$frD), (ins f4rc:$frB),
1708                           "frin", "$frD, $frB", FPGeneral,
1709                           [(set f32:$frD, (frnd f32:$frB))]>;
1710   }
1711
1712   let neverHasSideEffects = 1 in {
1713   let Interpretation64Bit = 1 in
1714   defm FRIPD  : XForm_26r<63, 456, (outs f8rc:$frD), (ins f8rc:$frB),
1715                           "frip", "$frD, $frB", FPGeneral,
1716                           [(set f64:$frD, (fceil f64:$frB))]>;
1717   defm FRIPS  : XForm_26r<63, 456, (outs f4rc:$frD), (ins f4rc:$frB),
1718                           "frip", "$frD, $frB", FPGeneral,
1719                           [(set f32:$frD, (fceil f32:$frB))]>;
1720   let Interpretation64Bit = 1 in
1721   defm FRIZD  : XForm_26r<63, 424, (outs f8rc:$frD), (ins f8rc:$frB),
1722                           "friz", "$frD, $frB", FPGeneral,
1723                           [(set f64:$frD, (ftrunc f64:$frB))]>;
1724   defm FRIZS  : XForm_26r<63, 424, (outs f4rc:$frD), (ins f4rc:$frB),
1725                           "friz", "$frD, $frB", FPGeneral,
1726                           [(set f32:$frD, (ftrunc f32:$frB))]>;
1727   let Interpretation64Bit = 1 in
1728   defm FRIMD  : XForm_26r<63, 488, (outs f8rc:$frD), (ins f8rc:$frB),
1729                           "frim", "$frD, $frB", FPGeneral,
1730                           [(set f64:$frD, (ffloor f64:$frB))]>;
1731   defm FRIMS  : XForm_26r<63, 488, (outs f4rc:$frD), (ins f4rc:$frB),
1732                           "frim", "$frD, $frB", FPGeneral,
1733                           [(set f32:$frD, (ffloor f32:$frB))]>;
1734
1735   defm FSQRT  : XForm_26r<63, 22, (outs f8rc:$frD), (ins f8rc:$frB),
1736                           "fsqrt", "$frD, $frB", FPSqrt,
1737                           [(set f64:$frD, (fsqrt f64:$frB))]>;
1738   defm FSQRTS : XForm_26r<59, 22, (outs f4rc:$frD), (ins f4rc:$frB),
1739                           "fsqrts", "$frD, $frB", FPSqrt,
1740                           [(set f32:$frD, (fsqrt f32:$frB))]>;
1741   }
1742   }
1743 }
1744
1745 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1746 /// often coalesced away and we don't want the dispatch group builder to think
1747 /// that they will fill slots (which could cause the load of a LSU reject to
1748 /// sneak into a d-group with a store).
1749 let neverHasSideEffects = 1 in
1750 defm FMR   : XForm_26r<63, 72, (outs f4rc:$frD), (ins f4rc:$frB),
1751                        "fmr", "$frD, $frB", FPGeneral,
1752                        []>,  // (set f32:$frD, f32:$frB)
1753                        PPC970_Unit_Pseudo;
1754
1755 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
1756 // These are artificially split into two different forms, for 4/8 byte FP.
1757 defm FABSS  : XForm_26r<63, 264, (outs f4rc:$frD), (ins f4rc:$frB),
1758                         "fabs", "$frD, $frB", FPGeneral,
1759                         [(set f32:$frD, (fabs f32:$frB))]>;
1760 let Interpretation64Bit = 1 in
1761 defm FABSD  : XForm_26r<63, 264, (outs f8rc:$frD), (ins f8rc:$frB),
1762                         "fabs", "$frD, $frB", FPGeneral,
1763                         [(set f64:$frD, (fabs f64:$frB))]>;
1764 defm FNABSS : XForm_26r<63, 136, (outs f4rc:$frD), (ins f4rc:$frB),
1765                         "fnabs", "$frD, $frB", FPGeneral,
1766                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1767 let Interpretation64Bit = 1 in
1768 defm FNABSD : XForm_26r<63, 136, (outs f8rc:$frD), (ins f8rc:$frB),
1769                         "fnabs", "$frD, $frB", FPGeneral,
1770                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1771 defm FNEGS  : XForm_26r<63, 40, (outs f4rc:$frD), (ins f4rc:$frB),
1772                         "fneg", "$frD, $frB", FPGeneral,
1773                         [(set f32:$frD, (fneg f32:$frB))]>;
1774 let Interpretation64Bit = 1 in
1775 defm FNEGD  : XForm_26r<63, 40, (outs f8rc:$frD), (ins f8rc:$frB),
1776                         "fneg", "$frD, $frB", FPGeneral,
1777                         [(set f64:$frD, (fneg f64:$frB))]>;
1778
1779 defm FCPSGNS : XForm_28r<63, 8, (outs f4rc:$frD), (ins f4rc:$frA, f4rc:$frB),
1780                         "fcpsgn", "$frD, $frA, $frB", FPGeneral,
1781                         [(set f32:$frD, (fcopysign f32:$frB, f32:$frA))]>;
1782 let Interpretation64Bit = 1 in
1783 defm FCPSGND : XForm_28r<63, 8, (outs f8rc:$frD), (ins f8rc:$frA, f8rc:$frB),
1784                         "fcpsgn", "$frD, $frA, $frB", FPGeneral,
1785                         [(set f64:$frD, (fcopysign f64:$frB, f64:$frA))]>;
1786
1787 // Reciprocal estimates.
1788 defm FRE      : XForm_26r<63, 24, (outs f8rc:$frD), (ins f8rc:$frB),
1789                           "fre", "$frD, $frB", FPGeneral,
1790                           [(set f64:$frD, (PPCfre f64:$frB))]>;
1791 defm FRES     : XForm_26r<59, 24, (outs f4rc:$frD), (ins f4rc:$frB),
1792                           "fres", "$frD, $frB", FPGeneral,
1793                           [(set f32:$frD, (PPCfre f32:$frB))]>;
1794 defm FRSQRTE  : XForm_26r<63, 26, (outs f8rc:$frD), (ins f8rc:$frB),
1795                           "frsqrte", "$frD, $frB", FPGeneral,
1796                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1797 defm FRSQRTES : XForm_26r<59, 26, (outs f4rc:$frD), (ins f4rc:$frB),
1798                           "frsqrtes", "$frD, $frB", FPGeneral,
1799                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1800 }
1801
1802 // XL-Form instructions.  condition register logical ops.
1803 //
1804 let neverHasSideEffects = 1 in
1805 def MCRF   : XLForm_3<19, 0, (outs crrc:$BF), (ins crrc:$BFA),
1806                       "mcrf $BF, $BFA", BrMCR>,
1807              PPC970_DGroup_First, PPC970_Unit_CRU;
1808
1809 def CRAND  : XLForm_1<19, 257, (outs crbitrc:$CRD),
1810                                (ins crbitrc:$CRA, crbitrc:$CRB),
1811                       "crand $CRD, $CRA, $CRB", BrCR, []>;
1812
1813 def CRNAND : XLForm_1<19, 225, (outs crbitrc:$CRD),
1814                                (ins crbitrc:$CRA, crbitrc:$CRB),
1815                       "crnand $CRD, $CRA, $CRB", BrCR, []>;
1816
1817 def CROR   : XLForm_1<19, 449, (outs crbitrc:$CRD),
1818                                (ins crbitrc:$CRA, crbitrc:$CRB),
1819                       "cror $CRD, $CRA, $CRB", BrCR, []>;
1820
1821 def CRXOR  : XLForm_1<19, 193, (outs crbitrc:$CRD),
1822                                (ins crbitrc:$CRA, crbitrc:$CRB),
1823                       "crxor $CRD, $CRA, $CRB", BrCR, []>;
1824
1825 def CRNOR  : XLForm_1<19, 33, (outs crbitrc:$CRD),
1826                               (ins crbitrc:$CRA, crbitrc:$CRB),
1827                       "crnor $CRD, $CRA, $CRB", BrCR, []>;
1828
1829 def CREQV  : XLForm_1<19, 289, (outs crbitrc:$CRD),
1830                                (ins crbitrc:$CRA, crbitrc:$CRB),
1831                       "creqv $CRD, $CRA, $CRB", BrCR, []>;
1832
1833 def CRANDC : XLForm_1<19, 129, (outs crbitrc:$CRD),
1834                                (ins crbitrc:$CRA, crbitrc:$CRB),
1835                       "crandc $CRD, $CRA, $CRB", BrCR, []>;
1836
1837 def CRORC  : XLForm_1<19, 417, (outs crbitrc:$CRD),
1838                                (ins crbitrc:$CRA, crbitrc:$CRB),
1839                       "crorc $CRD, $CRA, $CRB", BrCR, []>;
1840
1841 let isCodeGenOnly = 1 in {
1842 def CRSET  : XLForm_1_ext<19, 289, (outs crbitrc:$dst), (ins),
1843               "creqv $dst, $dst, $dst", BrCR,
1844               []>;
1845
1846 def CRUNSET: XLForm_1_ext<19, 193, (outs crbitrc:$dst), (ins),
1847               "crxor $dst, $dst, $dst", BrCR,
1848               []>;
1849
1850 let Defs = [CR1EQ], CRD = 6 in {
1851 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1852               "creqv 6, 6, 6", BrCR,
1853               [(PPCcr6set)]>;
1854
1855 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1856               "crxor 6, 6, 6", BrCR,
1857               [(PPCcr6unset)]>;
1858 }
1859 }
1860
1861 // XFX-Form instructions.  Instructions that deal with SPRs.
1862 //
1863
1864 def MFSPR : XFXForm_1<31, 339, (outs gprc:$RT), (ins i32imm:$SPR),
1865                       "mfspr $RT, $SPR", SprMFSPR>;
1866 def MTSPR : XFXForm_1<31, 467, (outs), (ins i32imm:$SPR, gprc:$RT),
1867                       "mtspr $SPR, $RT", SprMTSPR>;
1868
1869 def MFTB : XFXForm_1<31, 371, (outs gprc:$RT), (ins i32imm:$SPR),
1870                      "mftb $RT, $SPR", SprMFTB>;
1871
1872 let Uses = [CTR] in {
1873 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs gprc:$rT), (ins),
1874                           "mfctr $rT", SprMFSPR>,
1875             PPC970_DGroup_First, PPC970_Unit_FXU;
1876 }
1877 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1878 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1879                           "mtctr $rS", SprMTSPR>,
1880             PPC970_DGroup_First, PPC970_Unit_FXU;
1881 }
1882 let hasSideEffects = 1, isCodeGenOnly = 1, Defs = [CTR] in {
1883 let Pattern = [(int_ppc_mtctr i32:$rS)] in
1884 def MTCTRloop : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
1885                               "mtctr $rS", SprMTSPR>,
1886                 PPC970_DGroup_First, PPC970_Unit_FXU;
1887 }
1888
1889 let Defs = [LR] in {
1890 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins gprc:$rS),
1891                           "mtlr $rS", SprMTSPR>,
1892             PPC970_DGroup_First, PPC970_Unit_FXU;
1893 }
1894 let Uses = [LR] in {
1895 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs gprc:$rT), (ins),
1896                           "mflr $rT", SprMFSPR>,
1897             PPC970_DGroup_First, PPC970_Unit_FXU;
1898 }
1899
1900 let isCodeGenOnly = 1 in {
1901   // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed
1902   // like a GPR on the PPC970.  As such, copies in and out have the same
1903   // performance characteristics as an OR instruction.
1904   def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins gprc:$rS),
1905                                "mtspr 256, $rS", IntGeneral>,
1906                  PPC970_DGroup_Single, PPC970_Unit_FXU;
1907   def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT), (ins),
1908                                "mfspr $rT, 256", IntGeneral>,
1909                  PPC970_DGroup_First, PPC970_Unit_FXU;
1910
1911   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1912                                 (outs VRSAVERC:$reg), (ins gprc:$rS),
1913                                 "mtspr 256, $rS", IntGeneral>,
1914                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1915   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT),
1916                                 (ins VRSAVERC:$reg),
1917                                 "mfspr $rT, 256", IntGeneral>,
1918                   PPC970_DGroup_First, PPC970_Unit_FXU;
1919 }
1920
1921 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1922 // so we'll need to scavenge a register for it.
1923 let mayStore = 1 in
1924 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1925                      "#SPILL_VRSAVE", []>;
1926
1927 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1928 // spilled), so we'll need to scavenge a register for it.
1929 let mayLoad = 1 in
1930 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1931                      "#RESTORE_VRSAVE", []>;
1932
1933 let neverHasSideEffects = 1 in {
1934 def MTOCRF: XFXForm_5a<31, 144, (outs crbitm:$FXM), (ins gprc:$ST),
1935                        "mtocrf $FXM, $ST", BrMCRX>,
1936             PPC970_DGroup_First, PPC970_Unit_CRU;
1937
1938 def MTCRF : XFXForm_5<31, 144, (outs), (ins i32imm:$FXM, gprc:$rS),
1939                       "mtcrf $FXM, $rS", BrMCRX>,
1940             PPC970_MicroCode, PPC970_Unit_CRU;
1941
1942 let hasExtraSrcRegAllocReq = 1 in // to enable post-ra anti-dep breaking.
1943 def MFOCRF: XFXForm_5a<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
1944                        "mfocrf $rT, $FXM", SprMFCR>,
1945             PPC970_DGroup_First, PPC970_Unit_CRU;
1946
1947 def MFCR : XFXForm_3<31, 19, (outs gprc:$rT), (ins),
1948                      "mfcr $rT", SprMFCR>,
1949                      PPC970_MicroCode, PPC970_Unit_CRU;
1950 } // neverHasSideEffects = 1
1951
1952 // Pseudo instruction to perform FADD in round-to-zero mode.
1953 let usesCustomInserter = 1, Uses = [RM] in {
1954   def FADDrtz: Pseudo<(outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB), "",
1955                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1956 }
1957
1958 // The above pseudo gets expanded to make use of the following instructions
1959 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1960 let Uses = [RM], Defs = [RM] in {
1961   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1962                         "mtfsb0 $FM", IntMTFSB0, []>,
1963                PPC970_DGroup_Single, PPC970_Unit_FPU;
1964   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1965                         "mtfsb1 $FM", IntMTFSB0, []>,
1966                PPC970_DGroup_Single, PPC970_Unit_FPU;
1967   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, f8rc:$rT),
1968                        "mtfsf $FM, $rT", IntMTFSB0, []>,
1969                PPC970_DGroup_Single, PPC970_Unit_FPU;
1970 }
1971 let Uses = [RM] in {
1972   def MFFS   : XForm_42<63, 583, (outs f8rc:$rT), (ins),
1973                          "mffs $rT", IntMFFS,
1974                          [(set f64:$rT, (PPCmffs))]>,
1975                PPC970_DGroup_Single, PPC970_Unit_FPU;
1976 }
1977
1978
1979 let PPC970_Unit = 1, neverHasSideEffects = 1 in {  // FXU Operations.
1980 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1981 //
1982 defm ADD4  : XOForm_1r<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1983                        "add", "$rT, $rA, $rB", IntSimple,
1984                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1985 defm ADDC  : XOForm_1rc<31, 10, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1986                         "addc", "$rT, $rA, $rB", IntGeneral,
1987                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
1988                         PPC970_DGroup_Cracked;
1989 defm DIVW  : XOForm_1r<31, 491, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1990                        "divw", "$rT, $rA, $rB", IntDivW,
1991                        [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
1992                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1993 defm DIVWU : XOForm_1r<31, 459, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1994                        "divwu", "$rT, $rA, $rB", IntDivW,
1995                        [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
1996                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
1997 defm MULHW : XOForm_1r<31, 75, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
1998                        "mulhw", "$rT, $rA, $rB", IntMulHW,
1999                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
2000 defm MULHWU : XOForm_1r<31, 11, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2001                        "mulhwu", "$rT, $rA, $rB", IntMulHWU,
2002                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
2003 defm MULLW : XOForm_1r<31, 235, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2004                        "mullw", "$rT, $rA, $rB", IntMulHW,
2005                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
2006 defm SUBF  : XOForm_1r<31, 40, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2007                        "subf", "$rT, $rA, $rB", IntGeneral,
2008                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
2009 defm SUBFC : XOForm_1rc<31, 8, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2010                         "subfc", "$rT, $rA, $rB", IntGeneral,
2011                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
2012                         PPC970_DGroup_Cracked;
2013 defm NEG    : XOForm_3r<31, 104, 0, (outs gprc:$rT), (ins gprc:$rA),
2014                         "neg", "$rT, $rA", IntSimple,
2015                         [(set i32:$rT, (ineg i32:$rA))]>;
2016 let Uses = [CARRY] in {
2017 defm ADDE  : XOForm_1rc<31, 138, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2018                         "adde", "$rT, $rA, $rB", IntGeneral,
2019                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
2020 defm ADDME  : XOForm_3rc<31, 234, 0, (outs gprc:$rT), (ins gprc:$rA),
2021                          "addme", "$rT, $rA", IntGeneral,
2022                          [(set i32:$rT, (adde i32:$rA, -1))]>;
2023 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs gprc:$rT), (ins gprc:$rA),
2024                          "addze", "$rT, $rA", IntGeneral,
2025                          [(set i32:$rT, (adde i32:$rA, 0))]>;
2026 defm SUBFE : XOForm_1rc<31, 136, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2027                         "subfe", "$rT, $rA, $rB", IntGeneral,
2028                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
2029 defm SUBFME : XOForm_3rc<31, 232, 0, (outs gprc:$rT), (ins gprc:$rA),
2030                          "subfme", "$rT, $rA", IntGeneral,
2031                          [(set i32:$rT, (sube -1, i32:$rA))]>;
2032 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs gprc:$rT), (ins gprc:$rA),
2033                          "subfze", "$rT, $rA", IntGeneral,
2034                          [(set i32:$rT, (sube 0, i32:$rA))]>;
2035 }
2036 }
2037
2038 // A-Form instructions.  Most of the instructions executed in the FPU are of
2039 // this type.
2040 //
2041 let PPC970_Unit = 3, neverHasSideEffects = 1 in {  // FPU Operations.
2042 let Uses = [RM] in {
2043   defm FMADD : AForm_1r<63, 29,
2044                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2045                       "fmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
2046                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
2047   defm FMADDS : AForm_1r<59, 29,
2048                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2049                       "fmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2050                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
2051   defm FMSUB : AForm_1r<63, 28,
2052                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2053                       "fmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
2054                       [(set f64:$FRT,
2055                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
2056   defm FMSUBS : AForm_1r<59, 28,
2057                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2058                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2059                       [(set f32:$FRT,
2060                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
2061   defm FNMADD : AForm_1r<63, 31,
2062                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2063                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", FPFused,
2064                       [(set f64:$FRT,
2065                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
2066   defm FNMADDS : AForm_1r<59, 31,
2067                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2068                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2069                       [(set f32:$FRT,
2070                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
2071   defm FNMSUB : AForm_1r<63, 30,
2072                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2073                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", FPFused,
2074                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
2075                                                  (fneg f64:$FRB))))]>;
2076   defm FNMSUBS : AForm_1r<59, 30,
2077                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2078                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2079                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
2080                                                  (fneg f32:$FRB))))]>;
2081 }
2082 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
2083 // having 4 of these, force the comparison to always be an 8-byte double (code
2084 // should use an FMRSD if the input comparison value really wants to be a float)
2085 // and 4/8 byte forms for the result and operand type..
2086 let Interpretation64Bit = 1 in
2087 defm FSELD : AForm_1r<63, 23,
2088                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2089                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2090                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
2091 defm FSELS : AForm_1r<63, 23,
2092                       (outs f4rc:$FRT), (ins f8rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2093                       "fsel", "$FRT, $FRA, $FRC, $FRB", FPGeneral,
2094                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
2095 let Uses = [RM] in {
2096   defm FADD  : AForm_2r<63, 21,
2097                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2098                         "fadd", "$FRT, $FRA, $FRB", FPAddSub,
2099                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
2100   defm FADDS : AForm_2r<59, 21,
2101                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2102                         "fadds", "$FRT, $FRA, $FRB", FPGeneral,
2103                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
2104   defm FDIV  : AForm_2r<63, 18,
2105                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2106                         "fdiv", "$FRT, $FRA, $FRB", FPDivD,
2107                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
2108   defm FDIVS : AForm_2r<59, 18,
2109                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2110                         "fdivs", "$FRT, $FRA, $FRB", FPDivS,
2111                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
2112   defm FMUL  : AForm_3r<63, 25,
2113                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC),
2114                         "fmul", "$FRT, $FRA, $FRC", FPFused,
2115                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
2116   defm FMULS : AForm_3r<59, 25,
2117                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC),
2118                         "fmuls", "$FRT, $FRA, $FRC", FPGeneral,
2119                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
2120   defm FSUB  : AForm_2r<63, 20,
2121                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2122                         "fsub", "$FRT, $FRA, $FRB", FPAddSub,
2123                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
2124   defm FSUBS : AForm_2r<59, 20,
2125                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2126                         "fsubs", "$FRT, $FRA, $FRB", FPGeneral,
2127                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
2128   }
2129 }
2130
2131 let neverHasSideEffects = 1 in {
2132 let PPC970_Unit = 1 in {  // FXU Operations.
2133   let isSelect = 1 in
2134   def ISEL  : AForm_4<31, 15,
2135                      (outs gprc:$rT), (ins gprc_nor0:$rA, gprc:$rB, crbitrc:$cond),
2136                      "isel $rT, $rA, $rB, $cond", IntGeneral,
2137                      []>;
2138 }
2139
2140 let PPC970_Unit = 1 in {  // FXU Operations.
2141 // M-Form instructions.  rotate and mask instructions.
2142 //
2143 let isCommutable = 1 in {
2144 // RLWIMI can be commuted if the rotate amount is zero.
2145 defm RLWIMI : MForm_2r<20, (outs gprc:$rA),
2146                        (ins gprc:$rSi, gprc:$rS, u5imm:$SH, u5imm:$MB,
2147                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME", IntRotate,
2148                        []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
2149                        NoEncode<"$rSi">;
2150 }
2151 let BaseName = "rlwinm" in {
2152 def RLWINM : MForm_2<21,
2153                      (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2154                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
2155                      []>, RecFormRel;
2156 let Defs = [CR0] in
2157 def RLWINMo : MForm_2<21,
2158                       (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2159                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
2160                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
2161 }
2162 defm RLWNM  : MForm_2r<23, (outs gprc:$rA),
2163                        (ins gprc:$rS, gprc:$rB, u5imm:$MB, u5imm:$ME),
2164                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IntGeneral,
2165                        []>;
2166 }
2167 } // neverHasSideEffects = 1
2168
2169 //===----------------------------------------------------------------------===//
2170 // PowerPC Instruction Patterns
2171 //
2172
2173 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
2174 def : Pat<(i32 imm:$imm),
2175           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
2176
2177 // Implement the 'not' operation with the NOR instruction.
2178 def NOT : Pat<(not i32:$in),
2179               (NOR $in, $in)>;
2180
2181 // ADD an arbitrary immediate.
2182 def : Pat<(add i32:$in, imm:$imm),
2183           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
2184 // OR an arbitrary immediate.
2185 def : Pat<(or i32:$in, imm:$imm),
2186           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2187 // XOR an arbitrary immediate.
2188 def : Pat<(xor i32:$in, imm:$imm),
2189           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2190 // SUBFIC
2191 def : Pat<(sub imm32SExt16:$imm, i32:$in),
2192           (SUBFIC $in, imm:$imm)>;
2193
2194 // SHL/SRL
2195 def : Pat<(shl i32:$in, (i32 imm:$imm)),
2196           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
2197 def : Pat<(srl i32:$in, (i32 imm:$imm)),
2198           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
2199
2200 // ROTL
2201 def : Pat<(rotl i32:$in, i32:$sh),
2202           (RLWNM $in, $sh, 0, 31)>;
2203 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
2204           (RLWINM $in, imm:$imm, 0, 31)>;
2205
2206 // RLWNM
2207 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
2208           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
2209
2210 // Calls
2211 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
2212           (BL tglobaladdr:$dst)>;
2213 def : Pat<(PPCcall (i32 texternalsym:$dst)),
2214           (BL texternalsym:$dst)>;
2215
2216
2217 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
2218           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
2219
2220 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
2221           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
2222
2223 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
2224           (TCRETURNri CTRRC:$dst, imm:$imm)>;
2225
2226
2227
2228 // Hi and Lo for Darwin Global Addresses.
2229 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
2230 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
2231 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
2232 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
2233 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
2234 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
2235 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
2236 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
2237 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
2238           (ADDIS $in, tglobaltlsaddr:$g)>;
2239 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
2240           (ADDI $in, tglobaltlsaddr:$g)>;
2241 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
2242           (ADDIS $in, tglobaladdr:$g)>;
2243 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
2244           (ADDIS $in, tconstpool:$g)>;
2245 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
2246           (ADDIS $in, tjumptable:$g)>;
2247 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
2248           (ADDIS $in, tblockaddress:$g)>;
2249
2250 // Standard shifts.  These are represented separately from the real shifts above
2251 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
2252 // amounts.
2253 def : Pat<(sra i32:$rS, i32:$rB),
2254           (SRAW $rS, $rB)>;
2255 def : Pat<(srl i32:$rS, i32:$rB),
2256           (SRW $rS, $rB)>;
2257 def : Pat<(shl i32:$rS, i32:$rB),
2258           (SLW $rS, $rB)>;
2259
2260 def : Pat<(zextloadi1 iaddr:$src),
2261           (LBZ iaddr:$src)>;
2262 def : Pat<(zextloadi1 xaddr:$src),
2263           (LBZX xaddr:$src)>;
2264 def : Pat<(extloadi1 iaddr:$src),
2265           (LBZ iaddr:$src)>;
2266 def : Pat<(extloadi1 xaddr:$src),
2267           (LBZX xaddr:$src)>;
2268 def : Pat<(extloadi8 iaddr:$src),
2269           (LBZ iaddr:$src)>;
2270 def : Pat<(extloadi8 xaddr:$src),
2271           (LBZX xaddr:$src)>;
2272 def : Pat<(extloadi16 iaddr:$src),
2273           (LHZ iaddr:$src)>;
2274 def : Pat<(extloadi16 xaddr:$src),
2275           (LHZX xaddr:$src)>;
2276 def : Pat<(f64 (extloadf32 iaddr:$src)),
2277           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
2278 def : Pat<(f64 (extloadf32 xaddr:$src)),
2279           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
2280
2281 def : Pat<(f64 (fextend f32:$src)),
2282           (COPY_TO_REGCLASS $src, F8RC)>;
2283
2284 def : Pat<(atomic_fence (imm), (imm)), (SYNC 0)>;
2285
2286 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
2287 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
2288           (FNMSUB $A, $C, $B)>;
2289 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
2290           (FNMSUB $A, $C, $B)>;
2291 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
2292           (FNMSUBS $A, $C, $B)>;
2293 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
2294           (FNMSUBS $A, $C, $B)>;
2295
2296 // FCOPYSIGN's operand types need not agree.
2297 def : Pat<(fcopysign f64:$frB, f32:$frA),
2298           (FCPSGND (COPY_TO_REGCLASS $frA, F8RC), $frB)>;
2299 def : Pat<(fcopysign f32:$frB, f64:$frA),
2300           (FCPSGNS (COPY_TO_REGCLASS $frA, F4RC), $frB)>;
2301
2302 include "PPCInstrAltivec.td"
2303 include "PPCInstr64Bit.td"
2304
2305
2306 //===----------------------------------------------------------------------===//
2307 // PowerPC Instructions used for assembler/disassembler only
2308 //
2309
2310 def ISYNC : XLForm_2_ext<19, 150, 0, 0, 0, (outs), (ins),
2311                          "isync", SprISYNC, []>;
2312
2313 def ICBI : XForm_1a<31, 982, (outs), (ins memrr:$src),
2314                     "icbi $src", LdStICBI, []>;
2315
2316 def EIEIO : XForm_24_eieio<31, 854, (outs), (ins),
2317                            "eieio", LdStLoad, []>;
2318
2319 def WAIT : XForm_24_sync<31, 62, (outs), (ins i32imm:$L),
2320                          "wait $L", LdStLoad, []>;
2321
2322 //===----------------------------------------------------------------------===//
2323 // PowerPC Assembler Instruction Aliases
2324 //
2325
2326 // Pseudo-instructions for alternate assembly syntax (never used by codegen).
2327 // These are aliases that require C++ handling to convert to the target
2328 // instruction, while InstAliases can be handled directly by tblgen.
2329 class PPCAsmPseudo<string asm, dag iops>
2330   : Instruction {
2331   let Namespace = "PPC";
2332   bit PPC64 = 0;  // Default value, override with isPPC64
2333
2334   let OutOperandList = (outs);
2335   let InOperandList = iops;
2336   let Pattern = [];
2337   let AsmString = asm;
2338   let isAsmParserOnly = 1;
2339   let isPseudo = 1;
2340 }
2341
2342 def : InstAlias<"sc", (SC 0)>;
2343
2344 def : InstAlias<"sync", (SYNC 0)>;
2345 def : InstAlias<"msync", (SYNC 0)>;
2346 def : InstAlias<"lwsync", (SYNC 1)>;
2347 def : InstAlias<"ptesync", (SYNC 2)>;
2348
2349 def : InstAlias<"wait", (WAIT 0)>;
2350 def : InstAlias<"waitrsv", (WAIT 1)>;
2351 def : InstAlias<"waitimpl", (WAIT 2)>;
2352
2353 def : InstAlias<"crset $bx", (CREQV crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
2354 def : InstAlias<"crclr $bx", (CRXOR crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
2355 def : InstAlias<"crmove $bx, $by", (CROR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
2356 def : InstAlias<"crnot $bx, $by", (CRNOR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
2357
2358 def : InstAlias<"mtxer $Rx", (MTSPR 1, gprc:$Rx)>;
2359 def : InstAlias<"mfxer $Rx", (MFSPR gprc:$Rx, 1)>;
2360
2361 def : InstAlias<"mftb $Rx", (MFTB gprc:$Rx, 268)>;
2362 def : InstAlias<"mftbu $Rx", (MFTB gprc:$Rx, 269)>;
2363
2364 def : InstAlias<"xnop", (XORI R0, R0, 0)>;
2365
2366 def : InstAlias<"mr $rA, $rB", (OR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2367 def : InstAlias<"mr. $rA, $rB", (OR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2368
2369 def : InstAlias<"not $rA, $rB", (NOR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2370 def : InstAlias<"not. $rA, $rB", (NOR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
2371
2372 def : InstAlias<"mtcr $rA", (MTCRF8 255, g8rc:$rA)>;
2373
2374 def LAx : PPCAsmPseudo<"la $rA, $addr", (ins gprc:$rA, memri:$addr)>;
2375
2376 def SUBI : PPCAsmPseudo<"subi $rA, $rB, $imm",
2377                         (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2378 def SUBIS : PPCAsmPseudo<"subis $rA, $rB, $imm",
2379                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2380 def SUBIC : PPCAsmPseudo<"subic $rA, $rB, $imm",
2381                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2382 def SUBICo : PPCAsmPseudo<"subic. $rA, $rB, $imm",
2383                           (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
2384
2385 def : InstAlias<"sub $rA, $rB, $rC", (SUBF8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2386 def : InstAlias<"sub. $rA, $rB, $rC", (SUBF8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2387 def : InstAlias<"subc $rA, $rB, $rC", (SUBFC8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2388 def : InstAlias<"subc. $rA, $rB, $rC", (SUBFC8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
2389
2390 def EXTLWI : PPCAsmPseudo<"extlwi $rA, $rS, $n, $b",
2391                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2392 def EXTLWIo : PPCAsmPseudo<"extlwi. $rA, $rS, $n, $b",
2393                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2394 def EXTRWI : PPCAsmPseudo<"extrwi $rA, $rS, $n, $b",
2395                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2396 def EXTRWIo : PPCAsmPseudo<"extrwi. $rA, $rS, $n, $b",
2397                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2398 def INSLWI : PPCAsmPseudo<"inslwi $rA, $rS, $n, $b",
2399                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2400 def INSLWIo : PPCAsmPseudo<"inslwi. $rA, $rS, $n, $b",
2401                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2402 def INSRWI : PPCAsmPseudo<"insrwi $rA, $rS, $n, $b",
2403                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2404 def INSRWIo : PPCAsmPseudo<"insrwi. $rA, $rS, $n, $b",
2405                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
2406 def ROTRWI : PPCAsmPseudo<"rotrwi $rA, $rS, $n",
2407                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2408 def ROTRWIo : PPCAsmPseudo<"rotrwi. $rA, $rS, $n",
2409                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2410 def SLWI : PPCAsmPseudo<"slwi $rA, $rS, $n",
2411                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2412 def SLWIo : PPCAsmPseudo<"slwi. $rA, $rS, $n",
2413                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2414 def SRWI : PPCAsmPseudo<"srwi $rA, $rS, $n",
2415                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2416 def SRWIo : PPCAsmPseudo<"srwi. $rA, $rS, $n",
2417                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2418 def CLRRWI : PPCAsmPseudo<"clrrwi $rA, $rS, $n",
2419                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2420 def CLRRWIo : PPCAsmPseudo<"clrrwi. $rA, $rS, $n",
2421                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
2422 def CLRLSLWI : PPCAsmPseudo<"clrlslwi $rA, $rS, $b, $n",
2423                             (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2424 def CLRLSLWIo : PPCAsmPseudo<"clrlslwi. $rA, $rS, $b, $n",
2425                              (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
2426
2427 def : InstAlias<"rotlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2428 def : InstAlias<"rotlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
2429 def : InstAlias<"rotlw $rA, $rS, $rB", (RLWNM gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2430 def : InstAlias<"rotlw. $rA, $rS, $rB", (RLWNMo gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
2431 def : InstAlias<"clrlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2432 def : InstAlias<"clrlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
2433
2434 def EXTLDI : PPCAsmPseudo<"extldi $rA, $rS, $n, $b",
2435                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2436 def EXTLDIo : PPCAsmPseudo<"extldi. $rA, $rS, $n, $b",
2437                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2438 def EXTRDI : PPCAsmPseudo<"extrdi $rA, $rS, $n, $b",
2439                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2440 def EXTRDIo : PPCAsmPseudo<"extrdi. $rA, $rS, $n, $b",
2441                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2442 def INSRDI : PPCAsmPseudo<"insrdi $rA, $rS, $n, $b",
2443                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2444 def INSRDIo : PPCAsmPseudo<"insrdi. $rA, $rS, $n, $b",
2445                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
2446 def ROTRDI : PPCAsmPseudo<"rotrdi $rA, $rS, $n",
2447                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2448 def ROTRDIo : PPCAsmPseudo<"rotrdi. $rA, $rS, $n",
2449                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2450 def SLDI : PPCAsmPseudo<"sldi $rA, $rS, $n",
2451                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2452 def SLDIo : PPCAsmPseudo<"sldi. $rA, $rS, $n",
2453                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2454 def SRDI : PPCAsmPseudo<"srdi $rA, $rS, $n",
2455                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2456 def SRDIo : PPCAsmPseudo<"srdi. $rA, $rS, $n",
2457                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2458 def CLRRDI : PPCAsmPseudo<"clrrdi $rA, $rS, $n",
2459                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2460 def CLRRDIo : PPCAsmPseudo<"clrrdi. $rA, $rS, $n",
2461                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
2462 def CLRLSLDI : PPCAsmPseudo<"clrlsldi $rA, $rS, $b, $n",
2463                             (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2464 def CLRLSLDIo : PPCAsmPseudo<"clrlsldi. $rA, $rS, $b, $n",
2465                              (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
2466
2467 def : InstAlias<"rotldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2468 def : InstAlias<"rotldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
2469 def : InstAlias<"rotld $rA, $rS, $rB", (RLDCL g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2470 def : InstAlias<"rotld. $rA, $rS, $rB", (RLDCLo g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
2471 def : InstAlias<"clrldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2472 def : InstAlias<"clrldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
2473
2474 // These generic branch instruction forms are used for the assembler parser only.
2475 // Defs and Uses are conservative, since we don't know the BO value.
2476 let PPC970_Unit = 7 in {
2477   let Defs = [CTR], Uses = [CTR, RM] in {
2478     def gBC : BForm_3<16, 0, 0, (outs),
2479                       (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2480                       "bc $bo, $bi, $dst">;
2481     def gBCA : BForm_3<16, 1, 0, (outs),
2482                        (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2483                        "bca $bo, $bi, $dst">;
2484   }
2485   let Defs = [LR, CTR], Uses = [CTR, RM] in {
2486     def gBCL : BForm_3<16, 0, 1, (outs),
2487                        (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
2488                        "bcl $bo, $bi, $dst">;
2489     def gBCLA : BForm_3<16, 1, 1, (outs),
2490                         (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
2491                         "bcla $bo, $bi, $dst">;
2492   }
2493   let Defs = [CTR], Uses = [CTR, LR, RM] in
2494     def gBCLR : XLForm_2<19, 16, 0, (outs),
2495                          (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2496                          "bclr $bo, $bi, $bh", BrB, []>;
2497   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2498     def gBCLRL : XLForm_2<19, 16, 1, (outs),
2499                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2500                           "bclrl $bo, $bi, $bh", BrB, []>;
2501   let Defs = [CTR], Uses = [CTR, LR, RM] in
2502     def gBCCTR : XLForm_2<19, 528, 0, (outs),
2503                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2504                           "bcctr $bo, $bi, $bh", BrB, []>;
2505   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
2506     def gBCCTRL : XLForm_2<19, 528, 1, (outs),
2507                            (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
2508                            "bcctrl $bo, $bi, $bh", BrB, []>;
2509 }
2510 def : InstAlias<"bclr $bo, $bi", (gBCLR u5imm:$bo, crbitrc:$bi, 0)>;
2511 def : InstAlias<"bclrl $bo, $bi", (gBCLRL u5imm:$bo, crbitrc:$bi, 0)>;
2512 def : InstAlias<"bcctr $bo, $bi", (gBCCTR u5imm:$bo, crbitrc:$bi, 0)>;
2513 def : InstAlias<"bcctrl $bo, $bi", (gBCCTRL u5imm:$bo, crbitrc:$bi, 0)>;
2514
2515 multiclass BranchSimpleMnemonic1<string name, string pm, int bo> {
2516   def : InstAlias<"b"#name#pm#" $bi, $dst", (gBC bo, crbitrc:$bi, condbrtarget:$dst)>;
2517   def : InstAlias<"b"#name#"a"#pm#" $bi, $dst", (gBCA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2518   def : InstAlias<"b"#name#"lr"#pm#" $bi", (gBCLR bo, crbitrc:$bi, 0)>;
2519   def : InstAlias<"b"#name#"l"#pm#" $bi, $dst", (gBCL bo, crbitrc:$bi, condbrtarget:$dst)>;
2520   def : InstAlias<"b"#name#"la"#pm#" $bi, $dst", (gBCLA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
2521   def : InstAlias<"b"#name#"lrl"#pm#" $bi", (gBCLRL bo, crbitrc:$bi, 0)>;
2522 }
2523 multiclass BranchSimpleMnemonic2<string name, string pm, int bo>
2524   : BranchSimpleMnemonic1<name, pm, bo> {
2525   def : InstAlias<"b"#name#"ctr"#pm#" $bi", (gBCCTR bo, crbitrc:$bi, 0)>;
2526   def : InstAlias<"b"#name#"ctrl"#pm#" $bi", (gBCCTRL bo, crbitrc:$bi, 0)>;
2527 }
2528 defm : BranchSimpleMnemonic2<"t", "", 12>;
2529 defm : BranchSimpleMnemonic2<"f", "", 4>;
2530 defm : BranchSimpleMnemonic2<"t", "-", 14>;
2531 defm : BranchSimpleMnemonic2<"f", "-", 6>;
2532 defm : BranchSimpleMnemonic2<"t", "+", 15>;
2533 defm : BranchSimpleMnemonic2<"f", "+", 7>;
2534 defm : BranchSimpleMnemonic1<"dnzt", "", 8>;
2535 defm : BranchSimpleMnemonic1<"dnzf", "", 0>;
2536 defm : BranchSimpleMnemonic1<"dzt", "", 10>;
2537 defm : BranchSimpleMnemonic1<"dzf", "", 2>;
2538
2539 multiclass BranchExtendedMnemonicPM<string name, string pm, int bibo> {
2540   def : InstAlias<"b"#name#pm#" $cc, $dst",
2541                   (BCC bibo, crrc:$cc, condbrtarget:$dst)>;
2542   def : InstAlias<"b"#name#pm#" $dst",
2543                   (BCC bibo, CR0, condbrtarget:$dst)>;
2544
2545   def : InstAlias<"b"#name#"a"#pm#" $cc, $dst",
2546                   (BCCA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2547   def : InstAlias<"b"#name#"a"#pm#" $dst",
2548                   (BCCA bibo, CR0, abscondbrtarget:$dst)>;
2549
2550   def : InstAlias<"b"#name#"lr"#pm#" $cc",
2551                   (BCLR bibo, crrc:$cc)>;
2552   def : InstAlias<"b"#name#"lr"#pm,
2553                   (BCLR bibo, CR0)>;
2554
2555   def : InstAlias<"b"#name#"ctr"#pm#" $cc",
2556                   (BCCTR bibo, crrc:$cc)>;
2557   def : InstAlias<"b"#name#"ctr"#pm,
2558                   (BCCTR bibo, CR0)>;
2559
2560   def : InstAlias<"b"#name#"l"#pm#" $cc, $dst",
2561                   (BCCL bibo, crrc:$cc, condbrtarget:$dst)>;
2562   def : InstAlias<"b"#name#"l"#pm#" $dst",
2563                   (BCCL bibo, CR0, condbrtarget:$dst)>;
2564
2565   def : InstAlias<"b"#name#"la"#pm#" $cc, $dst",
2566                   (BCCLA bibo, crrc:$cc, abscondbrtarget:$dst)>;
2567   def : InstAlias<"b"#name#"la"#pm#" $dst",
2568                   (BCCLA bibo, CR0, abscondbrtarget:$dst)>;
2569
2570   def : InstAlias<"b"#name#"lrl"#pm#" $cc",
2571                   (BCLRL bibo, crrc:$cc)>;
2572   def : InstAlias<"b"#name#"lrl"#pm,
2573                   (BCLRL bibo, CR0)>;
2574
2575   def : InstAlias<"b"#name#"ctrl"#pm#" $cc",
2576                   (BCCTRL bibo, crrc:$cc)>;
2577   def : InstAlias<"b"#name#"ctrl"#pm,
2578                   (BCCTRL bibo, CR0)>;
2579 }
2580 multiclass BranchExtendedMnemonic<string name, int bibo> {
2581   defm : BranchExtendedMnemonicPM<name, "", bibo>;
2582   defm : BranchExtendedMnemonicPM<name, "-", !add(bibo, 2)>;
2583   defm : BranchExtendedMnemonicPM<name, "+", !add(bibo, 3)>;
2584 }
2585 defm : BranchExtendedMnemonic<"lt", 12>;
2586 defm : BranchExtendedMnemonic<"gt", 44>;
2587 defm : BranchExtendedMnemonic<"eq", 76>;
2588 defm : BranchExtendedMnemonic<"un", 108>;
2589 defm : BranchExtendedMnemonic<"so", 108>;
2590 defm : BranchExtendedMnemonic<"ge", 4>;
2591 defm : BranchExtendedMnemonic<"nl", 4>;
2592 defm : BranchExtendedMnemonic<"le", 36>;
2593 defm : BranchExtendedMnemonic<"ng", 36>;
2594 defm : BranchExtendedMnemonic<"ne", 68>;
2595 defm : BranchExtendedMnemonic<"nu", 100>;
2596 defm : BranchExtendedMnemonic<"ns", 100>;
2597
2598 def : InstAlias<"cmpwi $rA, $imm", (CMPWI CR0, gprc:$rA, s16imm:$imm)>;
2599 def : InstAlias<"cmpw $rA, $rB", (CMPW CR0, gprc:$rA, gprc:$rB)>;
2600 def : InstAlias<"cmplwi $rA, $imm", (CMPLWI CR0, gprc:$rA, u16imm:$imm)>;
2601 def : InstAlias<"cmplw $rA, $rB", (CMPLW CR0, gprc:$rA, gprc:$rB)>;
2602 def : InstAlias<"cmpdi $rA, $imm", (CMPDI CR0, g8rc:$rA, s16imm:$imm)>;
2603 def : InstAlias<"cmpd $rA, $rB", (CMPD CR0, g8rc:$rA, g8rc:$rB)>;
2604 def : InstAlias<"cmpldi $rA, $imm", (CMPLDI CR0, g8rc:$rA, u16imm:$imm)>;
2605 def : InstAlias<"cmpld $rA, $rB", (CMPLD CR0, g8rc:$rA, g8rc:$rB)>;
2606
2607 def : InstAlias<"cmpi $bf, 0, $rA, $imm", (CMPWI crrc:$bf, gprc:$rA, s16imm:$imm)>;
2608 def : InstAlias<"cmp $bf, 0, $rA, $rB", (CMPW crrc:$bf, gprc:$rA, gprc:$rB)>;
2609 def : InstAlias<"cmpli $bf, 0, $rA, $imm", (CMPLWI crrc:$bf, gprc:$rA, u16imm:$imm)>;
2610 def : InstAlias<"cmpl $bf, 0, $rA, $rB", (CMPLW crrc:$bf, gprc:$rA, gprc:$rB)>;
2611 def : InstAlias<"cmpi $bf, 1, $rA, $imm", (CMPDI crrc:$bf, g8rc:$rA, s16imm:$imm)>;
2612 def : InstAlias<"cmp $bf, 1, $rA, $rB", (CMPD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
2613 def : InstAlias<"cmpli $bf, 1, $rA, $imm", (CMPLDI crrc:$bf, g8rc:$rA, u16imm:$imm)>;
2614 def : InstAlias<"cmpl $bf, 1, $rA, $rB", (CMPLD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
2615
2616 multiclass TrapExtendedMnemonic<string name, int to> {
2617   def : InstAlias<"td"#name#"i $rA, $imm", (TDI to, g8rc:$rA, s16imm:$imm)>;
2618   def : InstAlias<"td"#name#" $rA, $rB", (TD to, g8rc:$rA, g8rc:$rB)>;
2619   def : InstAlias<"tw"#name#"i $rA, $imm", (TWI to, gprc:$rA, s16imm:$imm)>;
2620   def : InstAlias<"tw"#name#" $rA, $rB", (TW to, gprc:$rA, gprc:$rB)>;
2621 }
2622 defm : TrapExtendedMnemonic<"lt", 16>;
2623 defm : TrapExtendedMnemonic<"le", 20>;
2624 defm : TrapExtendedMnemonic<"eq", 4>;
2625 defm : TrapExtendedMnemonic<"ge", 12>;
2626 defm : TrapExtendedMnemonic<"gt", 8>;
2627 defm : TrapExtendedMnemonic<"nl", 12>;
2628 defm : TrapExtendedMnemonic<"ne", 24>;
2629 defm : TrapExtendedMnemonic<"ng", 20>;
2630 defm : TrapExtendedMnemonic<"llt", 2>;
2631 defm : TrapExtendedMnemonic<"lle", 6>;
2632 defm : TrapExtendedMnemonic<"lge", 5>;
2633 defm : TrapExtendedMnemonic<"lgt", 1>;
2634 defm : TrapExtendedMnemonic<"lnl", 5>;
2635 defm : TrapExtendedMnemonic<"lng", 6>;
2636 defm : TrapExtendedMnemonic<"u", 31>;
2637