lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCShiftOp : SDTypeProfile<1, 2, [   // PPCshl, PPCsra, PPCsrl
  24   SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i32>
  25 ]>;
  26 def SDT_PPCCallSeq : SDTypeProfile<0, 1, [ SDTCisVT<0, i32> ]>;
  27
  28 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  29   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  30 ]>;
  31
  32 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  33   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  34 ]>;
  35
  36 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  37   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  38 ]>;
  39
  40 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  41   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  42 ]>;
  43 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  44   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  45 ]>;
  46
  47 //===----------------------------------------------------------------------===//
  48 // PowerPC specific DAG Nodes.
  49 //
  50
  51 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  52 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  53 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  54 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx, [SDNPHasChain]>;
  55
  56 def PPCfsel   : SDNode<"PPCISD::FSEL",
  57    // Type constraint for fsel.
  58    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  59                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  60
  61 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  62 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  63 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  64 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  65
  66 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  67
  68 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  69 // amounts.  These nodes are generated by the multi-precision shift code.
  70 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDT_PPCShiftOp>;
  71 def PPCsra        : SDNode<"PPCISD::SRA"       , SDT_PPCShiftOp>;
  72 def PPCshl        : SDNode<"PPCISD::SHL"       , SDT_PPCShiftOp>;
  73
  74 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
  75 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore, [SDNPHasChain]>;
  76
  77 // These are target-independent nodes, but have target-specific formats.
  78 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeq,
  79                            [SDNPHasChain, SDNPOutFlag]>;
  80 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeq,
  81                            [SDNPHasChain, SDNPOutFlag]>;
  82
  83 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  84 def PPCcall_Macho : SDNode<"PPCISD::CALL_Macho", SDT_PPCCall,
  85                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  86 def PPCcall_ELF   : SDNode<"PPCISD::CALL_ELF", SDT_PPCCall,
  87                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  88 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
  89                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  90 def PPCbctrl_Macho  : SDNode<"PPCISD::BCTRL_Macho", SDTRet,
  91                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  92
  93 def PPCbctrl_ELF  : SDNode<"PPCISD::BCTRL_ELF", SDTRet,
  94                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  95
  96 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTRet,
  97                            [SDNPHasChain, SDNPOptInFlag]>;
  98
  99 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 100 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
 101
 102 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 103                            [SDNPHasChain, SDNPOptInFlag]>;
 104
 105 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx, [SDNPHasChain]>;
 106 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx, [SDNPHasChain]>;
 107
 108 // Instructions to support dynamic alloca.
 109 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 110 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 111
 112 //===----------------------------------------------------------------------===//
 113 // PowerPC specific transformation functions and pattern fragments.
 114 //
 115
 116 def SHL32 : SDNodeXForm<imm, [{
 117   // Transformation function: 31 - imm
 118   return getI32Imm(31 - N->getValue());
 119 }]>;
 120
 121 def SRL32 : SDNodeXForm<imm, [{
 122   // Transformation function: 32 - imm
 123   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
 124 }]>;
 125
 126 def LO16 : SDNodeXForm<imm, [{
 127   // Transformation function: get the low 16 bits.
 128   return getI32Imm((unsigned short)N->getValue());
 129 }]>;
 130
 131 def HI16 : SDNodeXForm<imm, [{
 132   // Transformation function: shift the immediate value down into the low bits.
 133   return getI32Imm((unsigned)N->getValue() >> 16);
 134 }]>;
 135
 136 def HA16 : SDNodeXForm<imm, [{
 137   // Transformation function: shift the immediate value down into the low bits.
 138   signed int Val = N->getValue();
 139   return getI32Imm((Val - (signed short)Val) >> 16);
 140 }]>;
 141 def MB : SDNodeXForm<imm, [{
 142   // Transformation function: get the start bit of a mask
 143   unsigned mb, me;
 144   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 145   return getI32Imm(mb);
 146 }]>;
 147
 148 def ME : SDNodeXForm<imm, [{
 149   // Transformation function: get the end bit of a mask
 150   unsigned mb, me;
 151   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 152   return getI32Imm(me);
 153 }]>;
 154 def maskimm32 : PatLeaf<(imm), [{
 155   // maskImm predicate - True if immediate is a run of ones.
 156   unsigned mb, me;
 157   if (N->getValueType(0) == MVT::i32)
 158     return isRunOfOnes((unsigned)N->getValue(), mb, me);
 159   else
 160     return false;
 161 }]>;
 162
 163 def immSExt16  : PatLeaf<(imm), [{
 164   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 165   // field.  Used by instructions like 'addi'.
 166   if (N->getValueType(0) == MVT::i32)
 167     return (int32_t)N->getValue() == (short)N->getValue();
 168   else
 169     return (int64_t)N->getValue() == (short)N->getValue();
 170 }]>;
 171 def immZExt16  : PatLeaf<(imm), [{
 172   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 173   // field.  Used by instructions like 'ori'.
 174   return (uint64_t)N->getValue() == (unsigned short)N->getValue();
 175 }], LO16>;
 176
 177 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 178 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 179 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 180 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 181 // clear).
 182 def imm16ShiftedZExt : PatLeaf<(imm), [{
 183   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 184   // immediate are set.  Used by instructions like 'xoris'.
 185   return (N->getValue() & ~uint64_t(0xFFFF0000)) == 0;
 186 }], HI16>;
 187
 188 def imm16ShiftedSExt : PatLeaf<(imm), [{
 189   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 190   // immediate are set.  Used by instructions like 'addis'.  Identical to
 191   // imm16ShiftedZExt in 32-bit mode.
 192   if (N->getValue() & 0xFFFF) return false;
 193   if (N->getValueType(0) == MVT::i32)
 194     return true;
 195   // For 64-bit, make sure it is sext right.
 196   return N->getValue() == (uint64_t)(int)N->getValue();
 197 }], HI16>;
 198
 199
 200 //===----------------------------------------------------------------------===//
 201 // PowerPC Flag Definitions.
 202
 203 class isPPC64 { bit PPC64 = 1; }
 204 class isDOT   {
 205   list<Register> Defs = [CR0];
 206   bit RC  = 1;
 207 }
 208
 209 class RegConstraint<string C> {
 210   string Constraints = C;
 211 }
 212 class NoEncode<string E> {
 213   string DisableEncoding = E;
 214 }
 215
 216
 217 //===----------------------------------------------------------------------===//
 218 // PowerPC Operand Definitions.
 219
 220 def s5imm   : Operand<i32> {
 221   let PrintMethod = "printS5ImmOperand";
 222 }
 223 def u5imm   : Operand<i32> {
 224   let PrintMethod = "printU5ImmOperand";
 225 }
 226 def u6imm   : Operand<i32> {
 227   let PrintMethod = "printU6ImmOperand";
 228 }
 229 def s16imm  : Operand<i32> {
 230   let PrintMethod = "printS16ImmOperand";
 231 }
 232 def u16imm  : Operand<i32> {
 233   let PrintMethod = "printU16ImmOperand";
 234 }
 235 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 236   let PrintMethod = "printS16X4ImmOperand";
 237 }
 238 def target : Operand<OtherVT> {
 239   let PrintMethod = "printBranchOperand";
 240 }
 241 def calltarget : Operand<iPTR> {
 242   let PrintMethod = "printCallOperand";
 243 }
 244 def aaddr : Operand<iPTR> {
 245   let PrintMethod = "printAbsAddrOperand";
 246 }
 247 def piclabel: Operand<iPTR> {
 248   let PrintMethod = "printPICLabel";
 249 }
 250 def symbolHi: Operand<i32> {
 251   let PrintMethod = "printSymbolHi";
 252 }
 253 def symbolLo: Operand<i32> {
 254   let PrintMethod = "printSymbolLo";
 255 }
 256 def crbitm: Operand<i8> {
 257   let PrintMethod = "printcrbitm";
 258 }
 259 // Address operands
 260 def memri : Operand<iPTR> {
 261   let PrintMethod = "printMemRegImm";
 262   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 263 }
 264 def memrr : Operand<iPTR> {
 265   let PrintMethod = "printMemRegReg";
 266   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 267 }
 268 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 269   let PrintMethod = "printMemRegImmShifted";
 270   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 271 }
 272
 273 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 274 // that doesn't matter.
 275 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 276                                      (ops (i32 20), CR0)> {
 277   let PrintMethod = "printPredicateOperand";
 278 }
 279
 280 // Define PowerPC specific addressing mode.
 281 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 282 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 283 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 284 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 285
 286 /// This is just the offset part of iaddr, used for preinc.
 287 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 288
 289 //===----------------------------------------------------------------------===//
 290 // PowerPC Instruction Predicate Definitions.
 291 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 292
 293
 294 //===----------------------------------------------------------------------===//
 295 // PowerPC Instruction Definitions.
 296
 297 // Pseudo-instructions:
 298
 299 let hasCtrlDep = 1 in {
 300 let Defs = [R1], Uses = [R1] in {
 301 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt),
 302                               "${:comment} ADJCALLSTACKDOWN",
 303                               [(callseq_start imm:$amt)]>;
 304 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt),
 305                               "${:comment} ADJCALLSTACKUP",
 306                               [(callseq_end imm:$amt)]>;
 307 }
 308
 309 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 310                               "UPDATE_VRSAVE $rD, $rS", []>;
 311 }
 312
 313 let Defs = [R1], Uses = [R1] in
 314 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi),
 315                        "${:comment} DYNALLOC $result, $negsize, $fpsi",
 316                        [(set GPRC:$result,
 317                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 318
 319 def IMPLICIT_DEF_GPRC: Pseudo<(outs GPRC:$rD), (ins),
 320                               "${:comment}IMPLICIT_DEF_GPRC $rD",
 321                               [(set GPRC:$rD, (undef))]>;
 322 def IMPLICIT_DEF_F8  : Pseudo<(outs F8RC:$rD), (ins),
 323                               "${:comment} IMPLICIT_DEF_F8 $rD",
 324                               [(set F8RC:$rD, (undef))]>;
 325 def IMPLICIT_DEF_F4  : Pseudo<(outs F4RC:$rD), (ins),
 326                               "${:comment} IMPLICIT_DEF_F4 $rD",
 327                               [(set F4RC:$rD, (undef))]>;
 328
 329 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 330 // scheduler into a branch sequence.
 331 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 332     PPC970_Single = 1 in {
 333   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 334                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 335                               []>;
 336   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 337                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 338                               []>;
 339   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 340                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 341                               []>;
 342   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 343                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 344                               []>;
 345   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 346                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 347                               []>;
 348 }
 349
 350 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 351   let isReturn = 1 in
 352     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 353                           "b${p:cc}lr ${p:reg}", BrB,
 354                           [(retflag)]>;
 355   def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 356 }
 357
 358
 359
 360 let Defs = [LR] in
 361   def MovePCtoLR : Pseudo<(outs), (ins piclabel:$label), "bl $label", []>,
 362                    PPC970_Unit_BRU;
 363
 364 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 365   let isBarrier = 1 in {
 366   def B   : IForm<18, 0, 0, (outs), (ins target:$dst),
 367                   "b $dst", BrB,
 368                   [(br bb:$dst)]>;
 369   }
 370
 371   // BCC represents an arbitrary conditional branch on a predicate.
 372   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 373   // a two-value operand where a dag node expects two operands. :(
 374   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, target:$dst),
 375                   "b${cond:cc} ${cond:reg}, $dst"
 376                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 377 }
 378
 379 // Macho ABI Calls.
 380 let isCall = 1, PPC970_Unit = 7,
 381   // All calls clobber the non-callee saved registers...
 382   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 383           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 384           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 385           LR,CTR,
 386           CR0,CR1,CR5,CR6,CR7] in {
 387   // Convenient aliases for call instructions
 388   def BL_Macho  : IForm<18, 0, 1,
 389                         (outs), (ins calltarget:$func, variable_ops),
 390                         "bl $func", BrB, []>;  // See Pat patterns below.
 391   def BLA_Macho : IForm<18, 1, 1,
 392                         (outs), (ins aaddr:$func, variable_ops),
 393                         "bla $func", BrB, [(PPCcall_Macho (i32 imm:$func))]>;
 394   def BCTRL_Macho : XLForm_2_ext<19, 528, 20, 0, 1,
 395                                  (outs), (ins variable_ops),
 396                                  "bctrl", BrB,
 397                                  [(PPCbctrl_Macho)]>;
 398 }
 399
 400 // ELF ABI Calls.
 401 let isCall = 1, PPC970_Unit = 7,
 402   // All calls clobber the non-callee saved registers...
 403   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 404           F0,F1,F2,F3,F4,F5,F6,F7,F8,
 405           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 406           LR,CTR,
 407           CR0,CR1,CR5,CR6,CR7] in {
 408   // Convenient aliases for call instructions
 409   def BL_ELF  : IForm<18, 0, 1,
 410                       (outs), (ins calltarget:$func, variable_ops),
 411                       "bl $func", BrB, []>;  // See Pat patterns below.
 412   def BLA_ELF : IForm<18, 1, 1,
 413                       (outs), (ins aaddr:$func, variable_ops),
 414                       "bla $func", BrB,
 415                       [(PPCcall_ELF (i32 imm:$func))]>;
 416   def BCTRL_ELF : XLForm_2_ext<19, 528, 20, 0, 1,
 417                                (outs), (ins variable_ops),
 418                                "bctrl", BrB,
 419                                [(PPCbctrl_ELF)]>;
 420 }
 421
 422 // DCB* instructions.
 423 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 424                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 425                       PPC970_DGroup_Single;
 426 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 427                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 428                       PPC970_DGroup_Single;
 429 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 430                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 431                       PPC970_DGroup_Single;
 432 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 433                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 434                       PPC970_DGroup_Single;
 435 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 436                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 437                       PPC970_DGroup_Single;
 438 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 439                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 440                       PPC970_DGroup_Single;
 441 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 442                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 443                       PPC970_DGroup_Single;
 444 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 445                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 446                       PPC970_DGroup_Single;
 447
 448 //===----------------------------------------------------------------------===//
 449 // PPC32 Load Instructions.
 450 //
 451
 452 // Unindexed (r+i) Loads.
 453 let isLoad = 1, PPC970_Unit = 2 in {
 454 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 455                   "lbz $rD, $src", LdStGeneral,
 456                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 457 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 458                   "lha $rD, $src", LdStLHA,
 459                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 460                   PPC970_DGroup_Cracked;
 461 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 462                   "lhz $rD, $src", LdStGeneral,
 463                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 464 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 465                   "lwz $rD, $src", LdStGeneral,
 466                   [(set GPRC:$rD, (load iaddr:$src))]>;
 467
 468 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 469                   "lfs $rD, $src", LdStLFDU,
 470                   [(set F4RC:$rD, (load iaddr:$src))]>;
 471 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 472                   "lfd $rD, $src", LdStLFD,
 473                   [(set F8RC:$rD, (load iaddr:$src))]>;
 474
 475
 476 // Unindexed (r+i) Loads with Update (preinc).
 477 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 478                    "lbzu $rD, $addr", LdStGeneral,
 479                    []>, RegConstraint<"$addr.reg = $ea_result">,
 480                    NoEncode<"$ea_result">;
 481
 482 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 483                    "lhau $rD, $addr", LdStGeneral,
 484                    []>, RegConstraint<"$addr.reg = $ea_result">,
 485                    NoEncode<"$ea_result">;
 486
 487 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 488                    "lhzu $rD, $addr", LdStGeneral,
 489                    []>, RegConstraint<"$addr.reg = $ea_result">,
 490                    NoEncode<"$ea_result">;
 491
 492 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 493                    "lwzu $rD, $addr", LdStGeneral,
 494                    []>, RegConstraint<"$addr.reg = $ea_result">,
 495                    NoEncode<"$ea_result">;
 496
 497 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 498                   "lfs $rD, $addr", LdStLFDU,
 499                   []>, RegConstraint<"$addr.reg = $ea_result">,
 500                    NoEncode<"$ea_result">;
 501
 502 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 503                   "lfd $rD, $addr", LdStLFD,
 504                   []>, RegConstraint<"$addr.reg = $ea_result">,
 505                    NoEncode<"$ea_result">;
 506 }
 507
 508 // Indexed (r+r) Loads.
 509 //
 510 let isLoad = 1, PPC970_Unit = 2 in {
 511 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 512                    "lbzx $rD, $src", LdStGeneral,
 513                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 514 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 515                    "lhax $rD, $src", LdStLHA,
 516                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 517                    PPC970_DGroup_Cracked;
 518 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 519                    "lhzx $rD, $src", LdStGeneral,
 520                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 521 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 522                    "lwzx $rD, $src", LdStGeneral,
 523                    [(set GPRC:$rD, (load xaddr:$src))]>;
 524
 525
 526 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 527                    "lhbrx $rD, $src", LdStGeneral,
 528                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 529 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 530                    "lwbrx $rD, $src", LdStGeneral,
 531                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 532
 533 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 534                       "lfsx $frD, $src", LdStLFDU,
 535                       [(set F4RC:$frD, (load xaddr:$src))]>;
 536 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 537                       "lfdx $frD, $src", LdStLFDU,
 538                       [(set F8RC:$frD, (load xaddr:$src))]>;
 539 }
 540
 541 //===----------------------------------------------------------------------===//
 542 // PPC32 Store Instructions.
 543 //
 544
 545 // Unindexed (r+i) Stores.
 546 let isStore = 1, PPC970_Unit = 2 in {
 547 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 548                    "stb $rS, $src", LdStGeneral,
 549                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 550 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 551                    "sth $rS, $src", LdStGeneral,
 552                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 553 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 554                    "stw $rS, $src", LdStGeneral,
 555                    [(store GPRC:$rS, iaddr:$src)]>;
 556 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 557                    "stfs $rS, $dst", LdStUX,
 558                    [(store F4RC:$rS, iaddr:$dst)]>;
 559 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 560                    "stfd $rS, $dst", LdStUX,
 561                    [(store F8RC:$rS, iaddr:$dst)]>;
 562 }
 563
 564 // Unindexed (r+i) Stores with Update (preinc).
 565 let isStore = 1, PPC970_Unit = 2 in {
 566 def STBU  : DForm_1<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 567                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 568                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 569                     [(set ptr_rc:$ea_res,
 570                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 571                                          iaddroff:$ptroff))]>,
 572                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 573 def STHU  : DForm_1<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 574                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 575                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 576                     [(set ptr_rc:$ea_res,
 577                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 578                                         iaddroff:$ptroff))]>,
 579                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 580 def STWU  : DForm_1<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 581                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 582                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 583                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 584                                                      iaddroff:$ptroff))]>,
 585                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 586 def STFSU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 587                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 588                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 589                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 590                                           iaddroff:$ptroff))]>,
 591                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 592 def STFDU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 593                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 594                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 595                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 596                                           iaddroff:$ptroff))]>,
 597                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 598 }
 599
 600
 601 // Indexed (r+r) Stores.
 602 //
 603 let isStore = 1, PPC970_Unit = 2 in {
 604 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 605                    "stbx $rS, $dst", LdStGeneral,
 606                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 607                    PPC970_DGroup_Cracked;
 608 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 609                    "sthx $rS, $dst", LdStGeneral,
 610                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 611                    PPC970_DGroup_Cracked;
 612 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 613                    "stwx $rS, $dst", LdStGeneral,
 614                    [(store GPRC:$rS, xaddr:$dst)]>,
 615                    PPC970_DGroup_Cracked;
 616 def STWUX : XForm_8<31, 183, (outs), (ins GPRC:$rS, GPRC:$rA, GPRC:$rB),
 617                    "stwux $rS, $rA, $rB", LdStGeneral,
 618                    []>;
 619 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 620                    "sthbrx $rS, $dst", LdStGeneral,
 621                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 622                    PPC970_DGroup_Cracked;
 623 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 624                    "stwbrx $rS, $dst", LdStGeneral,
 625                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 626                    PPC970_DGroup_Cracked;
 627
 628 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 629                      "stfiwx $frS, $dst", LdStUX,
 630                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 631 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 632                      "stfsx $frS, $dst", LdStUX,
 633                      [(store F4RC:$frS, xaddr:$dst)]>;
 634 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 635                      "stfdx $frS, $dst", LdStUX,
 636                      [(store F8RC:$frS, xaddr:$dst)]>;
 637 }
 638
 639
 640 //===----------------------------------------------------------------------===//
 641 // PPC32 Arithmetic Instructions.
 642 //
 643
 644 let PPC970_Unit = 1 in {  // FXU Operations.
 645 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 646                      "addi $rD, $rA, $imm", IntGeneral,
 647                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 648 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 649                      "addic $rD, $rA, $imm", IntGeneral,
 650                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 651                      PPC970_DGroup_Cracked;
 652 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 653                      "addic. $rD, $rA, $imm", IntGeneral,
 654                      []>;
 655 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 656                      "addis $rD, $rA, $imm", IntGeneral,
 657                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 658 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 659                      "la $rD, $sym($rA)", IntGeneral,
 660                      [(set GPRC:$rD, (add GPRC:$rA,
 661                                           (PPClo tglobaladdr:$sym, 0)))]>;
 662 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 663                      "mulli $rD, $rA, $imm", IntMulLI,
 664                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 665 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 666                      "subfic $rD, $rA, $imm", IntGeneral,
 667                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 668 def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 669                      "li $rD, $imm", IntGeneral,
 670                      [(set GPRC:$rD, immSExt16:$imm)]>;
 671 def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 672                      "lis $rD, $imm", IntGeneral,
 673                      [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 674 }
 675
 676 let PPC970_Unit = 1 in {  // FXU Operations.
 677 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 678                     "andi. $dst, $src1, $src2", IntGeneral,
 679                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 680                     isDOT;
 681 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 682                     "andis. $dst, $src1, $src2", IntGeneral,
 683                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 684                     isDOT;
 685 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 686                     "ori $dst, $src1, $src2", IntGeneral,
 687                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 688 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 689                     "oris $dst, $src1, $src2", IntGeneral,
 690                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 691 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 692                     "xori $dst, $src1, $src2", IntGeneral,
 693                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 694 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 695                     "xoris $dst, $src1, $src2", IntGeneral,
 696                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 697 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntGeneral,
 698                          []>;
 699 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 700                         "cmpwi $crD, $rA, $imm", IntCompare>;
 701 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 702                          "cmplwi $dst, $src1, $src2", IntCompare>;
 703 }
 704
 705
 706 let PPC970_Unit = 1 in {  // FXU Operations.
 707 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 708                    "nand $rA, $rS, $rB", IntGeneral,
 709                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 710 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 711                    "and $rA, $rS, $rB", IntGeneral,
 712                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 713 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 714                    "andc $rA, $rS, $rB", IntGeneral,
 715                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 716 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 717                    "or $rA, $rS, $rB", IntGeneral,
 718                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 719 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 720                    "nor $rA, $rS, $rB", IntGeneral,
 721                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 722 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 723                    "orc $rA, $rS, $rB", IntGeneral,
 724                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 725 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 726                    "eqv $rA, $rS, $rB", IntGeneral,
 727                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 728 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 729                    "xor $rA, $rS, $rB", IntGeneral,
 730                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 731 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 732                    "slw $rA, $rS, $rB", IntGeneral,
 733                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 734 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 735                    "srw $rA, $rS, $rB", IntGeneral,
 736                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 737 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 738                    "sraw $rA, $rS, $rB", IntShift,
 739                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 740 }
 741
 742 let PPC970_Unit = 1 in {  // FXU Operations.
 743 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
 744                      "srawi $rA, $rS, $SH", IntShift,
 745                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 746 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
 747                       "cntlzw $rA, $rS", IntGeneral,
 748                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 749 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
 750                       "extsb $rA, $rS", IntGeneral,
 751                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 752 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
 753                       "extsh $rA, $rS", IntGeneral,
 754                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 755
 756 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 757                           "cmpw $crD, $rA, $rB", IntCompare>;
 758 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 759                           "cmplw $crD, $rA, $rB", IntCompare>;
 760 }
 761 let PPC970_Unit = 3 in {  // FPU Operations.
 762 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
 763 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 764 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
 765                       "fcmpu $crD, $fA, $fB", FPCompare>;
 766 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
 767                       "fcmpu $crD, $fA, $fB", FPCompare>;
 768
 769 def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
 770                       "fctiwz $frD, $frB", FPGeneral,
 771                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 772 def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
 773                       "frsp $frD, $frB", FPGeneral,
 774                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 775 def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
 776                       "fsqrt $frD, $frB", FPSqrt,
 777                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 778 def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
 779                       "fsqrts $frD, $frB", FPSqrt,
 780                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 781 }
 782
 783 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 784 ///
 785 /// Note that these are defined as pseudo-ops on the PPC970 because they are
 786 /// often coalesced away and we don't want the dispatch group builder to think
 787 /// that they will fill slots (which could cause the load of a LSU reject to
 788 /// sneak into a d-group with a store).
 789 def FMRS   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
 790                       "fmr $frD, $frB", FPGeneral,
 791                       []>,  // (set F4RC:$frD, F4RC:$frB)
 792                       PPC970_Unit_Pseudo;
 793 def FMRD   : XForm_26<63, 72, (outs F8RC:$frD), (ins F8RC:$frB),
 794                       "fmr $frD, $frB", FPGeneral,
 795                       []>,  // (set F8RC:$frD, F8RC:$frB)
 796                       PPC970_Unit_Pseudo;
 797 def FMRSD  : XForm_26<63, 72, (outs F8RC:$frD), (ins F4RC:$frB),
 798                       "fmr $frD, $frB", FPGeneral,
 799                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
 800                       PPC970_Unit_Pseudo;
 801
 802 let PPC970_Unit = 3 in {  // FPU Operations.
 803 // These are artificially split into two different forms, for 4/8 byte FP.
 804 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
 805                       "fabs $frD, $frB", FPGeneral,
 806                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 807 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
 808                       "fabs $frD, $frB", FPGeneral,
 809                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 810 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
 811                       "fnabs $frD, $frB", FPGeneral,
 812                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 813 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
 814                       "fnabs $frD, $frB", FPGeneral,
 815                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 816 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
 817                       "fneg $frD, $frB", FPGeneral,
 818                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 819 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
 820                       "fneg $frD, $frB", FPGeneral,
 821                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 822 }
 823
 824
 825 // XL-Form instructions.  condition register logical ops.
 826 //
 827 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
 828                       "mcrf $BF, $BFA", BrMCR>,
 829              PPC970_DGroup_First, PPC970_Unit_CRU;
 830
 831 def CREQV  : XLForm_1<19, 289, (outs CRRC:$CRD), (ins CRRC:$CRA, CRRC:$CRB),
 832                       "creqv $CRD, $CRA, $CRB", BrCR,
 833                       []>;
 834
 835 def SETCR  : XLForm_1_ext<19, 289, (outs CRRC:$dst), (ins),
 836               "creqv $dst, $dst, $dst", BrCR,
 837               []>;
 838
 839 // XFX-Form instructions.  Instructions that deal with SPRs.
 840 //
 841 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
 842                           "mfctr $rT", SprMFSPR>,
 843             PPC970_DGroup_First, PPC970_Unit_FXU;
 844 let Pattern = [(PPCmtctr GPRC:$rS)] in {
 845 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
 846                           "mtctr $rS", SprMTSPR>,
 847             PPC970_DGroup_First, PPC970_Unit_FXU;
 848 }
 849
 850 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
 851                           "mtlr $rS", SprMTSPR>,
 852             PPC970_DGroup_First, PPC970_Unit_FXU;
 853 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
 854                           "mflr $rT", SprMFSPR>,
 855             PPC970_DGroup_First, PPC970_Unit_FXU;
 856
 857 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
 858 // a GPR on the PPC970.  As such, copies in and out have the same performance
 859 // characteristics as an OR instruction.
 860 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
 861                              "mtspr 256, $rS", IntGeneral>,
 862                PPC970_DGroup_Single, PPC970_Unit_FXU;
 863 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
 864                              "mfspr $rT, 256", IntGeneral>,
 865                PPC970_DGroup_First, PPC970_Unit_FXU;
 866
 867 def MTCRF : XFXForm_5<31, 144, (outs), (ins crbitm:$FXM, GPRC:$rS),
 868                       "mtcrf $FXM, $rS", BrMCRX>,
 869             PPC970_MicroCode, PPC970_Unit_CRU;
 870 def MFCR  : XFXForm_3<31, 19, (outs GPRC:$rT), (ins), "mfcr $rT", SprMFCR>,
 871             PPC970_MicroCode, PPC970_Unit_CRU;
 872 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
 873                        "mfcr $rT, $FXM", SprMFCR>,
 874             PPC970_DGroup_First, PPC970_Unit_CRU;
 875
 876 let PPC970_Unit = 1 in {  // FXU Operations.
 877
 878 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 879 //
 880 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 881                      "add $rT, $rA, $rB", IntGeneral,
 882                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 883 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 884                      "addc $rT, $rA, $rB", IntGeneral,
 885                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
 886                      PPC970_DGroup_Cracked;
 887 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 888                      "adde $rT, $rA, $rB", IntGeneral,
 889                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 890 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 891                      "divw $rT, $rA, $rB", IntDivW,
 892                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
 893                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 894 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 895                      "divwu $rT, $rA, $rB", IntDivW,
 896                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
 897                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 898 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 899                      "mulhw $rT, $rA, $rB", IntMulHW,
 900                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 901 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 902                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 903                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
 904 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 905                      "mullw $rT, $rA, $rB", IntMulHW,
 906                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
 907 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 908                      "subf $rT, $rA, $rB", IntGeneral,
 909                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
 910 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 911                      "subfc $rT, $rA, $rB", IntGeneral,
 912                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
 913                      PPC970_DGroup_Cracked;
 914 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 915                      "subfe $rT, $rA, $rB", IntGeneral,
 916                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
 917 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 918                       "addme $rT, $rA", IntGeneral,
 919                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
 920 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 921                       "addze $rT, $rA", IntGeneral,
 922                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
 923 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 924                       "neg $rT, $rA", IntGeneral,
 925                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
 926 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 927                       "subfme $rT, $rA", IntGeneral,
 928                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
 929 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 930                       "subfze $rT, $rA", IntGeneral,
 931                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
 932 }
 933
 934 // A-Form instructions.  Most of the instructions executed in the FPU are of
 935 // this type.
 936 //
 937 let PPC970_Unit = 3 in {  // FPU Operations.
 938 def FMADD : AForm_1<63, 29,
 939                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 940                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 941                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 942                                            F8RC:$FRB))]>,
 943                     Requires<[FPContractions]>;
 944 def FMADDS : AForm_1<59, 29,
 945                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 946                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 947                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 948                                            F4RC:$FRB))]>,
 949                     Requires<[FPContractions]>;
 950 def FMSUB : AForm_1<63, 28,
 951                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 952                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 953                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 954                                            F8RC:$FRB))]>,
 955                     Requires<[FPContractions]>;
 956 def FMSUBS : AForm_1<59, 28,
 957                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 958                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 959                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 960                                            F4RC:$FRB))]>,
 961                     Requires<[FPContractions]>;
 962 def FNMADD : AForm_1<63, 31,
 963                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 964                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 965                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 966                                                  F8RC:$FRB)))]>,
 967                     Requires<[FPContractions]>;
 968 def FNMADDS : AForm_1<59, 31,
 969                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 970                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 971                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 972                                                  F4RC:$FRB)))]>,
 973                     Requires<[FPContractions]>;
 974 def FNMSUB : AForm_1<63, 30,
 975                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 976                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 977                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 978                                                  F8RC:$FRB)))]>,
 979                     Requires<[FPContractions]>;
 980 def FNMSUBS : AForm_1<59, 30,
 981                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 982                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 983                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 984                                                  F4RC:$FRB)))]>,
 985                     Requires<[FPContractions]>;
 986 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
 987 // having 4 of these, force the comparison to always be an 8-byte double (code
 988 // should use an FMRSD if the input comparison value really wants to be a float)
 989 // and 4/8 byte forms for the result and operand type..
 990 def FSELD : AForm_1<63, 23,
 991                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 992                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 993                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
 994 def FSELS : AForm_1<63, 23,
 995                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 996                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 997                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
 998 def FADD  : AForm_2<63, 21,
 999                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1000                     "fadd $FRT, $FRA, $FRB", FPGeneral,
1001                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1002 def FADDS : AForm_2<59, 21,
1003                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1004                     "fadds $FRT, $FRA, $FRB", FPGeneral,
1005                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1006 def FDIV  : AForm_2<63, 18,
1007                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1008                     "fdiv $FRT, $FRA, $FRB", FPDivD,
1009                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1010 def FDIVS : AForm_2<59, 18,
1011                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1012                     "fdivs $FRT, $FRA, $FRB", FPDivS,
1013                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1014 def FMUL  : AForm_3<63, 25,
1015                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1016                     "fmul $FRT, $FRA, $FRB", FPFused,
1017                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1018 def FMULS : AForm_3<59, 25,
1019                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1020                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
1021                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1022 def FSUB  : AForm_2<63, 20,
1023                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1024                     "fsub $FRT, $FRA, $FRB", FPGeneral,
1025                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1026 def FSUBS : AForm_2<59, 20,
1027                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1028                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
1029                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1030 }
1031
1032 let PPC970_Unit = 1 in {  // FXU Operations.
1033 // M-Form instructions.  rotate and mask instructions.
1034 //
1035 let isCommutable = 1 in {
1036 // RLWIMI can be commuted if the rotate amount is zero.
1037 def RLWIMI : MForm_2<20,
1038                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1039                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1040                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1041                       NoEncode<"$rSi">;
1042 }
1043 def RLWINM : MForm_2<21,
1044                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1045                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1046                      []>;
1047 def RLWINMo : MForm_2<21,
1048                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1049                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1050                      []>, isDOT, PPC970_DGroup_Cracked;
1051 def RLWNM  : MForm_2<23,
1052                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1053                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1054                      []>;
1055 }
1056
1057
1058 //===----------------------------------------------------------------------===//
1059 // DWARF Pseudo Instructions
1060 //
1061
1062 def DWARF_LOC        : Pseudo<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file),
1063                               "${:comment} .loc $file, $line, $col",
1064                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
1065                                   (i32 imm:$file))]>;
1066
1067 //===----------------------------------------------------------------------===//
1068 // PowerPC Instruction Patterns
1069 //
1070
1071 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1072 def : Pat<(i32 imm:$imm),
1073           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1074
1075 // Implement the 'not' operation with the NOR instruction.
1076 def NOT : Pat<(not GPRC:$in),
1077               (NOR GPRC:$in, GPRC:$in)>;
1078
1079 // ADD an arbitrary immediate.
1080 def : Pat<(add GPRC:$in, imm:$imm),
1081           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1082 // OR an arbitrary immediate.
1083 def : Pat<(or GPRC:$in, imm:$imm),
1084           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1085 // XOR an arbitrary immediate.
1086 def : Pat<(xor GPRC:$in, imm:$imm),
1087           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1088 // SUBFIC
1089 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1090           (SUBFIC GPRC:$in, imm:$imm)>;
1091
1092 // SHL/SRL
1093 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1094           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1095 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1096           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1097
1098 // ROTL
1099 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1100           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1101 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1102           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1103
1104 // RLWNM
1105 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1106           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1107
1108 // Calls
1109 def : Pat<(PPCcall_Macho (i32 tglobaladdr:$dst)),
1110           (BL_Macho tglobaladdr:$dst)>;
1111 def : Pat<(PPCcall_Macho (i32 texternalsym:$dst)),
1112           (BL_Macho texternalsym:$dst)>;
1113 def : Pat<(PPCcall_ELF (i32 tglobaladdr:$dst)),
1114           (BL_ELF tglobaladdr:$dst)>;
1115 def : Pat<(PPCcall_ELF (i32 texternalsym:$dst)),
1116           (BL_ELF texternalsym:$dst)>;
1117
1118 // Hi and Lo for Darwin Global Addresses.
1119 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1120 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1121 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1122 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1123 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1124 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1125 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1126           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1127 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1128           (ADDIS GPRC:$in, tconstpool:$g)>;
1129 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1130           (ADDIS GPRC:$in, tjumptable:$g)>;
1131
1132 // Fused negative multiply subtract, alternate pattern
1133 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1134           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1135           Requires<[FPContractions]>;
1136 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1137           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1138           Requires<[FPContractions]>;
1139
1140 // Standard shifts.  These are represented separately from the real shifts above
1141 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1142 // amounts.
1143 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1144           (SRAW GPRC:$rS, GPRC:$rB)>;
1145 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1146           (SRW GPRC:$rS, GPRC:$rB)>;
1147 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1148           (SLW GPRC:$rS, GPRC:$rB)>;
1149
1150 def : Pat<(zextloadi1 iaddr:$src),
1151           (LBZ iaddr:$src)>;
1152 def : Pat<(zextloadi1 xaddr:$src),
1153           (LBZX xaddr:$src)>;
1154 def : Pat<(extloadi1 iaddr:$src),
1155           (LBZ iaddr:$src)>;
1156 def : Pat<(extloadi1 xaddr:$src),
1157           (LBZX xaddr:$src)>;
1158 def : Pat<(extloadi8 iaddr:$src),
1159           (LBZ iaddr:$src)>;
1160 def : Pat<(extloadi8 xaddr:$src),
1161           (LBZX xaddr:$src)>;
1162 def : Pat<(extloadi16 iaddr:$src),
1163           (LHZ iaddr:$src)>;
1164 def : Pat<(extloadi16 xaddr:$src),
1165           (LHZX xaddr:$src)>;
1166 def : Pat<(extloadf32 iaddr:$src),
1167           (FMRSD (LFS iaddr:$src))>;
1168 def : Pat<(extloadf32 xaddr:$src),
1169           (FMRSD (LFSX xaddr:$src))>;
1170
1171 include "PPCInstrAltivec.td"
1172 include "PPCInstr64Bit.td"