lib/Target/PowerPC/PPCInstrInfo.h

   1 //===-- PPCInstrInfo.h - PowerPC Instruction Information --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the PowerPC implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef LLVM_LIB_TARGET_POWERPC_PPCINSTRINFO_H
  15 #define LLVM_LIB_TARGET_POWERPC_PPCINSTRINFO_H
  16
  17 #include "PPC.h"
  18 #include "PPCRegisterInfo.h"
  19 #include "llvm/Target/TargetInstrInfo.h"
  20
  21 #define GET_INSTRINFO_HEADER
  22 #include "PPCGenInstrInfo.inc"
  23
  24 namespace llvm {
  25
  26 /// PPCII - This namespace holds all of the PowerPC target-specific
  27 /// per-instruction flags.  These must match the corresponding definitions in
  28 /// PPC.td and PPCInstrFormats.td.
  29 namespace PPCII {
  30 enum {
  31   // PPC970 Instruction Flags.  These flags describe the characteristics of the
  32   // PowerPC 970 (aka G5) dispatch groups and how they are formed out of
  33   // raw machine instructions.
  34
  35   /// PPC970_First - This instruction starts a new dispatch group, so it will
  36   /// always be the first one in the group.
  37   PPC970_First = 0x1,
  38
  39   /// PPC970_Single - This instruction starts a new dispatch group and
  40   /// terminates it, so it will be the sole instruction in the group.
  41   PPC970_Single = 0x2,
  42
  43   /// PPC970_Cracked - This instruction is cracked into two pieces, requiring
  44   /// two dispatch pipes to be available to issue.
  45   PPC970_Cracked = 0x4,
  46
  47   /// PPC970_Mask/Shift - This is a bitmask that selects the pipeline type that
  48   /// an instruction is issued to.
  49   PPC970_Shift = 3,
  50   PPC970_Mask = 0x07 << PPC970_Shift
  51 };
  52 enum PPC970_Unit {
  53   /// These are the various PPC970 execution unit pipelines.  Each instruction
  54   /// is one of these.
  55   PPC970_Pseudo = 0 << PPC970_Shift,   // Pseudo instruction
  56   PPC970_FXU    = 1 << PPC970_Shift,   // Fixed Point (aka Integer/ALU) Unit
  57   PPC970_LSU    = 2 << PPC970_Shift,   // Load Store Unit
  58   PPC970_FPU    = 3 << PPC970_Shift,   // Floating Point Unit
  59   PPC970_CRU    = 4 << PPC970_Shift,   // Control Register Unit
  60   PPC970_VALU   = 5 << PPC970_Shift,   // Vector ALU
  61   PPC970_VPERM  = 6 << PPC970_Shift,   // Vector Permute Unit
  62   PPC970_BRU    = 7 << PPC970_Shift    // Branch Unit
  63 };
  64 } // end namespace PPCII
  65
  66 class PPCSubtarget;
  67 class PPCInstrInfo : public PPCGenInstrInfo {
  68   PPCSubtarget &Subtarget;
  69   const PPCRegisterInfo RI;
  70
  71   bool StoreRegToStackSlot(MachineFunction &MF,
  72                            unsigned SrcReg, bool isKill, int FrameIdx,
  73                            const TargetRegisterClass *RC,
  74                            SmallVectorImpl<MachineInstr*> &NewMIs,
  75                            bool &NonRI, bool &SpillsVRS) const;
  76   bool LoadRegFromStackSlot(MachineFunction &MF, DebugLoc DL,
  77                             unsigned DestReg, int FrameIdx,
  78                             const TargetRegisterClass *RC,
  79                             SmallVectorImpl<MachineInstr*> &NewMIs,
  80                             bool &NonRI, bool &SpillsVRS) const;
  81   virtual void anchor();
  82 public:
  83   explicit PPCInstrInfo(PPCSubtarget &STI);
  84
  85   /// getRegisterInfo - TargetInstrInfo is a superset of MRegister info.  As
  86   /// such, whenever a client has an instance of instruction info, it should
  87   /// always be able to get register info as well (through this method).
  88   ///
  89   const PPCRegisterInfo &getRegisterInfo() const { return RI; }
  90
  91   ScheduleHazardRecognizer *
  92   CreateTargetHazardRecognizer(const TargetSubtargetInfo *STI,
  93                                const ScheduleDAG *DAG) const override;
  94   ScheduleHazardRecognizer *
  95   CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
  96                                      const ScheduleDAG *DAG) const override;
  97
  98   int getOperandLatency(const InstrItineraryData *ItinData,
  99                         const MachineInstr *DefMI, unsigned DefIdx,
 100                         const MachineInstr *UseMI,
 101                         unsigned UseIdx) const override;
 102   int getOperandLatency(const InstrItineraryData *ItinData,
 103                         SDNode *DefNode, unsigned DefIdx,
 104                         SDNode *UseNode, unsigned UseIdx) const override {
 105     return PPCGenInstrInfo::getOperandLatency(ItinData, DefNode, DefIdx,
 106                                               UseNode, UseIdx);
 107   }
 108
 109   bool hasLowDefLatency(const TargetSchedModel &SchedModel,
 110                         const MachineInstr *DefMI,
 111                         unsigned DefIdx) const override {
 112     // Machine LICM should hoist all instructions in low-register-pressure
 113     // situations; none are sufficiently free to justify leaving in a loop
 114     // body.
 115     return false;
 116   }
 117
 118   bool isCoalescableExtInstr(const MachineInstr &MI,
 119                              unsigned &SrcReg, unsigned &DstReg,
 120                              unsigned &SubIdx) const override;
 121   unsigned isLoadFromStackSlot(const MachineInstr *MI,
 122                                int &FrameIndex) const override;
 123   unsigned isStoreToStackSlot(const MachineInstr *MI,
 124                               int &FrameIndex) const override;
 125
 126   // commuteInstruction - We can commute rlwimi instructions, but only if the
 127   // rotate amt is zero.  We also have to munge the immediates a bit.
 128   MachineInstr *commuteInstruction(MachineInstr *MI, bool NewMI) const override;
 129
 130   bool findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
 131                              unsigned &SrcOpIdx2) const override;
 132
 133   void insertNoop(MachineBasicBlock &MBB,
 134                   MachineBasicBlock::iterator MI) const override;
 135
 136
 137   // Branch analysis.
 138   bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 139                      MachineBasicBlock *&FBB,
 140                      SmallVectorImpl<MachineOperand> &Cond,
 141                      bool AllowModify) const override;
 142   unsigned RemoveBranch(MachineBasicBlock &MBB) const override;
 143   unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 144                         MachineBasicBlock *FBB, ArrayRef<MachineOperand> Cond,
 145                         DebugLoc DL) const override;
 146
 147   // Select analysis.
 148   bool canInsertSelect(const MachineBasicBlock &, ArrayRef<MachineOperand> Cond,
 149                        unsigned, unsigned, int &, int &, int &) const override;
 150   void insertSelect(MachineBasicBlock &MBB, MachineBasicBlock::iterator MI,
 151                     DebugLoc DL, unsigned DstReg, ArrayRef<MachineOperand> Cond,
 152                     unsigned TrueReg, unsigned FalseReg) const override;
 153
 154   void copyPhysReg(MachineBasicBlock &MBB,
 155                    MachineBasicBlock::iterator I, DebugLoc DL,
 156                    unsigned DestReg, unsigned SrcReg,
 157                    bool KillSrc) const override;
 158
 159   void storeRegToStackSlot(MachineBasicBlock &MBB,
 160                            MachineBasicBlock::iterator MBBI,
 161                            unsigned SrcReg, bool isKill, int FrameIndex,
 162                            const TargetRegisterClass *RC,
 163                            const TargetRegisterInfo *TRI) const override;
 164
 165   void loadRegFromStackSlot(MachineBasicBlock &MBB,
 166                             MachineBasicBlock::iterator MBBI,
 167                             unsigned DestReg, int FrameIndex,
 168                             const TargetRegisterClass *RC,
 169                             const TargetRegisterInfo *TRI) const override;
 170
 171   bool
 172   ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const override;
 173
 174   bool FoldImmediate(MachineInstr *UseMI, MachineInstr *DefMI,
 175                      unsigned Reg, MachineRegisterInfo *MRI) const override;
 176
 177   // If conversion by predication (only supported by some branch instructions).
 178   // All of the profitability checks always return true; it is always
 179   // profitable to use the predicated branches.
 180   bool isProfitableToIfCvt(MachineBasicBlock &MBB,
 181                           unsigned NumCycles, unsigned ExtraPredCycles,
 182                           const BranchProbability &Probability) const override {
 183     return true;
 184   }
 185
 186   bool isProfitableToIfCvt(MachineBasicBlock &TMBB,
 187                            unsigned NumT, unsigned ExtraT,
 188                            MachineBasicBlock &FMBB,
 189                            unsigned NumF, unsigned ExtraF,
 190                            const BranchProbability &Probability) const override;
 191
 192   bool isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 193                                  unsigned NumCycles,
 194                                  const BranchProbability
 195                                  &Probability) const override {
 196     return true;
 197   }
 198
 199   bool isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 200                                  MachineBasicBlock &FMBB) const override {
 201     return false;
 202   }
 203
 204   // Predication support.
 205   bool isPredicated(const MachineInstr *MI) const override;
 206
 207   bool isUnpredicatedTerminator(const MachineInstr *MI) const override;
 208
 209   bool PredicateInstruction(MachineInstr *MI,
 210                             ArrayRef<MachineOperand> Pred) const override;
 211
 212   bool SubsumesPredicate(ArrayRef<MachineOperand> Pred1,
 213                          ArrayRef<MachineOperand> Pred2) const override;
 214
 215   bool DefinesPredicate(MachineInstr *MI,
 216                         std::vector<MachineOperand> &Pred) const override;
 217
 218   bool isPredicable(MachineInstr *MI) const override;
 219
 220   // Comparison optimization.
 221
 222
 223   bool analyzeCompare(const MachineInstr *MI,
 224                       unsigned &SrcReg, unsigned &SrcReg2,
 225                       int &Mask, int &Value) const override;
 226
 227   bool optimizeCompareInstr(MachineInstr *CmpInstr,
 228                             unsigned SrcReg, unsigned SrcReg2,
 229                             int Mask, int Value,
 230                             const MachineRegisterInfo *MRI) const override;
 231
 232   /// GetInstSize - Return the number of bytes of code the specified
 233   /// instruction may be.  This returns the maximum number of bytes.
 234   ///
 235   unsigned GetInstSizeInBytes(const MachineInstr *MI) const;
 236
 237   void getNoopForMachoTarget(MCInst &NopInst) const override;
 238 };
 239
 240 }
 241
 242 #endif