lib/Target/PowerPC/PPCInstrInfo.h

   1 //===-- PPCInstrInfo.h - PowerPC Instruction Information --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the PowerPC implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef LLVM_LIB_TARGET_POWERPC_PPCINSTRINFO_H
  15 #define LLVM_LIB_TARGET_POWERPC_PPCINSTRINFO_H
  16
  17 #include "PPC.h"
  18 #include "PPCRegisterInfo.h"
  19 #include "llvm/Target/TargetInstrInfo.h"
  20
  21 #define GET_INSTRINFO_HEADER
  22 #include "PPCGenInstrInfo.inc"
  23
  24 namespace llvm {
  25
  26 /// PPCII - This namespace holds all of the PowerPC target-specific
  27 /// per-instruction flags.  These must match the corresponding definitions in
  28 /// PPC.td and PPCInstrFormats.td.
  29 namespace PPCII {
  30 enum {
  31   // PPC970 Instruction Flags.  These flags describe the characteristics of the
  32   // PowerPC 970 (aka G5) dispatch groups and how they are formed out of
  33   // raw machine instructions.
  34
  35   /// PPC970_First - This instruction starts a new dispatch group, so it will
  36   /// always be the first one in the group.
  37   PPC970_First = 0x1,
  38
  39   /// PPC970_Single - This instruction starts a new dispatch group and
  40   /// terminates it, so it will be the sole instruction in the group.
  41   PPC970_Single = 0x2,
  42
  43   /// PPC970_Cracked - This instruction is cracked into two pieces, requiring
  44   /// two dispatch pipes to be available to issue.
  45   PPC970_Cracked = 0x4,
  46
  47   /// PPC970_Mask/Shift - This is a bitmask that selects the pipeline type that
  48   /// an instruction is issued to.
  49   PPC970_Shift = 3,
  50   PPC970_Mask = 0x07 << PPC970_Shift
  51 };
  52 enum PPC970_Unit {
  53   /// These are the various PPC970 execution unit pipelines.  Each instruction
  54   /// is one of these.
  55   PPC970_Pseudo = 0 << PPC970_Shift,   // Pseudo instruction
  56   PPC970_FXU    = 1 << PPC970_Shift,   // Fixed Point (aka Integer/ALU) Unit
  57   PPC970_LSU    = 2 << PPC970_Shift,   // Load Store Unit
  58   PPC970_FPU    = 3 << PPC970_Shift,   // Floating Point Unit
  59   PPC970_CRU    = 4 << PPC970_Shift,   // Control Register Unit
  60   PPC970_VALU   = 5 << PPC970_Shift,   // Vector ALU
  61   PPC970_VPERM  = 6 << PPC970_Shift,   // Vector Permute Unit
  62   PPC970_BRU    = 7 << PPC970_Shift    // Branch Unit
  63 };
  64 } // end namespace PPCII
  65
  66 namespace MachineCombinerPattern {
  67 enum MC_PATTERN : int {
  68   // These are commutative variants for reassociating a computation chain
  69   // of the form:
  70   //   B = A op X (Prev)
  71   //   C = B op Y (Root)
  72   MC_REASSOC_AX_BY = 0,
  73   MC_REASSOC_AX_YB = 1,
  74   MC_REASSOC_XA_BY = 2,
  75   MC_REASSOC_XA_YB = 3,
  76 };
  77 } // end namespace MachineCombinerPattern
  78
  79 class PPCSubtarget;
  80 class PPCInstrInfo : public PPCGenInstrInfo {
  81   PPCSubtarget &Subtarget;
  82   const PPCRegisterInfo RI;
  83
  84   bool StoreRegToStackSlot(MachineFunction &MF,
  85                            unsigned SrcReg, bool isKill, int FrameIdx,
  86                            const TargetRegisterClass *RC,
  87                            SmallVectorImpl<MachineInstr*> &NewMIs,
  88                            bool &NonRI, bool &SpillsVRS) const;
  89   bool LoadRegFromStackSlot(MachineFunction &MF, DebugLoc DL,
  90                             unsigned DestReg, int FrameIdx,
  91                             const TargetRegisterClass *RC,
  92                             SmallVectorImpl<MachineInstr*> &NewMIs,
  93                             bool &NonRI, bool &SpillsVRS) const;
  94   virtual void anchor();
  95 public:
  96   explicit PPCInstrInfo(PPCSubtarget &STI);
  97
  98   /// getRegisterInfo - TargetInstrInfo is a superset of MRegister info.  As
  99   /// such, whenever a client has an instance of instruction info, it should
 100   /// always be able to get register info as well (through this method).
 101   ///
 102   const PPCRegisterInfo &getRegisterInfo() const { return RI; }
 103
 104   ScheduleHazardRecognizer *
 105   CreateTargetHazardRecognizer(const TargetSubtargetInfo *STI,
 106                                const ScheduleDAG *DAG) const override;
 107   ScheduleHazardRecognizer *
 108   CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 109                                      const ScheduleDAG *DAG) const override;
 110
 111   unsigned getInstrLatency(const InstrItineraryData *ItinData,
 112                            const MachineInstr *MI,
 113                            unsigned *PredCost = nullptr) const override;
 114
 115   int getOperandLatency(const InstrItineraryData *ItinData,
 116                         const MachineInstr *DefMI, unsigned DefIdx,
 117                         const MachineInstr *UseMI,
 118                         unsigned UseIdx) const override;
 119   int getOperandLatency(const InstrItineraryData *ItinData,
 120                         SDNode *DefNode, unsigned DefIdx,
 121                         SDNode *UseNode, unsigned UseIdx) const override {
 122     return PPCGenInstrInfo::getOperandLatency(ItinData, DefNode, DefIdx,
 123                                               UseNode, UseIdx);
 124   }
 125
 126   bool hasLowDefLatency(const TargetSchedModel &SchedModel,
 127                         const MachineInstr *DefMI,
 128                         unsigned DefIdx) const override {
 129     // Machine LICM should hoist all instructions in low-register-pressure
 130     // situations; none are sufficiently free to justify leaving in a loop
 131     // body.
 132     return false;
 133   }
 134
 135   bool useMachineCombiner() const override {
 136     return true;
 137   }
 138
 139   /// Return true when there is potentially a faster code sequence
 140   /// for an instruction chain ending in <Root>. All potential patterns are
 141   /// output in the <Pattern> array.
 142   bool getMachineCombinerPatterns(
 143       MachineInstr &Root,
 144       SmallVectorImpl<MachineCombinerPattern::MC_PATTERN> &P) const override;
 145
 146   /// When getMachineCombinerPatterns() finds a pattern, this function generates
 147   /// the instructions that could replace the original code sequence.
 148   void genAlternativeCodeSequence(
 149           MachineInstr &Root, MachineCombinerPattern::MC_PATTERN P,
 150           SmallVectorImpl<MachineInstr *> &InsInstrs,
 151           SmallVectorImpl<MachineInstr *> &DelInstrs,
 152           DenseMap<unsigned, unsigned> &InstrIdxForVirtReg) const override;
 153
 154   bool isCoalescableExtInstr(const MachineInstr &MI,
 155                              unsigned &SrcReg, unsigned &DstReg,
 156                              unsigned &SubIdx) const override;
 157   unsigned isLoadFromStackSlot(const MachineInstr *MI,
 158                                int &FrameIndex) const override;
 159   unsigned isStoreToStackSlot(const MachineInstr *MI,
 160                               int &FrameIndex) const override;
 161
 162   // commuteInstruction - We can commute rlwimi instructions, but only if the
 163   // rotate amt is zero.  We also have to munge the immediates a bit.
 164   MachineInstr *commuteInstruction(MachineInstr *MI, bool NewMI) const override;
 165
 166   bool findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
 167                              unsigned &SrcOpIdx2) const override;
 168
 169   void insertNoop(MachineBasicBlock &MBB,
 170                   MachineBasicBlock::iterator MI) const override;
 171
 172
 173   // Branch analysis.
 174   bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 175                      MachineBasicBlock *&FBB,
 176                      SmallVectorImpl<MachineOperand> &Cond,
 177                      bool AllowModify) const override;
 178   unsigned RemoveBranch(MachineBasicBlock &MBB) const override;
 179   unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 180                         MachineBasicBlock *FBB, ArrayRef<MachineOperand> Cond,
 181                         DebugLoc DL) const override;
 182
 183   // Select analysis.
 184   bool canInsertSelect(const MachineBasicBlock &, ArrayRef<MachineOperand> Cond,
 185                        unsigned, unsigned, int &, int &, int &) const override;
 186   void insertSelect(MachineBasicBlock &MBB, MachineBasicBlock::iterator MI,
 187                     DebugLoc DL, unsigned DstReg, ArrayRef<MachineOperand> Cond,
 188                     unsigned TrueReg, unsigned FalseReg) const override;
 189
 190   void copyPhysReg(MachineBasicBlock &MBB,
 191                    MachineBasicBlock::iterator I, DebugLoc DL,
 192                    unsigned DestReg, unsigned SrcReg,
 193                    bool KillSrc) const override;
 194
 195   void storeRegToStackSlot(MachineBasicBlock &MBB,
 196                            MachineBasicBlock::iterator MBBI,
 197                            unsigned SrcReg, bool isKill, int FrameIndex,
 198                            const TargetRegisterClass *RC,
 199                            const TargetRegisterInfo *TRI) const override;
 200
 201   void loadRegFromStackSlot(MachineBasicBlock &MBB,
 202                             MachineBasicBlock::iterator MBBI,
 203                             unsigned DestReg, int FrameIndex,
 204                             const TargetRegisterClass *RC,
 205                             const TargetRegisterInfo *TRI) const override;
 206
 207   bool
 208   ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const override;
 209
 210   bool FoldImmediate(MachineInstr *UseMI, MachineInstr *DefMI,
 211                      unsigned Reg, MachineRegisterInfo *MRI) const override;
 212
 213   // If conversion by predication (only supported by some branch instructions).
 214   // All of the profitability checks always return true; it is always
 215   // profitable to use the predicated branches.
 216   bool isProfitableToIfCvt(MachineBasicBlock &MBB,
 217                           unsigned NumCycles, unsigned ExtraPredCycles,
 218                           BranchProbability Probability) const override {
 219     return true;
 220   }
 221
 222   bool isProfitableToIfCvt(MachineBasicBlock &TMBB,
 223                            unsigned NumT, unsigned ExtraT,
 224                            MachineBasicBlock &FMBB,
 225                            unsigned NumF, unsigned ExtraF,
 226                            BranchProbability Probability) const override;
 227
 228   bool isProfitableToDupForIfCvt(MachineBasicBlock &MBB, unsigned NumCycles,
 229                                  BranchProbability Probability) const override {
 230     return true;
 231   }
 232
 233   bool isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 234                                  MachineBasicBlock &FMBB) const override {
 235     return false;
 236   }
 237
 238   // Predication support.
 239   bool isPredicated(const MachineInstr *MI) const override;
 240
 241   bool isUnpredicatedTerminator(const MachineInstr *MI) const override;
 242
 243   bool PredicateInstruction(MachineInstr *MI,
 244                             ArrayRef<MachineOperand> Pred) const override;
 245
 246   bool SubsumesPredicate(ArrayRef<MachineOperand> Pred1,
 247                          ArrayRef<MachineOperand> Pred2) const override;
 248
 249   bool DefinesPredicate(MachineInstr *MI,
 250                         std::vector<MachineOperand> &Pred) const override;
 251
 252   bool isPredicable(MachineInstr *MI) const override;
 253
 254   // Comparison optimization.
 255
 256
 257   bool analyzeCompare(const MachineInstr *MI,
 258                       unsigned &SrcReg, unsigned &SrcReg2,
 259                       int &Mask, int &Value) const override;
 260
 261   bool optimizeCompareInstr(MachineInstr *CmpInstr,
 262                             unsigned SrcReg, unsigned SrcReg2,
 263                             int Mask, int Value,
 264                             const MachineRegisterInfo *MRI) const override;
 265
 266   /// GetInstSize - Return the number of bytes of code the specified
 267   /// instruction may be.  This returns the maximum number of bytes.
 268   ///
 269   unsigned GetInstSizeInBytes(const MachineInstr *MI) const;
 270
 271   void getNoopForMachoTarget(MCInst &NopInst) const override;
 272
 273   std::pair<unsigned, unsigned>
 274   decomposeMachineOperandsTargetFlags(unsigned TF) const override;
 275
 276   ArrayRef<std::pair<unsigned, const char *>>
 277   getSerializableDirectMachineOperandTargetFlags() const override;
 278
 279   ArrayRef<std::pair<unsigned, const char *>>
 280   getSerializableBitmaskMachineOperandTargetFlags() const override;
 281 };
 282
 283 }
 284
 285 #endif