lib/Target/PowerPC/PPCInstrInfo.cpp

   1 //===-- PPCInstrInfo.cpp - PowerPC Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the PowerPC implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCInstrInfo.h"
  15 #include "MCTargetDesc/PPCPredicates.h"
  16 #include "PPC.h"
  17 #include "PPCHazardRecognizers.h"
  18 #include "PPCInstrBuilder.h"
  19 #include "PPCMachineFunctionInfo.h"
  20 #include "PPCTargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunctionPass.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineMemOperand.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/PseudoSourceValue.h"
  30 #include "llvm/CodeGen/ScheduleDAG.h"
  31 #include "llvm/CodeGen/SlotIndexes.h"
  32 #include "llvm/CodeGen/StackMaps.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/MC/MCInst.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38 #include "llvm/Support/TargetRegistry.h"
  39 #include "llvm/Support/raw_ostream.h"
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "ppc-instr-info"
  44
  45 #define GET_INSTRMAP_INFO
  46 #define GET_INSTRINFO_CTOR_DTOR
  47 #include "PPCGenInstrInfo.inc"
  48
  49 static cl::
  50 opt<bool> DisableCTRLoopAnal("disable-ppc-ctrloop-analysis", cl::Hidden,
  51             cl::desc("Disable analysis for CTR loops"));
  52
  53 static cl::opt<bool> DisableCmpOpt("disable-ppc-cmp-opt",
  54 cl::desc("Disable compare instruction optimization"), cl::Hidden);
  55
  56 static cl::opt<bool> VSXSelfCopyCrash("crash-on-ppc-vsx-self-copy",
  57 cl::desc("Causes the backend to crash instead of generating a nop VSX copy"),
  58 cl::Hidden);
  59
  60 // Pin the vtable to this file.
  61 void PPCInstrInfo::anchor() {}
  62
  63 PPCInstrInfo::PPCInstrInfo(PPCSubtarget &STI)
  64     : PPCGenInstrInfo(PPC::ADJCALLSTACKDOWN, PPC::ADJCALLSTACKUP),
  65       Subtarget(STI), RI(STI.getTargetMachine()) {}
  66
  67 /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
  68 /// this target when scheduling the DAG.
  69 ScheduleHazardRecognizer *
  70 PPCInstrInfo::CreateTargetHazardRecognizer(const TargetSubtargetInfo *STI,
  71                                            const ScheduleDAG *DAG) const {
  72   unsigned Directive =
  73       static_cast<const PPCSubtarget *>(STI)->getDarwinDirective();
  74   if (Directive == PPC::DIR_440 || Directive == PPC::DIR_A2 ||
  75       Directive == PPC::DIR_E500mc || Directive == PPC::DIR_E5500) {
  76     const InstrItineraryData *II =
  77         static_cast<const PPCSubtarget *>(STI)->getInstrItineraryData();
  78     return new ScoreboardHazardRecognizer(II, DAG);
  79   }
  80
  81   return TargetInstrInfo::CreateTargetHazardRecognizer(STI, DAG);
  82 }
  83
  84 /// CreateTargetPostRAHazardRecognizer - Return the postRA hazard recognizer
  85 /// to use for this target when scheduling the DAG.
  86 ScheduleHazardRecognizer *
  87 PPCInstrInfo::CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
  88                                                  const ScheduleDAG *DAG) const {
  89   unsigned Directive =
  90       DAG->MF.getSubtarget<PPCSubtarget>().getDarwinDirective();
  91
  92   if (Directive == PPC::DIR_PWR7 || Directive == PPC::DIR_PWR8)
  93     return new PPCDispatchGroupSBHazardRecognizer(II, DAG);
  94
  95   // Most subtargets use a PPC970 recognizer.
  96   if (Directive != PPC::DIR_440 && Directive != PPC::DIR_A2 &&
  97       Directive != PPC::DIR_E500mc && Directive != PPC::DIR_E5500) {
  98     assert(DAG->TII && "No InstrInfo?");
  99
 100     return new PPCHazardRecognizer970(*DAG);
 101   }
 102
 103   return new ScoreboardHazardRecognizer(II, DAG);
 104 }
 105
 106
 107 int PPCInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
 108                                     const MachineInstr *DefMI, unsigned DefIdx,
 109                                     const MachineInstr *UseMI,
 110                                     unsigned UseIdx) const {
 111   int Latency = PPCGenInstrInfo::getOperandLatency(ItinData, DefMI, DefIdx,
 112                                                    UseMI, UseIdx);
 113
 114   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
 115   unsigned Reg = DefMO.getReg();
 116
 117   bool IsRegCR;
 118   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
 119     const MachineRegisterInfo *MRI =
 120       &DefMI->getParent()->getParent()->getRegInfo();
 121     IsRegCR = MRI->getRegClass(Reg)->hasSuperClassEq(&PPC::CRRCRegClass) ||
 122               MRI->getRegClass(Reg)->hasSuperClassEq(&PPC::CRBITRCRegClass);
 123   } else {
 124     IsRegCR = PPC::CRRCRegClass.contains(Reg) ||
 125               PPC::CRBITRCRegClass.contains(Reg);
 126   }
 127
 128   if (UseMI->isBranch() && IsRegCR) {
 129     if (Latency < 0)
 130       Latency = getInstrLatency(ItinData, DefMI);
 131
 132     // On some cores, there is an additional delay between writing to a condition
 133     // register, and using it from a branch.
 134     unsigned Directive = Subtarget.getDarwinDirective();
 135     switch (Directive) {
 136     default: break;
 137     case PPC::DIR_7400:
 138     case PPC::DIR_750:
 139     case PPC::DIR_970:
 140     case PPC::DIR_E5500:
 141     case PPC::DIR_PWR4:
 142     case PPC::DIR_PWR5:
 143     case PPC::DIR_PWR5X:
 144     case PPC::DIR_PWR6:
 145     case PPC::DIR_PWR6X:
 146     case PPC::DIR_PWR7:
 147     case PPC::DIR_PWR8:
 148       Latency += 2;
 149       break;
 150     }
 151   }
 152
 153   return Latency;
 154 }
 155
 156 // Detect 32 -> 64-bit extensions where we may reuse the low sub-register.
 157 bool PPCInstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
 158                                          unsigned &SrcReg, unsigned &DstReg,
 159                                          unsigned &SubIdx) const {
 160   switch (MI.getOpcode()) {
 161   default: return false;
 162   case PPC::EXTSW:
 163   case PPC::EXTSW_32_64:
 164     SrcReg = MI.getOperand(1).getReg();
 165     DstReg = MI.getOperand(0).getReg();
 166     SubIdx = PPC::sub_32;
 167     return true;
 168   }
 169 }
 170
 171 unsigned PPCInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 172                                            int &FrameIndex) const {
 173   // Note: This list must be kept consistent with LoadRegFromStackSlot.
 174   switch (MI->getOpcode()) {
 175   default: break;
 176   case PPC::LD:
 177   case PPC::LWZ:
 178   case PPC::LFS:
 179   case PPC::LFD:
 180   case PPC::RESTORE_CR:
 181   case PPC::RESTORE_CRBIT:
 182   case PPC::LVX:
 183   case PPC::LXVD2X:
 184   case PPC::QVLFDX:
 185   case PPC::QVLFSXs:
 186   case PPC::QVLFDXb:
 187   case PPC::RESTORE_VRSAVE:
 188     // Check for the operands added by addFrameReference (the immediate is the
 189     // offset which defaults to 0).
 190     if (MI->getOperand(1).isImm() && !MI->getOperand(1).getImm() &&
 191         MI->getOperand(2).isFI()) {
 192       FrameIndex = MI->getOperand(2).getIndex();
 193       return MI->getOperand(0).getReg();
 194     }
 195     break;
 196   }
 197   return 0;
 198 }
 199
 200 unsigned PPCInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 201                                           int &FrameIndex) const {
 202   // Note: This list must be kept consistent with StoreRegToStackSlot.
 203   switch (MI->getOpcode()) {
 204   default: break;
 205   case PPC::STD:
 206   case PPC::STW:
 207   case PPC::STFS:
 208   case PPC::STFD:
 209   case PPC::SPILL_CR:
 210   case PPC::SPILL_CRBIT:
 211   case PPC::STVX:
 212   case PPC::STXVD2X:
 213   case PPC::QVSTFDX:
 214   case PPC::QVSTFSXs:
 215   case PPC::QVSTFDXb:
 216   case PPC::SPILL_VRSAVE:
 217     // Check for the operands added by addFrameReference (the immediate is the
 218     // offset which defaults to 0).
 219     if (MI->getOperand(1).isImm() && !MI->getOperand(1).getImm() &&
 220         MI->getOperand(2).isFI()) {
 221       FrameIndex = MI->getOperand(2).getIndex();
 222       return MI->getOperand(0).getReg();
 223     }
 224     break;
 225   }
 226   return 0;
 227 }
 228
 229 // commuteInstruction - We can commute rlwimi instructions, but only if the
 230 // rotate amt is zero.  We also have to munge the immediates a bit.
 231 MachineInstr *
 232 PPCInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
 233   MachineFunction &MF = *MI->getParent()->getParent();
 234
 235   // Normal instructions can be commuted the obvious way.
 236   if (MI->getOpcode() != PPC::RLWIMI &&
 237       MI->getOpcode() != PPC::RLWIMIo)
 238     return TargetInstrInfo::commuteInstruction(MI, NewMI);
 239   // Note that RLWIMI can be commuted as a 32-bit instruction, but not as a
 240   // 64-bit instruction (so we don't handle PPC::RLWIMI8 here), because
 241   // changing the relative order of the mask operands might change what happens
 242   // to the high-bits of the mask (and, thus, the result).
 243
 244   // Cannot commute if it has a non-zero rotate count.
 245   if (MI->getOperand(3).getImm() != 0)
 246     return nullptr;
 247
 248   // If we have a zero rotate count, we have:
 249   //   M = mask(MB,ME)
 250   //   Op0 = (Op1 & ~M) | (Op2 & M)
 251   // Change this to:
 252   //   M = mask((ME+1)&31, (MB-1)&31)
 253   //   Op0 = (Op2 & ~M) | (Op1 & M)
 254
 255   // Swap op1/op2
 256   unsigned Reg0 = MI->getOperand(0).getReg();
 257   unsigned Reg1 = MI->getOperand(1).getReg();
 258   unsigned Reg2 = MI->getOperand(2).getReg();
 259   unsigned SubReg1 = MI->getOperand(1).getSubReg();
 260   unsigned SubReg2 = MI->getOperand(2).getSubReg();
 261   bool Reg1IsKill = MI->getOperand(1).isKill();
 262   bool Reg2IsKill = MI->getOperand(2).isKill();
 263   bool ChangeReg0 = false;
 264   // If machine instrs are no longer in two-address forms, update
 265   // destination register as well.
 266   if (Reg0 == Reg1) {
 267     // Must be two address instruction!
 268     assert(MI->getDesc().getOperandConstraint(0, MCOI::TIED_TO) &&
 269            "Expecting a two-address instruction!");
 270     assert(MI->getOperand(0).getSubReg() == SubReg1 && "Tied subreg mismatch");
 271     Reg2IsKill = false;
 272     ChangeReg0 = true;
 273   }
 274
 275   // Masks.
 276   unsigned MB = MI->getOperand(4).getImm();
 277   unsigned ME = MI->getOperand(5).getImm();
 278
 279   if (NewMI) {
 280     // Create a new instruction.
 281     unsigned Reg0 = ChangeReg0 ? Reg2 : MI->getOperand(0).getReg();
 282     bool Reg0IsDead = MI->getOperand(0).isDead();
 283     return BuildMI(MF, MI->getDebugLoc(), MI->getDesc())
 284       .addReg(Reg0, RegState::Define | getDeadRegState(Reg0IsDead))
 285       .addReg(Reg2, getKillRegState(Reg2IsKill))
 286       .addReg(Reg1, getKillRegState(Reg1IsKill))
 287       .addImm((ME+1) & 31)
 288       .addImm((MB-1) & 31);
 289   }
 290
 291   if (ChangeReg0) {
 292     MI->getOperand(0).setReg(Reg2);
 293     MI->getOperand(0).setSubReg(SubReg2);
 294   }
 295   MI->getOperand(2).setReg(Reg1);
 296   MI->getOperand(1).setReg(Reg2);
 297   MI->getOperand(2).setSubReg(SubReg1);
 298   MI->getOperand(1).setSubReg(SubReg2);
 299   MI->getOperand(2).setIsKill(Reg1IsKill);
 300   MI->getOperand(1).setIsKill(Reg2IsKill);
 301
 302   // Swap the mask around.
 303   MI->getOperand(4).setImm((ME+1) & 31);
 304   MI->getOperand(5).setImm((MB-1) & 31);
 305   return MI;
 306 }
 307
 308 bool PPCInstrInfo::findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
 309                                          unsigned &SrcOpIdx2) const {
 310   // For VSX A-Type FMA instructions, it is the first two operands that can be
 311   // commuted, however, because the non-encoded tied input operand is listed
 312   // first, the operands to swap are actually the second and third.
 313
 314   int AltOpc = PPC::getAltVSXFMAOpcode(MI->getOpcode());
 315   if (AltOpc == -1)
 316     return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
 317
 318   SrcOpIdx1 = 2;
 319   SrcOpIdx2 = 3;
 320   return true;
 321 }
 322
 323 void PPCInstrInfo::insertNoop(MachineBasicBlock &MBB,
 324                               MachineBasicBlock::iterator MI) const {
 325   // This function is used for scheduling, and the nop wanted here is the type
 326   // that terminates dispatch groups on the POWER cores.
 327   unsigned Directive = Subtarget.getDarwinDirective();
 328   unsigned Opcode;
 329   switch (Directive) {
 330   default:            Opcode = PPC::NOP; break;
 331   case PPC::DIR_PWR6: Opcode = PPC::NOP_GT_PWR6; break;
 332   case PPC::DIR_PWR7: Opcode = PPC::NOP_GT_PWR7; break;
 333   case PPC::DIR_PWR8: Opcode = PPC::NOP_GT_PWR7; break; /* FIXME: Update when P8 InstrScheduling model is ready */
 334   }
 335
 336   DebugLoc DL;
 337   BuildMI(MBB, MI, DL, get(Opcode));
 338 }
 339
 340 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
 341 void PPCInstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
 342   NopInst.setOpcode(PPC::NOP);
 343 }
 344
 345 // Branch analysis.
 346 // Note: If the condition register is set to CTR or CTR8 then this is a
 347 // BDNZ (imm == 1) or BDZ (imm == 0) branch.
 348 bool PPCInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 349                                  MachineBasicBlock *&FBB,
 350                                  SmallVectorImpl<MachineOperand> &Cond,
 351                                  bool AllowModify) const {
 352   bool isPPC64 = Subtarget.isPPC64();
 353
 354   // If the block has no terminators, it just falls into the block after it.
 355   MachineBasicBlock::iterator I = MBB.end();
 356   if (I == MBB.begin())
 357     return false;
 358   --I;
 359   while (I->isDebugValue()) {
 360     if (I == MBB.begin())
 361       return false;
 362     --I;
 363   }
 364   if (!isUnpredicatedTerminator(I))
 365     return false;
 366
 367   // Get the last instruction in the block.
 368   MachineInstr *LastInst = I;
 369
 370   // If there is only one terminator instruction, process it.
 371   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 372     if (LastInst->getOpcode() == PPC::B) {
 373       if (!LastInst->getOperand(0).isMBB())
 374         return true;
 375       TBB = LastInst->getOperand(0).getMBB();
 376       return false;
 377     } else if (LastInst->getOpcode() == PPC::BCC) {
 378       if (!LastInst->getOperand(2).isMBB())
 379         return true;
 380       // Block ends with fall-through condbranch.
 381       TBB = LastInst->getOperand(2).getMBB();
 382       Cond.push_back(LastInst->getOperand(0));
 383       Cond.push_back(LastInst->getOperand(1));
 384       return false;
 385     } else if (LastInst->getOpcode() == PPC::BC) {
 386       if (!LastInst->getOperand(1).isMBB())
 387         return true;
 388       // Block ends with fall-through condbranch.
 389       TBB = LastInst->getOperand(1).getMBB();
 390       Cond.push_back(MachineOperand::CreateImm(PPC::PRED_BIT_SET));
 391       Cond.push_back(LastInst->getOperand(0));
 392       return false;
 393     } else if (LastInst->getOpcode() == PPC::BCn) {
 394       if (!LastInst->getOperand(1).isMBB())
 395         return true;
 396       // Block ends with fall-through condbranch.
 397       TBB = LastInst->getOperand(1).getMBB();
 398       Cond.push_back(MachineOperand::CreateImm(PPC::PRED_BIT_UNSET));
 399       Cond.push_back(LastInst->getOperand(0));
 400       return false;
 401     } else if (LastInst->getOpcode() == PPC::BDNZ8 ||
 402                LastInst->getOpcode() == PPC::BDNZ) {
 403       if (!LastInst->getOperand(0).isMBB())
 404         return true;
 405       if (DisableCTRLoopAnal)
 406         return true;
 407       TBB = LastInst->getOperand(0).getMBB();
 408       Cond.push_back(MachineOperand::CreateImm(1));
 409       Cond.push_back(MachineOperand::CreateReg(isPPC64 ? PPC::CTR8 : PPC::CTR,
 410                                                true));
 411       return false;
 412     } else if (LastInst->getOpcode() == PPC::BDZ8 ||
 413                LastInst->getOpcode() == PPC::BDZ) {
 414       if (!LastInst->getOperand(0).isMBB())
 415         return true;
 416       if (DisableCTRLoopAnal)
 417         return true;
 418       TBB = LastInst->getOperand(0).getMBB();
 419       Cond.push_back(MachineOperand::CreateImm(0));
 420       Cond.push_back(MachineOperand::CreateReg(isPPC64 ? PPC::CTR8 : PPC::CTR,
 421                                                true));
 422       return false;
 423     }
 424
 425     // Otherwise, don't know what this is.
 426     return true;
 427   }
 428
 429   // Get the instruction before it if it's a terminator.
 430   MachineInstr *SecondLastInst = I;
 431
 432   // If there are three terminators, we don't know what sort of block this is.
 433   if (SecondLastInst && I != MBB.begin() &&
 434       isUnpredicatedTerminator(--I))
 435     return true;
 436
 437   // If the block ends with PPC::B and PPC:BCC, handle it.
 438   if (SecondLastInst->getOpcode() == PPC::BCC &&
 439       LastInst->getOpcode() == PPC::B) {
 440     if (!SecondLastInst->getOperand(2).isMBB() ||
 441         !LastInst->getOperand(0).isMBB())
 442       return true;
 443     TBB =  SecondLastInst->getOperand(2).getMBB();
 444     Cond.push_back(SecondLastInst->getOperand(0));
 445     Cond.push_back(SecondLastInst->getOperand(1));
 446     FBB = LastInst->getOperand(0).getMBB();
 447     return false;
 448   } else if (SecondLastInst->getOpcode() == PPC::BC &&
 449       LastInst->getOpcode() == PPC::B) {
 450     if (!SecondLastInst->getOperand(1).isMBB() ||
 451         !LastInst->getOperand(0).isMBB())
 452       return true;
 453     TBB =  SecondLastInst->getOperand(1).getMBB();
 454     Cond.push_back(MachineOperand::CreateImm(PPC::PRED_BIT_SET));
 455     Cond.push_back(SecondLastInst->getOperand(0));
 456     FBB = LastInst->getOperand(0).getMBB();
 457     return false;
 458   } else if (SecondLastInst->getOpcode() == PPC::BCn &&
 459       LastInst->getOpcode() == PPC::B) {
 460     if (!SecondLastInst->getOperand(1).isMBB() ||
 461         !LastInst->getOperand(0).isMBB())
 462       return true;
 463     TBB =  SecondLastInst->getOperand(1).getMBB();
 464     Cond.push_back(MachineOperand::CreateImm(PPC::PRED_BIT_UNSET));
 465     Cond.push_back(SecondLastInst->getOperand(0));
 466     FBB = LastInst->getOperand(0).getMBB();
 467     return false;
 468   } else if ((SecondLastInst->getOpcode() == PPC::BDNZ8 ||
 469               SecondLastInst->getOpcode() == PPC::BDNZ) &&
 470       LastInst->getOpcode() == PPC::B) {
 471     if (!SecondLastInst->getOperand(0).isMBB() ||
 472         !LastInst->getOperand(0).isMBB())
 473       return true;
 474     if (DisableCTRLoopAnal)
 475       return true;
 476     TBB = SecondLastInst->getOperand(0).getMBB();
 477     Cond.push_back(MachineOperand::CreateImm(1));
 478     Cond.push_back(MachineOperand::CreateReg(isPPC64 ? PPC::CTR8 : PPC::CTR,
 479                                              true));
 480     FBB = LastInst->getOperand(0).getMBB();
 481     return false;
 482   } else if ((SecondLastInst->getOpcode() == PPC::BDZ8 ||
 483               SecondLastInst->getOpcode() == PPC::BDZ) &&
 484       LastInst->getOpcode() == PPC::B) {
 485     if (!SecondLastInst->getOperand(0).isMBB() ||
 486         !LastInst->getOperand(0).isMBB())
 487       return true;
 488     if (DisableCTRLoopAnal)
 489       return true;
 490     TBB = SecondLastInst->getOperand(0).getMBB();
 491     Cond.push_back(MachineOperand::CreateImm(0));
 492     Cond.push_back(MachineOperand::CreateReg(isPPC64 ? PPC::CTR8 : PPC::CTR,
 493                                              true));
 494     FBB = LastInst->getOperand(0).getMBB();
 495     return false;
 496   }
 497
 498   // If the block ends with two PPC:Bs, handle it.  The second one is not
 499   // executed, so remove it.
 500   if (SecondLastInst->getOpcode() == PPC::B &&
 501       LastInst->getOpcode() == PPC::B) {
 502     if (!SecondLastInst->getOperand(0).isMBB())
 503       return true;
 504     TBB = SecondLastInst->getOperand(0).getMBB();
 505     I = LastInst;
 506     if (AllowModify)
 507       I->eraseFromParent();
 508     return false;
 509   }
 510
 511   // Otherwise, can't handle this.
 512   return true;
 513 }
 514
 515 unsigned PPCInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 516   MachineBasicBlock::iterator I = MBB.end();
 517   if (I == MBB.begin()) return 0;
 518   --I;
 519   while (I->isDebugValue()) {
 520     if (I == MBB.begin())
 521       return 0;
 522     --I;
 523   }
 524   if (I->getOpcode() != PPC::B && I->getOpcode() != PPC::BCC &&
 525       I->getOpcode() != PPC::BC && I->getOpcode() != PPC::BCn &&
 526       I->getOpcode() != PPC::BDNZ8 && I->getOpcode() != PPC::BDNZ &&
 527       I->getOpcode() != PPC::BDZ8  && I->getOpcode() != PPC::BDZ)
 528     return 0;
 529
 530   // Remove the branch.
 531   I->eraseFromParent();
 532
 533   I = MBB.end();
 534
 535   if (I == MBB.begin()) return 1;
 536   --I;
 537   if (I->getOpcode() != PPC::BCC &&
 538       I->getOpcode() != PPC::BC && I->getOpcode() != PPC::BCn &&
 539       I->getOpcode() != PPC::BDNZ8 && I->getOpcode() != PPC::BDNZ &&
 540       I->getOpcode() != PPC::BDZ8  && I->getOpcode() != PPC::BDZ)
 541     return 1;
 542
 543   // Remove the branch.
 544   I->eraseFromParent();
 545   return 2;
 546 }
 547
 548 unsigned
 549 PPCInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 550                            MachineBasicBlock *FBB,
 551                            const SmallVectorImpl<MachineOperand> &Cond,
 552                            DebugLoc DL) const {
 553   // Shouldn't be a fall through.
 554   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 555   assert((Cond.size() == 2 || Cond.size() == 0) &&
 556          "PPC branch conditions have two components!");
 557
 558   bool isPPC64 = Subtarget.isPPC64();
 559
 560   // One-way branch.
 561   if (!FBB) {
 562     if (Cond.empty())   // Unconditional branch
 563       BuildMI(&MBB, DL, get(PPC::B)).addMBB(TBB);
 564     else if (Cond[1].getReg() == PPC::CTR || Cond[1].getReg() == PPC::CTR8)
 565       BuildMI(&MBB, DL, get(Cond[0].getImm() ?
 566                               (isPPC64 ? PPC::BDNZ8 : PPC::BDNZ) :
 567                               (isPPC64 ? PPC::BDZ8  : PPC::BDZ))).addMBB(TBB);
 568     else if (Cond[0].getImm() == PPC::PRED_BIT_SET)
 569       BuildMI(&MBB, DL, get(PPC::BC)).addOperand(Cond[1]).addMBB(TBB);
 570     else if (Cond[0].getImm() == PPC::PRED_BIT_UNSET)
 571       BuildMI(&MBB, DL, get(PPC::BCn)).addOperand(Cond[1]).addMBB(TBB);
 572     else                // Conditional branch
 573       BuildMI(&MBB, DL, get(PPC::BCC))
 574         .addImm(Cond[0].getImm()).addOperand(Cond[1]).addMBB(TBB);
 575     return 1;
 576   }
 577
 578   // Two-way Conditional Branch.
 579   if (Cond[1].getReg() == PPC::CTR || Cond[1].getReg() == PPC::CTR8)
 580     BuildMI(&MBB, DL, get(Cond[0].getImm() ?
 581                             (isPPC64 ? PPC::BDNZ8 : PPC::BDNZ) :
 582                             (isPPC64 ? PPC::BDZ8  : PPC::BDZ))).addMBB(TBB);
 583   else if (Cond[0].getImm() == PPC::PRED_BIT_SET)
 584     BuildMI(&MBB, DL, get(PPC::BC)).addOperand(Cond[1]).addMBB(TBB);
 585   else if (Cond[0].getImm() == PPC::PRED_BIT_UNSET)
 586     BuildMI(&MBB, DL, get(PPC::BCn)).addOperand(Cond[1]).addMBB(TBB);
 587   else
 588     BuildMI(&MBB, DL, get(PPC::BCC))
 589       .addImm(Cond[0].getImm()).addOperand(Cond[1]).addMBB(TBB);
 590   BuildMI(&MBB, DL, get(PPC::B)).addMBB(FBB);
 591   return 2;
 592 }
 593
 594 // Select analysis.
 595 bool PPCInstrInfo::canInsertSelect(const MachineBasicBlock &MBB,
 596                 const SmallVectorImpl<MachineOperand> &Cond,
 597                 unsigned TrueReg, unsigned FalseReg,
 598                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
 599   if (!Subtarget.hasISEL())
 600     return false;
 601
 602   if (Cond.size() != 2)
 603     return false;
 604
 605   // If this is really a bdnz-like condition, then it cannot be turned into a
 606   // select.
 607   if (Cond[1].getReg() == PPC::CTR || Cond[1].getReg() == PPC::CTR8)
 608     return false;
 609
 610   // Check register classes.
 611   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 612   const TargetRegisterClass *RC =
 613     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
 614   if (!RC)
 615     return false;
 616
 617   // isel is for regular integer GPRs only.
 618   if (!PPC::GPRCRegClass.hasSubClassEq(RC) &&
 619       !PPC::GPRC_NOR0RegClass.hasSubClassEq(RC) &&
 620       !PPC::G8RCRegClass.hasSubClassEq(RC) &&
 621       !PPC::G8RC_NOX0RegClass.hasSubClassEq(RC))
 622     return false;
 623
 624   // FIXME: These numbers are for the A2, how well they work for other cores is
 625   // an open question. On the A2, the isel instruction has a 2-cycle latency
 626   // but single-cycle throughput. These numbers are used in combination with
 627   // the MispredictPenalty setting from the active SchedMachineModel.
 628   CondCycles = 1;
 629   TrueCycles = 1;
 630   FalseCycles = 1;
 631
 632   return true;
 633 }
 634
 635 void PPCInstrInfo::insertSelect(MachineBasicBlock &MBB,
 636                                 MachineBasicBlock::iterator MI, DebugLoc dl,
 637                                 unsigned DestReg,
 638                                 const SmallVectorImpl<MachineOperand> &Cond,
 639                                 unsigned TrueReg, unsigned FalseReg) const {
 640   assert(Cond.size() == 2 &&
 641          "PPC branch conditions have two components!");
 642
 643   assert(Subtarget.hasISEL() &&
 644          "Cannot insert select on target without ISEL support");
 645
 646   // Get the register classes.
 647   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 648   const TargetRegisterClass *RC =
 649     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
 650   assert(RC && "TrueReg and FalseReg must have overlapping register classes");
 651
 652   bool Is64Bit = PPC::G8RCRegClass.hasSubClassEq(RC) ||
 653                  PPC::G8RC_NOX0RegClass.hasSubClassEq(RC);
 654   assert((Is64Bit ||
 655           PPC::GPRCRegClass.hasSubClassEq(RC) ||
 656           PPC::GPRC_NOR0RegClass.hasSubClassEq(RC)) &&
 657          "isel is for regular integer GPRs only");
 658
 659   unsigned OpCode = Is64Bit ? PPC::ISEL8 : PPC::ISEL;
 660   unsigned SelectPred = Cond[0].getImm();
 661
 662   unsigned SubIdx;
 663   bool SwapOps;
 664   switch (SelectPred) {
 665   default: llvm_unreachable("invalid predicate for isel");
 666   case PPC::PRED_EQ: SubIdx = PPC::sub_eq; SwapOps = false; break;
 667   case PPC::PRED_NE: SubIdx = PPC::sub_eq; SwapOps = true; break;
 668   case PPC::PRED_LT: SubIdx = PPC::sub_lt; SwapOps = false; break;
 669   case PPC::PRED_GE: SubIdx = PPC::sub_lt; SwapOps = true; break;
 670   case PPC::PRED_GT: SubIdx = PPC::sub_gt; SwapOps = false; break;
 671   case PPC::PRED_LE: SubIdx = PPC::sub_gt; SwapOps = true; break;
 672   case PPC::PRED_UN: SubIdx = PPC::sub_un; SwapOps = false; break;
 673   case PPC::PRED_NU: SubIdx = PPC::sub_un; SwapOps = true; break;
 674   case PPC::PRED_BIT_SET:   SubIdx = 0; SwapOps = false; break;
 675   case PPC::PRED_BIT_UNSET: SubIdx = 0; SwapOps = true; break;
 676   }
 677
 678   unsigned FirstReg =  SwapOps ? FalseReg : TrueReg,
 679            SecondReg = SwapOps ? TrueReg  : FalseReg;
 680
 681   // The first input register of isel cannot be r0. If it is a member
 682   // of a register class that can be r0, then copy it first (the
 683   // register allocator should eliminate the copy).
 684   if (MRI.getRegClass(FirstReg)->contains(PPC::R0) ||
 685       MRI.getRegClass(FirstReg)->contains(PPC::X0)) {
 686     const TargetRegisterClass *FirstRC =
 687       MRI.getRegClass(FirstReg)->contains(PPC::X0) ?
 688         &PPC::G8RC_NOX0RegClass : &PPC::GPRC_NOR0RegClass;
 689     unsigned OldFirstReg = FirstReg;
 690     FirstReg = MRI.createVirtualRegister(FirstRC);
 691     BuildMI(MBB, MI, dl, get(TargetOpcode::COPY), FirstReg)
 692       .addReg(OldFirstReg);
 693   }
 694
 695   BuildMI(MBB, MI, dl, get(OpCode), DestReg)
 696     .addReg(FirstReg).addReg(SecondReg)
 697     .addReg(Cond[1].getReg(), 0, SubIdx);
 698 }
 699
 700 static unsigned getCRBitValue(unsigned CRBit) {
 701   unsigned Ret = 4;
 702   if (CRBit == PPC::CR0LT || CRBit == PPC::CR1LT ||
 703       CRBit == PPC::CR2LT || CRBit == PPC::CR3LT ||
 704       CRBit == PPC::CR4LT || CRBit == PPC::CR5LT ||
 705       CRBit == PPC::CR6LT || CRBit == PPC::CR7LT)
 706     Ret = 3;
 707   if (CRBit == PPC::CR0GT || CRBit == PPC::CR1GT ||
 708       CRBit == PPC::CR2GT || CRBit == PPC::CR3GT ||
 709       CRBit == PPC::CR4GT || CRBit == PPC::CR5GT ||
 710       CRBit == PPC::CR6GT || CRBit == PPC::CR7GT)
 711     Ret = 2;
 712   if (CRBit == PPC::CR0EQ || CRBit == PPC::CR1EQ ||
 713       CRBit == PPC::CR2EQ || CRBit == PPC::CR3EQ ||
 714       CRBit == PPC::CR4EQ || CRBit == PPC::CR5EQ ||
 715       CRBit == PPC::CR6EQ || CRBit == PPC::CR7EQ)
 716     Ret = 1;
 717   if (CRBit == PPC::CR0UN || CRBit == PPC::CR1UN ||
 718       CRBit == PPC::CR2UN || CRBit == PPC::CR3UN ||
 719       CRBit == PPC::CR4UN || CRBit == PPC::CR5UN ||
 720       CRBit == PPC::CR6UN || CRBit == PPC::CR7UN)
 721     Ret = 0;
 722
 723   assert(Ret != 4 && "Invalid CR bit register");
 724   return Ret;
 725 }
 726
 727 void PPCInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 728                                MachineBasicBlock::iterator I, DebugLoc DL,
 729                                unsigned DestReg, unsigned SrcReg,
 730                                bool KillSrc) const {
 731   // We can end up with self copies and similar things as a result of VSX copy
 732   // legalization. Promote them here.
 733   const TargetRegisterInfo *TRI = &getRegisterInfo();
 734   if (PPC::F8RCRegClass.contains(DestReg) &&
 735       PPC::VSRCRegClass.contains(SrcReg)) {
 736     unsigned SuperReg =
 737       TRI->getMatchingSuperReg(DestReg, PPC::sub_64, &PPC::VSRCRegClass);
 738
 739     if (VSXSelfCopyCrash && SrcReg == SuperReg)
 740       llvm_unreachable("nop VSX copy");
 741
 742     DestReg = SuperReg;
 743   } else if (PPC::VRRCRegClass.contains(DestReg) &&
 744              PPC::VSRCRegClass.contains(SrcReg)) {
 745     unsigned SuperReg =
 746       TRI->getMatchingSuperReg(DestReg, PPC::sub_128, &PPC::VSRCRegClass);
 747
 748     if (VSXSelfCopyCrash && SrcReg == SuperReg)
 749       llvm_unreachable("nop VSX copy");
 750
 751     DestReg = SuperReg;
 752   } else if (PPC::F8RCRegClass.contains(SrcReg) &&
 753              PPC::VSRCRegClass.contains(DestReg)) {
 754     unsigned SuperReg =
 755       TRI->getMatchingSuperReg(SrcReg, PPC::sub_64, &PPC::VSRCRegClass);
 756
 757     if (VSXSelfCopyCrash && DestReg == SuperReg)
 758       llvm_unreachable("nop VSX copy");
 759
 760     SrcReg = SuperReg;
 761   } else if (PPC::VRRCRegClass.contains(SrcReg) &&
 762              PPC::VSRCRegClass.contains(DestReg)) {
 763     unsigned SuperReg =
 764       TRI->getMatchingSuperReg(SrcReg, PPC::sub_128, &PPC::VSRCRegClass);
 765
 766     if (VSXSelfCopyCrash && DestReg == SuperReg)
 767       llvm_unreachable("nop VSX copy");
 768
 769     SrcReg = SuperReg;
 770   }
 771
 772   // Different class register copy
 773   if (PPC::CRBITRCRegClass.contains(SrcReg) &&
 774       PPC::GPRCRegClass.contains(DestReg)) {
 775     unsigned CRReg = getCRFromCRBit(SrcReg);
 776     BuildMI(MBB, I, DL, get(PPC::MFOCRF), DestReg)
 777        .addReg(CRReg), getKillRegState(KillSrc);
 778     // Rotate the CR bit in the CR fields to be the least significant bit and
 779     // then mask with 0x1 (MB = ME = 31).
 780     BuildMI(MBB, I, DL, get(PPC::RLWINM), DestReg)
 781        .addReg(DestReg, RegState::Kill)
 782        .addImm(TRI->getEncodingValue(CRReg) * 4 + (4 - getCRBitValue(SrcReg)))
 783        .addImm(31)
 784        .addImm(31);
 785     return;
 786   } else if (PPC::CRRCRegClass.contains(SrcReg) &&
 787       PPC::G8RCRegClass.contains(DestReg)) {
 788     BuildMI(MBB, I, DL, get(PPC::MFOCRF8), DestReg)
 789        .addReg(SrcReg), getKillRegState(KillSrc);
 790     return;
 791   } else if (PPC::CRRCRegClass.contains(SrcReg) &&
 792       PPC::GPRCRegClass.contains(DestReg)) {
 793     BuildMI(MBB, I, DL, get(PPC::MFOCRF), DestReg)
 794        .addReg(SrcReg), getKillRegState(KillSrc);
 795     return;
 796    }
 797
 798   unsigned Opc;
 799   if (PPC::GPRCRegClass.contains(DestReg, SrcReg))
 800     Opc = PPC::OR;
 801   else if (PPC::G8RCRegClass.contains(DestReg, SrcReg))
 802     Opc = PPC::OR8;
 803   else if (PPC::F4RCRegClass.contains(DestReg, SrcReg))
 804     Opc = PPC::FMR;
 805   else if (PPC::CRRCRegClass.contains(DestReg, SrcReg))
 806     Opc = PPC::MCRF;
 807   else if (PPC::VRRCRegClass.contains(DestReg, SrcReg))
 808     Opc = PPC::VOR;
 809   else if (PPC::VSRCRegClass.contains(DestReg, SrcReg))
 810     // There are two different ways this can be done:
 811     //   1. xxlor : This has lower latency (on the P7), 2 cycles, but can only
 812     //      issue in VSU pipeline 0.
 813     //   2. xmovdp/xmovsp: This has higher latency (on the P7), 6 cycles, but
 814     //      can go to either pipeline.
 815     // We'll always use xxlor here, because in practically all cases where
 816     // copies are generated, they are close enough to some use that the
 817     // lower-latency form is preferable.
 818     Opc = PPC::XXLOR;
 819   else if (PPC::VSFRCRegClass.contains(DestReg, SrcReg) ||
 820            PPC::VSSRCRegClass.contains(DestReg, SrcReg))
 821     Opc = PPC::XXLORf;
 822   else if (PPC::QFRCRegClass.contains(DestReg, SrcReg))
 823     Opc = PPC::QVFMR;
 824   else if (PPC::QSRCRegClass.contains(DestReg, SrcReg))
 825     Opc = PPC::QVFMRs;
 826   else if (PPC::QBRCRegClass.contains(DestReg, SrcReg))
 827     Opc = PPC::QVFMRb;
 828   else if (PPC::CRBITRCRegClass.contains(DestReg, SrcReg))
 829     Opc = PPC::CROR;
 830   else
 831     llvm_unreachable("Impossible reg-to-reg copy");
 832
 833   const MCInstrDesc &MCID = get(Opc);
 834   if (MCID.getNumOperands() == 3)
 835     BuildMI(MBB, I, DL, MCID, DestReg)
 836       .addReg(SrcReg).addReg(SrcReg, getKillRegState(KillSrc));
 837   else
 838     BuildMI(MBB, I, DL, MCID, DestReg).addReg(SrcReg, getKillRegState(KillSrc));
 839 }
 840
 841 // This function returns true if a CR spill is necessary and false otherwise.
 842 bool
 843 PPCInstrInfo::StoreRegToStackSlot(MachineFunction &MF,
 844                                   unsigned SrcReg, bool isKill,
 845                                   int FrameIdx,
 846                                   const TargetRegisterClass *RC,
 847                                   SmallVectorImpl<MachineInstr*> &NewMIs,
 848                                   bool &NonRI, bool &SpillsVRS) const{
 849   // Note: If additional store instructions are added here,
 850   // update isStoreToStackSlot.
 851
 852   DebugLoc DL;
 853   if (PPC::GPRCRegClass.hasSubClassEq(RC) ||
 854       PPC::GPRC_NOR0RegClass.hasSubClassEq(RC)) {
 855     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::STW))
 856                                        .addReg(SrcReg,
 857                                                getKillRegState(isKill)),
 858                                        FrameIdx));
 859   } else if (PPC::G8RCRegClass.hasSubClassEq(RC) ||
 860              PPC::G8RC_NOX0RegClass.hasSubClassEq(RC)) {
 861     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::STD))
 862                                        .addReg(SrcReg,
 863                                                getKillRegState(isKill)),
 864                                        FrameIdx));
 865   } else if (PPC::F8RCRegClass.hasSubClassEq(RC)) {
 866     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::STFD))
 867                                        .addReg(SrcReg,
 868                                                getKillRegState(isKill)),
 869                                        FrameIdx));
 870   } else if (PPC::F4RCRegClass.hasSubClassEq(RC)) {
 871     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::STFS))
 872                                        .addReg(SrcReg,
 873                                                getKillRegState(isKill)),
 874                                        FrameIdx));
 875   } else if (PPC::CRRCRegClass.hasSubClassEq(RC)) {
 876     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::SPILL_CR))
 877                                        .addReg(SrcReg,
 878                                                getKillRegState(isKill)),
 879                                        FrameIdx));
 880     return true;
 881   } else if (PPC::CRBITRCRegClass.hasSubClassEq(RC)) {
 882     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::SPILL_CRBIT))
 883                                        .addReg(SrcReg,
 884                                                getKillRegState(isKill)),
 885                                        FrameIdx));
 886     return true;
 887   } else if (PPC::VRRCRegClass.hasSubClassEq(RC)) {
 888     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::STVX))
 889                                        .addReg(SrcReg,
 890                                                getKillRegState(isKill)),
 891                                        FrameIdx));
 892     NonRI = true;
 893   } else if (PPC::VSRCRegClass.hasSubClassEq(RC)) {
 894     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::STXVD2X))
 895                                        .addReg(SrcReg,
 896                                                getKillRegState(isKill)),
 897                                        FrameIdx));
 898     NonRI = true;
 899   } else if (PPC::VSFRCRegClass.hasSubClassEq(RC)) {
 900     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::STXSDX))
 901                                        .addReg(SrcReg,
 902                                                getKillRegState(isKill)),
 903                                        FrameIdx));
 904     NonRI = true;
 905   } else if (PPC::VSSRCRegClass.hasSubClassEq(RC)) {
 906     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::STXSSPX))
 907                                        .addReg(SrcReg,
 908                                                getKillRegState(isKill)),
 909                                        FrameIdx));
 910     NonRI = true;
 911   } else if (PPC::VRSAVERCRegClass.hasSubClassEq(RC)) {
 912     assert(Subtarget.isDarwin() &&
 913            "VRSAVE only needs spill/restore on Darwin");
 914     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::SPILL_VRSAVE))
 915                                        .addReg(SrcReg,
 916                                                getKillRegState(isKill)),
 917                                        FrameIdx));
 918     SpillsVRS = true;
 919   } else if (PPC::QFRCRegClass.hasSubClassEq(RC)) {
 920     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::QVSTFDX))
 921                                        .addReg(SrcReg,
 922                                                getKillRegState(isKill)),
 923                                        FrameIdx));
 924     NonRI = true;
 925   } else if (PPC::QSRCRegClass.hasSubClassEq(RC)) {
 926     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::QVSTFSXs))
 927                                        .addReg(SrcReg,
 928                                                getKillRegState(isKill)),
 929                                        FrameIdx));
 930     NonRI = true;
 931   } else if (PPC::QBRCRegClass.hasSubClassEq(RC)) {
 932     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::QVSTFDXb))
 933                                        .addReg(SrcReg,
 934                                                getKillRegState(isKill)),
 935                                        FrameIdx));
 936     NonRI = true;
 937   } else {
 938     llvm_unreachable("Unknown regclass!");
 939   }
 940
 941   return false;
 942 }
 943
 944 void
 945 PPCInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 946                                   MachineBasicBlock::iterator MI,
 947                                   unsigned SrcReg, bool isKill, int FrameIdx,
 948                                   const TargetRegisterClass *RC,
 949                                   const TargetRegisterInfo *TRI) const {
 950   MachineFunction &MF = *MBB.getParent();
 951   SmallVector<MachineInstr*, 4> NewMIs;
 952
 953   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
 954   FuncInfo->setHasSpills();
 955
 956   bool NonRI = false, SpillsVRS = false;
 957   if (StoreRegToStackSlot(MF, SrcReg, isKill, FrameIdx, RC, NewMIs,
 958                           NonRI, SpillsVRS))
 959     FuncInfo->setSpillsCR();
 960
 961   if (SpillsVRS)
 962     FuncInfo->setSpillsVRSAVE();
 963
 964   if (NonRI)
 965     FuncInfo->setHasNonRISpills();
 966
 967   for (unsigned i = 0, e = NewMIs.size(); i != e; ++i)
 968     MBB.insert(MI, NewMIs[i]);
 969
 970   const MachineFrameInfo &MFI = *MF.getFrameInfo();
 971   MachineMemOperand *MMO =
 972     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
 973                             MachineMemOperand::MOStore,
 974                             MFI.getObjectSize(FrameIdx),
 975                             MFI.getObjectAlignment(FrameIdx));
 976   NewMIs.back()->addMemOperand(MF, MMO);
 977 }
 978
 979 bool
 980 PPCInstrInfo::LoadRegFromStackSlot(MachineFunction &MF, DebugLoc DL,
 981                                    unsigned DestReg, int FrameIdx,
 982                                    const TargetRegisterClass *RC,
 983                                    SmallVectorImpl<MachineInstr*> &NewMIs,
 984                                    bool &NonRI, bool &SpillsVRS) const{
 985   // Note: If additional load instructions are added here,
 986   // update isLoadFromStackSlot.
 987
 988   if (PPC::GPRCRegClass.hasSubClassEq(RC) ||
 989       PPC::GPRC_NOR0RegClass.hasSubClassEq(RC)) {
 990     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::LWZ),
 991                                                DestReg), FrameIdx));
 992   } else if (PPC::G8RCRegClass.hasSubClassEq(RC) ||
 993              PPC::G8RC_NOX0RegClass.hasSubClassEq(RC)) {
 994     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::LD), DestReg),
 995                                        FrameIdx));
 996   } else if (PPC::F8RCRegClass.hasSubClassEq(RC)) {
 997     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::LFD), DestReg),
 998                                        FrameIdx));
 999   } else if (PPC::F4RCRegClass.hasSubClassEq(RC)) {
1000     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::LFS), DestReg),
1001                                        FrameIdx));
1002   } else if (PPC::CRRCRegClass.hasSubClassEq(RC)) {
1003     NewMIs.push_back(addFrameReference(BuildMI(MF, DL,
1004                                                get(PPC::RESTORE_CR), DestReg),
1005                                        FrameIdx));
1006     return true;
1007   } else if (PPC::CRBITRCRegClass.hasSubClassEq(RC)) {
1008     NewMIs.push_back(addFrameReference(BuildMI(MF, DL,
1009                                                get(PPC::RESTORE_CRBIT), DestReg),
1010                                        FrameIdx));
1011     return true;
1012   } else if (PPC::VRRCRegClass.hasSubClassEq(RC)) {
1013     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::LVX), DestReg),
1014                                        FrameIdx));
1015     NonRI = true;
1016   } else if (PPC::VSRCRegClass.hasSubClassEq(RC)) {
1017     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::LXVD2X), DestReg),
1018                                        FrameIdx));
1019     NonRI = true;
1020   } else if (PPC::VSFRCRegClass.hasSubClassEq(RC)) {
1021     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::LXSDX), DestReg),
1022                                        FrameIdx));
1023     NonRI = true;
1024   } else if (PPC::VSSRCRegClass.hasSubClassEq(RC)) {
1025     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::LXSSPX), DestReg),
1026                                        FrameIdx));
1027     NonRI = true;
1028   } else if (PPC::VRSAVERCRegClass.hasSubClassEq(RC)) {
1029     assert(Subtarget.isDarwin() &&
1030            "VRSAVE only needs spill/restore on Darwin");
1031     NewMIs.push_back(addFrameReference(BuildMI(MF, DL,
1032                                                get(PPC::RESTORE_VRSAVE),
1033                                                DestReg),
1034                                        FrameIdx));
1035     SpillsVRS = true;
1036   } else if (PPC::QFRCRegClass.hasSubClassEq(RC)) {
1037     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::QVLFDX), DestReg),
1038                                        FrameIdx));
1039     NonRI = true;
1040   } else if (PPC::QSRCRegClass.hasSubClassEq(RC)) {
1041     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::QVLFSXs), DestReg),
1042                                        FrameIdx));
1043     NonRI = true;
1044   } else if (PPC::QBRCRegClass.hasSubClassEq(RC)) {
1045     NewMIs.push_back(addFrameReference(BuildMI(MF, DL, get(PPC::QVLFDXb), DestReg),
1046                                        FrameIdx));
1047     NonRI = true;
1048   } else {
1049     llvm_unreachable("Unknown regclass!");
1050   }
1051
1052   return false;
1053 }
1054
1055 void
1056 PPCInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1057                                    MachineBasicBlock::iterator MI,
1058                                    unsigned DestReg, int FrameIdx,
1059                                    const TargetRegisterClass *RC,
1060                                    const TargetRegisterInfo *TRI) const {
1061   MachineFunction &MF = *MBB.getParent();
1062   SmallVector<MachineInstr*, 4> NewMIs;
1063   DebugLoc DL;
1064   if (MI != MBB.end()) DL = MI->getDebugLoc();
1065
1066   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1067   FuncInfo->setHasSpills();
1068
1069   bool NonRI = false, SpillsVRS = false;
1070   if (LoadRegFromStackSlot(MF, DL, DestReg, FrameIdx, RC, NewMIs,
1071                            NonRI, SpillsVRS))
1072     FuncInfo->setSpillsCR();
1073
1074   if (SpillsVRS)
1075     FuncInfo->setSpillsVRSAVE();
1076
1077   if (NonRI)
1078     FuncInfo->setHasNonRISpills();
1079
1080   for (unsigned i = 0, e = NewMIs.size(); i != e; ++i)
1081     MBB.insert(MI, NewMIs[i]);
1082
1083   const MachineFrameInfo &MFI = *MF.getFrameInfo();
1084   MachineMemOperand *MMO =
1085     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
1086                             MachineMemOperand::MOLoad,
1087                             MFI.getObjectSize(FrameIdx),
1088                             MFI.getObjectAlignment(FrameIdx));
1089   NewMIs.back()->addMemOperand(MF, MMO);
1090 }
1091
1092 bool PPCInstrInfo::
1093 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
1094   assert(Cond.size() == 2 && "Invalid PPC branch opcode!");
1095   if (Cond[1].getReg() == PPC::CTR8 || Cond[1].getReg() == PPC::CTR)
1096     Cond[0].setImm(Cond[0].getImm() == 0 ? 1 : 0);
1097   else
1098     // Leave the CR# the same, but invert the condition.
1099     Cond[0].setImm(PPC::InvertPredicate((PPC::Predicate)Cond[0].getImm()));
1100   return false;
1101 }
1102
1103 bool PPCInstrInfo::FoldImmediate(MachineInstr *UseMI, MachineInstr *DefMI,
1104                              unsigned Reg, MachineRegisterInfo *MRI) const {
1105   // For some instructions, it is legal to fold ZERO into the RA register field.
1106   // A zero immediate should always be loaded with a single li.
1107   unsigned DefOpc = DefMI->getOpcode();
1108   if (DefOpc != PPC::LI && DefOpc != PPC::LI8)
1109     return false;
1110   if (!DefMI->getOperand(1).isImm())
1111     return false;
1112   if (DefMI->getOperand(1).getImm() != 0)
1113     return false;
1114
1115   // Note that we cannot here invert the arguments of an isel in order to fold
1116   // a ZERO into what is presented as the second argument. All we have here
1117   // is the condition bit, and that might come from a CR-logical bit operation.
1118
1119   const MCInstrDesc &UseMCID = UseMI->getDesc();
1120
1121   // Only fold into real machine instructions.
1122   if (UseMCID.isPseudo())
1123     return false;
1124
1125   unsigned UseIdx;
1126   for (UseIdx = 0; UseIdx < UseMI->getNumOperands(); ++UseIdx)
1127     if (UseMI->getOperand(UseIdx).isReg() &&
1128         UseMI->getOperand(UseIdx).getReg() == Reg)
1129       break;
1130
1131   assert(UseIdx < UseMI->getNumOperands() && "Cannot find Reg in UseMI");
1132   assert(UseIdx < UseMCID.getNumOperands() && "No operand description for Reg");
1133
1134   const MCOperandInfo *UseInfo = &UseMCID.OpInfo[UseIdx];
1135
1136   // We can fold the zero if this register requires a GPRC_NOR0/G8RC_NOX0
1137   // register (which might also be specified as a pointer class kind).
1138   if (UseInfo->isLookupPtrRegClass()) {
1139     if (UseInfo->RegClass /* Kind */ != 1)
1140       return false;
1141   } else {
1142     if (UseInfo->RegClass != PPC::GPRC_NOR0RegClassID &&
1143         UseInfo->RegClass != PPC::G8RC_NOX0RegClassID)
1144       return false;
1145   }
1146
1147   // Make sure this is not tied to an output register (or otherwise
1148   // constrained). This is true for ST?UX registers, for example, which
1149   // are tied to their output registers.
1150   if (UseInfo->Constraints != 0)
1151     return false;
1152
1153   unsigned ZeroReg;
1154   if (UseInfo->isLookupPtrRegClass()) {
1155     bool isPPC64 = Subtarget.isPPC64();
1156     ZeroReg = isPPC64 ? PPC::ZERO8 : PPC::ZERO;
1157   } else {
1158     ZeroReg = UseInfo->RegClass == PPC::G8RC_NOX0RegClassID ?
1159               PPC::ZERO8 : PPC::ZERO;
1160   }
1161
1162   bool DeleteDef = MRI->hasOneNonDBGUse(Reg);
1163   UseMI->getOperand(UseIdx).setReg(ZeroReg);
1164
1165   if (DeleteDef)
1166     DefMI->eraseFromParent();
1167
1168   return true;
1169 }
1170
1171 static bool MBBDefinesCTR(MachineBasicBlock &MBB) {
1172   for (MachineBasicBlock::iterator I = MBB.begin(), IE = MBB.end();
1173        I != IE; ++I)
1174     if (I->definesRegister(PPC::CTR) || I->definesRegister(PPC::CTR8))
1175       return true;
1176   return false;
1177 }
1178
1179 // We should make sure that, if we're going to predicate both sides of a
1180 // condition (a diamond), that both sides don't define the counter register. We
1181 // can predicate counter-decrement-based branches, but while that predicates
1182 // the branching, it does not predicate the counter decrement. If we tried to
1183 // merge the triangle into one predicated block, we'd decrement the counter
1184 // twice.
1185 bool PPCInstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
1186                      unsigned NumT, unsigned ExtraT,
1187                      MachineBasicBlock &FMBB,
1188                      unsigned NumF, unsigned ExtraF,
1189                      const BranchProbability &Probability) const {
1190   return !(MBBDefinesCTR(TMBB) && MBBDefinesCTR(FMBB));
1191 }
1192
1193
1194 bool PPCInstrInfo::isPredicated(const MachineInstr *MI) const {
1195   // The predicated branches are identified by their type, not really by the
1196   // explicit presence of a predicate. Furthermore, some of them can be
1197   // predicated more than once. Because if conversion won't try to predicate
1198   // any instruction which already claims to be predicated (by returning true
1199   // here), always return false. In doing so, we let isPredicable() be the
1200   // final word on whether not the instruction can be (further) predicated.
1201
1202   return false;
1203 }
1204
1205 bool PPCInstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1206   if (!MI->isTerminator())
1207     return false;
1208
1209   // Conditional branch is a special case.
1210   if (MI->isBranch() && !MI->isBarrier())
1211     return true;
1212
1213   return !isPredicated(MI);
1214 }
1215
1216 bool PPCInstrInfo::PredicateInstruction(
1217                      MachineInstr *MI,
1218                      const SmallVectorImpl<MachineOperand> &Pred) const {
1219   unsigned OpC = MI->getOpcode();
1220   if (OpC == PPC::BLR || OpC == PPC::BLR8) {
1221     if (Pred[1].getReg() == PPC::CTR8 || Pred[1].getReg() == PPC::CTR) {
1222       bool isPPC64 = Subtarget.isPPC64();
1223       MI->setDesc(get(Pred[0].getImm() ?
1224                       (isPPC64 ? PPC::BDNZLR8 : PPC::BDNZLR) :
1225                       (isPPC64 ? PPC::BDZLR8  : PPC::BDZLR)));
1226     } else if (Pred[0].getImm() == PPC::PRED_BIT_SET) {
1227       MI->setDesc(get(PPC::BCLR));
1228       MachineInstrBuilder(*MI->getParent()->getParent(), MI)
1229         .addReg(Pred[1].getReg());
1230     } else if (Pred[0].getImm() == PPC::PRED_BIT_UNSET) {
1231       MI->setDesc(get(PPC::BCLRn));
1232       MachineInstrBuilder(*MI->getParent()->getParent(), MI)
1233         .addReg(Pred[1].getReg());
1234     } else {
1235       MI->setDesc(get(PPC::BCCLR));
1236       MachineInstrBuilder(*MI->getParent()->getParent(), MI)
1237         .addImm(Pred[0].getImm())
1238         .addReg(Pred[1].getReg());
1239     }
1240
1241     return true;
1242   } else if (OpC == PPC::B) {
1243     if (Pred[1].getReg() == PPC::CTR8 || Pred[1].getReg() == PPC::CTR) {
1244       bool isPPC64 = Subtarget.isPPC64();
1245       MI->setDesc(get(Pred[0].getImm() ?
1246                       (isPPC64 ? PPC::BDNZ8 : PPC::BDNZ) :
1247                       (isPPC64 ? PPC::BDZ8  : PPC::BDZ)));
1248     } else if (Pred[0].getImm() == PPC::PRED_BIT_SET) {
1249       MachineBasicBlock *MBB = MI->getOperand(0).getMBB();
1250       MI->RemoveOperand(0);
1251
1252       MI->setDesc(get(PPC::BC));
1253       MachineInstrBuilder(*MI->getParent()->getParent(), MI)
1254         .addReg(Pred[1].getReg())
1255         .addMBB(MBB);
1256     } else if (Pred[0].getImm() == PPC::PRED_BIT_UNSET) {
1257       MachineBasicBlock *MBB = MI->getOperand(0).getMBB();
1258       MI->RemoveOperand(0);
1259
1260       MI->setDesc(get(PPC::BCn));
1261       MachineInstrBuilder(*MI->getParent()->getParent(), MI)
1262         .addReg(Pred[1].getReg())
1263         .addMBB(MBB);
1264     } else {
1265       MachineBasicBlock *MBB = MI->getOperand(0).getMBB();
1266       MI->RemoveOperand(0);
1267
1268       MI->setDesc(get(PPC::BCC));
1269       MachineInstrBuilder(*MI->getParent()->getParent(), MI)
1270         .addImm(Pred[0].getImm())
1271         .addReg(Pred[1].getReg())
1272         .addMBB(MBB);
1273     }
1274
1275     return true;
1276   } else if (OpC == PPC::BCTR  || OpC == PPC::BCTR8 ||
1277              OpC == PPC::BCTRL || OpC == PPC::BCTRL8) {
1278     if (Pred[1].getReg() == PPC::CTR8 || Pred[1].getReg() == PPC::CTR)
1279       llvm_unreachable("Cannot predicate bctr[l] on the ctr register");
1280
1281     bool setLR = OpC == PPC::BCTRL || OpC == PPC::BCTRL8;
1282     bool isPPC64 = Subtarget.isPPC64();
1283
1284     if (Pred[0].getImm() == PPC::PRED_BIT_SET) {
1285       MI->setDesc(get(isPPC64 ? (setLR ? PPC::BCCTRL8 : PPC::BCCTR8) :
1286                                 (setLR ? PPC::BCCTRL  : PPC::BCCTR)));
1287       MachineInstrBuilder(*MI->getParent()->getParent(), MI)
1288         .addReg(Pred[1].getReg());
1289       return true;
1290     } else if (Pred[0].getImm() == PPC::PRED_BIT_UNSET) {
1291       MI->setDesc(get(isPPC64 ? (setLR ? PPC::BCCTRL8n : PPC::BCCTR8n) :
1292                                 (setLR ? PPC::BCCTRLn  : PPC::BCCTRn)));
1293       MachineInstrBuilder(*MI->getParent()->getParent(), MI)
1294         .addReg(Pred[1].getReg());
1295       return true;
1296     }
1297
1298     MI->setDesc(get(isPPC64 ? (setLR ? PPC::BCCCTRL8 : PPC::BCCCTR8) :
1299                               (setLR ? PPC::BCCCTRL  : PPC::BCCCTR)));
1300     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
1301       .addImm(Pred[0].getImm())
1302       .addReg(Pred[1].getReg());
1303     return true;
1304   }
1305
1306   return false;
1307 }
1308
1309 bool PPCInstrInfo::SubsumesPredicate(
1310                      const SmallVectorImpl<MachineOperand> &Pred1,
1311                      const SmallVectorImpl<MachineOperand> &Pred2) const {
1312   assert(Pred1.size() == 2 && "Invalid PPC first predicate");
1313   assert(Pred2.size() == 2 && "Invalid PPC second predicate");
1314
1315   if (Pred1[1].getReg() == PPC::CTR8 || Pred1[1].getReg() == PPC::CTR)
1316     return false;
1317   if (Pred2[1].getReg() == PPC::CTR8 || Pred2[1].getReg() == PPC::CTR)
1318     return false;
1319
1320   // P1 can only subsume P2 if they test the same condition register.
1321   if (Pred1[1].getReg() != Pred2[1].getReg())
1322     return false;
1323
1324   PPC::Predicate P1 = (PPC::Predicate) Pred1[0].getImm();
1325   PPC::Predicate P2 = (PPC::Predicate) Pred2[0].getImm();
1326
1327   if (P1 == P2)
1328     return true;
1329
1330   // Does P1 subsume P2, e.g. GE subsumes GT.
1331   if (P1 == PPC::PRED_LE &&
1332       (P2 == PPC::PRED_LT || P2 == PPC::PRED_EQ))
1333     return true;
1334   if (P1 == PPC::PRED_GE &&
1335       (P2 == PPC::PRED_GT || P2 == PPC::PRED_EQ))
1336     return true;
1337
1338   return false;
1339 }
1340
1341 bool PPCInstrInfo::DefinesPredicate(MachineInstr *MI,
1342                                     std::vector<MachineOperand> &Pred) const {
1343   // Note: At the present time, the contents of Pred from this function is
1344   // unused by IfConversion. This implementation follows ARM by pushing the
1345   // CR-defining operand. Because the 'DZ' and 'DNZ' count as types of
1346   // predicate, instructions defining CTR or CTR8 are also included as
1347   // predicate-defining instructions.
1348
1349   const TargetRegisterClass *RCs[] =
1350     { &PPC::CRRCRegClass, &PPC::CRBITRCRegClass,
1351       &PPC::CTRRCRegClass, &PPC::CTRRC8RegClass };
1352
1353   bool Found = false;
1354   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1355     const MachineOperand &MO = MI->getOperand(i);
1356     for (unsigned c = 0; c < array_lengthof(RCs) && !Found; ++c) {
1357       const TargetRegisterClass *RC = RCs[c];
1358       if (MO.isReg()) {
1359         if (MO.isDef() && RC->contains(MO.getReg())) {
1360           Pred.push_back(MO);
1361           Found = true;
1362         }
1363       } else if (MO.isRegMask()) {
1364         for (TargetRegisterClass::iterator I = RC->begin(),
1365              IE = RC->end(); I != IE; ++I)
1366           if (MO.clobbersPhysReg(*I)) {
1367             Pred.push_back(MO);
1368             Found = true;
1369           }
1370       }
1371     }
1372   }
1373
1374   return Found;
1375 }
1376
1377 bool PPCInstrInfo::isPredicable(MachineInstr *MI) const {
1378   unsigned OpC = MI->getOpcode();
1379   switch (OpC) {
1380   default:
1381     return false;
1382   case PPC::B:
1383   case PPC::BLR:
1384   case PPC::BLR8:
1385   case PPC::BCTR:
1386   case PPC::BCTR8:
1387   case PPC::BCTRL:
1388   case PPC::BCTRL8:
1389     return true;
1390   }
1391 }
1392
1393 bool PPCInstrInfo::analyzeCompare(const MachineInstr *MI,
1394                                   unsigned &SrcReg, unsigned &SrcReg2,
1395                                   int &Mask, int &Value) const {
1396   unsigned Opc = MI->getOpcode();
1397
1398   switch (Opc) {
1399   default: return false;
1400   case PPC::CMPWI:
1401   case PPC::CMPLWI:
1402   case PPC::CMPDI:
1403   case PPC::CMPLDI:
1404     SrcReg = MI->getOperand(1).getReg();
1405     SrcReg2 = 0;
1406     Value = MI->getOperand(2).getImm();
1407     Mask = 0xFFFF;
1408     return true;
1409   case PPC::CMPW:
1410   case PPC::CMPLW:
1411   case PPC::CMPD:
1412   case PPC::CMPLD:
1413   case PPC::FCMPUS:
1414   case PPC::FCMPUD:
1415     SrcReg = MI->getOperand(1).getReg();
1416     SrcReg2 = MI->getOperand(2).getReg();
1417     return true;
1418   }
1419 }
1420
1421 bool PPCInstrInfo::optimizeCompareInstr(MachineInstr *CmpInstr,
1422                                         unsigned SrcReg, unsigned SrcReg2,
1423                                         int Mask, int Value,
1424                                         const MachineRegisterInfo *MRI) const {
1425   if (DisableCmpOpt)
1426     return false;
1427
1428   int OpC = CmpInstr->getOpcode();
1429   unsigned CRReg = CmpInstr->getOperand(0).getReg();
1430
1431   // FP record forms set CR1 based on the execption status bits, not a
1432   // comparison with zero.
1433   if (OpC == PPC::FCMPUS || OpC == PPC::FCMPUD)
1434     return false;
1435
1436   // The record forms set the condition register based on a signed comparison
1437   // with zero (so says the ISA manual). This is not as straightforward as it
1438   // seems, however, because this is always a 64-bit comparison on PPC64, even
1439   // for instructions that are 32-bit in nature (like slw for example).
1440   // So, on PPC32, for unsigned comparisons, we can use the record forms only
1441   // for equality checks (as those don't depend on the sign). On PPC64,
1442   // we are restricted to equality for unsigned 64-bit comparisons and for
1443   // signed 32-bit comparisons the applicability is more restricted.
1444   bool isPPC64 = Subtarget.isPPC64();
1445   bool is32BitSignedCompare   = OpC ==  PPC::CMPWI || OpC == PPC::CMPW;
1446   bool is32BitUnsignedCompare = OpC == PPC::CMPLWI || OpC == PPC::CMPLW;
1447   bool is64BitUnsignedCompare = OpC == PPC::CMPLDI || OpC == PPC::CMPLD;
1448
1449   // Get the unique definition of SrcReg.
1450   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
1451   if (!MI) return false;
1452   int MIOpC = MI->getOpcode();
1453
1454   bool equalityOnly = false;
1455   bool noSub = false;
1456   if (isPPC64) {
1457     if (is32BitSignedCompare) {
1458       // We can perform this optimization only if MI is sign-extending.
1459       if (MIOpC == PPC::SRAW  || MIOpC == PPC::SRAWo ||
1460           MIOpC == PPC::SRAWI || MIOpC == PPC::SRAWIo ||
1461           MIOpC == PPC::EXTSB || MIOpC == PPC::EXTSBo ||
1462           MIOpC == PPC::EXTSH || MIOpC == PPC::EXTSHo ||
1463           MIOpC == PPC::EXTSW || MIOpC == PPC::EXTSWo) {
1464         noSub = true;
1465       } else
1466         return false;
1467     } else if (is32BitUnsignedCompare) {
1468       // We can perform this optimization, equality only, if MI is
1469       // zero-extending.
1470       if (MIOpC == PPC::CNTLZW || MIOpC == PPC::CNTLZWo ||
1471           MIOpC == PPC::SLW    || MIOpC == PPC::SLWo ||
1472           MIOpC == PPC::SRW    || MIOpC == PPC::SRWo) {
1473         noSub = true;
1474         equalityOnly = true;
1475       } else
1476         return false;
1477     } else
1478       equalityOnly = is64BitUnsignedCompare;
1479   } else
1480     equalityOnly = is32BitUnsignedCompare;
1481
1482   if (equalityOnly) {
1483     // We need to check the uses of the condition register in order to reject
1484     // non-equality comparisons.
1485     for (MachineRegisterInfo::use_instr_iterator I =MRI->use_instr_begin(CRReg),
1486          IE = MRI->use_instr_end(); I != IE; ++I) {
1487       MachineInstr *UseMI = &*I;
1488       if (UseMI->getOpcode() == PPC::BCC) {
1489         unsigned Pred = UseMI->getOperand(0).getImm();
1490         if (Pred != PPC::PRED_EQ && Pred != PPC::PRED_NE)
1491           return false;
1492       } else if (UseMI->getOpcode() == PPC::ISEL ||
1493                  UseMI->getOpcode() == PPC::ISEL8) {
1494         unsigned SubIdx = UseMI->getOperand(3).getSubReg();
1495         if (SubIdx != PPC::sub_eq)
1496           return false;
1497       } else
1498         return false;
1499     }
1500   }
1501
1502   MachineBasicBlock::iterator I = CmpInstr;
1503
1504   // Scan forward to find the first use of the compare.
1505   for (MachineBasicBlock::iterator EL = CmpInstr->getParent()->end();
1506        I != EL; ++I) {
1507     bool FoundUse = false;
1508     for (MachineRegisterInfo::use_instr_iterator J =MRI->use_instr_begin(CRReg),
1509          JE = MRI->use_instr_end(); J != JE; ++J)
1510       if (&*J == &*I) {
1511         FoundUse = true;
1512         break;
1513       }
1514
1515     if (FoundUse)
1516       break;
1517   }
1518
1519   // There are two possible candidates which can be changed to set CR[01].
1520   // One is MI, the other is a SUB instruction.
1521   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
1522   MachineInstr *Sub = nullptr;
1523   if (SrcReg2 != 0)
1524     // MI is not a candidate for CMPrr.
1525     MI = nullptr;
1526   // FIXME: Conservatively refuse to convert an instruction which isn't in the
1527   // same BB as the comparison. This is to allow the check below to avoid calls
1528   // (and other explicit clobbers); instead we should really check for these
1529   // more explicitly (in at least a few predecessors).
1530   else if (MI->getParent() != CmpInstr->getParent() || Value != 0) {
1531     // PPC does not have a record-form SUBri.
1532     return false;
1533   }
1534
1535   // Search for Sub.
1536   const TargetRegisterInfo *TRI = &getRegisterInfo();
1537   --I;
1538
1539   // Get ready to iterate backward from CmpInstr.
1540   MachineBasicBlock::iterator E = MI,
1541                               B = CmpInstr->getParent()->begin();
1542
1543   for (; I != E && !noSub; --I) {
1544     const MachineInstr &Instr = *I;
1545     unsigned IOpC = Instr.getOpcode();
1546
1547     if (&*I != CmpInstr && (
1548         Instr.modifiesRegister(PPC::CR0, TRI) ||
1549         Instr.readsRegister(PPC::CR0, TRI)))
1550       // This instruction modifies or uses the record condition register after
1551       // the one we want to change. While we could do this transformation, it
1552       // would likely not be profitable. This transformation removes one
1553       // instruction, and so even forcing RA to generate one move probably
1554       // makes it unprofitable.
1555       return false;
1556
1557     // Check whether CmpInstr can be made redundant by the current instruction.
1558     if ((OpC == PPC::CMPW || OpC == PPC::CMPLW ||
1559          OpC == PPC::CMPD || OpC == PPC::CMPLD) &&
1560         (IOpC == PPC::SUBF || IOpC == PPC::SUBF8) &&
1561         ((Instr.getOperand(1).getReg() == SrcReg &&
1562           Instr.getOperand(2).getReg() == SrcReg2) ||
1563         (Instr.getOperand(1).getReg() == SrcReg2 &&
1564          Instr.getOperand(2).getReg() == SrcReg))) {
1565       Sub = &*I;
1566       break;
1567     }
1568
1569     if (I == B)
1570       // The 'and' is below the comparison instruction.
1571       return false;
1572   }
1573
1574   // Return false if no candidates exist.
1575   if (!MI && !Sub)
1576     return false;
1577
1578   // The single candidate is called MI.
1579   if (!MI) MI = Sub;
1580
1581   int NewOpC = -1;
1582   MIOpC = MI->getOpcode();
1583   if (MIOpC == PPC::ANDIo || MIOpC == PPC::ANDIo8)
1584     NewOpC = MIOpC;
1585   else {
1586     NewOpC = PPC::getRecordFormOpcode(MIOpC);
1587     if (NewOpC == -1 && PPC::getNonRecordFormOpcode(MIOpC) != -1)
1588       NewOpC = MIOpC;
1589   }
1590
1591   // FIXME: On the non-embedded POWER architectures, only some of the record
1592   // forms are fast, and we should use only the fast ones.
1593
1594   // The defining instruction has a record form (or is already a record
1595   // form). It is possible, however, that we'll need to reverse the condition
1596   // code of the users.
1597   if (NewOpC == -1)
1598     return false;
1599
1600   SmallVector<std::pair<MachineOperand*, PPC::Predicate>, 4> PredsToUpdate;
1601   SmallVector<std::pair<MachineOperand*, unsigned>, 4> SubRegsToUpdate;
1602
1603   // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based on CMP
1604   // needs to be updated to be based on SUB.  Push the condition code
1605   // operands to OperandsToUpdate.  If it is safe to remove CmpInstr, the
1606   // condition code of these operands will be modified.
1607   bool ShouldSwap = false;
1608   if (Sub) {
1609     ShouldSwap = SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
1610       Sub->getOperand(2).getReg() == SrcReg;
1611
1612     // The operands to subf are the opposite of sub, so only in the fixed-point
1613     // case, invert the order.
1614     ShouldSwap = !ShouldSwap;
1615   }
1616
1617   if (ShouldSwap)
1618     for (MachineRegisterInfo::use_instr_iterator
1619          I = MRI->use_instr_begin(CRReg), IE = MRI->use_instr_end();
1620          I != IE; ++I) {
1621       MachineInstr *UseMI = &*I;
1622       if (UseMI->getOpcode() == PPC::BCC) {
1623         PPC::Predicate Pred = (PPC::Predicate) UseMI->getOperand(0).getImm();
1624         assert((!equalityOnly ||
1625                 Pred == PPC::PRED_EQ || Pred == PPC::PRED_NE) &&
1626                "Invalid predicate for equality-only optimization");
1627         PredsToUpdate.push_back(std::make_pair(&(UseMI->getOperand(0)),
1628                                 PPC::getSwappedPredicate(Pred)));
1629       } else if (UseMI->getOpcode() == PPC::ISEL ||
1630                  UseMI->getOpcode() == PPC::ISEL8) {
1631         unsigned NewSubReg = UseMI->getOperand(3).getSubReg();
1632         assert((!equalityOnly || NewSubReg == PPC::sub_eq) &&
1633                "Invalid CR bit for equality-only optimization");
1634
1635         if (NewSubReg == PPC::sub_lt)
1636           NewSubReg = PPC::sub_gt;
1637         else if (NewSubReg == PPC::sub_gt)
1638           NewSubReg = PPC::sub_lt;
1639
1640         SubRegsToUpdate.push_back(std::make_pair(&(UseMI->getOperand(3)),
1641                                                  NewSubReg));
1642       } else // We need to abort on a user we don't understand.
1643         return false;
1644     }
1645
1646   // Create a new virtual register to hold the value of the CR set by the
1647   // record-form instruction. If the instruction was not previously in
1648   // record form, then set the kill flag on the CR.
1649   CmpInstr->eraseFromParent();
1650
1651   MachineBasicBlock::iterator MII = MI;
1652   BuildMI(*MI->getParent(), std::next(MII), MI->getDebugLoc(),
1653           get(TargetOpcode::COPY), CRReg)
1654     .addReg(PPC::CR0, MIOpC != NewOpC ? RegState::Kill : 0);
1655
1656   if (MIOpC != NewOpC) {
1657     // We need to be careful here: we're replacing one instruction with
1658     // another, and we need to make sure that we get all of the right
1659     // implicit uses and defs. On the other hand, the caller may be holding
1660     // an iterator to this instruction, and so we can't delete it (this is
1661     // specifically the case if this is the instruction directly after the
1662     // compare).
1663
1664     const MCInstrDesc &NewDesc = get(NewOpC);
1665     MI->setDesc(NewDesc);
1666
1667     if (NewDesc.ImplicitDefs)
1668       for (const uint16_t *ImpDefs = NewDesc.getImplicitDefs();
1669            *ImpDefs; ++ImpDefs)
1670         if (!MI->definesRegister(*ImpDefs))
1671           MI->addOperand(*MI->getParent()->getParent(),
1672                          MachineOperand::CreateReg(*ImpDefs, true, true));
1673     if (NewDesc.ImplicitUses)
1674       for (const uint16_t *ImpUses = NewDesc.getImplicitUses();
1675            *ImpUses; ++ImpUses)
1676         if (!MI->readsRegister(*ImpUses))
1677           MI->addOperand(*MI->getParent()->getParent(),
1678                          MachineOperand::CreateReg(*ImpUses, false, true));
1679   }
1680
1681   // Modify the condition code of operands in OperandsToUpdate.
1682   // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
1683   // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
1684   for (unsigned i = 0, e = PredsToUpdate.size(); i < e; i++)
1685     PredsToUpdate[i].first->setImm(PredsToUpdate[i].second);
1686
1687   for (unsigned i = 0, e = SubRegsToUpdate.size(); i < e; i++)
1688     SubRegsToUpdate[i].first->setSubReg(SubRegsToUpdate[i].second);
1689
1690   return true;
1691 }
1692
1693 /// GetInstSize - Return the number of bytes of code the specified
1694 /// instruction may be.  This returns the maximum number of bytes.
1695 ///
1696 unsigned PPCInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
1697   unsigned Opcode = MI->getOpcode();
1698
1699   if (Opcode == PPC::INLINEASM) {
1700     const MachineFunction *MF = MI->getParent()->getParent();
1701     const char *AsmStr = MI->getOperand(0).getSymbolName();
1702     return getInlineAsmLength(AsmStr, *MF->getTarget().getMCAsmInfo());
1703   } else if (Opcode == TargetOpcode::STACKMAP) {
1704     return MI->getOperand(1).getImm();
1705   } else if (Opcode == TargetOpcode::PATCHPOINT) {
1706     PatchPointOpers Opers(MI);
1707     return Opers.getMetaOper(PatchPointOpers::NBytesPos).getImm();
1708   } else {
1709     const MCInstrDesc &Desc = get(Opcode);
1710     return Desc.getSize();
1711   }
1712 }
1713