lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Target/TargetLoweringObjectFile.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/DerivedTypes.h"
  39 using namespace llvm;
  40
  41 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  42                                      CCValAssign::LocInfo &LocInfo,
  43                                      ISD::ArgFlagsTy &ArgFlags,
  44                                      CCState &State);
  45 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, EVT &ValVT,
  46                                             EVT &LocVT,
  47                                             CCValAssign::LocInfo &LocInfo,
  48                                             ISD::ArgFlagsTy &ArgFlags,
  49                                             CCState &State);
  50 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, EVT &ValVT,
  51                                               EVT &LocVT,
  52                                               CCValAssign::LocInfo &LocInfo,
  53                                               ISD::ArgFlagsTy &ArgFlags,
  54                                               CCState &State);
  55
  56 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  57 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  58                                      cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63   return new TargetLoweringObjectFileELF();
  64 }
  65
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69
  70   setPow2DivIsCheap();
  71
  72   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  73   setUseUnderscoreSetJmp(true);
  74   setUseUnderscoreLongJmp(true);
  75
  76   // Set up the register classes.
  77   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  78   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  79   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  80
  81   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  82   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  83   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  84
  85   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  86
  87   // PowerPC has pre-inc load and store's.
  88   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  89   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  90   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  91   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  93   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  94   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  95   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  96   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  98
  99   // This is used in the ppcf128->int sequence.  Note it has different semantics
 100   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 101   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 102
 103   // PowerPC has no SREM/UREM instructions
 104   setOperationAction(ISD::SREM, MVT::i32, Expand);
 105   setOperationAction(ISD::UREM, MVT::i32, Expand);
 106   setOperationAction(ISD::SREM, MVT::i64, Expand);
 107   setOperationAction(ISD::UREM, MVT::i64, Expand);
 108
 109   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 110   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 111   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 112   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 113   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 114   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 115   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 116   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 117   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 118
 119   // We don't support sin/cos/sqrt/fmod/pow
 120   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 121   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 122   setOperationAction(ISD::FREM , MVT::f64, Expand);
 123   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 124   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 125   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 126   setOperationAction(ISD::FREM , MVT::f32, Expand);
 127   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 128
 129   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 130
 131   // If we're enabling GP optimizations, use hardware square root
 132   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 133     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 134     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 135   }
 136
 137   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 138   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 139
 140   // PowerPC does not have BSWAP, CTPOP or CTTZ
 141   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 142   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 143   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 144   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 145   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 146   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 147
 148   // PowerPC does not have ROTR
 149   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 150   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 151
 152   // PowerPC does not have Select
 153   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 154   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 155   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 156   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 157
 158   // PowerPC wants to turn select_cc of FP into fsel when possible.
 159   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 160   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 161
 162   // PowerPC wants to optimize integer setcc a bit
 163   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 164
 165   // PowerPC does not have BRCOND which requires SetCC
 166   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 167
 168   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 169
 170   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 171   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 172
 173   // PowerPC does not have [U|S]INT_TO_FP
 174   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 175   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 176
 177   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 178   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 179   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 180   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 181
 182   // We cannot sextinreg(i1).  Expand to shifts.
 183   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 184
 185   // Support label based line numbers.
 186   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 187
 188   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 189   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 190   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 191   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 192
 193
 194   // We want to legalize GlobalAddress and ConstantPool nodes into the
 195   // appropriate instructions to materialize the address.
 196   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 197   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 198   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 199   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 200   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 201   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 202   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 203   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 204   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 205   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 206
 207   // TRAP is legal.
 208   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 209
 210   // TRAMPOLINE is custom lowered.
 211   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 212
 213   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 214   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 215
 216   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 217   if (    TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 218       && !TM.getSubtarget<PPCSubtarget>().isPPC64())
 219     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 220   else
 221     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 222
 223   // Use the default implementation.
 224   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 225   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 226   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 227   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 228   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 229   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 230
 231   // We want to custom lower some of our intrinsics.
 232   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 233
 234   // Comparisons that require checking two conditions.
 235   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 236   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 237   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 238   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 239   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 240   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 241   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 242   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 243   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 244   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 245   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 246   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 247
 248   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 249     // They also have instructions for converting between i64 and fp.
 250     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 251     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 252     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 253     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 254     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 255     // We cannot do this with Promote because i64 is not a legal type.
 256     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 257
 258     // FIXME: disable this lowered code.  This generates 64-bit register values,
 259     // and we don't model the fact that the top part is clobbered by calls.  We
 260     // need to flag these together so that the value isn't live across a call.
 261     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 262   } else {
 263     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 264     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 265   }
 266
 267   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 268     // 64-bit PowerPC implementations can support i64 types directly
 269     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 270     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 271     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 272     // 64-bit PowerPC wants to expand i128 shifts itself.
 273     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 274     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 275     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 276   } else {
 277     // 32-bit PowerPC wants to expand i64 shifts itself.
 278     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 279     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 280     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 281   }
 282
 283   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 284     // First set operation action for all vector types to expand. Then we
 285     // will selectively turn on ones that can be effectively codegen'd.
 286     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 287          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 288       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 289
 290       // add/sub are legal for all supported vector VT's.
 291       setOperationAction(ISD::ADD , VT, Legal);
 292       setOperationAction(ISD::SUB , VT, Legal);
 293
 294       // We promote all shuffles to v16i8.
 295       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 296       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 297
 298       // We promote all non-typed operations to v4i32.
 299       setOperationAction(ISD::AND   , VT, Promote);
 300       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 301       setOperationAction(ISD::OR    , VT, Promote);
 302       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 303       setOperationAction(ISD::XOR   , VT, Promote);
 304       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 305       setOperationAction(ISD::LOAD  , VT, Promote);
 306       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 307       setOperationAction(ISD::SELECT, VT, Promote);
 308       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 309       setOperationAction(ISD::STORE, VT, Promote);
 310       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 311
 312       // No other operations are legal.
 313       setOperationAction(ISD::MUL , VT, Expand);
 314       setOperationAction(ISD::SDIV, VT, Expand);
 315       setOperationAction(ISD::SREM, VT, Expand);
 316       setOperationAction(ISD::UDIV, VT, Expand);
 317       setOperationAction(ISD::UREM, VT, Expand);
 318       setOperationAction(ISD::FDIV, VT, Expand);
 319       setOperationAction(ISD::FNEG, VT, Expand);
 320       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 321       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 322       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 323       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 324       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 325       setOperationAction(ISD::UDIVREM, VT, Expand);
 326       setOperationAction(ISD::SDIVREM, VT, Expand);
 327       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 328       setOperationAction(ISD::FPOW, VT, Expand);
 329       setOperationAction(ISD::CTPOP, VT, Expand);
 330       setOperationAction(ISD::CTLZ, VT, Expand);
 331       setOperationAction(ISD::CTTZ, VT, Expand);
 332     }
 333
 334     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 335     // with merges, splats, etc.
 336     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 337
 338     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 339     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 340     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 341     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 342     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 343     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 344
 345     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 346     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 347     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 348     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 349
 350     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 351     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 352     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 353     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 354
 355     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 356     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 357
 358     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 359     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 360     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 361     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 362   }
 363
 364   setShiftAmountType(MVT::i32);
 365   setBooleanContents(ZeroOrOneBooleanContent);
 366
 367   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 368     setStackPointerRegisterToSaveRestore(PPC::X1);
 369     setExceptionPointerRegister(PPC::X3);
 370     setExceptionSelectorRegister(PPC::X4);
 371   } else {
 372     setStackPointerRegisterToSaveRestore(PPC::R1);
 373     setExceptionPointerRegister(PPC::R3);
 374     setExceptionSelectorRegister(PPC::R4);
 375   }
 376
 377   // We have target-specific dag combine patterns for the following nodes:
 378   setTargetDAGCombine(ISD::SINT_TO_FP);
 379   setTargetDAGCombine(ISD::STORE);
 380   setTargetDAGCombine(ISD::BR_CC);
 381   setTargetDAGCombine(ISD::BSWAP);
 382
 383   // Darwin long double math library functions have $LDBL128 appended.
 384   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 385     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 386     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 387     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 388     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 389     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 390     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 391     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 392     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 393     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 394     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 395   }
 396
 397   computeRegisterProperties();
 398 }
 399
 400 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 401 /// function arguments in the caller parameter area.
 402 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 403   TargetMachine &TM = getTargetMachine();
 404   // Darwin passes everything on 4 byte boundary.
 405   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 406     return 4;
 407   // FIXME SVR4 TBD
 408   return 4;
 409 }
 410
 411 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 412   switch (Opcode) {
 413   default: return 0;
 414   case PPCISD::FSEL:            return "PPCISD::FSEL";
 415   case PPCISD::FCFID:           return "PPCISD::FCFID";
 416   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 417   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 418   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 419   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 420   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 421   case PPCISD::VPERM:           return "PPCISD::VPERM";
 422   case PPCISD::Hi:              return "PPCISD::Hi";
 423   case PPCISD::Lo:              return "PPCISD::Lo";
 424   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 425   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 426   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 427   case PPCISD::SRL:             return "PPCISD::SRL";
 428   case PPCISD::SRA:             return "PPCISD::SRA";
 429   case PPCISD::SHL:             return "PPCISD::SHL";
 430   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 431   case PPCISD::STD_32:          return "PPCISD::STD_32";
 432   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 433   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 434   case PPCISD::NOP:             return "PPCISD::NOP";
 435   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 436   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 437   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 438   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 439   case PPCISD::MFCR:            return "PPCISD::MFCR";
 440   case PPCISD::VCMP:            return "PPCISD::VCMP";
 441   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 442   case PPCISD::LBRX:            return "PPCISD::LBRX";
 443   case PPCISD::STBRX:           return "PPCISD::STBRX";
 444   case PPCISD::LARX:            return "PPCISD::LARX";
 445   case PPCISD::STCX:            return "PPCISD::STCX";
 446   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 447   case PPCISD::MFFS:            return "PPCISD::MFFS";
 448   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 449   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 450   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 451   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 452   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 453   }
 454 }
 455
 456 MVT::SimpleValueType PPCTargetLowering::getSetCCResultType(EVT VT) const {
 457   return MVT::i32;
 458 }
 459
 460 /// getFunctionAlignment - Return the Log2 alignment of this function.
 461 unsigned PPCTargetLowering::getFunctionAlignment(const Function *F) const {
 462   if (getTargetMachine().getSubtarget<PPCSubtarget>().isDarwin())
 463     return F->hasFnAttr(Attribute::OptimizeForSize) ? 2 : 4;
 464   else
 465     return 2;
 466 }
 467
 468 //===----------------------------------------------------------------------===//
 469 // Node matching predicates, for use by the tblgen matching code.
 470 //===----------------------------------------------------------------------===//
 471
 472 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 473 static bool isFloatingPointZero(SDValue Op) {
 474   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 475     return CFP->getValueAPF().isZero();
 476   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 477     // Maybe this has already been legalized into the constant pool?
 478     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 479       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 480         return CFP->getValueAPF().isZero();
 481   }
 482   return false;
 483 }
 484
 485 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 486 /// true if Op is undef or if it matches the specified value.
 487 static bool isConstantOrUndef(int Op, int Val) {
 488   return Op < 0 || Op == Val;
 489 }
 490
 491 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 492 /// VPKUHUM instruction.
 493 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 494   if (!isUnary) {
 495     for (unsigned i = 0; i != 16; ++i)
 496       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 497         return false;
 498   } else {
 499     for (unsigned i = 0; i != 8; ++i)
 500       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 501           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 502         return false;
 503   }
 504   return true;
 505 }
 506
 507 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 508 /// VPKUWUM instruction.
 509 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 510   if (!isUnary) {
 511     for (unsigned i = 0; i != 16; i += 2)
 512       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 513           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 514         return false;
 515   } else {
 516     for (unsigned i = 0; i != 8; i += 2)
 517       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 518           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 519           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 520           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 521         return false;
 522   }
 523   return true;
 524 }
 525
 526 /// isVMerge - Common function, used to match vmrg* shuffles.
 527 ///
 528 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 529                      unsigned LHSStart, unsigned RHSStart) {
 530   assert(N->getValueType(0) == MVT::v16i8 &&
 531          "PPC only supports shuffles by bytes!");
 532   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 533          "Unsupported merge size!");
 534
 535   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 536     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 537       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 538                              LHSStart+j+i*UnitSize) ||
 539           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 540                              RHSStart+j+i*UnitSize))
 541         return false;
 542     }
 543   return true;
 544 }
 545
 546 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 547 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 548 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 549                              bool isUnary) {
 550   if (!isUnary)
 551     return isVMerge(N, UnitSize, 8, 24);
 552   return isVMerge(N, UnitSize, 8, 8);
 553 }
 554
 555 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 556 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 557 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 558                              bool isUnary) {
 559   if (!isUnary)
 560     return isVMerge(N, UnitSize, 0, 16);
 561   return isVMerge(N, UnitSize, 0, 0);
 562 }
 563
 564
 565 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 566 /// amount, otherwise return -1.
 567 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 568   assert(N->getValueType(0) == MVT::v16i8 &&
 569          "PPC only supports shuffles by bytes!");
 570
 571   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 572
 573   // Find the first non-undef value in the shuffle mask.
 574   unsigned i;
 575   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 576     /*search*/;
 577
 578   if (i == 16) return -1;  // all undef.
 579
 580   // Otherwise, check to see if the rest of the elements are consecutively
 581   // numbered from this value.
 582   unsigned ShiftAmt = SVOp->getMaskElt(i);
 583   if (ShiftAmt < i) return -1;
 584   ShiftAmt -= i;
 585
 586   if (!isUnary) {
 587     // Check the rest of the elements to see if they are consecutive.
 588     for (++i; i != 16; ++i)
 589       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 590         return -1;
 591   } else {
 592     // Check the rest of the elements to see if they are consecutive.
 593     for (++i; i != 16; ++i)
 594       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 595         return -1;
 596   }
 597   return ShiftAmt;
 598 }
 599
 600 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 601 /// specifies a splat of a single element that is suitable for input to
 602 /// VSPLTB/VSPLTH/VSPLTW.
 603 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 604   assert(N->getValueType(0) == MVT::v16i8 &&
 605          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 606
 607   // This is a splat operation if each element of the permute is the same, and
 608   // if the value doesn't reference the second vector.
 609   unsigned ElementBase = N->getMaskElt(0);
 610
 611   // FIXME: Handle UNDEF elements too!
 612   if (ElementBase >= 16)
 613     return false;
 614
 615   // Check that the indices are consecutive, in the case of a multi-byte element
 616   // splatted with a v16i8 mask.
 617   for (unsigned i = 1; i != EltSize; ++i)
 618     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 619       return false;
 620
 621   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 622     if (N->getMaskElt(i) < 0) continue;
 623     for (unsigned j = 0; j != EltSize; ++j)
 624       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 625         return false;
 626   }
 627   return true;
 628 }
 629
 630 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 631 /// are -0.0.
 632 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 633   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 634
 635   APInt APVal, APUndef;
 636   unsigned BitSize;
 637   bool HasAnyUndefs;
 638
 639   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 640     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 641       return CFP->getValueAPF().isNegZero();
 642
 643   return false;
 644 }
 645
 646 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 647 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 648 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 649   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 650   assert(isSplatShuffleMask(SVOp, EltSize));
 651   return SVOp->getMaskElt(0) / EltSize;
 652 }
 653
 654 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 655 /// by using a vspltis[bhw] instruction of the specified element size, return
 656 /// the constant being splatted.  The ByteSize field indicates the number of
 657 /// bytes of each element [124] -> [bhw].
 658 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 659   SDValue OpVal(0, 0);
 660
 661   // If ByteSize of the splat is bigger than the element size of the
 662   // build_vector, then we have a case where we are checking for a splat where
 663   // multiple elements of the buildvector are folded together into a single
 664   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 665   unsigned EltSize = 16/N->getNumOperands();
 666   if (EltSize < ByteSize) {
 667     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 668     SDValue UniquedVals[4];
 669     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 670
 671     // See if all of the elements in the buildvector agree across.
 672     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 673       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 674       // If the element isn't a constant, bail fully out.
 675       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 676
 677
 678       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 679         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 680       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 681         return SDValue();  // no match.
 682     }
 683
 684     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 685     // either constant or undef values that are identical for each chunk.  See
 686     // if these chunks can form into a larger vspltis*.
 687
 688     // Check to see if all of the leading entries are either 0 or -1.  If
 689     // neither, then this won't fit into the immediate field.
 690     bool LeadingZero = true;
 691     bool LeadingOnes = true;
 692     for (unsigned i = 0; i != Multiple-1; ++i) {
 693       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 694
 695       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 696       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 697     }
 698     // Finally, check the least significant entry.
 699     if (LeadingZero) {
 700       if (UniquedVals[Multiple-1].getNode() == 0)
 701         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 702       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 703       if (Val < 16)
 704         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 705     }
 706     if (LeadingOnes) {
 707       if (UniquedVals[Multiple-1].getNode() == 0)
 708         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 709       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 710       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 711         return DAG.getTargetConstant(Val, MVT::i32);
 712     }
 713
 714     return SDValue();
 715   }
 716
 717   // Check to see if this buildvec has a single non-undef value in its elements.
 718   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 719     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 720     if (OpVal.getNode() == 0)
 721       OpVal = N->getOperand(i);
 722     else if (OpVal != N->getOperand(i))
 723       return SDValue();
 724   }
 725
 726   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 727
 728   unsigned ValSizeInBytes = EltSize;
 729   uint64_t Value = 0;
 730   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 731     Value = CN->getZExtValue();
 732   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 733     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 734     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 735   }
 736
 737   // If the splat value is larger than the element value, then we can never do
 738   // this splat.  The only case that we could fit the replicated bits into our
 739   // immediate field for would be zero, and we prefer to use vxor for it.
 740   if (ValSizeInBytes < ByteSize) return SDValue();
 741
 742   // If the element value is larger than the splat value, cut it in half and
 743   // check to see if the two halves are equal.  Continue doing this until we
 744   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 745   while (ValSizeInBytes > ByteSize) {
 746     ValSizeInBytes >>= 1;
 747
 748     // If the top half equals the bottom half, we're still ok.
 749     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 750          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 751       return SDValue();
 752   }
 753
 754   // Properly sign extend the value.
 755   int ShAmt = (4-ByteSize)*8;
 756   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 757
 758   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 759   if (MaskVal == 0) return SDValue();
 760
 761   // Finally, if this value fits in a 5 bit sext field, return it
 762   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 763     return DAG.getTargetConstant(MaskVal, MVT::i32);
 764   return SDValue();
 765 }
 766
 767 //===----------------------------------------------------------------------===//
 768 //  Addressing Mode Selection
 769 //===----------------------------------------------------------------------===//
 770
 771 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 772 /// or 64-bit immediate, and if the value can be accurately represented as a
 773 /// sign extension from a 16-bit value.  If so, this returns true and the
 774 /// immediate.
 775 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 776   if (N->getOpcode() != ISD::Constant)
 777     return false;
 778
 779   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 780   if (N->getValueType(0) == MVT::i32)
 781     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 782   else
 783     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 784 }
 785 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 786   return isIntS16Immediate(Op.getNode(), Imm);
 787 }
 788
 789
 790 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 791 /// can be represented as an indexed [r+r] operation.  Returns false if it
 792 /// can be more efficiently represented with [r+imm].
 793 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 794                                             SDValue &Index,
 795                                             SelectionDAG &DAG) const {
 796   short imm = 0;
 797   if (N.getOpcode() == ISD::ADD) {
 798     if (isIntS16Immediate(N.getOperand(1), imm))
 799       return false;    // r+i
 800     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 801       return false;    // r+i
 802
 803     Base = N.getOperand(0);
 804     Index = N.getOperand(1);
 805     return true;
 806   } else if (N.getOpcode() == ISD::OR) {
 807     if (isIntS16Immediate(N.getOperand(1), imm))
 808       return false;    // r+i can fold it if we can.
 809
 810     // If this is an or of disjoint bitfields, we can codegen this as an add
 811     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 812     // disjoint.
 813     APInt LHSKnownZero, LHSKnownOne;
 814     APInt RHSKnownZero, RHSKnownOne;
 815     DAG.ComputeMaskedBits(N.getOperand(0),
 816                           APInt::getAllOnesValue(N.getOperand(0)
 817                             .getValueSizeInBits()),
 818                           LHSKnownZero, LHSKnownOne);
 819
 820     if (LHSKnownZero.getBoolValue()) {
 821       DAG.ComputeMaskedBits(N.getOperand(1),
 822                             APInt::getAllOnesValue(N.getOperand(1)
 823                               .getValueSizeInBits()),
 824                             RHSKnownZero, RHSKnownOne);
 825       // If all of the bits are known zero on the LHS or RHS, the add won't
 826       // carry.
 827       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 828         Base = N.getOperand(0);
 829         Index = N.getOperand(1);
 830         return true;
 831       }
 832     }
 833   }
 834
 835   return false;
 836 }
 837
 838 /// Returns true if the address N can be represented by a base register plus
 839 /// a signed 16-bit displacement [r+imm], and if it is not better
 840 /// represented as reg+reg.
 841 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 842                                             SDValue &Base,
 843                                             SelectionDAG &DAG) const {
 844   // FIXME dl should come from parent load or store, not from address
 845   DebugLoc dl = N.getDebugLoc();
 846   // If this can be more profitably realized as r+r, fail.
 847   if (SelectAddressRegReg(N, Disp, Base, DAG))
 848     return false;
 849
 850   if (N.getOpcode() == ISD::ADD) {
 851     short imm = 0;
 852     if (isIntS16Immediate(N.getOperand(1), imm)) {
 853       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 854       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 855         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 856       } else {
 857         Base = N.getOperand(0);
 858       }
 859       return true; // [r+i]
 860     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 861       // Match LOAD (ADD (X, Lo(G))).
 862      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 863              && "Cannot handle constant offsets yet!");
 864       Disp = N.getOperand(1).getOperand(0);  // The global address.
 865       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 866              Disp.getOpcode() == ISD::TargetConstantPool ||
 867              Disp.getOpcode() == ISD::TargetJumpTable);
 868       Base = N.getOperand(0);
 869       return true;  // [&g+r]
 870     }
 871   } else if (N.getOpcode() == ISD::OR) {
 872     short imm = 0;
 873     if (isIntS16Immediate(N.getOperand(1), imm)) {
 874       // If this is an or of disjoint bitfields, we can codegen this as an add
 875       // (for better address arithmetic) if the LHS and RHS of the OR are
 876       // provably disjoint.
 877       APInt LHSKnownZero, LHSKnownOne;
 878       DAG.ComputeMaskedBits(N.getOperand(0),
 879                             APInt::getAllOnesValue(N.getOperand(0)
 880                                                    .getValueSizeInBits()),
 881                             LHSKnownZero, LHSKnownOne);
 882
 883       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 884         // If all of the bits are known zero on the LHS or RHS, the add won't
 885         // carry.
 886         Base = N.getOperand(0);
 887         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 888         return true;
 889       }
 890     }
 891   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 892     // Loading from a constant address.
 893
 894     // If this address fits entirely in a 16-bit sext immediate field, codegen
 895     // this as "d, 0"
 896     short Imm;
 897     if (isIntS16Immediate(CN, Imm)) {
 898       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 899       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 900       return true;
 901     }
 902
 903     // Handle 32-bit sext immediates with LIS + addr mode.
 904     if (CN->getValueType(0) == MVT::i32 ||
 905         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 906       int Addr = (int)CN->getZExtValue();
 907
 908       // Otherwise, break this down into an LIS + disp.
 909       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 910
 911       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 912       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 913       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 914       return true;
 915     }
 916   }
 917
 918   Disp = DAG.getTargetConstant(0, getPointerTy());
 919   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 920     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 921   else
 922     Base = N;
 923   return true;      // [r+0]
 924 }
 925
 926 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 927 /// represented as an indexed [r+r] operation.
 928 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 929                                                 SDValue &Index,
 930                                                 SelectionDAG &DAG) const {
 931   // Check to see if we can easily represent this as an [r+r] address.  This
 932   // will fail if it thinks that the address is more profitably represented as
 933   // reg+imm, e.g. where imm = 0.
 934   if (SelectAddressRegReg(N, Base, Index, DAG))
 935     return true;
 936
 937   // If the operand is an addition, always emit this as [r+r], since this is
 938   // better (for code size, and execution, as the memop does the add for free)
 939   // than emitting an explicit add.
 940   if (N.getOpcode() == ISD::ADD) {
 941     Base = N.getOperand(0);
 942     Index = N.getOperand(1);
 943     return true;
 944   }
 945
 946   // Otherwise, do it the hard way, using R0 as the base register.
 947   Base = DAG.getRegister(PPC::R0, N.getValueType());
 948   Index = N;
 949   return true;
 950 }
 951
 952 /// SelectAddressRegImmShift - Returns true if the address N can be
 953 /// represented by a base register plus a signed 14-bit displacement
 954 /// [r+imm*4].  Suitable for use by STD and friends.
 955 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 956                                                  SDValue &Base,
 957                                                  SelectionDAG &DAG) const {
 958   // FIXME dl should come from the parent load or store, not the address
 959   DebugLoc dl = N.getDebugLoc();
 960   // If this can be more profitably realized as r+r, fail.
 961   if (SelectAddressRegReg(N, Disp, Base, DAG))
 962     return false;
 963
 964   if (N.getOpcode() == ISD::ADD) {
 965     short imm = 0;
 966     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 967       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 968       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 969         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 970       } else {
 971         Base = N.getOperand(0);
 972       }
 973       return true; // [r+i]
 974     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 975       // Match LOAD (ADD (X, Lo(G))).
 976      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 977              && "Cannot handle constant offsets yet!");
 978       Disp = N.getOperand(1).getOperand(0);  // The global address.
 979       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 980              Disp.getOpcode() == ISD::TargetConstantPool ||
 981              Disp.getOpcode() == ISD::TargetJumpTable);
 982       Base = N.getOperand(0);
 983       return true;  // [&g+r]
 984     }
 985   } else if (N.getOpcode() == ISD::OR) {
 986     short imm = 0;
 987     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 988       // If this is an or of disjoint bitfields, we can codegen this as an add
 989       // (for better address arithmetic) if the LHS and RHS of the OR are
 990       // provably disjoint.
 991       APInt LHSKnownZero, LHSKnownOne;
 992       DAG.ComputeMaskedBits(N.getOperand(0),
 993                             APInt::getAllOnesValue(N.getOperand(0)
 994                                                    .getValueSizeInBits()),
 995                             LHSKnownZero, LHSKnownOne);
 996       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 997         // If all of the bits are known zero on the LHS or RHS, the add won't
 998         // carry.
 999         Base = N.getOperand(0);
1000         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1001         return true;
1002       }
1003     }
1004   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1005     // Loading from a constant address.  Verify low two bits are clear.
1006     if ((CN->getZExtValue() & 3) == 0) {
1007       // If this address fits entirely in a 14-bit sext immediate field, codegen
1008       // this as "d, 0"
1009       short Imm;
1010       if (isIntS16Immediate(CN, Imm)) {
1011         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1012         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
1013         return true;
1014       }
1015
1016       // Fold the low-part of 32-bit absolute addresses into addr mode.
1017       if (CN->getValueType(0) == MVT::i32 ||
1018           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1019         int Addr = (int)CN->getZExtValue();
1020
1021         // Otherwise, break this down into an LIS + disp.
1022         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1023         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1024         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1025         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1026         return true;
1027       }
1028     }
1029   }
1030
1031   Disp = DAG.getTargetConstant(0, getPointerTy());
1032   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1033     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1034   else
1035     Base = N;
1036   return true;      // [r+0]
1037 }
1038
1039
1040 /// getPreIndexedAddressParts - returns true by value, base pointer and
1041 /// offset pointer and addressing mode by reference if the node's address
1042 /// can be legally represented as pre-indexed load / store address.
1043 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1044                                                   SDValue &Offset,
1045                                                   ISD::MemIndexedMode &AM,
1046                                                   SelectionDAG &DAG) const {
1047   // Disabled by default for now.
1048   if (!EnablePPCPreinc) return false;
1049
1050   SDValue Ptr;
1051   EVT VT;
1052   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1053     Ptr = LD->getBasePtr();
1054     VT = LD->getMemoryVT();
1055
1056   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1057     ST = ST;
1058     Ptr = ST->getBasePtr();
1059     VT  = ST->getMemoryVT();
1060   } else
1061     return false;
1062
1063   // PowerPC doesn't have preinc load/store instructions for vectors.
1064   if (VT.isVector())
1065     return false;
1066
1067   // TODO: Check reg+reg first.
1068
1069   // LDU/STU use reg+imm*4, others use reg+imm.
1070   if (VT != MVT::i64) {
1071     // reg + imm
1072     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1073       return false;
1074   } else {
1075     // reg + imm * 4.
1076     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1077       return false;
1078   }
1079
1080   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1081     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1082     // sext i32 to i64 when addr mode is r+i.
1083     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1084         LD->getExtensionType() == ISD::SEXTLOAD &&
1085         isa<ConstantSDNode>(Offset))
1086       return false;
1087   }
1088
1089   AM = ISD::PRE_INC;
1090   return true;
1091 }
1092
1093 //===----------------------------------------------------------------------===//
1094 //  LowerOperation implementation
1095 //===----------------------------------------------------------------------===//
1096
1097 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1098                                              SelectionDAG &DAG) {
1099   EVT PtrVT = Op.getValueType();
1100   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1101   Constant *C = CP->getConstVal();
1102   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1103   SDValue Zero = DAG.getConstant(0, PtrVT);
1104   // FIXME there isn't really any debug info here
1105   DebugLoc dl = Op.getDebugLoc();
1106
1107   const TargetMachine &TM = DAG.getTarget();
1108
1109   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, CPI, Zero);
1110   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, CPI, Zero);
1111
1112   // If this is a non-darwin platform, we don't support non-static relo models
1113   // yet.
1114   if (TM.getRelocationModel() == Reloc::Static ||
1115       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1116     // Generate non-pic code that has direct accesses to the constant pool.
1117     // The address of the global is just (hi(&g)+lo(&g)).
1118     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1119   }
1120
1121   if (TM.getRelocationModel() == Reloc::PIC_) {
1122     // With PIC, the first instruction is actually "GR+hi(&G)".
1123     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1124                      DAG.getNode(PPCISD::GlobalBaseReg,
1125                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1126   }
1127
1128   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1129   return Lo;
1130 }
1131
1132 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1133   EVT PtrVT = Op.getValueType();
1134   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1135   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1136   SDValue Zero = DAG.getConstant(0, PtrVT);
1137   // FIXME there isn't really any debug loc here
1138   DebugLoc dl = Op.getDebugLoc();
1139
1140   const TargetMachine &TM = DAG.getTarget();
1141
1142   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, JTI, Zero);
1143   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, JTI, Zero);
1144
1145   // If this is a non-darwin platform, we don't support non-static relo models
1146   // yet.
1147   if (TM.getRelocationModel() == Reloc::Static ||
1148       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1149     // Generate non-pic code that has direct accesses to the constant pool.
1150     // The address of the global is just (hi(&g)+lo(&g)).
1151     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1152   }
1153
1154   if (TM.getRelocationModel() == Reloc::PIC_) {
1155     // With PIC, the first instruction is actually "GR+hi(&G)".
1156     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1157                      DAG.getNode(PPCISD::GlobalBaseReg,
1158                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1159   }
1160
1161   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1162   return Lo;
1163 }
1164
1165 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1166                                                    SelectionDAG &DAG) {
1167   llvm_unreachable("TLS not implemented for PPC.");
1168   return SDValue(); // Not reached
1169 }
1170
1171 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
1172   EVT PtrVT = Op.getValueType();
1173   DebugLoc DL = Op.getDebugLoc();
1174
1175   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1176   SDValue TgtBA = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true);
1177   SDValue Zero = DAG.getConstant(0, PtrVT);
1178   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, TgtBA, Zero);
1179   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, TgtBA, Zero);
1180
1181   // If this is a non-darwin platform, we don't support non-static relo models
1182   // yet.
1183   const TargetMachine &TM = DAG.getTarget();
1184   if (TM.getRelocationModel() == Reloc::Static ||
1185       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1186     // Generate non-pic code that has direct accesses to globals.
1187     // The address of the global is just (hi(&g)+lo(&g)).
1188     return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1189   }
1190
1191   if (TM.getRelocationModel() == Reloc::PIC_) {
1192     // With PIC, the first instruction is actually "GR+hi(&G)".
1193     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1194                      DAG.getNode(PPCISD::GlobalBaseReg,
1195                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1196   }
1197
1198   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1199 }
1200
1201 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1202                                               SelectionDAG &DAG) {
1203   EVT PtrVT = Op.getValueType();
1204   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1205   GlobalValue *GV = GSDN->getGlobal();
1206   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1207   SDValue Zero = DAG.getConstant(0, PtrVT);
1208   // FIXME there isn't really any debug info here
1209   DebugLoc dl = GSDN->getDebugLoc();
1210
1211   const TargetMachine &TM = DAG.getTarget();
1212
1213   // 64-bit SVR4 ABI code is always position-independent.
1214   // The actual address of the GlobalValue is stored in the TOC.
1215   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1216     return DAG.getNode(PPCISD::TOC_ENTRY, dl, MVT::i64, GA,
1217                        DAG.getRegister(PPC::X2, MVT::i64));
1218   }
1219
1220   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, GA, Zero);
1221   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, GA, Zero);
1222
1223   // If this is a non-darwin platform, we don't support non-static relo models
1224   // yet.
1225   if (TM.getRelocationModel() == Reloc::Static ||
1226       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1227     // Generate non-pic code that has direct accesses to globals.
1228     // The address of the global is just (hi(&g)+lo(&g)).
1229     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1230   }
1231
1232   if (TM.getRelocationModel() == Reloc::PIC_) {
1233     // With PIC, the first instruction is actually "GR+hi(&G)".
1234     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1235                      DAG.getNode(PPCISD::GlobalBaseReg,
1236                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1237   }
1238
1239   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1240
1241   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM))
1242     return Lo;
1243
1244   // If the global is weak or external, we have to go through the lazy
1245   // resolution stub.
1246   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Lo, NULL, 0);
1247 }
1248
1249 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1250   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1251   DebugLoc dl = Op.getDebugLoc();
1252
1253   // If we're comparing for equality to zero, expose the fact that this is
1254   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1255   // fold the new nodes.
1256   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1257     if (C->isNullValue() && CC == ISD::SETEQ) {
1258       EVT VT = Op.getOperand(0).getValueType();
1259       SDValue Zext = Op.getOperand(0);
1260       if (VT.bitsLT(MVT::i32)) {
1261         VT = MVT::i32;
1262         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1263       }
1264       unsigned Log2b = Log2_32(VT.getSizeInBits());
1265       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1266       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1267                                 DAG.getConstant(Log2b, MVT::i32));
1268       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1269     }
1270     // Leave comparisons against 0 and -1 alone for now, since they're usually
1271     // optimized.  FIXME: revisit this when we can custom lower all setcc
1272     // optimizations.
1273     if (C->isAllOnesValue() || C->isNullValue())
1274       return SDValue();
1275   }
1276
1277   // If we have an integer seteq/setne, turn it into a compare against zero
1278   // by xor'ing the rhs with the lhs, which is faster than setting a
1279   // condition register, reading it back out, and masking the correct bit.  The
1280   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1281   // the result to other bit-twiddling opportunities.
1282   EVT LHSVT = Op.getOperand(0).getValueType();
1283   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1284     EVT VT = Op.getValueType();
1285     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1286                                 Op.getOperand(1));
1287     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1288   }
1289   return SDValue();
1290 }
1291
1292 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1293                               int VarArgsFrameIndex,
1294                               int VarArgsStackOffset,
1295                               unsigned VarArgsNumGPR,
1296                               unsigned VarArgsNumFPR,
1297                               const PPCSubtarget &Subtarget) {
1298
1299   llvm_unreachable("VAARG not yet implemented for the SVR4 ABI!");
1300   return SDValue(); // Not reached
1301 }
1302
1303 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
1304   SDValue Chain = Op.getOperand(0);
1305   SDValue Trmp = Op.getOperand(1); // trampoline
1306   SDValue FPtr = Op.getOperand(2); // nested function
1307   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1308   DebugLoc dl = Op.getDebugLoc();
1309
1310   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1311   bool isPPC64 = (PtrVT == MVT::i64);
1312   const Type *IntPtrTy =
1313     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1314                                                              *DAG.getContext());
1315
1316   TargetLowering::ArgListTy Args;
1317   TargetLowering::ArgListEntry Entry;
1318
1319   Entry.Ty = IntPtrTy;
1320   Entry.Node = Trmp; Args.push_back(Entry);
1321
1322   // TrampSize == (isPPC64 ? 48 : 40);
1323   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1324                                isPPC64 ? MVT::i64 : MVT::i32);
1325   Args.push_back(Entry);
1326
1327   Entry.Node = FPtr; Args.push_back(Entry);
1328   Entry.Node = Nest; Args.push_back(Entry);
1329
1330   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1331   std::pair<SDValue, SDValue> CallResult =
1332     LowerCallTo(Chain, Op.getValueType().getTypeForEVT(*DAG.getContext()),
1333                 false, false, false, false, 0, CallingConv::C, false,
1334                 /*isReturnValueUsed=*/true,
1335                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1336                 Args, DAG, dl);
1337
1338   SDValue Ops[] =
1339     { CallResult.first, CallResult.second };
1340
1341   return DAG.getMergeValues(Ops, 2, dl);
1342 }
1343
1344 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1345                                         int VarArgsFrameIndex,
1346                                         int VarArgsStackOffset,
1347                                         unsigned VarArgsNumGPR,
1348                                         unsigned VarArgsNumFPR,
1349                                         const PPCSubtarget &Subtarget) {
1350   DebugLoc dl = Op.getDebugLoc();
1351
1352   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1353     // vastart just stores the address of the VarArgsFrameIndex slot into the
1354     // memory location argument.
1355     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1356     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1357     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1358     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1359   }
1360
1361   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1362   // We suppose the given va_list is already allocated.
1363   //
1364   // typedef struct {
1365   //  char gpr;     /* index into the array of 8 GPRs
1366   //                 * stored in the register save area
1367   //                 * gpr=0 corresponds to r3,
1368   //                 * gpr=1 to r4, etc.
1369   //                 */
1370   //  char fpr;     /* index into the array of 8 FPRs
1371   //                 * stored in the register save area
1372   //                 * fpr=0 corresponds to f1,
1373   //                 * fpr=1 to f2, etc.
1374   //                 */
1375   //  char *overflow_arg_area;
1376   //                /* location on stack that holds
1377   //                 * the next overflow argument
1378   //                 */
1379   //  char *reg_save_area;
1380   //               /* where r3:r10 and f1:f8 (if saved)
1381   //                * are stored
1382   //                */
1383   // } va_list[1];
1384
1385
1386   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i32);
1387   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i32);
1388
1389
1390   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1391
1392   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1393   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1394
1395   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1396   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1397
1398   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1399   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1400
1401   uint64_t FPROffset = 1;
1402   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1403
1404   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1405
1406   // Store first byte : number of int regs
1407   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1408                                          Op.getOperand(1), SV, 0, MVT::i8);
1409   uint64_t nextOffset = FPROffset;
1410   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1411                                   ConstFPROffset);
1412
1413   // Store second byte : number of float regs
1414   SDValue secondStore =
1415     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr, SV, nextOffset, MVT::i8);
1416   nextOffset += StackOffset;
1417   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1418
1419   // Store second word : arguments given on stack
1420   SDValue thirdStore =
1421     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr, SV, nextOffset);
1422   nextOffset += FrameOffset;
1423   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1424
1425   // Store third word : arguments given in registers
1426   return DAG.getStore(thirdStore, dl, FR, nextPtr, SV, nextOffset);
1427
1428 }
1429
1430 #include "PPCGenCallingConv.inc"
1431
1432 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
1433                                      CCValAssign::LocInfo &LocInfo,
1434                                      ISD::ArgFlagsTy &ArgFlags,
1435                                      CCState &State) {
1436   return true;
1437 }
1438
1439 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, EVT &ValVT,
1440                                             EVT &LocVT,
1441                                             CCValAssign::LocInfo &LocInfo,
1442                                             ISD::ArgFlagsTy &ArgFlags,
1443                                             CCState &State) {
1444   static const unsigned ArgRegs[] = {
1445     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1446     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1447   };
1448   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1449
1450   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1451
1452   // Skip one register if the first unallocated register has an even register
1453   // number and there are still argument registers available which have not been
1454   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1455   // need to skip a register if RegNum is odd.
1456   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1457     State.AllocateReg(ArgRegs[RegNum]);
1458   }
1459
1460   // Always return false here, as this function only makes sure that the first
1461   // unallocated register has an odd register number and does not actually
1462   // allocate a register for the current argument.
1463   return false;
1464 }
1465
1466 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, EVT &ValVT,
1467                                               EVT &LocVT,
1468                                               CCValAssign::LocInfo &LocInfo,
1469                                               ISD::ArgFlagsTy &ArgFlags,
1470                                               CCState &State) {
1471   static const unsigned ArgRegs[] = {
1472     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1473     PPC::F8
1474   };
1475
1476   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1477
1478   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1479
1480   // If there is only one Floating-point register left we need to put both f64
1481   // values of a split ppc_fp128 value on the stack.
1482   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1483     State.AllocateReg(ArgRegs[RegNum]);
1484   }
1485
1486   // Always return false here, as this function only makes sure that the two f64
1487   // values a ppc_fp128 value is split into are both passed in registers or both
1488   // passed on the stack and does not actually allocate a register for the
1489   // current argument.
1490   return false;
1491 }
1492
1493 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1494 /// on Darwin.
1495 static const unsigned *GetFPR() {
1496   static const unsigned FPR[] = {
1497     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1498     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1499   };
1500
1501   return FPR;
1502 }
1503
1504 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1505 /// the stack.
1506 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1507                                        unsigned PtrByteSize) {
1508   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1509   if (Flags.isByVal())
1510     ArgSize = Flags.getByValSize();
1511   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1512
1513   return ArgSize;
1514 }
1515
1516 SDValue
1517 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1518                                         CallingConv::ID CallConv, bool isVarArg,
1519                                         const SmallVectorImpl<ISD::InputArg>
1520                                           &Ins,
1521                                         DebugLoc dl, SelectionDAG &DAG,
1522                                         SmallVectorImpl<SDValue> &InVals) {
1523   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1524     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1525                                      dl, DAG, InVals);
1526   } else {
1527     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1528                                        dl, DAG, InVals);
1529   }
1530 }
1531
1532 SDValue
1533 PPCTargetLowering::LowerFormalArguments_SVR4(
1534                                       SDValue Chain,
1535                                       CallingConv::ID CallConv, bool isVarArg,
1536                                       const SmallVectorImpl<ISD::InputArg>
1537                                         &Ins,
1538                                       DebugLoc dl, SelectionDAG &DAG,
1539                                       SmallVectorImpl<SDValue> &InVals) {
1540
1541   // 32-bit SVR4 ABI Stack Frame Layout:
1542   //              +-----------------------------------+
1543   //        +-->  |            Back chain             |
1544   //        |     +-----------------------------------+
1545   //        |     | Floating-point register save area |
1546   //        |     +-----------------------------------+
1547   //        |     |    General register save area     |
1548   //        |     +-----------------------------------+
1549   //        |     |          CR save word             |
1550   //        |     +-----------------------------------+
1551   //        |     |         VRSAVE save word          |
1552   //        |     +-----------------------------------+
1553   //        |     |         Alignment padding         |
1554   //        |     +-----------------------------------+
1555   //        |     |     Vector register save area     |
1556   //        |     +-----------------------------------+
1557   //        |     |       Local variable space        |
1558   //        |     +-----------------------------------+
1559   //        |     |        Parameter list area        |
1560   //        |     +-----------------------------------+
1561   //        |     |           LR save word            |
1562   //        |     +-----------------------------------+
1563   // SP-->  +---  |            Back chain             |
1564   //              +-----------------------------------+
1565   //
1566   // Specifications:
1567   //   System V Application Binary Interface PowerPC Processor Supplement
1568   //   AltiVec Technology Programming Interface Manual
1569
1570   MachineFunction &MF = DAG.getMachineFunction();
1571   MachineFrameInfo *MFI = MF.getFrameInfo();
1572
1573   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1574   // Potential tail calls could cause overwriting of argument stack slots.
1575   bool isImmutable = !(PerformTailCallOpt && (CallConv==CallingConv::Fast));
1576   unsigned PtrByteSize = 4;
1577
1578   // Assign locations to all of the incoming arguments.
1579   SmallVector<CCValAssign, 16> ArgLocs;
1580   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1581                  *DAG.getContext());
1582
1583   // Reserve space for the linkage area on the stack.
1584   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
1585
1586   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1587
1588   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1589     CCValAssign &VA = ArgLocs[i];
1590
1591     // Arguments stored in registers.
1592     if (VA.isRegLoc()) {
1593       TargetRegisterClass *RC;
1594       EVT ValVT = VA.getValVT();
1595
1596       switch (ValVT.getSimpleVT().SimpleTy) {
1597         default:
1598           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1599         case MVT::i32:
1600           RC = PPC::GPRCRegisterClass;
1601           break;
1602         case MVT::f32:
1603           RC = PPC::F4RCRegisterClass;
1604           break;
1605         case MVT::f64:
1606           RC = PPC::F8RCRegisterClass;
1607           break;
1608         case MVT::v16i8:
1609         case MVT::v8i16:
1610         case MVT::v4i32:
1611         case MVT::v4f32:
1612           RC = PPC::VRRCRegisterClass;
1613           break;
1614       }
1615
1616       // Transform the arguments stored in physical registers into virtual ones.
1617       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1618       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1619
1620       InVals.push_back(ArgValue);
1621     } else {
1622       // Argument stored in memory.
1623       assert(VA.isMemLoc());
1624
1625       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1626       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1627                                       isImmutable, false);
1628
1629       // Create load nodes to retrieve arguments from the stack.
1630       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1631       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN, NULL, 0));
1632     }
1633   }
1634
1635   // Assign locations to all of the incoming aggregate by value arguments.
1636   // Aggregates passed by value are stored in the local variable space of the
1637   // caller's stack frame, right above the parameter list area.
1638   SmallVector<CCValAssign, 16> ByValArgLocs;
1639   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(),
1640                       ByValArgLocs, *DAG.getContext());
1641
1642   // Reserve stack space for the allocations in CCInfo.
1643   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1644
1645   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1646
1647   // Area that is at least reserved in the caller of this function.
1648   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1649
1650   // Set the size that is at least reserved in caller of this function.  Tail
1651   // call optimized function's reserved stack space needs to be aligned so that
1652   // taking the difference between two stack areas will result in an aligned
1653   // stack.
1654   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1655
1656   MinReservedArea =
1657     std::max(MinReservedArea,
1658              PPCFrameInfo::getMinCallFrameSize(false, false));
1659
1660   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1661     getStackAlignment();
1662   unsigned AlignMask = TargetAlign-1;
1663   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1664
1665   FI->setMinReservedArea(MinReservedArea);
1666
1667   SmallVector<SDValue, 8> MemOps;
1668
1669   // If the function takes variable number of arguments, make a frame index for
1670   // the start of the first vararg value... for expansion of llvm.va_start.
1671   if (isVarArg) {
1672     static const unsigned GPArgRegs[] = {
1673       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1674       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1675     };
1676     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1677
1678     static const unsigned FPArgRegs[] = {
1679       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1680       PPC::F8
1681     };
1682     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1683
1684     VarArgsNumGPR = CCInfo.getFirstUnallocated(GPArgRegs, NumGPArgRegs);
1685     VarArgsNumFPR = CCInfo.getFirstUnallocated(FPArgRegs, NumFPArgRegs);
1686
1687     // Make room for NumGPArgRegs and NumFPArgRegs.
1688     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1689                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1690
1691     VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1692                                                 CCInfo.getNextStackOffset(),
1693                                                 true, false);
1694
1695     VarArgsFrameIndex = MFI->CreateStackObject(Depth, 8, false);
1696     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1697
1698     // The fixed integer arguments of a variadic function are
1699     // stored to the VarArgsFrameIndex on the stack.
1700     unsigned GPRIndex = 0;
1701     for (; GPRIndex != VarArgsNumGPR; ++GPRIndex) {
1702       SDValue Val = DAG.getRegister(GPArgRegs[GPRIndex], PtrVT);
1703       SDValue Store = DAG.getStore(Chain, dl, Val, FIN, NULL, 0);
1704       MemOps.push_back(Store);
1705       // Increment the address by four for the next argument to store
1706       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1707       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1708     }
1709
1710     // If this function is vararg, store any remaining integer argument regs
1711     // to their spots on the stack so that they may be loaded by deferencing the
1712     // result of va_next.
1713     for (; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1714       unsigned VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1715
1716       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1717       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1718       MemOps.push_back(Store);
1719       // Increment the address by four for the next argument to store
1720       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1721       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1722     }
1723
1724     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1725     // is set.
1726
1727     // The double arguments are stored to the VarArgsFrameIndex
1728     // on the stack.
1729     unsigned FPRIndex = 0;
1730     for (FPRIndex = 0; FPRIndex != VarArgsNumFPR; ++FPRIndex) {
1731       SDValue Val = DAG.getRegister(FPArgRegs[FPRIndex], MVT::f64);
1732       SDValue Store = DAG.getStore(Chain, dl, Val, FIN, NULL, 0);
1733       MemOps.push_back(Store);
1734       // Increment the address by eight for the next argument to store
1735       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1736                                          PtrVT);
1737       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1738     }
1739
1740     for (; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1741       unsigned VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1742
1743       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1744       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1745       MemOps.push_back(Store);
1746       // Increment the address by eight for the next argument to store
1747       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1748                                          PtrVT);
1749       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1750     }
1751   }
1752
1753   if (!MemOps.empty())
1754     Chain = DAG.getNode(ISD::TokenFactor, dl,
1755                         MVT::Other, &MemOps[0], MemOps.size());
1756
1757   return Chain;
1758 }
1759
1760 SDValue
1761 PPCTargetLowering::LowerFormalArguments_Darwin(
1762                                       SDValue Chain,
1763                                       CallingConv::ID CallConv, bool isVarArg,
1764                                       const SmallVectorImpl<ISD::InputArg>
1765                                         &Ins,
1766                                       DebugLoc dl, SelectionDAG &DAG,
1767                                       SmallVectorImpl<SDValue> &InVals) {
1768   // TODO: add description of PPC stack frame format, or at least some docs.
1769   //
1770   MachineFunction &MF = DAG.getMachineFunction();
1771   MachineFrameInfo *MFI = MF.getFrameInfo();
1772
1773   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1774   bool isPPC64 = PtrVT == MVT::i64;
1775   // Potential tail calls could cause overwriting of argument stack slots.
1776   bool isImmutable = !(PerformTailCallOpt && (CallConv==CallingConv::Fast));
1777   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1778
1779   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
1780   // Area that is at least reserved in caller of this function.
1781   unsigned MinReservedArea = ArgOffset;
1782
1783   static const unsigned GPR_32[] = {           // 32-bit registers.
1784     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1785     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1786   };
1787   static const unsigned GPR_64[] = {           // 64-bit registers.
1788     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1789     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1790   };
1791
1792   static const unsigned *FPR = GetFPR();
1793
1794   static const unsigned VR[] = {
1795     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1796     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1797   };
1798
1799   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1800   const unsigned Num_FPR_Regs = 13;
1801   const unsigned Num_VR_Regs  = array_lengthof( VR);
1802
1803   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1804
1805   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1806
1807   // In 32-bit non-varargs functions, the stack space for vectors is after the
1808   // stack space for non-vectors.  We do not use this space unless we have
1809   // too many vectors to fit in registers, something that only occurs in
1810   // constructed examples:), but we have to walk the arglist to figure
1811   // that out...for the pathological case, compute VecArgOffset as the
1812   // start of the vector parameter area.  Computing VecArgOffset is the
1813   // entire point of the following loop.
1814   unsigned VecArgOffset = ArgOffset;
1815   if (!isVarArg && !isPPC64) {
1816     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1817          ++ArgNo) {
1818       EVT ObjectVT = Ins[ArgNo].VT;
1819       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1820       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1821
1822       if (Flags.isByVal()) {
1823         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1824         ObjSize = Flags.getByValSize();
1825         unsigned ArgSize =
1826                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1827         VecArgOffset += ArgSize;
1828         continue;
1829       }
1830
1831       switch(ObjectVT.getSimpleVT().SimpleTy) {
1832       default: llvm_unreachable("Unhandled argument type!");
1833       case MVT::i32:
1834       case MVT::f32:
1835         VecArgOffset += isPPC64 ? 8 : 4;
1836         break;
1837       case MVT::i64:  // PPC64
1838       case MVT::f64:
1839         VecArgOffset += 8;
1840         break;
1841       case MVT::v4f32:
1842       case MVT::v4i32:
1843       case MVT::v8i16:
1844       case MVT::v16i8:
1845         // Nothing to do, we're only looking at Nonvector args here.
1846         break;
1847       }
1848     }
1849   }
1850   // We've found where the vector parameter area in memory is.  Skip the
1851   // first 12 parameters; these don't use that memory.
1852   VecArgOffset = ((VecArgOffset+15)/16)*16;
1853   VecArgOffset += 12*16;
1854
1855   // Add DAG nodes to load the arguments or copy them out of registers.  On
1856   // entry to a function on PPC, the arguments start after the linkage area,
1857   // although the first ones are often in registers.
1858
1859   SmallVector<SDValue, 8> MemOps;
1860   unsigned nAltivecParamsAtEnd = 0;
1861   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1862     SDValue ArgVal;
1863     bool needsLoad = false;
1864     EVT ObjectVT = Ins[ArgNo].VT;
1865     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1866     unsigned ArgSize = ObjSize;
1867     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1868
1869     unsigned CurArgOffset = ArgOffset;
1870
1871     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1872     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1873         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1874       if (isVarArg || isPPC64) {
1875         MinReservedArea = ((MinReservedArea+15)/16)*16;
1876         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1877                                                   Flags,
1878                                                   PtrByteSize);
1879       } else  nAltivecParamsAtEnd++;
1880     } else
1881       // Calculate min reserved area.
1882       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1883                                                 Flags,
1884                                                 PtrByteSize);
1885
1886     // FIXME the codegen can be much improved in some cases.
1887     // We do not have to keep everything in memory.
1888     if (Flags.isByVal()) {
1889       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1890       ObjSize = Flags.getByValSize();
1891       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1892       // Objects of size 1 and 2 are right justified, everything else is
1893       // left justified.  This means the memory address is adjusted forwards.
1894       if (ObjSize==1 || ObjSize==2) {
1895         CurArgOffset = CurArgOffset + (4 - ObjSize);
1896       }
1897       // The value of the object is its address.
1898       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true, false);
1899       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1900       InVals.push_back(FIN);
1901       if (ObjSize==1 || ObjSize==2) {
1902         if (GPR_idx != Num_GPR_Regs) {
1903           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1904           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1905           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1906                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1907           MemOps.push_back(Store);
1908           ++GPR_idx;
1909         }
1910
1911         ArgOffset += PtrByteSize;
1912
1913         continue;
1914       }
1915       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1916         // Store whatever pieces of the object are in registers
1917         // to memory.  ArgVal will be address of the beginning of
1918         // the object.
1919         if (GPR_idx != Num_GPR_Regs) {
1920           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1921           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true, false);
1922           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1923           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1924           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1925           MemOps.push_back(Store);
1926           ++GPR_idx;
1927           ArgOffset += PtrByteSize;
1928         } else {
1929           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1930           break;
1931         }
1932       }
1933       continue;
1934     }
1935
1936     switch (ObjectVT.getSimpleVT().SimpleTy) {
1937     default: llvm_unreachable("Unhandled argument type!");
1938     case MVT::i32:
1939       if (!isPPC64) {
1940         if (GPR_idx != Num_GPR_Regs) {
1941           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1942           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1943           ++GPR_idx;
1944         } else {
1945           needsLoad = true;
1946           ArgSize = PtrByteSize;
1947         }
1948         // All int arguments reserve stack space in the Darwin ABI.
1949         ArgOffset += PtrByteSize;
1950         break;
1951       }
1952       // FALLTHROUGH
1953     case MVT::i64:  // PPC64
1954       if (GPR_idx != Num_GPR_Regs) {
1955         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1956         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1957
1958         if (ObjectVT == MVT::i32) {
1959           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1960           // value to MVT::i64 and then truncate to the correct register size.
1961           if (Flags.isSExt())
1962             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1963                                  DAG.getValueType(ObjectVT));
1964           else if (Flags.isZExt())
1965             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1966                                  DAG.getValueType(ObjectVT));
1967
1968           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1969         }
1970
1971         ++GPR_idx;
1972       } else {
1973         needsLoad = true;
1974         ArgSize = PtrByteSize;
1975       }
1976       // All int arguments reserve stack space in the Darwin ABI.
1977       ArgOffset += 8;
1978       break;
1979
1980     case MVT::f32:
1981     case MVT::f64:
1982       // Every 4 bytes of argument space consumes one of the GPRs available for
1983       // argument passing.
1984       if (GPR_idx != Num_GPR_Regs) {
1985         ++GPR_idx;
1986         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1987           ++GPR_idx;
1988       }
1989       if (FPR_idx != Num_FPR_Regs) {
1990         unsigned VReg;
1991
1992         if (ObjectVT == MVT::f32)
1993           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
1994         else
1995           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
1996
1997         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
1998         ++FPR_idx;
1999       } else {
2000         needsLoad = true;
2001       }
2002
2003       // All FP arguments reserve stack space in the Darwin ABI.
2004       ArgOffset += isPPC64 ? 8 : ObjSize;
2005       break;
2006     case MVT::v4f32:
2007     case MVT::v4i32:
2008     case MVT::v8i16:
2009     case MVT::v16i8:
2010       // Note that vector arguments in registers don't reserve stack space,
2011       // except in varargs functions.
2012       if (VR_idx != Num_VR_Regs) {
2013         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2014         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2015         if (isVarArg) {
2016           while ((ArgOffset % 16) != 0) {
2017             ArgOffset += PtrByteSize;
2018             if (GPR_idx != Num_GPR_Regs)
2019               GPR_idx++;
2020           }
2021           ArgOffset += 16;
2022           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2023         }
2024         ++VR_idx;
2025       } else {
2026         if (!isVarArg && !isPPC64) {
2027           // Vectors go after all the nonvectors.
2028           CurArgOffset = VecArgOffset;
2029           VecArgOffset += 16;
2030         } else {
2031           // Vectors are aligned.
2032           ArgOffset = ((ArgOffset+15)/16)*16;
2033           CurArgOffset = ArgOffset;
2034           ArgOffset += 16;
2035         }
2036         needsLoad = true;
2037       }
2038       break;
2039     }
2040
2041     // We need to load the argument to a virtual register if we determined above
2042     // that we ran out of physical registers of the appropriate type.
2043     if (needsLoad) {
2044       int FI = MFI->CreateFixedObject(ObjSize,
2045                                       CurArgOffset + (ArgSize - ObjSize),
2046                                       isImmutable, false);
2047       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2048       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, NULL, 0);
2049     }
2050
2051     InVals.push_back(ArgVal);
2052   }
2053
2054   // Set the size that is at least reserved in caller of this function.  Tail
2055   // call optimized function's reserved stack space needs to be aligned so that
2056   // taking the difference between two stack areas will result in an aligned
2057   // stack.
2058   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2059   // Add the Altivec parameters at the end, if needed.
2060   if (nAltivecParamsAtEnd) {
2061     MinReservedArea = ((MinReservedArea+15)/16)*16;
2062     MinReservedArea += 16*nAltivecParamsAtEnd;
2063   }
2064   MinReservedArea =
2065     std::max(MinReservedArea,
2066              PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2067   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2068     getStackAlignment();
2069   unsigned AlignMask = TargetAlign-1;
2070   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2071   FI->setMinReservedArea(MinReservedArea);
2072
2073   // If the function takes variable number of arguments, make a frame index for
2074   // the start of the first vararg value... for expansion of llvm.va_start.
2075   if (isVarArg) {
2076     int Depth = ArgOffset;
2077
2078     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2079                                                Depth, true, false);
2080     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
2081
2082     // If this function is vararg, store any remaining integer argument regs
2083     // to their spots on the stack so that they may be loaded by deferencing the
2084     // result of va_next.
2085     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2086       unsigned VReg;
2087
2088       if (isPPC64)
2089         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2090       else
2091         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2092
2093       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2094       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
2095       MemOps.push_back(Store);
2096       // Increment the address by four for the next argument to store
2097       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2098       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2099     }
2100   }
2101
2102   if (!MemOps.empty())
2103     Chain = DAG.getNode(ISD::TokenFactor, dl,
2104                         MVT::Other, &MemOps[0], MemOps.size());
2105
2106   return Chain;
2107 }
2108
2109 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2110 /// linkage area for the Darwin ABI.
2111 static unsigned
2112 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2113                                      bool isPPC64,
2114                                      bool isVarArg,
2115                                      unsigned CC,
2116                                      const SmallVectorImpl<ISD::OutputArg>
2117                                        &Outs,
2118                                      unsigned &nAltivecParamsAtEnd) {
2119   // Count how many bytes are to be pushed on the stack, including the linkage
2120   // area, and parameter passing area.  We start with 24/48 bytes, which is
2121   // prereserved space for [SP][CR][LR][3 x unused].
2122   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, true);
2123   unsigned NumOps = Outs.size();
2124   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2125
2126   // Add up all the space actually used.
2127   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2128   // they all go in registers, but we must reserve stack space for them for
2129   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2130   // assigned stack space in order, with padding so Altivec parameters are
2131   // 16-byte aligned.
2132   nAltivecParamsAtEnd = 0;
2133   for (unsigned i = 0; i != NumOps; ++i) {
2134     SDValue Arg = Outs[i].Val;
2135     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2136     EVT ArgVT = Arg.getValueType();
2137     // Varargs Altivec parameters are padded to a 16 byte boundary.
2138     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2139         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2140       if (!isVarArg && !isPPC64) {
2141         // Non-varargs Altivec parameters go after all the non-Altivec
2142         // parameters; handle those later so we know how much padding we need.
2143         nAltivecParamsAtEnd++;
2144         continue;
2145       }
2146       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2147       NumBytes = ((NumBytes+15)/16)*16;
2148     }
2149     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2150   }
2151
2152    // Allow for Altivec parameters at the end, if needed.
2153   if (nAltivecParamsAtEnd) {
2154     NumBytes = ((NumBytes+15)/16)*16;
2155     NumBytes += 16*nAltivecParamsAtEnd;
2156   }
2157
2158   // The prolog code of the callee may store up to 8 GPR argument registers to
2159   // the stack, allowing va_start to index over them in memory if its varargs.
2160   // Because we cannot tell if this is needed on the caller side, we have to
2161   // conservatively assume that it is needed.  As such, make sure we have at
2162   // least enough stack space for the caller to store the 8 GPRs.
2163   NumBytes = std::max(NumBytes,
2164                       PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2165
2166   // Tail call needs the stack to be aligned.
2167   if (CC==CallingConv::Fast && PerformTailCallOpt) {
2168     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2169       getStackAlignment();
2170     unsigned AlignMask = TargetAlign-1;
2171     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2172   }
2173
2174   return NumBytes;
2175 }
2176
2177 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2178 /// adjusted to accomodate the arguments for the tailcall.
2179 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool IsTailCall,
2180                                    unsigned ParamSize) {
2181
2182   if (!IsTailCall) return 0;
2183
2184   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2185   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2186   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2187   // Remember only if the new adjustement is bigger.
2188   if (SPDiff < FI->getTailCallSPDelta())
2189     FI->setTailCallSPDelta(SPDiff);
2190
2191   return SPDiff;
2192 }
2193
2194 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2195 /// for tail call optimization. Targets which want to do tail call
2196 /// optimization should implement this function.
2197 bool
2198 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2199                                                      CallingConv::ID CalleeCC,
2200                                                      bool isVarArg,
2201                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2202                                                      SelectionDAG& DAG) const {
2203   // Variable argument functions are not supported.
2204   if (isVarArg)
2205     return false;
2206
2207   MachineFunction &MF = DAG.getMachineFunction();
2208   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2209   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2210     // Functions containing by val parameters are not supported.
2211     for (unsigned i = 0; i != Ins.size(); i++) {
2212        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2213        if (Flags.isByVal()) return false;
2214     }
2215
2216     // Non PIC/GOT  tail calls are supported.
2217     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2218       return true;
2219
2220     // At the moment we can only do local tail calls (in same module, hidden
2221     // or protected) if we are generating PIC.
2222     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2223       return G->getGlobal()->hasHiddenVisibility()
2224           || G->getGlobal()->hasProtectedVisibility();
2225   }
2226
2227   return false;
2228 }
2229
2230 /// isCallCompatibleAddress - Return the immediate to use if the specified
2231 /// 32-bit value is representable in the immediate field of a BxA instruction.
2232 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2233   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2234   if (!C) return 0;
2235
2236   int Addr = C->getZExtValue();
2237   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2238       (Addr << 6 >> 6) != Addr)
2239     return 0;  // Top 6 bits have to be sext of immediate.
2240
2241   return DAG.getConstant((int)C->getZExtValue() >> 2,
2242                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2243 }
2244
2245 namespace {
2246
2247 struct TailCallArgumentInfo {
2248   SDValue Arg;
2249   SDValue FrameIdxOp;
2250   int       FrameIdx;
2251
2252   TailCallArgumentInfo() : FrameIdx(0) {}
2253 };
2254
2255 }
2256
2257 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2258 static void
2259 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2260                                            SDValue Chain,
2261                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2262                    SmallVector<SDValue, 8> &MemOpChains,
2263                    DebugLoc dl) {
2264   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2265     SDValue Arg = TailCallArgs[i].Arg;
2266     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2267     int FI = TailCallArgs[i].FrameIdx;
2268     // Store relative to framepointer.
2269     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2270                                        PseudoSourceValue::getFixedStack(FI),
2271                                        0));
2272   }
2273 }
2274
2275 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2276 /// the appropriate stack slot for the tail call optimized function call.
2277 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2278                                                MachineFunction &MF,
2279                                                SDValue Chain,
2280                                                SDValue OldRetAddr,
2281                                                SDValue OldFP,
2282                                                int SPDiff,
2283                                                bool isPPC64,
2284                                                bool isDarwinABI,
2285                                                DebugLoc dl) {
2286   if (SPDiff) {
2287     // Calculate the new stack slot for the return address.
2288     int SlotSize = isPPC64 ? 8 : 4;
2289     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2290                                                                    isDarwinABI);
2291     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2292                                                           NewRetAddrLoc,
2293                                                           true, false);
2294     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2295     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2296     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2297                          PseudoSourceValue::getFixedStack(NewRetAddr), 0);
2298
2299     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2300     // slot as the FP is never overwritten.
2301     if (isDarwinABI) {
2302       int NewFPLoc =
2303         SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2304       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2305                                                           true, false);
2306       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2307       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2308                            PseudoSourceValue::getFixedStack(NewFPIdx), 0);
2309     }
2310   }
2311   return Chain;
2312 }
2313
2314 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2315 /// the position of the argument.
2316 static void
2317 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2318                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2319                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2320   int Offset = ArgOffset + SPDiff;
2321   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2322   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true,false);
2323   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2324   SDValue FIN = DAG.getFrameIndex(FI, VT);
2325   TailCallArgumentInfo Info;
2326   Info.Arg = Arg;
2327   Info.FrameIdxOp = FIN;
2328   Info.FrameIdx = FI;
2329   TailCallArguments.push_back(Info);
2330 }
2331
2332 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2333 /// stack slot. Returns the chain as result and the loaded frame pointers in
2334 /// LROpOut/FPOpout. Used when tail calling.
2335 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2336                                                         int SPDiff,
2337                                                         SDValue Chain,
2338                                                         SDValue &LROpOut,
2339                                                         SDValue &FPOpOut,
2340                                                         bool isDarwinABI,
2341                                                         DebugLoc dl) {
2342   if (SPDiff) {
2343     // Load the LR and FP stack slot for later adjusting.
2344     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2345     LROpOut = getReturnAddrFrameIndex(DAG);
2346     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, NULL, 0);
2347     Chain = SDValue(LROpOut.getNode(), 1);
2348
2349     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2350     // slot as the FP is never overwritten.
2351     if (isDarwinABI) {
2352       FPOpOut = getFramePointerFrameIndex(DAG);
2353       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, NULL, 0);
2354       Chain = SDValue(FPOpOut.getNode(), 1);
2355     }
2356   }
2357   return Chain;
2358 }
2359
2360 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2361 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2362 /// specified by the specific parameter attribute. The copy will be passed as
2363 /// a byval function parameter.
2364 /// Sometimes what we are copying is the end of a larger object, the part that
2365 /// does not fit in registers.
2366 static SDValue
2367 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2368                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2369                           DebugLoc dl) {
2370   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2371   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2372                        false, NULL, 0, NULL, 0);
2373 }
2374
2375 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2376 /// tail calls.
2377 static void
2378 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2379                  SDValue Arg, SDValue PtrOff, int SPDiff,
2380                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2381                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2382                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments,
2383                  DebugLoc dl) {
2384   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2385   if (!isTailCall) {
2386     if (isVector) {
2387       SDValue StackPtr;
2388       if (isPPC64)
2389         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2390       else
2391         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2392       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2393                            DAG.getConstant(ArgOffset, PtrVT));
2394     }
2395     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0));
2396   // Calculate and remember argument location.
2397   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2398                                   TailCallArguments);
2399 }
2400
2401 static
2402 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2403                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2404                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2405                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2406   MachineFunction &MF = DAG.getMachineFunction();
2407
2408   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2409   // might overwrite each other in case of tail call optimization.
2410   SmallVector<SDValue, 8> MemOpChains2;
2411   // Do not flag preceeding copytoreg stuff together with the following stuff.
2412   InFlag = SDValue();
2413   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2414                                     MemOpChains2, dl);
2415   if (!MemOpChains2.empty())
2416     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2417                         &MemOpChains2[0], MemOpChains2.size());
2418
2419   // Store the return address to the appropriate stack slot.
2420   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2421                                         isPPC64, isDarwinABI, dl);
2422
2423   // Emit callseq_end just before tailcall node.
2424   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2425                              DAG.getIntPtrConstant(0, true), InFlag);
2426   InFlag = Chain.getValue(1);
2427 }
2428
2429 static
2430 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2431                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2432                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2433                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2434                      bool isSVR4ABI) {
2435   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2436   NodeTys.push_back(MVT::Other);   // Returns a chain
2437   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2438
2439   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2440
2441   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2442   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2443   // node so that legalize doesn't hack it.
2444   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2445     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2446   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2447     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2448   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2449     // If this is an absolute destination address, use the munged value.
2450     Callee = SDValue(Dest, 0);
2451   else {
2452     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2453     // to do the call, we can't use PPCISD::CALL.
2454     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2455     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2456                         2 + (InFlag.getNode() != 0));
2457     InFlag = Chain.getValue(1);
2458
2459     NodeTys.clear();
2460     NodeTys.push_back(MVT::Other);
2461     NodeTys.push_back(MVT::Flag);
2462     Ops.push_back(Chain);
2463     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2464     Callee.setNode(0);
2465     // Add CTR register as callee so a bctr can be emitted later.
2466     if (isTailCall)
2467       Ops.push_back(DAG.getRegister(PPC::CTR, PtrVT));
2468   }
2469
2470   // If this is a direct call, pass the chain and the callee.
2471   if (Callee.getNode()) {
2472     Ops.push_back(Chain);
2473     Ops.push_back(Callee);
2474   }
2475   // If this is a tail call add stack pointer delta.
2476   if (isTailCall)
2477     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2478
2479   // Add argument registers to the end of the list so that they are known live
2480   // into the call.
2481   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2482     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2483                                   RegsToPass[i].second.getValueType()));
2484
2485   return CallOpc;
2486 }
2487
2488 SDValue
2489 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2490                                    CallingConv::ID CallConv, bool isVarArg,
2491                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2492                                    DebugLoc dl, SelectionDAG &DAG,
2493                                    SmallVectorImpl<SDValue> &InVals) {
2494
2495   SmallVector<CCValAssign, 16> RVLocs;
2496   CCState CCRetInfo(CallConv, isVarArg, getTargetMachine(),
2497                     RVLocs, *DAG.getContext());
2498   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2499
2500   // Copy all of the result registers out of their specified physreg.
2501   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2502     CCValAssign &VA = RVLocs[i];
2503     EVT VT = VA.getValVT();
2504     assert(VA.isRegLoc() && "Can only return in registers!");
2505     Chain = DAG.getCopyFromReg(Chain, dl,
2506                                VA.getLocReg(), VT, InFlag).getValue(1);
2507     InVals.push_back(Chain.getValue(0));
2508     InFlag = Chain.getValue(2);
2509   }
2510
2511   return Chain;
2512 }
2513
2514 SDValue
2515 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2516                               bool isTailCall, bool isVarArg,
2517                               SelectionDAG &DAG,
2518                               SmallVector<std::pair<unsigned, SDValue>, 8>
2519                                 &RegsToPass,
2520                               SDValue InFlag, SDValue Chain,
2521                               SDValue &Callee,
2522                               int SPDiff, unsigned NumBytes,
2523                               const SmallVectorImpl<ISD::InputArg> &Ins,
2524                               SmallVectorImpl<SDValue> &InVals) {
2525   std::vector<EVT> NodeTys;
2526   SmallVector<SDValue, 8> Ops;
2527   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2528                                  isTailCall, RegsToPass, Ops, NodeTys,
2529                                  PPCSubTarget.isSVR4ABI());
2530
2531   // When performing tail call optimization the callee pops its arguments off
2532   // the stack. Account for this here so these bytes can be pushed back on in
2533   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2534   int BytesCalleePops =
2535     (CallConv==CallingConv::Fast && PerformTailCallOpt) ? NumBytes : 0;
2536
2537   if (InFlag.getNode())
2538     Ops.push_back(InFlag);
2539
2540   // Emit tail call.
2541   if (isTailCall) {
2542     // If this is the first return lowered for this function, add the regs
2543     // to the liveout set for the function.
2544     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2545       SmallVector<CCValAssign, 16> RVLocs;
2546       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2547                      *DAG.getContext());
2548       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2549       for (unsigned i = 0; i != RVLocs.size(); ++i)
2550         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2551     }
2552
2553     assert(((Callee.getOpcode() == ISD::Register &&
2554              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2555             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2556             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2557             isa<ConstantSDNode>(Callee)) &&
2558     "Expecting an global address, external symbol, absolute value or register");
2559
2560     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2561   }
2562
2563   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2564   InFlag = Chain.getValue(1);
2565
2566   // Add a NOP immediately after the branch instruction when using the 64-bit
2567   // SVR4 ABI. At link time, if caller and callee are in a different module and
2568   // thus have a different TOC, the call will be replaced with a call to a stub
2569   // function which saves the current TOC, loads the TOC of the callee and
2570   // branches to the callee. The NOP will be replaced with a load instruction
2571   // which restores the TOC of the caller from the TOC save slot of the current
2572   // stack frame. If caller and callee belong to the same module (and have the
2573   // same TOC), the NOP will remain unchanged.
2574   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2575     // Insert NOP.
2576     InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Flag, InFlag);
2577   }
2578
2579   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2580                              DAG.getIntPtrConstant(BytesCalleePops, true),
2581                              InFlag);
2582   if (!Ins.empty())
2583     InFlag = Chain.getValue(1);
2584
2585   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2586                          Ins, dl, DAG, InVals);
2587 }
2588
2589 SDValue
2590 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2591                              CallingConv::ID CallConv, bool isVarArg,
2592                              bool isTailCall,
2593                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2594                              const SmallVectorImpl<ISD::InputArg> &Ins,
2595                              DebugLoc dl, SelectionDAG &DAG,
2596                              SmallVectorImpl<SDValue> &InVals) {
2597   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
2598     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2599                           isTailCall, Outs, Ins,
2600                           dl, DAG, InVals);
2601   } else {
2602     return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2603                             isTailCall, Outs, Ins,
2604                             dl, DAG, InVals);
2605   }
2606 }
2607
2608 SDValue
2609 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2610                                   CallingConv::ID CallConv, bool isVarArg,
2611                                   bool isTailCall,
2612                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2613                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2614                                   DebugLoc dl, SelectionDAG &DAG,
2615                                   SmallVectorImpl<SDValue> &InVals) {
2616   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2617   // of the 32-bit SVR4 ABI stack frame layout.
2618
2619   assert((!isTailCall ||
2620           (CallConv == CallingConv::Fast && PerformTailCallOpt)) &&
2621          "IsEligibleForTailCallOptimization missed a case!");
2622
2623   assert((CallConv == CallingConv::C ||
2624           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2625
2626   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2627   unsigned PtrByteSize = 4;
2628
2629   MachineFunction &MF = DAG.getMachineFunction();
2630
2631   // Mark this function as potentially containing a function that contains a
2632   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2633   // and restoring the callers stack pointer in this functions epilog. This is
2634   // done because by tail calling the called function might overwrite the value
2635   // in this function's (MF) stack pointer stack slot 0(SP).
2636   if (PerformTailCallOpt && CallConv==CallingConv::Fast)
2637     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2638
2639   // Count how many bytes are to be pushed on the stack, including the linkage
2640   // area, parameter list area and the part of the local variable space which
2641   // contains copies of aggregates which are passed by value.
2642
2643   // Assign locations to all of the outgoing arguments.
2644   SmallVector<CCValAssign, 16> ArgLocs;
2645   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
2646                  ArgLocs, *DAG.getContext());
2647
2648   // Reserve space for the linkage area on the stack.
2649   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
2650
2651   if (isVarArg) {
2652     // Handle fixed and variable vector arguments differently.
2653     // Fixed vector arguments go into registers as long as registers are
2654     // available. Variable vector arguments always go into memory.
2655     unsigned NumArgs = Outs.size();
2656
2657     for (unsigned i = 0; i != NumArgs; ++i) {
2658       EVT ArgVT = Outs[i].Val.getValueType();
2659       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2660       bool Result;
2661
2662       if (Outs[i].IsFixed) {
2663         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2664                              CCInfo);
2665       } else {
2666         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2667                                     ArgFlags, CCInfo);
2668       }
2669
2670       if (Result) {
2671 #ifndef NDEBUG
2672         errs() << "Call operand #" << i << " has unhandled type "
2673              << ArgVT.getEVTString() << "\n";
2674 #endif
2675         llvm_unreachable(0);
2676       }
2677     }
2678   } else {
2679     // All arguments are treated the same.
2680     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2681   }
2682
2683   // Assign locations to all of the outgoing aggregate by value arguments.
2684   SmallVector<CCValAssign, 16> ByValArgLocs;
2685   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(), ByValArgLocs,
2686                       *DAG.getContext());
2687
2688   // Reserve stack space for the allocations in CCInfo.
2689   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2690
2691   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2692
2693   // Size of the linkage area, parameter list area and the part of the local
2694   // space variable where copies of aggregates which are passed by value are
2695   // stored.
2696   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2697
2698   // Calculate by how many bytes the stack has to be adjusted in case of tail
2699   // call optimization.
2700   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2701
2702   // Adjust the stack pointer for the new arguments...
2703   // These operations are automatically eliminated by the prolog/epilog pass
2704   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2705   SDValue CallSeqStart = Chain;
2706
2707   // Load the return address and frame pointer so it can be moved somewhere else
2708   // later.
2709   SDValue LROp, FPOp;
2710   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2711                                        dl);
2712
2713   // Set up a copy of the stack pointer for use loading and storing any
2714   // arguments that may not fit in the registers available for argument
2715   // passing.
2716   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2717
2718   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2719   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2720   SmallVector<SDValue, 8> MemOpChains;
2721
2722   // Walk the register/memloc assignments, inserting copies/loads.
2723   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2724        i != e;
2725        ++i) {
2726     CCValAssign &VA = ArgLocs[i];
2727     SDValue Arg = Outs[i].Val;
2728     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2729
2730     if (Flags.isByVal()) {
2731       // Argument is an aggregate which is passed by value, thus we need to
2732       // create a copy of it in the local variable space of the current stack
2733       // frame (which is the stack frame of the caller) and pass the address of
2734       // this copy to the callee.
2735       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2736       CCValAssign &ByValVA = ByValArgLocs[j++];
2737       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2738
2739       // Memory reserved in the local variable space of the callers stack frame.
2740       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2741
2742       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2743       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2744
2745       // Create a copy of the argument in the local area of the current
2746       // stack frame.
2747       SDValue MemcpyCall =
2748         CreateCopyOfByValArgument(Arg, PtrOff,
2749                                   CallSeqStart.getNode()->getOperand(0),
2750                                   Flags, DAG, dl);
2751
2752       // This must go outside the CALLSEQ_START..END.
2753       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2754                            CallSeqStart.getNode()->getOperand(1));
2755       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2756                              NewCallSeqStart.getNode());
2757       Chain = CallSeqStart = NewCallSeqStart;
2758
2759       // Pass the address of the aggregate copy on the stack either in a
2760       // physical register or in the parameter list area of the current stack
2761       // frame to the callee.
2762       Arg = PtrOff;
2763     }
2764
2765     if (VA.isRegLoc()) {
2766       // Put argument in a physical register.
2767       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2768     } else {
2769       // Put argument in the parameter list area of the current stack frame.
2770       assert(VA.isMemLoc());
2771       unsigned LocMemOffset = VA.getLocMemOffset();
2772
2773       if (!isTailCall) {
2774         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2775         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2776
2777         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2778                               PseudoSourceValue::getStack(), LocMemOffset));
2779       } else {
2780         // Calculate and remember argument location.
2781         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
2782                                  TailCallArguments);
2783       }
2784     }
2785   }
2786
2787   if (!MemOpChains.empty())
2788     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2789                         &MemOpChains[0], MemOpChains.size());
2790
2791   // Build a sequence of copy-to-reg nodes chained together with token chain
2792   // and flag operands which copy the outgoing args into the appropriate regs.
2793   SDValue InFlag;
2794   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2795     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2796                              RegsToPass[i].second, InFlag);
2797     InFlag = Chain.getValue(1);
2798   }
2799
2800   // Set CR6 to true if this is a vararg call.
2801   if (isVarArg) {
2802     SDValue SetCR(DAG.getMachineNode(PPC::CRSET, dl, MVT::i32), 0);
2803     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2804     InFlag = Chain.getValue(1);
2805   }
2806
2807   if (isTailCall) {
2808     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
2809                     false, TailCallArguments);
2810   }
2811
2812   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
2813                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
2814                     Ins, InVals);
2815 }
2816
2817 SDValue
2818 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
2819                                     CallingConv::ID CallConv, bool isVarArg,
2820                                     bool isTailCall,
2821                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2822                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2823                                     DebugLoc dl, SelectionDAG &DAG,
2824                                     SmallVectorImpl<SDValue> &InVals) {
2825
2826   unsigned NumOps  = Outs.size();
2827
2828   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2829   bool isPPC64 = PtrVT == MVT::i64;
2830   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2831
2832   MachineFunction &MF = DAG.getMachineFunction();
2833
2834   // Mark this function as potentially containing a function that contains a
2835   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2836   // and restoring the callers stack pointer in this functions epilog. This is
2837   // done because by tail calling the called function might overwrite the value
2838   // in this function's (MF) stack pointer stack slot 0(SP).
2839   if (PerformTailCallOpt && CallConv==CallingConv::Fast)
2840     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2841
2842   unsigned nAltivecParamsAtEnd = 0;
2843
2844   // Count how many bytes are to be pushed on the stack, including the linkage
2845   // area, and parameter passing area.  We start with 24/48 bytes, which is
2846   // prereserved space for [SP][CR][LR][3 x unused].
2847   unsigned NumBytes =
2848     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
2849                                          Outs,
2850                                          nAltivecParamsAtEnd);
2851
2852   // Calculate by how many bytes the stack has to be adjusted in case of tail
2853   // call optimization.
2854   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2855
2856   // To protect arguments on the stack from being clobbered in a tail call,
2857   // force all the loads to happen before doing any other lowering.
2858   if (isTailCall)
2859     Chain = DAG.getStackArgumentTokenFactor(Chain);
2860
2861   // Adjust the stack pointer for the new arguments...
2862   // These operations are automatically eliminated by the prolog/epilog pass
2863   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2864   SDValue CallSeqStart = Chain;
2865
2866   // Load the return address and frame pointer so it can be move somewhere else
2867   // later.
2868   SDValue LROp, FPOp;
2869   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
2870                                        dl);
2871
2872   // Set up a copy of the stack pointer for use loading and storing any
2873   // arguments that may not fit in the registers available for argument
2874   // passing.
2875   SDValue StackPtr;
2876   if (isPPC64)
2877     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2878   else
2879     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2880
2881   // Figure out which arguments are going to go in registers, and which in
2882   // memory.  Also, if this is a vararg function, floating point operations
2883   // must be stored to our stack, and loaded into integer regs as well, if
2884   // any integer regs are available for argument passing.
2885   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
2886   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2887
2888   static const unsigned GPR_32[] = {           // 32-bit registers.
2889     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2890     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2891   };
2892   static const unsigned GPR_64[] = {           // 64-bit registers.
2893     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2894     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2895   };
2896   static const unsigned *FPR = GetFPR();
2897
2898   static const unsigned VR[] = {
2899     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2900     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2901   };
2902   const unsigned NumGPRs = array_lengthof(GPR_32);
2903   const unsigned NumFPRs = 13;
2904   const unsigned NumVRs  = array_lengthof(VR);
2905
2906   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
2907
2908   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2909   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2910
2911   SmallVector<SDValue, 8> MemOpChains;
2912   for (unsigned i = 0; i != NumOps; ++i) {
2913     SDValue Arg = Outs[i].Val;
2914     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2915
2916     // PtrOff will be used to store the current argument to the stack if a
2917     // register cannot be found for it.
2918     SDValue PtrOff;
2919
2920     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
2921
2922     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
2923
2924     // On PPC64, promote integers to 64-bit values.
2925     if (isPPC64 && Arg.getValueType() == MVT::i32) {
2926       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
2927       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2928       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
2929     }
2930
2931     // FIXME memcpy is used way more than necessary.  Correctness first.
2932     if (Flags.isByVal()) {
2933       unsigned Size = Flags.getByValSize();
2934       if (Size==1 || Size==2) {
2935         // Very small objects are passed right-justified.
2936         // Everything else is passed left-justified.
2937         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
2938         if (GPR_idx != NumGPRs) {
2939           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
2940                                           NULL, 0, VT);
2941           MemOpChains.push_back(Load.getValue(1));
2942           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2943
2944           ArgOffset += PtrByteSize;
2945         } else {
2946           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
2947           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
2948           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
2949                                 CallSeqStart.getNode()->getOperand(0),
2950                                 Flags, DAG, dl);
2951           // This must go outside the CALLSEQ_START..END.
2952           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2953                                CallSeqStart.getNode()->getOperand(1));
2954           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2955                                  NewCallSeqStart.getNode());
2956           Chain = CallSeqStart = NewCallSeqStart;
2957           ArgOffset += PtrByteSize;
2958         }
2959         continue;
2960       }
2961       // Copy entire object into memory.  There are cases where gcc-generated
2962       // code assumes it is there, even if it could be put entirely into
2963       // registers.  (This is not what the doc says.)
2964       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
2965                             CallSeqStart.getNode()->getOperand(0),
2966                             Flags, DAG, dl);
2967       // This must go outside the CALLSEQ_START..END.
2968       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2969                            CallSeqStart.getNode()->getOperand(1));
2970       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
2971       Chain = CallSeqStart = NewCallSeqStart;
2972       // And copy the pieces of it that fit into registers.
2973       for (unsigned j=0; j<Size; j+=PtrByteSize) {
2974         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
2975         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
2976         if (GPR_idx != NumGPRs) {
2977           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg, NULL, 0);
2978           MemOpChains.push_back(Load.getValue(1));
2979           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2980           ArgOffset += PtrByteSize;
2981         } else {
2982           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
2983           break;
2984         }
2985       }
2986       continue;
2987     }
2988
2989     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
2990     default: llvm_unreachable("Unexpected ValueType for argument!");
2991     case MVT::i32:
2992     case MVT::i64:
2993       if (GPR_idx != NumGPRs) {
2994         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
2995       } else {
2996         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2997                          isPPC64, isTailCall, false, MemOpChains,
2998                          TailCallArguments, dl);
2999       }
3000       ArgOffset += PtrByteSize;
3001       break;
3002     case MVT::f32:
3003     case MVT::f64:
3004       if (FPR_idx != NumFPRs) {
3005         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3006
3007         if (isVarArg) {
3008           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
3009           MemOpChains.push_back(Store);
3010
3011           // Float varargs are always shadowed in available integer registers
3012           if (GPR_idx != NumGPRs) {
3013             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
3014             MemOpChains.push_back(Load.getValue(1));
3015             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3016           }
3017           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3018             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3019             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3020             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
3021             MemOpChains.push_back(Load.getValue(1));
3022             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3023           }
3024         } else {
3025           // If we have any FPRs remaining, we may also have GPRs remaining.
3026           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3027           // GPRs.
3028           if (GPR_idx != NumGPRs)
3029             ++GPR_idx;
3030           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3031               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3032             ++GPR_idx;
3033         }
3034       } else {
3035         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3036                          isPPC64, isTailCall, false, MemOpChains,
3037                          TailCallArguments, dl);
3038       }
3039       if (isPPC64)
3040         ArgOffset += 8;
3041       else
3042         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3043       break;
3044     case MVT::v4f32:
3045     case MVT::v4i32:
3046     case MVT::v8i16:
3047     case MVT::v16i8:
3048       if (isVarArg) {
3049         // These go aligned on the stack, or in the corresponding R registers
3050         // when within range.  The Darwin PPC ABI doc claims they also go in
3051         // V registers; in fact gcc does this only for arguments that are
3052         // prototyped, not for those that match the ...  We do it for all
3053         // arguments, seems to work.
3054         while (ArgOffset % 16 !=0) {
3055           ArgOffset += PtrByteSize;
3056           if (GPR_idx != NumGPRs)
3057             GPR_idx++;
3058         }
3059         // We could elide this store in the case where the object fits
3060         // entirely in R registers.  Maybe later.
3061         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3062                             DAG.getConstant(ArgOffset, PtrVT));
3063         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
3064         MemOpChains.push_back(Store);
3065         if (VR_idx != NumVRs) {
3066           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff, NULL, 0);
3067           MemOpChains.push_back(Load.getValue(1));
3068           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3069         }
3070         ArgOffset += 16;
3071         for (unsigned i=0; i<16; i+=PtrByteSize) {
3072           if (GPR_idx == NumGPRs)
3073             break;
3074           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3075                                   DAG.getConstant(i, PtrVT));
3076           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, NULL, 0);
3077           MemOpChains.push_back(Load.getValue(1));
3078           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3079         }
3080         break;
3081       }
3082
3083       // Non-varargs Altivec params generally go in registers, but have
3084       // stack space allocated at the end.
3085       if (VR_idx != NumVRs) {
3086         // Doesn't have GPR space allocated.
3087         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3088       } else if (nAltivecParamsAtEnd==0) {
3089         // We are emitting Altivec params in order.
3090         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3091                          isPPC64, isTailCall, true, MemOpChains,
3092                          TailCallArguments, dl);
3093         ArgOffset += 16;
3094       }
3095       break;
3096     }
3097   }
3098   // If all Altivec parameters fit in registers, as they usually do,
3099   // they get stack space following the non-Altivec parameters.  We
3100   // don't track this here because nobody below needs it.
3101   // If there are more Altivec parameters than fit in registers emit
3102   // the stores here.
3103   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3104     unsigned j = 0;
3105     // Offset is aligned; skip 1st 12 params which go in V registers.
3106     ArgOffset = ((ArgOffset+15)/16)*16;
3107     ArgOffset += 12*16;
3108     for (unsigned i = 0; i != NumOps; ++i) {
3109       SDValue Arg = Outs[i].Val;
3110       EVT ArgType = Arg.getValueType();
3111       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3112           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3113         if (++j > NumVRs) {
3114           SDValue PtrOff;
3115           // We are emitting Altivec params in order.
3116           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3117                            isPPC64, isTailCall, true, MemOpChains,
3118                            TailCallArguments, dl);
3119           ArgOffset += 16;
3120         }
3121       }
3122     }
3123   }
3124
3125   if (!MemOpChains.empty())
3126     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3127                         &MemOpChains[0], MemOpChains.size());
3128
3129   // Build a sequence of copy-to-reg nodes chained together with token chain
3130   // and flag operands which copy the outgoing args into the appropriate regs.
3131   SDValue InFlag;
3132   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3133     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3134                              RegsToPass[i].second, InFlag);
3135     InFlag = Chain.getValue(1);
3136   }
3137
3138   if (isTailCall) {
3139     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3140                     FPOp, true, TailCallArguments);
3141   }
3142
3143   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3144                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3145                     Ins, InVals);
3146 }
3147
3148 SDValue
3149 PPCTargetLowering::LowerReturn(SDValue Chain,
3150                                CallingConv::ID CallConv, bool isVarArg,
3151                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3152                                DebugLoc dl, SelectionDAG &DAG) {
3153
3154   SmallVector<CCValAssign, 16> RVLocs;
3155   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
3156                  RVLocs, *DAG.getContext());
3157   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3158
3159   // If this is the first return lowered for this function, add the regs to the
3160   // liveout set for the function.
3161   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3162     for (unsigned i = 0; i != RVLocs.size(); ++i)
3163       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3164   }
3165
3166   SDValue Flag;
3167
3168   // Copy the result values into the output registers.
3169   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3170     CCValAssign &VA = RVLocs[i];
3171     assert(VA.isRegLoc() && "Can only return in registers!");
3172     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3173                              Outs[i].Val, Flag);
3174     Flag = Chain.getValue(1);
3175   }
3176
3177   if (Flag.getNode())
3178     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3179   else
3180     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3181 }
3182
3183 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3184                                    const PPCSubtarget &Subtarget) {
3185   // When we pop the dynamic allocation we need to restore the SP link.
3186   DebugLoc dl = Op.getDebugLoc();
3187
3188   // Get the corect type for pointers.
3189   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3190
3191   // Construct the stack pointer operand.
3192   bool IsPPC64 = Subtarget.isPPC64();
3193   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
3194   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3195
3196   // Get the operands for the STACKRESTORE.
3197   SDValue Chain = Op.getOperand(0);
3198   SDValue SaveSP = Op.getOperand(1);
3199
3200   // Load the old link SP.
3201   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr, NULL, 0);
3202
3203   // Restore the stack pointer.
3204   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3205
3206   // Store the old link SP.
3207   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, NULL, 0);
3208 }
3209
3210
3211
3212 SDValue
3213 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3214   MachineFunction &MF = DAG.getMachineFunction();
3215   bool IsPPC64 = PPCSubTarget.isPPC64();
3216   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3217   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3218
3219   // Get current frame pointer save index.  The users of this index will be
3220   // primarily DYNALLOC instructions.
3221   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3222   int RASI = FI->getReturnAddrSaveIndex();
3223
3224   // If the frame pointer save index hasn't been defined yet.
3225   if (!RASI) {
3226     // Find out what the fix offset of the frame pointer save area.
3227     int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, isDarwinABI);
3228     // Allocate the frame index for frame pointer save area.
3229     RASI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, LROffset,
3230                                                 true, false);
3231     // Save the result.
3232     FI->setReturnAddrSaveIndex(RASI);
3233   }
3234   return DAG.getFrameIndex(RASI, PtrVT);
3235 }
3236
3237 SDValue
3238 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3239   MachineFunction &MF = DAG.getMachineFunction();
3240   bool IsPPC64 = PPCSubTarget.isPPC64();
3241   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3242   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3243
3244   // Get current frame pointer save index.  The users of this index will be
3245   // primarily DYNALLOC instructions.
3246   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3247   int FPSI = FI->getFramePointerSaveIndex();
3248
3249   // If the frame pointer save index hasn't been defined yet.
3250   if (!FPSI) {
3251     // Find out what the fix offset of the frame pointer save area.
3252     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64,
3253                                                            isDarwinABI);
3254
3255     // Allocate the frame index for frame pointer save area.
3256     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset,
3257                                                 true, false);
3258     // Save the result.
3259     FI->setFramePointerSaveIndex(FPSI);
3260   }
3261   return DAG.getFrameIndex(FPSI, PtrVT);
3262 }
3263
3264 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3265                                          SelectionDAG &DAG,
3266                                          const PPCSubtarget &Subtarget) {
3267   // Get the inputs.
3268   SDValue Chain = Op.getOperand(0);
3269   SDValue Size  = Op.getOperand(1);
3270   DebugLoc dl = Op.getDebugLoc();
3271
3272   // Get the corect type for pointers.
3273   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3274   // Negate the size.
3275   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3276                                   DAG.getConstant(0, PtrVT), Size);
3277   // Construct a node for the frame pointer save index.
3278   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3279   // Build a DYNALLOC node.
3280   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3281   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3282   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3283 }
3284
3285 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3286 /// possible.
3287 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
3288   // Not FP? Not a fsel.
3289   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3290       !Op.getOperand(2).getValueType().isFloatingPoint())
3291     return Op;
3292
3293   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3294
3295   // Cannot handle SETEQ/SETNE.
3296   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3297
3298   EVT ResVT = Op.getValueType();
3299   EVT CmpVT = Op.getOperand(0).getValueType();
3300   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3301   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3302   DebugLoc dl = Op.getDebugLoc();
3303
3304   // If the RHS of the comparison is a 0.0, we don't need to do the
3305   // subtraction at all.
3306   if (isFloatingPointZero(RHS))
3307     switch (CC) {
3308     default: break;       // SETUO etc aren't handled by fsel.
3309     case ISD::SETULT:
3310     case ISD::SETLT:
3311       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3312     case ISD::SETOGE:
3313     case ISD::SETGE:
3314       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3315         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3316       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3317     case ISD::SETUGT:
3318     case ISD::SETGT:
3319       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3320     case ISD::SETOLE:
3321     case ISD::SETLE:
3322       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3323         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3324       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3325                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3326     }
3327
3328   SDValue Cmp;
3329   switch (CC) {
3330   default: break;       // SETUO etc aren't handled by fsel.
3331   case ISD::SETULT:
3332   case ISD::SETLT:
3333     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3334     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3335       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3336       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3337   case ISD::SETOGE:
3338   case ISD::SETGE:
3339     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3340     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3341       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3342       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3343   case ISD::SETUGT:
3344   case ISD::SETGT:
3345     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3346     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3347       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3348       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3349   case ISD::SETOLE:
3350   case ISD::SETLE:
3351     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3352     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3353       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3354       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3355   }
3356   return Op;
3357 }
3358
3359 // FIXME: Split this code up when LegalizeDAGTypes lands.
3360 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3361                                            DebugLoc dl) {
3362   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3363   SDValue Src = Op.getOperand(0);
3364   if (Src.getValueType() == MVT::f32)
3365     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3366
3367   SDValue Tmp;
3368   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3369   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3370   case MVT::i32:
3371     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3372                                                          PPCISD::FCTIDZ,
3373                       dl, MVT::f64, Src);
3374     break;
3375   case MVT::i64:
3376     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3377     break;
3378   }
3379
3380   // Convert the FP value to an int value through memory.
3381   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3382
3383   // Emit a store to the stack slot.
3384   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr, NULL, 0);
3385
3386   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3387   // add in a bias.
3388   if (Op.getValueType() == MVT::i32)
3389     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3390                         DAG.getConstant(4, FIPtr.getValueType()));
3391   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, NULL, 0);
3392 }
3393
3394 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3395   DebugLoc dl = Op.getDebugLoc();
3396   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3397   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3398     return SDValue();
3399
3400   if (Op.getOperand(0).getValueType() == MVT::i64) {
3401     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, dl,
3402                                MVT::f64, Op.getOperand(0));
3403     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3404     if (Op.getValueType() == MVT::f32)
3405       FP = DAG.getNode(ISD::FP_ROUND, dl,
3406                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3407     return FP;
3408   }
3409
3410   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3411          "Unhandled SINT_TO_FP type in custom expander!");
3412   // Since we only generate this in 64-bit mode, we can take advantage of
3413   // 64-bit registers.  In particular, sign extend the input value into the
3414   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3415   // then lfd it and fcfid it.
3416   MachineFunction &MF = DAG.getMachineFunction();
3417   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3418   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3419   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3420   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3421
3422   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3423                                 Op.getOperand(0));
3424
3425   // STD the extended value into the stack slot.
3426   MachineMemOperand *MMO =
3427     MF.getMachineMemOperand(PseudoSourceValue::getFixedStack(FrameIdx),
3428                             MachineMemOperand::MOStore, 0, 8, 8);
3429   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3430   SDValue Store =
3431     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3432                             Ops, 4, MVT::i64, MMO);
3433   // Load the value as a double.
3434   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, NULL, 0);
3435
3436   // FCFID it and return it.
3437   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3438   if (Op.getValueType() == MVT::f32)
3439     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3440   return FP;
3441 }
3442
3443 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
3444   DebugLoc dl = Op.getDebugLoc();
3445   /*
3446    The rounding mode is in bits 30:31 of FPSR, and has the following
3447    settings:
3448      00 Round to nearest
3449      01 Round to 0
3450      10 Round to +inf
3451      11 Round to -inf
3452
3453   FLT_ROUNDS, on the other hand, expects the following:
3454     -1 Undefined
3455      0 Round to 0
3456      1 Round to nearest
3457      2 Round to +inf
3458      3 Round to -inf
3459
3460   To perform the conversion, we do:
3461     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3462   */
3463
3464   MachineFunction &MF = DAG.getMachineFunction();
3465   EVT VT = Op.getValueType();
3466   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3467   std::vector<EVT> NodeTys;
3468   SDValue MFFSreg, InFlag;
3469
3470   // Save FP Control Word to register
3471   NodeTys.push_back(MVT::f64);    // return register
3472   NodeTys.push_back(MVT::Flag);   // unused in this context
3473   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3474
3475   // Save FP register to stack slot
3476   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3477   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3478   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3479                                  StackSlot, NULL, 0);
3480
3481   // Load FP Control Word from low 32 bits of stack slot.
3482   SDValue Four = DAG.getConstant(4, PtrVT);
3483   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3484   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, NULL, 0);
3485
3486   // Transform as necessary
3487   SDValue CWD1 =
3488     DAG.getNode(ISD::AND, dl, MVT::i32,
3489                 CWD, DAG.getConstant(3, MVT::i32));
3490   SDValue CWD2 =
3491     DAG.getNode(ISD::SRL, dl, MVT::i32,
3492                 DAG.getNode(ISD::AND, dl, MVT::i32,
3493                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3494                                         CWD, DAG.getConstant(3, MVT::i32)),
3495                             DAG.getConstant(3, MVT::i32)),
3496                 DAG.getConstant(1, MVT::i32));
3497
3498   SDValue RetVal =
3499     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3500
3501   return DAG.getNode((VT.getSizeInBits() < 16 ?
3502                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3503 }
3504
3505 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
3506   EVT VT = Op.getValueType();
3507   unsigned BitWidth = VT.getSizeInBits();
3508   DebugLoc dl = Op.getDebugLoc();
3509   assert(Op.getNumOperands() == 3 &&
3510          VT == Op.getOperand(1).getValueType() &&
3511          "Unexpected SHL!");
3512
3513   // Expand into a bunch of logical ops.  Note that these ops
3514   // depend on the PPC behavior for oversized shift amounts.
3515   SDValue Lo = Op.getOperand(0);
3516   SDValue Hi = Op.getOperand(1);
3517   SDValue Amt = Op.getOperand(2);
3518   EVT AmtVT = Amt.getValueType();
3519
3520   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3521                              DAG.getConstant(BitWidth, AmtVT), Amt);
3522   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3523   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3524   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3525   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3526                              DAG.getConstant(-BitWidth, AmtVT));
3527   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3528   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3529   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3530   SDValue OutOps[] = { OutLo, OutHi };
3531   return DAG.getMergeValues(OutOps, 2, dl);
3532 }
3533
3534 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3535   EVT VT = Op.getValueType();
3536   DebugLoc dl = Op.getDebugLoc();
3537   unsigned BitWidth = VT.getSizeInBits();
3538   assert(Op.getNumOperands() == 3 &&
3539          VT == Op.getOperand(1).getValueType() &&
3540          "Unexpected SRL!");
3541
3542   // Expand into a bunch of logical ops.  Note that these ops
3543   // depend on the PPC behavior for oversized shift amounts.
3544   SDValue Lo = Op.getOperand(0);
3545   SDValue Hi = Op.getOperand(1);
3546   SDValue Amt = Op.getOperand(2);
3547   EVT AmtVT = Amt.getValueType();
3548
3549   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3550                              DAG.getConstant(BitWidth, AmtVT), Amt);
3551   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3552   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3553   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3554   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3555                              DAG.getConstant(-BitWidth, AmtVT));
3556   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3557   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3558   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3559   SDValue OutOps[] = { OutLo, OutHi };
3560   return DAG.getMergeValues(OutOps, 2, dl);
3561 }
3562
3563 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3564   DebugLoc dl = Op.getDebugLoc();
3565   EVT VT = Op.getValueType();
3566   unsigned BitWidth = VT.getSizeInBits();
3567   assert(Op.getNumOperands() == 3 &&
3568          VT == Op.getOperand(1).getValueType() &&
3569          "Unexpected SRA!");
3570
3571   // Expand into a bunch of logical ops, followed by a select_cc.
3572   SDValue Lo = Op.getOperand(0);
3573   SDValue Hi = Op.getOperand(1);
3574   SDValue Amt = Op.getOperand(2);
3575   EVT AmtVT = Amt.getValueType();
3576
3577   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3578                              DAG.getConstant(BitWidth, AmtVT), Amt);
3579   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3580   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3581   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3582   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3583                              DAG.getConstant(-BitWidth, AmtVT));
3584   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3585   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3586   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3587                                   Tmp4, Tmp6, ISD::SETLE);
3588   SDValue OutOps[] = { OutLo, OutHi };
3589   return DAG.getMergeValues(OutOps, 2, dl);
3590 }
3591
3592 //===----------------------------------------------------------------------===//
3593 // Vector related lowering.
3594 //
3595
3596 /// BuildSplatI - Build a canonical splati of Val with an element size of
3597 /// SplatSize.  Cast the result to VT.
3598 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3599                              SelectionDAG &DAG, DebugLoc dl) {
3600   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3601
3602   static const EVT VTys[] = { // canonical VT to use for each size.
3603     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3604   };
3605
3606   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3607
3608   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3609   if (Val == -1)
3610     SplatSize = 1;
3611
3612   EVT CanonicalVT = VTys[SplatSize-1];
3613
3614   // Build a canonical splat for this value.
3615   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3616   SmallVector<SDValue, 8> Ops;
3617   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3618   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3619                               &Ops[0], Ops.size());
3620   return DAG.getNode(ISD::BIT_CONVERT, dl, ReqVT, Res);
3621 }
3622
3623 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3624 /// specified intrinsic ID.
3625 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3626                                 SelectionDAG &DAG, DebugLoc dl,
3627                                 EVT DestVT = MVT::Other) {
3628   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3629   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3630                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3631 }
3632
3633 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3634 /// specified intrinsic ID.
3635 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3636                                 SDValue Op2, SelectionDAG &DAG,
3637                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3638   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3639   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3640                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3641 }
3642
3643
3644 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3645 /// amount.  The result has the specified value type.
3646 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3647                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3648   // Force LHS/RHS to be the right type.
3649   LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, LHS);
3650   RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, RHS);
3651
3652   int Ops[16];
3653   for (unsigned i = 0; i != 16; ++i)
3654     Ops[i] = i + Amt;
3655   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3656   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3657 }
3658
3659 // If this is a case we can't handle, return null and let the default
3660 // expansion code take care of it.  If we CAN select this case, and if it
3661 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3662 // this case more efficiently than a constant pool load, lower it to the
3663 // sequence of ops that should be used.
3664 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3665   DebugLoc dl = Op.getDebugLoc();
3666   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3667   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3668
3669   // Check if this is a splat of a constant value.
3670   APInt APSplatBits, APSplatUndef;
3671   unsigned SplatBitSize;
3672   bool HasAnyUndefs;
3673   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3674                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3675     return SDValue();
3676
3677   unsigned SplatBits = APSplatBits.getZExtValue();
3678   unsigned SplatUndef = APSplatUndef.getZExtValue();
3679   unsigned SplatSize = SplatBitSize / 8;
3680
3681   // First, handle single instruction cases.
3682
3683   // All zeros?
3684   if (SplatBits == 0) {
3685     // Canonicalize all zero vectors to be v4i32.
3686     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3687       SDValue Z = DAG.getConstant(0, MVT::i32);
3688       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3689       Op = DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Z);
3690     }
3691     return Op;
3692   }
3693
3694   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3695   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3696                     (32-SplatBitSize));
3697   if (SextVal >= -16 && SextVal <= 15)
3698     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3699
3700
3701   // Two instruction sequences.
3702
3703   // If this value is in the range [-32,30] and is even, use:
3704   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3705   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3706     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3707     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3708     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3709   }
3710
3711   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3712   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3713   // for fneg/fabs.
3714   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3715     // Make -1 and vspltisw -1:
3716     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3717
3718     // Make the VSLW intrinsic, computing 0x8000_0000.
3719     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3720                                    OnesV, DAG, dl);
3721
3722     // xor by OnesV to invert it.
3723     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3724     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3725   }
3726
3727   // Check to see if this is a wide variety of vsplti*, binop self cases.
3728   static const signed char SplatCsts[] = {
3729     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3730     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3731   };
3732
3733   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3734     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3735     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3736     int i = SplatCsts[idx];
3737
3738     // Figure out what shift amount will be used by altivec if shifted by i in
3739     // this splat size.
3740     unsigned TypeShiftAmt = i & (SplatBitSize-1);
3741
3742     // vsplti + shl self.
3743     if (SextVal == (i << (int)TypeShiftAmt)) {
3744       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3745       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3746         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3747         Intrinsic::ppc_altivec_vslw
3748       };
3749       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3750       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3751     }
3752
3753     // vsplti + srl self.
3754     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3755       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3756       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3757         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3758         Intrinsic::ppc_altivec_vsrw
3759       };
3760       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3761       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3762     }
3763
3764     // vsplti + sra self.
3765     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3766       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3767       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3768         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3769         Intrinsic::ppc_altivec_vsraw
3770       };
3771       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3772       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3773     }
3774
3775     // vsplti + rol self.
3776     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3777                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3778       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3779       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3780         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3781         Intrinsic::ppc_altivec_vrlw
3782       };
3783       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3784       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3785     }
3786
3787     // t = vsplti c, result = vsldoi t, t, 1
3788     if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3789       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3790       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3791     }
3792     // t = vsplti c, result = vsldoi t, t, 2
3793     if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3794       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3795       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3796     }
3797     // t = vsplti c, result = vsldoi t, t, 3
3798     if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3799       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3800       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3801     }
3802   }
3803
3804   // Three instruction sequences.
3805
3806   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3807   if (SextVal >= 0 && SextVal <= 31) {
3808     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
3809     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3810     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
3811     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3812   }
3813   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3814   if (SextVal >= -31 && SextVal <= 0) {
3815     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
3816     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3817     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
3818     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3819   }
3820
3821   return SDValue();
3822 }
3823
3824 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3825 /// the specified operations to build the shuffle.
3826 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3827                                       SDValue RHS, SelectionDAG &DAG,
3828                                       DebugLoc dl) {
3829   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3830   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3831   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3832
3833   enum {
3834     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3835     OP_VMRGHW,
3836     OP_VMRGLW,
3837     OP_VSPLTISW0,
3838     OP_VSPLTISW1,
3839     OP_VSPLTISW2,
3840     OP_VSPLTISW3,
3841     OP_VSLDOI4,
3842     OP_VSLDOI8,
3843     OP_VSLDOI12
3844   };
3845
3846   if (OpNum == OP_COPY) {
3847     if (LHSID == (1*9+2)*9+3) return LHS;
3848     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3849     return RHS;
3850   }
3851
3852   SDValue OpLHS, OpRHS;
3853   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3854   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3855
3856   int ShufIdxs[16];
3857   switch (OpNum) {
3858   default: llvm_unreachable("Unknown i32 permute!");
3859   case OP_VMRGHW:
3860     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
3861     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
3862     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
3863     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
3864     break;
3865   case OP_VMRGLW:
3866     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
3867     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
3868     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
3869     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
3870     break;
3871   case OP_VSPLTISW0:
3872     for (unsigned i = 0; i != 16; ++i)
3873       ShufIdxs[i] = (i&3)+0;
3874     break;
3875   case OP_VSPLTISW1:
3876     for (unsigned i = 0; i != 16; ++i)
3877       ShufIdxs[i] = (i&3)+4;
3878     break;
3879   case OP_VSPLTISW2:
3880     for (unsigned i = 0; i != 16; ++i)
3881       ShufIdxs[i] = (i&3)+8;
3882     break;
3883   case OP_VSPLTISW3:
3884     for (unsigned i = 0; i != 16; ++i)
3885       ShufIdxs[i] = (i&3)+12;
3886     break;
3887   case OP_VSLDOI4:
3888     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
3889   case OP_VSLDOI8:
3890     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
3891   case OP_VSLDOI12:
3892     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
3893   }
3894   EVT VT = OpLHS.getValueType();
3895   OpLHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpLHS);
3896   OpRHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpRHS);
3897   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
3898   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3899 }
3900
3901 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
3902 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
3903 /// return the code it can be lowered into.  Worst case, it can always be
3904 /// lowered into a vperm.
3905 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
3906                                                SelectionDAG &DAG) {
3907   DebugLoc dl = Op.getDebugLoc();
3908   SDValue V1 = Op.getOperand(0);
3909   SDValue V2 = Op.getOperand(1);
3910   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
3911   EVT VT = Op.getValueType();
3912
3913   // Cases that are handled by instructions that take permute immediates
3914   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
3915   // selected by the instruction selector.
3916   if (V2.getOpcode() == ISD::UNDEF) {
3917     if (PPC::isSplatShuffleMask(SVOp, 1) ||
3918         PPC::isSplatShuffleMask(SVOp, 2) ||
3919         PPC::isSplatShuffleMask(SVOp, 4) ||
3920         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
3921         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
3922         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
3923         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
3924         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
3925         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
3926         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
3927         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
3928         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
3929       return Op;
3930     }
3931   }
3932
3933   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3934   // and produce a fixed permutation.  If any of these match, do not lower to
3935   // VPERM.
3936   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
3937       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
3938       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
3939       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
3940       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
3941       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
3942       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
3943       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
3944       PPC::isVMRGHShuffleMask(SVOp, 4, false))
3945     return Op;
3946
3947   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3948   // perfect shuffle table to emit an optimal matching sequence.
3949   SmallVector<int, 16> PermMask;
3950   SVOp->getMask(PermMask);
3951
3952   unsigned PFIndexes[4];
3953   bool isFourElementShuffle = true;
3954   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3955     unsigned EltNo = 8;   // Start out undef.
3956     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3957       if (PermMask[i*4+j] < 0)
3958         continue;   // Undef, ignore it.
3959
3960       unsigned ByteSource = PermMask[i*4+j];
3961       if ((ByteSource & 3) != j) {
3962         isFourElementShuffle = false;
3963         break;
3964       }
3965
3966       if (EltNo == 8) {
3967         EltNo = ByteSource/4;
3968       } else if (EltNo != ByteSource/4) {
3969         isFourElementShuffle = false;
3970         break;
3971       }
3972     }
3973     PFIndexes[i] = EltNo;
3974   }
3975
3976   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3977   // perfect shuffle vector to determine if it is cost effective to do this as
3978   // discrete instructions, or whether we should use a vperm.
3979   if (isFourElementShuffle) {
3980     // Compute the index in the perfect shuffle table.
3981     unsigned PFTableIndex =
3982       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3983
3984     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3985     unsigned Cost  = (PFEntry >> 30);
3986
3987     // Determining when to avoid vperm is tricky.  Many things affect the cost
3988     // of vperm, particularly how many times the perm mask needs to be computed.
3989     // For example, if the perm mask can be hoisted out of a loop or is already
3990     // used (perhaps because there are multiple permutes with the same shuffle
3991     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3992     // the loop requires an extra register.
3993     //
3994     // As a compromise, we only emit discrete instructions if the shuffle can be
3995     // generated in 3 or fewer operations.  When we have loop information
3996     // available, if this block is within a loop, we should avoid using vperm
3997     // for 3-operation perms and use a constant pool load instead.
3998     if (Cost < 3)
3999       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4000   }
4001
4002   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4003   // vector that will get spilled to the constant pool.
4004   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4005
4006   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4007   // that it is in input element units, not in bytes.  Convert now.
4008   EVT EltVT = V1.getValueType().getVectorElementType();
4009   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4010
4011   SmallVector<SDValue, 16> ResultMask;
4012   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4013     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4014
4015     for (unsigned j = 0; j != BytesPerElement; ++j)
4016       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4017                                            MVT::i32));
4018   }
4019
4020   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4021                                     &ResultMask[0], ResultMask.size());
4022   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4023 }
4024
4025 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4026 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4027 /// information about the intrinsic.
4028 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4029                                   bool &isDot) {
4030   unsigned IntrinsicID =
4031     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4032   CompareOpc = -1;
4033   isDot = false;
4034   switch (IntrinsicID) {
4035   default: return false;
4036     // Comparison predicates.
4037   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4038   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4039   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4040   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4041   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4042   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4043   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4044   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4045   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4046   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4047   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4048   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4049   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4050
4051     // Normal Comparisons.
4052   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4053   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4054   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4055   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4056   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4057   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4058   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4059   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4060   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4061   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4062   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4063   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4064   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4065   }
4066   return true;
4067 }
4068
4069 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4070 /// lower, do it, otherwise return null.
4071 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4072                                                      SelectionDAG &DAG) {
4073   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4074   // opcode number of the comparison.
4075   DebugLoc dl = Op.getDebugLoc();
4076   int CompareOpc;
4077   bool isDot;
4078   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4079     return SDValue();    // Don't custom lower most intrinsics.
4080
4081   // If this is a non-dot comparison, make the VCMP node and we are done.
4082   if (!isDot) {
4083     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4084                                 Op.getOperand(1), Op.getOperand(2),
4085                                 DAG.getConstant(CompareOpc, MVT::i32));
4086     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Tmp);
4087   }
4088
4089   // Create the PPCISD altivec 'dot' comparison node.
4090   SDValue Ops[] = {
4091     Op.getOperand(2),  // LHS
4092     Op.getOperand(3),  // RHS
4093     DAG.getConstant(CompareOpc, MVT::i32)
4094   };
4095   std::vector<EVT> VTs;
4096   VTs.push_back(Op.getOperand(2).getValueType());
4097   VTs.push_back(MVT::Flag);
4098   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4099
4100   // Now that we have the comparison, emit a copy from the CR to a GPR.
4101   // This is flagged to the above dot comparison.
4102   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4103                                 DAG.getRegister(PPC::CR6, MVT::i32),
4104                                 CompNode.getValue(1));
4105
4106   // Unpack the result based on how the target uses it.
4107   unsigned BitNo;   // Bit # of CR6.
4108   bool InvertBit;   // Invert result?
4109   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4110   default:  // Can't happen, don't crash on invalid number though.
4111   case 0:   // Return the value of the EQ bit of CR6.
4112     BitNo = 0; InvertBit = false;
4113     break;
4114   case 1:   // Return the inverted value of the EQ bit of CR6.
4115     BitNo = 0; InvertBit = true;
4116     break;
4117   case 2:   // Return the value of the LT bit of CR6.
4118     BitNo = 2; InvertBit = false;
4119     break;
4120   case 3:   // Return the inverted value of the LT bit of CR6.
4121     BitNo = 2; InvertBit = true;
4122     break;
4123   }
4124
4125   // Shift the bit into the low position.
4126   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4127                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4128   // Isolate the bit.
4129   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4130                       DAG.getConstant(1, MVT::i32));
4131
4132   // If we are supposed to, toggle the bit.
4133   if (InvertBit)
4134     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4135                         DAG.getConstant(1, MVT::i32));
4136   return Flags;
4137 }
4138
4139 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4140                                                    SelectionDAG &DAG) {
4141   DebugLoc dl = Op.getDebugLoc();
4142   // Create a stack slot that is 16-byte aligned.
4143   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4144   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4145   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4146   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4147
4148   // Store the input value into Value#0 of the stack slot.
4149   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4150                                  Op.getOperand(0), FIdx, NULL, 0);
4151   // Load it out.
4152   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, NULL, 0);
4153 }
4154
4155 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
4156   DebugLoc dl = Op.getDebugLoc();
4157   if (Op.getValueType() == MVT::v4i32) {
4158     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4159
4160     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4161     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4162
4163     SDValue RHSSwap =   // = vrlw RHS, 16
4164       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4165
4166     // Shrinkify inputs to v8i16.
4167     LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, LHS);
4168     RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHS);
4169     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHSSwap);
4170
4171     // Low parts multiplied together, generating 32-bit results (we ignore the
4172     // top parts).
4173     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4174                                         LHS, RHS, DAG, dl, MVT::v4i32);
4175
4176     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4177                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4178     // Shift the high parts up 16 bits.
4179     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4180                               Neg16, DAG, dl);
4181     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4182   } else if (Op.getValueType() == MVT::v8i16) {
4183     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4184
4185     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4186
4187     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4188                             LHS, RHS, Zero, DAG, dl);
4189   } else if (Op.getValueType() == MVT::v16i8) {
4190     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4191
4192     // Multiply the even 8-bit parts, producing 16-bit sums.
4193     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4194                                            LHS, RHS, DAG, dl, MVT::v8i16);
4195     EvenParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, EvenParts);
4196
4197     // Multiply the odd 8-bit parts, producing 16-bit sums.
4198     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4199                                           LHS, RHS, DAG, dl, MVT::v8i16);
4200     OddParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OddParts);
4201
4202     // Merge the results together.
4203     int Ops[16];
4204     for (unsigned i = 0; i != 8; ++i) {
4205       Ops[i*2  ] = 2*i+1;
4206       Ops[i*2+1] = 2*i+1+16;
4207     }
4208     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4209   } else {
4210     llvm_unreachable("Unknown mul to lower!");
4211   }
4212 }
4213
4214 /// LowerOperation - Provide custom lowering hooks for some operations.
4215 ///
4216 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
4217   switch (Op.getOpcode()) {
4218   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4219   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4220   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4221   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4222   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4223   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4224   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4225   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
4226   case ISD::VASTART:
4227     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
4228                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
4229
4230   case ISD::VAARG:
4231     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
4232                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
4233
4234   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4235   case ISD::DYNAMIC_STACKALLOC:
4236     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4237
4238   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4239   case ISD::FP_TO_UINT:
4240   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4241                                                        Op.getDebugLoc());
4242   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4243   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4244
4245   // Lower 64-bit shifts.
4246   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4247   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4248   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4249
4250   // Vector-related lowering.
4251   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4252   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4253   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4254   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4255   case ISD::MUL:                return LowerMUL(Op, DAG);
4256
4257   // Frame & Return address.
4258   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4259   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4260   }
4261   return SDValue();
4262 }
4263
4264 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4265                                            SmallVectorImpl<SDValue>&Results,
4266                                            SelectionDAG &DAG) {
4267   DebugLoc dl = N->getDebugLoc();
4268   switch (N->getOpcode()) {
4269   default:
4270     assert(false && "Do not know how to custom type legalize this operation!");
4271     return;
4272   case ISD::FP_ROUND_INREG: {
4273     assert(N->getValueType(0) == MVT::ppcf128);
4274     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4275     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4276                              MVT::f64, N->getOperand(0),
4277                              DAG.getIntPtrConstant(0));
4278     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4279                              MVT::f64, N->getOperand(0),
4280                              DAG.getIntPtrConstant(1));
4281
4282     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4283     // of the long double, and puts FPSCR back the way it was.  We do not
4284     // actually model FPSCR.
4285     std::vector<EVT> NodeTys;
4286     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4287
4288     NodeTys.push_back(MVT::f64);   // Return register
4289     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
4290     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4291     MFFSreg = Result.getValue(0);
4292     InFlag = Result.getValue(1);
4293
4294     NodeTys.clear();
4295     NodeTys.push_back(MVT::Flag);   // Returns a flag
4296     Ops[0] = DAG.getConstant(31, MVT::i32);
4297     Ops[1] = InFlag;
4298     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4299     InFlag = Result.getValue(0);
4300
4301     NodeTys.clear();
4302     NodeTys.push_back(MVT::Flag);   // Returns a flag
4303     Ops[0] = DAG.getConstant(30, MVT::i32);
4304     Ops[1] = InFlag;
4305     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4306     InFlag = Result.getValue(0);
4307
4308     NodeTys.clear();
4309     NodeTys.push_back(MVT::f64);    // result of add
4310     NodeTys.push_back(MVT::Flag);   // Returns a flag
4311     Ops[0] = Lo;
4312     Ops[1] = Hi;
4313     Ops[2] = InFlag;
4314     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4315     FPreg = Result.getValue(0);
4316     InFlag = Result.getValue(1);
4317
4318     NodeTys.clear();
4319     NodeTys.push_back(MVT::f64);
4320     Ops[0] = DAG.getConstant(1, MVT::i32);
4321     Ops[1] = MFFSreg;
4322     Ops[2] = FPreg;
4323     Ops[3] = InFlag;
4324     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4325     FPreg = Result.getValue(0);
4326
4327     // We know the low half is about to be thrown away, so just use something
4328     // convenient.
4329     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4330                                 FPreg, FPreg));
4331     return;
4332   }
4333   case ISD::FP_TO_SINT:
4334     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4335     return;
4336   }
4337 }
4338
4339
4340 //===----------------------------------------------------------------------===//
4341 //  Other Lowering Code
4342 //===----------------------------------------------------------------------===//
4343
4344 MachineBasicBlock *
4345 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4346                                     bool is64bit, unsigned BinOpcode) const {
4347   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4348   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4349
4350   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4351   MachineFunction *F = BB->getParent();
4352   MachineFunction::iterator It = BB;
4353   ++It;
4354
4355   unsigned dest = MI->getOperand(0).getReg();
4356   unsigned ptrA = MI->getOperand(1).getReg();
4357   unsigned ptrB = MI->getOperand(2).getReg();
4358   unsigned incr = MI->getOperand(3).getReg();
4359   DebugLoc dl = MI->getDebugLoc();
4360
4361   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4362   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4363   F->insert(It, loopMBB);
4364   F->insert(It, exitMBB);
4365   exitMBB->transferSuccessors(BB);
4366
4367   MachineRegisterInfo &RegInfo = F->getRegInfo();
4368   unsigned TmpReg = (!BinOpcode) ? incr :
4369     RegInfo.createVirtualRegister(
4370        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4371                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4372
4373   //  thisMBB:
4374   //   ...
4375   //   fallthrough --> loopMBB
4376   BB->addSuccessor(loopMBB);
4377
4378   //  loopMBB:
4379   //   l[wd]arx dest, ptr
4380   //   add r0, dest, incr
4381   //   st[wd]cx. r0, ptr
4382   //   bne- loopMBB
4383   //   fallthrough --> exitMBB
4384   BB = loopMBB;
4385   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4386     .addReg(ptrA).addReg(ptrB);
4387   if (BinOpcode)
4388     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4389   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4390     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4391   BuildMI(BB, dl, TII->get(PPC::BCC))
4392     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4393   BB->addSuccessor(loopMBB);
4394   BB->addSuccessor(exitMBB);
4395
4396   //  exitMBB:
4397   //   ...
4398   BB = exitMBB;
4399   return BB;
4400 }
4401
4402 MachineBasicBlock *
4403 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4404                                             MachineBasicBlock *BB,
4405                                             bool is8bit,    // operation
4406                                             unsigned BinOpcode) const {
4407   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4408   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4409   // In 64 bit mode we have to use 64 bits for addresses, even though the
4410   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4411   // registers without caring whether they're 32 or 64, but here we're
4412   // doing actual arithmetic on the addresses.
4413   bool is64bit = PPCSubTarget.isPPC64();
4414
4415   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4416   MachineFunction *F = BB->getParent();
4417   MachineFunction::iterator It = BB;
4418   ++It;
4419
4420   unsigned dest = MI->getOperand(0).getReg();
4421   unsigned ptrA = MI->getOperand(1).getReg();
4422   unsigned ptrB = MI->getOperand(2).getReg();
4423   unsigned incr = MI->getOperand(3).getReg();
4424   DebugLoc dl = MI->getDebugLoc();
4425
4426   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4427   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4428   F->insert(It, loopMBB);
4429   F->insert(It, exitMBB);
4430   exitMBB->transferSuccessors(BB);
4431
4432   MachineRegisterInfo &RegInfo = F->getRegInfo();
4433   const TargetRegisterClass *RC =
4434     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4435               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4436   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4437   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4438   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4439   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4440   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4441   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4442   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4443   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4444   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4445   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4446   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4447   unsigned Ptr1Reg;
4448   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4449
4450   //  thisMBB:
4451   //   ...
4452   //   fallthrough --> loopMBB
4453   BB->addSuccessor(loopMBB);
4454
4455   // The 4-byte load must be aligned, while a char or short may be
4456   // anywhere in the word.  Hence all this nasty bookkeeping code.
4457   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4458   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4459   //   xori shift, shift1, 24 [16]
4460   //   rlwinm ptr, ptr1, 0, 0, 29
4461   //   slw incr2, incr, shift
4462   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4463   //   slw mask, mask2, shift
4464   //  loopMBB:
4465   //   lwarx tmpDest, ptr
4466   //   add tmp, tmpDest, incr2
4467   //   andc tmp2, tmpDest, mask
4468   //   and tmp3, tmp, mask
4469   //   or tmp4, tmp3, tmp2
4470   //   stwcx. tmp4, ptr
4471   //   bne- loopMBB
4472   //   fallthrough --> exitMBB
4473   //   srw dest, tmpDest, shift
4474
4475   if (ptrA!=PPC::R0) {
4476     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4477     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4478       .addReg(ptrA).addReg(ptrB);
4479   } else {
4480     Ptr1Reg = ptrB;
4481   }
4482   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4483       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4484   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4485       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4486   if (is64bit)
4487     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4488       .addReg(Ptr1Reg).addImm(0).addImm(61);
4489   else
4490     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4491       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4492   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4493       .addReg(incr).addReg(ShiftReg);
4494   if (is8bit)
4495     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4496   else {
4497     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4498     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4499   }
4500   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4501       .addReg(Mask2Reg).addReg(ShiftReg);
4502
4503   BB = loopMBB;
4504   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4505     .addReg(PPC::R0).addReg(PtrReg);
4506   if (BinOpcode)
4507     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4508       .addReg(Incr2Reg).addReg(TmpDestReg);
4509   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4510     .addReg(TmpDestReg).addReg(MaskReg);
4511   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4512     .addReg(TmpReg).addReg(MaskReg);
4513   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4514     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4515   BuildMI(BB, dl, TII->get(PPC::STWCX))
4516     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4517   BuildMI(BB, dl, TII->get(PPC::BCC))
4518     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4519   BB->addSuccessor(loopMBB);
4520   BB->addSuccessor(exitMBB);
4521
4522   //  exitMBB:
4523   //   ...
4524   BB = exitMBB;
4525   BuildMI(BB, dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4526   return BB;
4527 }
4528
4529 MachineBasicBlock *
4530 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4531                                                MachineBasicBlock *BB,
4532                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
4533   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4534
4535   // To "insert" these instructions we actually have to insert their
4536   // control-flow patterns.
4537   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4538   MachineFunction::iterator It = BB;
4539   ++It;
4540
4541   MachineFunction *F = BB->getParent();
4542
4543   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4544       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4545       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4546       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4547       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4548
4549     // The incoming instruction knows the destination vreg to set, the
4550     // condition code register to branch on, the true/false values to
4551     // select between, and a branch opcode to use.
4552
4553     //  thisMBB:
4554     //  ...
4555     //   TrueVal = ...
4556     //   cmpTY ccX, r1, r2
4557     //   bCC copy1MBB
4558     //   fallthrough --> copy0MBB
4559     MachineBasicBlock *thisMBB = BB;
4560     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4561     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4562     unsigned SelectPred = MI->getOperand(4).getImm();
4563     DebugLoc dl = MI->getDebugLoc();
4564     BuildMI(BB, dl, TII->get(PPC::BCC))
4565       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4566     F->insert(It, copy0MBB);
4567     F->insert(It, sinkMBB);
4568     // Update machine-CFG edges by first adding all successors of the current
4569     // block to the new block which will contain the Phi node for the select.
4570     // Also inform sdisel of the edge changes.
4571     for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
4572            E = BB->succ_end(); I != E; ++I) {
4573       EM->insert(std::make_pair(*I, sinkMBB));
4574       sinkMBB->addSuccessor(*I);
4575     }
4576     // Next, remove all successors of the current block, and add the true
4577     // and fallthrough blocks as its successors.
4578     while (!BB->succ_empty())
4579       BB->removeSuccessor(BB->succ_begin());
4580     // Next, add the true and fallthrough blocks as its successors.
4581     BB->addSuccessor(copy0MBB);
4582     BB->addSuccessor(sinkMBB);
4583
4584     //  copy0MBB:
4585     //   %FalseValue = ...
4586     //   # fallthrough to sinkMBB
4587     BB = copy0MBB;
4588
4589     // Update machine-CFG edges
4590     BB->addSuccessor(sinkMBB);
4591
4592     //  sinkMBB:
4593     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4594     //  ...
4595     BB = sinkMBB;
4596     BuildMI(BB, dl, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4597       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4598       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4599   }
4600   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4601     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4602   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4603     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4604   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4605     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4606   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4607     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4608
4609   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4610     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4611   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4612     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4613   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4614     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4615   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4616     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4617
4618   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4619     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4620   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4621     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4622   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4623     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4624   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4625     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4626
4627   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4628     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4629   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4630     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4631   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4632     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4633   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4634     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4635
4636   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4637     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4638   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4639     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4640   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4641     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4642   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4643     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4644
4645   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4646     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4647   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4648     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4649   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4650     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4651   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4652     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4653
4654   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4655     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4656   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4657     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4658   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4659     BB = EmitAtomicBinary(MI, BB, false, 0);
4660   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4661     BB = EmitAtomicBinary(MI, BB, true, 0);
4662
4663   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4664            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4665     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4666
4667     unsigned dest   = MI->getOperand(0).getReg();
4668     unsigned ptrA   = MI->getOperand(1).getReg();
4669     unsigned ptrB   = MI->getOperand(2).getReg();
4670     unsigned oldval = MI->getOperand(3).getReg();
4671     unsigned newval = MI->getOperand(4).getReg();
4672     DebugLoc dl     = MI->getDebugLoc();
4673
4674     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4675     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4676     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4677     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4678     F->insert(It, loop1MBB);
4679     F->insert(It, loop2MBB);
4680     F->insert(It, midMBB);
4681     F->insert(It, exitMBB);
4682     exitMBB->transferSuccessors(BB);
4683
4684     //  thisMBB:
4685     //   ...
4686     //   fallthrough --> loopMBB
4687     BB->addSuccessor(loop1MBB);
4688
4689     // loop1MBB:
4690     //   l[wd]arx dest, ptr
4691     //   cmp[wd] dest, oldval
4692     //   bne- midMBB
4693     // loop2MBB:
4694     //   st[wd]cx. newval, ptr
4695     //   bne- loopMBB
4696     //   b exitBB
4697     // midMBB:
4698     //   st[wd]cx. dest, ptr
4699     // exitBB:
4700     BB = loop1MBB;
4701     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4702       .addReg(ptrA).addReg(ptrB);
4703     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4704       .addReg(oldval).addReg(dest);
4705     BuildMI(BB, dl, TII->get(PPC::BCC))
4706       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4707     BB->addSuccessor(loop2MBB);
4708     BB->addSuccessor(midMBB);
4709
4710     BB = loop2MBB;
4711     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4712       .addReg(newval).addReg(ptrA).addReg(ptrB);
4713     BuildMI(BB, dl, TII->get(PPC::BCC))
4714       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4715     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4716     BB->addSuccessor(loop1MBB);
4717     BB->addSuccessor(exitMBB);
4718
4719     BB = midMBB;
4720     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4721       .addReg(dest).addReg(ptrA).addReg(ptrB);
4722     BB->addSuccessor(exitMBB);
4723
4724     //  exitMBB:
4725     //   ...
4726     BB = exitMBB;
4727   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4728              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4729     // We must use 64-bit registers for addresses when targeting 64-bit,
4730     // since we're actually doing arithmetic on them.  Other registers
4731     // can be 32-bit.
4732     bool is64bit = PPCSubTarget.isPPC64();
4733     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4734
4735     unsigned dest   = MI->getOperand(0).getReg();
4736     unsigned ptrA   = MI->getOperand(1).getReg();
4737     unsigned ptrB   = MI->getOperand(2).getReg();
4738     unsigned oldval = MI->getOperand(3).getReg();
4739     unsigned newval = MI->getOperand(4).getReg();
4740     DebugLoc dl     = MI->getDebugLoc();
4741
4742     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4743     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4744     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4745     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4746     F->insert(It, loop1MBB);
4747     F->insert(It, loop2MBB);
4748     F->insert(It, midMBB);
4749     F->insert(It, exitMBB);
4750     exitMBB->transferSuccessors(BB);
4751
4752     MachineRegisterInfo &RegInfo = F->getRegInfo();
4753     const TargetRegisterClass *RC =
4754       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4755                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4756     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4757     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4758     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4759     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4760     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4761     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4762     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4763     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4764     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4765     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4766     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4767     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4768     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4769     unsigned Ptr1Reg;
4770     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4771     //  thisMBB:
4772     //   ...
4773     //   fallthrough --> loopMBB
4774     BB->addSuccessor(loop1MBB);
4775
4776     // The 4-byte load must be aligned, while a char or short may be
4777     // anywhere in the word.  Hence all this nasty bookkeeping code.
4778     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4779     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4780     //   xori shift, shift1, 24 [16]
4781     //   rlwinm ptr, ptr1, 0, 0, 29
4782     //   slw newval2, newval, shift
4783     //   slw oldval2, oldval,shift
4784     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4785     //   slw mask, mask2, shift
4786     //   and newval3, newval2, mask
4787     //   and oldval3, oldval2, mask
4788     // loop1MBB:
4789     //   lwarx tmpDest, ptr
4790     //   and tmp, tmpDest, mask
4791     //   cmpw tmp, oldval3
4792     //   bne- midMBB
4793     // loop2MBB:
4794     //   andc tmp2, tmpDest, mask
4795     //   or tmp4, tmp2, newval3
4796     //   stwcx. tmp4, ptr
4797     //   bne- loop1MBB
4798     //   b exitBB
4799     // midMBB:
4800     //   stwcx. tmpDest, ptr
4801     // exitBB:
4802     //   srw dest, tmpDest, shift
4803     if (ptrA!=PPC::R0) {
4804       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4805       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4806         .addReg(ptrA).addReg(ptrB);
4807     } else {
4808       Ptr1Reg = ptrB;
4809     }
4810     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4811         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4812     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4813         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4814     if (is64bit)
4815       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4816         .addReg(Ptr1Reg).addImm(0).addImm(61);
4817     else
4818       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4819         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4820     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
4821         .addReg(newval).addReg(ShiftReg);
4822     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
4823         .addReg(oldval).addReg(ShiftReg);
4824     if (is8bit)
4825       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4826     else {
4827       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4828       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
4829         .addReg(Mask3Reg).addImm(65535);
4830     }
4831     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4832         .addReg(Mask2Reg).addReg(ShiftReg);
4833     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
4834         .addReg(NewVal2Reg).addReg(MaskReg);
4835     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
4836         .addReg(OldVal2Reg).addReg(MaskReg);
4837
4838     BB = loop1MBB;
4839     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4840         .addReg(PPC::R0).addReg(PtrReg);
4841     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
4842         .addReg(TmpDestReg).addReg(MaskReg);
4843     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
4844         .addReg(TmpReg).addReg(OldVal3Reg);
4845     BuildMI(BB, dl, TII->get(PPC::BCC))
4846         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4847     BB->addSuccessor(loop2MBB);
4848     BB->addSuccessor(midMBB);
4849
4850     BB = loop2MBB;
4851     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
4852         .addReg(TmpDestReg).addReg(MaskReg);
4853     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
4854         .addReg(Tmp2Reg).addReg(NewVal3Reg);
4855     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
4856         .addReg(PPC::R0).addReg(PtrReg);
4857     BuildMI(BB, dl, TII->get(PPC::BCC))
4858       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4859     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4860     BB->addSuccessor(loop1MBB);
4861     BB->addSuccessor(exitMBB);
4862
4863     BB = midMBB;
4864     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
4865       .addReg(PPC::R0).addReg(PtrReg);
4866     BB->addSuccessor(exitMBB);
4867
4868     //  exitMBB:
4869     //   ...
4870     BB = exitMBB;
4871     BuildMI(BB, dl, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
4872   } else {
4873     llvm_unreachable("Unexpected instr type to insert");
4874   }
4875
4876   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
4877   return BB;
4878 }
4879
4880 //===----------------------------------------------------------------------===//
4881 // Target Optimization Hooks
4882 //===----------------------------------------------------------------------===//
4883
4884 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
4885                                              DAGCombinerInfo &DCI) const {
4886   TargetMachine &TM = getTargetMachine();
4887   SelectionDAG &DAG = DCI.DAG;
4888   DebugLoc dl = N->getDebugLoc();
4889   switch (N->getOpcode()) {
4890   default: break;
4891   case PPCISD::SHL:
4892     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4893       if (C->getZExtValue() == 0)   // 0 << V -> 0.
4894         return N->getOperand(0);
4895     }
4896     break;
4897   case PPCISD::SRL:
4898     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4899       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
4900         return N->getOperand(0);
4901     }
4902     break;
4903   case PPCISD::SRA:
4904     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4905       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
4906           C->isAllOnesValue())    // -1 >>s V -> -1.
4907         return N->getOperand(0);
4908     }
4909     break;
4910
4911   case ISD::SINT_TO_FP:
4912     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
4913       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
4914         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
4915         // We allow the src/dst to be either f32/f64, but the intermediate
4916         // type must be i64.
4917         if (N->getOperand(0).getValueType() == MVT::i64 &&
4918             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
4919           SDValue Val = N->getOperand(0).getOperand(0);
4920           if (Val.getValueType() == MVT::f32) {
4921             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
4922             DCI.AddToWorklist(Val.getNode());
4923           }
4924
4925           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
4926           DCI.AddToWorklist(Val.getNode());
4927           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
4928           DCI.AddToWorklist(Val.getNode());
4929           if (N->getValueType(0) == MVT::f32) {
4930             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
4931                               DAG.getIntPtrConstant(0));
4932             DCI.AddToWorklist(Val.getNode());
4933           }
4934           return Val;
4935         } else if (N->getOperand(0).getValueType() == MVT::i32) {
4936           // If the intermediate type is i32, we can avoid the load/store here
4937           // too.
4938         }
4939       }
4940     }
4941     break;
4942   case ISD::STORE:
4943     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
4944     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
4945         !cast<StoreSDNode>(N)->isTruncatingStore() &&
4946         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
4947         N->getOperand(1).getValueType() == MVT::i32 &&
4948         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
4949       SDValue Val = N->getOperand(1).getOperand(0);
4950       if (Val.getValueType() == MVT::f32) {
4951         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
4952         DCI.AddToWorklist(Val.getNode());
4953       }
4954       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
4955       DCI.AddToWorklist(Val.getNode());
4956
4957       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
4958                         N->getOperand(2), N->getOperand(3));
4959       DCI.AddToWorklist(Val.getNode());
4960       return Val;
4961     }
4962
4963     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
4964     if (cast<StoreSDNode>(N)->isUnindexed() &&
4965         N->getOperand(1).getOpcode() == ISD::BSWAP &&
4966         N->getOperand(1).getNode()->hasOneUse() &&
4967         (N->getOperand(1).getValueType() == MVT::i32 ||
4968          N->getOperand(1).getValueType() == MVT::i16)) {
4969       SDValue BSwapOp = N->getOperand(1).getOperand(0);
4970       // Do an any-extend to 32-bits if this is a half-word input.
4971       if (BSwapOp.getValueType() == MVT::i16)
4972         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
4973
4974       SDValue Ops[] = {
4975         N->getOperand(0), BSwapOp, N->getOperand(2),
4976         DAG.getValueType(N->getOperand(1).getValueType())
4977       };
4978       return
4979         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
4980                                 Ops, array_lengthof(Ops),
4981                                 cast<StoreSDNode>(N)->getMemoryVT(),
4982                                 cast<StoreSDNode>(N)->getMemOperand());
4983     }
4984     break;
4985   case ISD::BSWAP:
4986     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
4987     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
4988         N->getOperand(0).hasOneUse() &&
4989         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
4990       SDValue Load = N->getOperand(0);
4991       LoadSDNode *LD = cast<LoadSDNode>(Load);
4992       // Create the byte-swapping load.
4993       SDValue Ops[] = {
4994         LD->getChain(),    // Chain
4995         LD->getBasePtr(),  // Ptr
4996         DAG.getValueType(N->getValueType(0)) // VT
4997       };
4998       SDValue BSLoad =
4999         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5000                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5001                                 LD->getMemoryVT(), LD->getMemOperand());
5002
5003       // If this is an i16 load, insert the truncate.
5004       SDValue ResVal = BSLoad;
5005       if (N->getValueType(0) == MVT::i16)
5006         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5007
5008       // First, combine the bswap away.  This makes the value produced by the
5009       // load dead.
5010       DCI.CombineTo(N, ResVal);
5011
5012       // Next, combine the load away, we give it a bogus result value but a real
5013       // chain result.  The result value is dead because the bswap is dead.
5014       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5015
5016       // Return N so it doesn't get rechecked!
5017       return SDValue(N, 0);
5018     }
5019
5020     break;
5021   case PPCISD::VCMP: {
5022     // If a VCMPo node already exists with exactly the same operands as this
5023     // node, use its result instead of this node (VCMPo computes both a CR6 and
5024     // a normal output).
5025     //
5026     if (!N->getOperand(0).hasOneUse() &&
5027         !N->getOperand(1).hasOneUse() &&
5028         !N->getOperand(2).hasOneUse()) {
5029
5030       // Scan all of the users of the LHS, looking for VCMPo's that match.
5031       SDNode *VCMPoNode = 0;
5032
5033       SDNode *LHSN = N->getOperand(0).getNode();
5034       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5035            UI != E; ++UI)
5036         if (UI->getOpcode() == PPCISD::VCMPo &&
5037             UI->getOperand(1) == N->getOperand(1) &&
5038             UI->getOperand(2) == N->getOperand(2) &&
5039             UI->getOperand(0) == N->getOperand(0)) {
5040           VCMPoNode = *UI;
5041           break;
5042         }
5043
5044       // If there is no VCMPo node, or if the flag value has a single use, don't
5045       // transform this.
5046       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5047         break;
5048
5049       // Look at the (necessarily single) use of the flag value.  If it has a
5050       // chain, this transformation is more complex.  Note that multiple things
5051       // could use the value result, which we should ignore.
5052       SDNode *FlagUser = 0;
5053       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5054            FlagUser == 0; ++UI) {
5055         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5056         SDNode *User = *UI;
5057         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5058           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5059             FlagUser = User;
5060             break;
5061           }
5062         }
5063       }
5064
5065       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5066       // give up for right now.
5067       if (FlagUser->getOpcode() == PPCISD::MFCR)
5068         return SDValue(VCMPoNode, 0);
5069     }
5070     break;
5071   }
5072   case ISD::BR_CC: {
5073     // If this is a branch on an altivec predicate comparison, lower this so
5074     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5075     // lowering is done pre-legalize, because the legalizer lowers the predicate
5076     // compare down to code that is difficult to reassemble.
5077     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5078     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5079     int CompareOpc;
5080     bool isDot;
5081
5082     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5083         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5084         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5085       assert(isDot && "Can't compare against a vector result!");
5086
5087       // If this is a comparison against something other than 0/1, then we know
5088       // that the condition is never/always true.
5089       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5090       if (Val != 0 && Val != 1) {
5091         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5092           return N->getOperand(0);
5093         // Always !=, turn it into an unconditional branch.
5094         return DAG.getNode(ISD::BR, dl, MVT::Other,
5095                            N->getOperand(0), N->getOperand(4));
5096       }
5097
5098       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5099
5100       // Create the PPCISD altivec 'dot' comparison node.
5101       std::vector<EVT> VTs;
5102       SDValue Ops[] = {
5103         LHS.getOperand(2),  // LHS of compare
5104         LHS.getOperand(3),  // RHS of compare
5105         DAG.getConstant(CompareOpc, MVT::i32)
5106       };
5107       VTs.push_back(LHS.getOperand(2).getValueType());
5108       VTs.push_back(MVT::Flag);
5109       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5110
5111       // Unpack the result based on how the target uses it.
5112       PPC::Predicate CompOpc;
5113       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5114       default:  // Can't happen, don't crash on invalid number though.
5115       case 0:   // Branch on the value of the EQ bit of CR6.
5116         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5117         break;
5118       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5119         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5120         break;
5121       case 2:   // Branch on the value of the LT bit of CR6.
5122         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5123         break;
5124       case 3:   // Branch on the inverted value of the LT bit of CR6.
5125         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5126         break;
5127       }
5128
5129       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5130                          DAG.getConstant(CompOpc, MVT::i32),
5131                          DAG.getRegister(PPC::CR6, MVT::i32),
5132                          N->getOperand(4), CompNode.getValue(1));
5133     }
5134     break;
5135   }
5136   }
5137
5138   return SDValue();
5139 }
5140
5141 //===----------------------------------------------------------------------===//
5142 // Inline Assembly Support
5143 //===----------------------------------------------------------------------===//
5144
5145 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5146                                                        const APInt &Mask,
5147                                                        APInt &KnownZero,
5148                                                        APInt &KnownOne,
5149                                                        const SelectionDAG &DAG,
5150                                                        unsigned Depth) const {
5151   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5152   switch (Op.getOpcode()) {
5153   default: break;
5154   case PPCISD::LBRX: {
5155     // lhbrx is known to have the top bits cleared out.
5156     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5157       KnownZero = 0xFFFF0000;
5158     break;
5159   }
5160   case ISD::INTRINSIC_WO_CHAIN: {
5161     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5162     default: break;
5163     case Intrinsic::ppc_altivec_vcmpbfp_p:
5164     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5165     case Intrinsic::ppc_altivec_vcmpequb_p:
5166     case Intrinsic::ppc_altivec_vcmpequh_p:
5167     case Intrinsic::ppc_altivec_vcmpequw_p:
5168     case Intrinsic::ppc_altivec_vcmpgefp_p:
5169     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5170     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5171     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5172     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5173     case Intrinsic::ppc_altivec_vcmpgtub_p:
5174     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5175     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5176       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5177       break;
5178     }
5179   }
5180   }
5181 }
5182
5183
5184 /// getConstraintType - Given a constraint, return the type of
5185 /// constraint it is for this target.
5186 PPCTargetLowering::ConstraintType
5187 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5188   if (Constraint.size() == 1) {
5189     switch (Constraint[0]) {
5190     default: break;
5191     case 'b':
5192     case 'r':
5193     case 'f':
5194     case 'v':
5195     case 'y':
5196       return C_RegisterClass;
5197     }
5198   }
5199   return TargetLowering::getConstraintType(Constraint);
5200 }
5201
5202 std::pair<unsigned, const TargetRegisterClass*>
5203 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5204                                                 EVT VT) const {
5205   if (Constraint.size() == 1) {
5206     // GCC RS6000 Constraint Letters
5207     switch (Constraint[0]) {
5208     case 'b':   // R1-R31
5209     case 'r':   // R0-R31
5210       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5211         return std::make_pair(0U, PPC::G8RCRegisterClass);
5212       return std::make_pair(0U, PPC::GPRCRegisterClass);
5213     case 'f':
5214       if (VT == MVT::f32)
5215         return std::make_pair(0U, PPC::F4RCRegisterClass);
5216       else if (VT == MVT::f64)
5217         return std::make_pair(0U, PPC::F8RCRegisterClass);
5218       break;
5219     case 'v':
5220       return std::make_pair(0U, PPC::VRRCRegisterClass);
5221     case 'y':   // crrc
5222       return std::make_pair(0U, PPC::CRRCRegisterClass);
5223     }
5224   }
5225
5226   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5227 }
5228
5229
5230 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5231 /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is true
5232 /// it means one of the asm constraint of the inline asm instruction being
5233 /// processed is 'm'.
5234 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
5235                                                      bool hasMemory,
5236                                                      std::vector<SDValue>&Ops,
5237                                                      SelectionDAG &DAG) const {
5238   SDValue Result(0,0);
5239   switch (Letter) {
5240   default: break;
5241   case 'I':
5242   case 'J':
5243   case 'K':
5244   case 'L':
5245   case 'M':
5246   case 'N':
5247   case 'O':
5248   case 'P': {
5249     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5250     if (!CST) return; // Must be an immediate to match.
5251     unsigned Value = CST->getZExtValue();
5252     switch (Letter) {
5253     default: llvm_unreachable("Unknown constraint letter!");
5254     case 'I':  // "I" is a signed 16-bit constant.
5255       if ((short)Value == (int)Value)
5256         Result = DAG.getTargetConstant(Value, Op.getValueType());
5257       break;
5258     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5259     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5260       if ((short)Value == 0)
5261         Result = DAG.getTargetConstant(Value, Op.getValueType());
5262       break;
5263     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5264       if ((Value >> 16) == 0)
5265         Result = DAG.getTargetConstant(Value, Op.getValueType());
5266       break;
5267     case 'M':  // "M" is a constant that is greater than 31.
5268       if (Value > 31)
5269         Result = DAG.getTargetConstant(Value, Op.getValueType());
5270       break;
5271     case 'N':  // "N" is a positive constant that is an exact power of two.
5272       if ((int)Value > 0 && isPowerOf2_32(Value))
5273         Result = DAG.getTargetConstant(Value, Op.getValueType());
5274       break;
5275     case 'O':  // "O" is the constant zero.
5276       if (Value == 0)
5277         Result = DAG.getTargetConstant(Value, Op.getValueType());
5278       break;
5279     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5280       if ((short)-Value == (int)-Value)
5281         Result = DAG.getTargetConstant(Value, Op.getValueType());
5282       break;
5283     }
5284     break;
5285   }
5286   }
5287
5288   if (Result.getNode()) {
5289     Ops.push_back(Result);
5290     return;
5291   }
5292
5293   // Handle standard constraint letters.
5294   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, hasMemory, Ops, DAG);
5295 }
5296
5297 // isLegalAddressingMode - Return true if the addressing mode represented
5298 // by AM is legal for this target, for a load/store of the specified type.
5299 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5300                                               const Type *Ty) const {
5301   // FIXME: PPC does not allow r+i addressing modes for vectors!
5302
5303   // PPC allows a sign-extended 16-bit immediate field.
5304   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5305     return false;
5306
5307   // No global is ever allowed as a base.
5308   if (AM.BaseGV)
5309     return false;
5310
5311   // PPC only support r+r,
5312   switch (AM.Scale) {
5313   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5314     break;
5315   case 1:
5316     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5317       return false;
5318     // Otherwise we have r+r or r+i.
5319     break;
5320   case 2:
5321     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5322       return false;
5323     // Allow 2*r as r+r.
5324     break;
5325   default:
5326     // No other scales are supported.
5327     return false;
5328   }
5329
5330   return true;
5331 }
5332
5333 /// isLegalAddressImmediate - Return true if the integer value can be used
5334 /// as the offset of the target addressing mode for load / store of the
5335 /// given type.
5336 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
5337   // PPC allows a sign-extended 16-bit immediate field.
5338   return (V > -(1 << 16) && V < (1 << 16)-1);
5339 }
5340
5341 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5342   return false;
5343 }
5344
5345 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
5346   DebugLoc dl = Op.getDebugLoc();
5347   // Depths > 0 not supported yet!
5348   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
5349     return SDValue();
5350
5351   MachineFunction &MF = DAG.getMachineFunction();
5352   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5353
5354   // Just load the return address off the stack.
5355   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5356
5357   // Make sure the function really does not optimize away the store of the RA
5358   // to the stack.
5359   FuncInfo->setLRStoreRequired();
5360   return DAG.getLoad(getPointerTy(), dl,
5361                      DAG.getEntryNode(), RetAddrFI, NULL, 0);
5362 }
5363
5364 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
5365   DebugLoc dl = Op.getDebugLoc();
5366   // Depths > 0 not supported yet!
5367   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
5368     return SDValue();
5369
5370   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5371   bool isPPC64 = PtrVT == MVT::i64;
5372
5373   MachineFunction &MF = DAG.getMachineFunction();
5374   MachineFrameInfo *MFI = MF.getFrameInfo();
5375   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
5376                   && MFI->getStackSize();
5377
5378   if (isPPC64)
5379     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::X31 : PPC::X1,
5380       MVT::i64);
5381   else
5382     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::R31 : PPC::R1,
5383       MVT::i32);
5384 }
5385
5386 bool
5387 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5388   // The PowerPC target isn't yet aware of offsets.
5389   return false;
5390 }
5391
5392 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
5393                                            bool isSrcConst, bool isSrcStr,
5394                                            SelectionDAG &DAG) const {
5395   if (this->PPCSubTarget.isPPC64()) {
5396     return MVT::i64;
5397   } else {
5398     return MVT::i32;
5399   }
5400 }