lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/CallingConv.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/Function.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/DerivedTypes.h"
  39 using namespace llvm;
  40
  41 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  42                                      CCValAssign::LocInfo &LocInfo,
  43                                      ISD::ArgFlagsTy &ArgFlags,
  44                                      CCState &State);
  45 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  46                                             MVT &LocVT,
  47                                             CCValAssign::LocInfo &LocInfo,
  48                                             ISD::ArgFlagsTy &ArgFlags,
  49                                             CCState &State);
  50 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  51                                               MVT &LocVT,
  52                                               CCValAssign::LocInfo &LocInfo,
  53                                               ISD::ArgFlagsTy &ArgFlags,
  54                                               CCState &State);
  55
  56 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  57 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  58                                      cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69
  70   setPow2DivIsCheap();
  71
  72   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  73   setUseUnderscoreSetJmp(true);
  74   setUseUnderscoreLongJmp(true);
  75
  76   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  77   // arguments are at least 4/8 bytes aligned.
  78   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  82   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  83   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  84
  85   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  86   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  87   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  88
  89   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  90
  91   // PowerPC has pre-inc load and store's.
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 102
 103   // This is used in the ppcf128->int sequence.  Note it has different semantics
 104   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 105   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 106
 107   // PowerPC has no SREM/UREM instructions
 108   setOperationAction(ISD::SREM, MVT::i32, Expand);
 109   setOperationAction(ISD::UREM, MVT::i32, Expand);
 110   setOperationAction(ISD::SREM, MVT::i64, Expand);
 111   setOperationAction(ISD::UREM, MVT::i64, Expand);
 112
 113   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 114   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 115   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 116   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 117   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 118   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 119   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 120   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 121   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 122
 123   // We don't support sin/cos/sqrt/fmod/pow
 124   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 125   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 126   setOperationAction(ISD::FREM , MVT::f64, Expand);
 127   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 128   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 129   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 130   setOperationAction(ISD::FREM , MVT::f32, Expand);
 131   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 132
 133   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 134
 135   // If we're enabling GP optimizations, use hardware square root
 136   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 137     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 138     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 139   }
 140
 141   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 142   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 143
 144   // PowerPC does not have BSWAP, CTPOP or CTTZ
 145   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 146   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 147   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 148   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 149   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 150   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 151
 152   // PowerPC does not have ROTR
 153   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 154   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 155
 156   // PowerPC does not have Select
 157   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 158   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 159   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 160   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 161
 162   // PowerPC wants to turn select_cc of FP into fsel when possible.
 163   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 164   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 165
 166   // PowerPC wants to optimize integer setcc a bit
 167   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 168
 169   // PowerPC does not have BRCOND which requires SetCC
 170   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 171
 172   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 173
 174   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 175   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 176
 177   // PowerPC does not have [U|S]INT_TO_FP
 178   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 179   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 180
 181   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 182   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 183   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 184   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 185
 186   // We cannot sextinreg(i1).  Expand to shifts.
 187   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 188
 189   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 190   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 191   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 192   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 193
 194
 195   // We want to legalize GlobalAddress and ConstantPool nodes into the
 196   // appropriate instructions to materialize the address.
 197   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 198   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 199   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 200   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 201   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 202   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 203   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 204   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 205   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 206   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 207
 208   // TRAP is legal.
 209   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 210
 211   // TRAMPOLINE is custom lowered.
 212   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 213
 214   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 215   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 216
 217   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 218   if (    TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 219       && !TM.getSubtarget<PPCSubtarget>().isPPC64())
 220     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 221   else
 222     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 223
 224   // Use the default implementation.
 225   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 226   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 227   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 228   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 229   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 230   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 231
 232   // We want to custom lower some of our intrinsics.
 233   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 234
 235   // Comparisons that require checking two conditions.
 236   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 237   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 238   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 239   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 240   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 241   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 242   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 243   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 244   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 245   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 246   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 247   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 248
 249   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 250     // They also have instructions for converting between i64 and fp.
 251     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 252     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 253     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 254     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 255     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 256     // We cannot do this with Promote because i64 is not a legal type.
 257     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 258
 259     // FIXME: disable this lowered code.  This generates 64-bit register values,
 260     // and we don't model the fact that the top part is clobbered by calls.  We
 261     // need to flag these together so that the value isn't live across a call.
 262     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 263   } else {
 264     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 265     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 266   }
 267
 268   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 269     // 64-bit PowerPC implementations can support i64 types directly
 270     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 271     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 272     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 273     // 64-bit PowerPC wants to expand i128 shifts itself.
 274     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 275     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 276     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 277   } else {
 278     // 32-bit PowerPC wants to expand i64 shifts itself.
 279     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 280     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 281     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 282   }
 283
 284   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 285     // First set operation action for all vector types to expand. Then we
 286     // will selectively turn on ones that can be effectively codegen'd.
 287     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 288          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 289       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 290
 291       // add/sub are legal for all supported vector VT's.
 292       setOperationAction(ISD::ADD , VT, Legal);
 293       setOperationAction(ISD::SUB , VT, Legal);
 294
 295       // We promote all shuffles to v16i8.
 296       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 297       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 298
 299       // We promote all non-typed operations to v4i32.
 300       setOperationAction(ISD::AND   , VT, Promote);
 301       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 302       setOperationAction(ISD::OR    , VT, Promote);
 303       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 304       setOperationAction(ISD::XOR   , VT, Promote);
 305       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 306       setOperationAction(ISD::LOAD  , VT, Promote);
 307       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 308       setOperationAction(ISD::SELECT, VT, Promote);
 309       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 310       setOperationAction(ISD::STORE, VT, Promote);
 311       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 312
 313       // No other operations are legal.
 314       setOperationAction(ISD::MUL , VT, Expand);
 315       setOperationAction(ISD::SDIV, VT, Expand);
 316       setOperationAction(ISD::SREM, VT, Expand);
 317       setOperationAction(ISD::UDIV, VT, Expand);
 318       setOperationAction(ISD::UREM, VT, Expand);
 319       setOperationAction(ISD::FDIV, VT, Expand);
 320       setOperationAction(ISD::FNEG, VT, Expand);
 321       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 322       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 323       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 324       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 325       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 326       setOperationAction(ISD::UDIVREM, VT, Expand);
 327       setOperationAction(ISD::SDIVREM, VT, Expand);
 328       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 329       setOperationAction(ISD::FPOW, VT, Expand);
 330       setOperationAction(ISD::CTPOP, VT, Expand);
 331       setOperationAction(ISD::CTLZ, VT, Expand);
 332       setOperationAction(ISD::CTTZ, VT, Expand);
 333     }
 334
 335     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 336     // with merges, splats, etc.
 337     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 338
 339     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 340     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 341     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 342     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 343     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 344     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 345
 346     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 347     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 348     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 349     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 350
 351     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 352     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 353     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 354     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 355
 356     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 357     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 358
 359     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 360     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 361     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 362     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 363   }
 364
 365   setShiftAmountType(MVT::i32);
 366   setBooleanContents(ZeroOrOneBooleanContent);
 367
 368   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 369     setStackPointerRegisterToSaveRestore(PPC::X1);
 370     setExceptionPointerRegister(PPC::X3);
 371     setExceptionSelectorRegister(PPC::X4);
 372   } else {
 373     setStackPointerRegisterToSaveRestore(PPC::R1);
 374     setExceptionPointerRegister(PPC::R3);
 375     setExceptionSelectorRegister(PPC::R4);
 376   }
 377
 378   // We have target-specific dag combine patterns for the following nodes:
 379   setTargetDAGCombine(ISD::SINT_TO_FP);
 380   setTargetDAGCombine(ISD::STORE);
 381   setTargetDAGCombine(ISD::BR_CC);
 382   setTargetDAGCombine(ISD::BSWAP);
 383
 384   // Darwin long double math library functions have $LDBL128 appended.
 385   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 386     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 387     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 388     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 389     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 390     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 391     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 392     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 393     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 394     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 395     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 396   }
 397
 398   computeRegisterProperties();
 399 }
 400
 401 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 402 /// function arguments in the caller parameter area.
 403 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 404   const TargetMachine &TM = getTargetMachine();
 405   // Darwin passes everything on 4 byte boundary.
 406   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 407     return 4;
 408   // FIXME SVR4 TBD
 409   return 4;
 410 }
 411
 412 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 413   switch (Opcode) {
 414   default: return 0;
 415   case PPCISD::FSEL:            return "PPCISD::FSEL";
 416   case PPCISD::FCFID:           return "PPCISD::FCFID";
 417   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 418   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 419   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 420   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 421   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 422   case PPCISD::VPERM:           return "PPCISD::VPERM";
 423   case PPCISD::Hi:              return "PPCISD::Hi";
 424   case PPCISD::Lo:              return "PPCISD::Lo";
 425   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 426   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 427   case PPCISD::LOAD:            return "PPCISD::LOAD";
 428   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 429   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 430   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 431   case PPCISD::SRL:             return "PPCISD::SRL";
 432   case PPCISD::SRA:             return "PPCISD::SRA";
 433   case PPCISD::SHL:             return "PPCISD::SHL";
 434   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 435   case PPCISD::STD_32:          return "PPCISD::STD_32";
 436   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 437   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 438   case PPCISD::NOP:             return "PPCISD::NOP";
 439   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 440   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 441   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 442   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 443   case PPCISD::MFCR:            return "PPCISD::MFCR";
 444   case PPCISD::VCMP:            return "PPCISD::VCMP";
 445   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 446   case PPCISD::LBRX:            return "PPCISD::LBRX";
 447   case PPCISD::STBRX:           return "PPCISD::STBRX";
 448   case PPCISD::LARX:            return "PPCISD::LARX";
 449   case PPCISD::STCX:            return "PPCISD::STCX";
 450   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 451   case PPCISD::MFFS:            return "PPCISD::MFFS";
 452   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 453   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 454   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 455   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 456   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 457   }
 458 }
 459
 460 MVT::SimpleValueType PPCTargetLowering::getSetCCResultType(EVT VT) const {
 461   return MVT::i32;
 462 }
 463
 464 /// getFunctionAlignment - Return the Log2 alignment of this function.
 465 unsigned PPCTargetLowering::getFunctionAlignment(const Function *F) const {
 466   if (getTargetMachine().getSubtarget<PPCSubtarget>().isDarwin())
 467     return F->hasFnAttr(Attribute::OptimizeForSize) ? 2 : 4;
 468   else
 469     return 2;
 470 }
 471
 472 //===----------------------------------------------------------------------===//
 473 // Node matching predicates, for use by the tblgen matching code.
 474 //===----------------------------------------------------------------------===//
 475
 476 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 477 static bool isFloatingPointZero(SDValue Op) {
 478   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 479     return CFP->getValueAPF().isZero();
 480   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 481     // Maybe this has already been legalized into the constant pool?
 482     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 483       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 484         return CFP->getValueAPF().isZero();
 485   }
 486   return false;
 487 }
 488
 489 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 490 /// true if Op is undef or if it matches the specified value.
 491 static bool isConstantOrUndef(int Op, int Val) {
 492   return Op < 0 || Op == Val;
 493 }
 494
 495 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 496 /// VPKUHUM instruction.
 497 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 498   if (!isUnary) {
 499     for (unsigned i = 0; i != 16; ++i)
 500       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 501         return false;
 502   } else {
 503     for (unsigned i = 0; i != 8; ++i)
 504       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 505           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 506         return false;
 507   }
 508   return true;
 509 }
 510
 511 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 512 /// VPKUWUM instruction.
 513 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 514   if (!isUnary) {
 515     for (unsigned i = 0; i != 16; i += 2)
 516       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 517           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 518         return false;
 519   } else {
 520     for (unsigned i = 0; i != 8; i += 2)
 521       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 522           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 523           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 524           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 525         return false;
 526   }
 527   return true;
 528 }
 529
 530 /// isVMerge - Common function, used to match vmrg* shuffles.
 531 ///
 532 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 533                      unsigned LHSStart, unsigned RHSStart) {
 534   assert(N->getValueType(0) == MVT::v16i8 &&
 535          "PPC only supports shuffles by bytes!");
 536   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 537          "Unsupported merge size!");
 538
 539   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 540     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 541       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 542                              LHSStart+j+i*UnitSize) ||
 543           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 544                              RHSStart+j+i*UnitSize))
 545         return false;
 546     }
 547   return true;
 548 }
 549
 550 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 551 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 552 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 553                              bool isUnary) {
 554   if (!isUnary)
 555     return isVMerge(N, UnitSize, 8, 24);
 556   return isVMerge(N, UnitSize, 8, 8);
 557 }
 558
 559 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 560 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 561 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 562                              bool isUnary) {
 563   if (!isUnary)
 564     return isVMerge(N, UnitSize, 0, 16);
 565   return isVMerge(N, UnitSize, 0, 0);
 566 }
 567
 568
 569 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 570 /// amount, otherwise return -1.
 571 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 572   assert(N->getValueType(0) == MVT::v16i8 &&
 573          "PPC only supports shuffles by bytes!");
 574
 575   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 576
 577   // Find the first non-undef value in the shuffle mask.
 578   unsigned i;
 579   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 580     /*search*/;
 581
 582   if (i == 16) return -1;  // all undef.
 583
 584   // Otherwise, check to see if the rest of the elements are consecutively
 585   // numbered from this value.
 586   unsigned ShiftAmt = SVOp->getMaskElt(i);
 587   if (ShiftAmt < i) return -1;
 588   ShiftAmt -= i;
 589
 590   if (!isUnary) {
 591     // Check the rest of the elements to see if they are consecutive.
 592     for (++i; i != 16; ++i)
 593       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 594         return -1;
 595   } else {
 596     // Check the rest of the elements to see if they are consecutive.
 597     for (++i; i != 16; ++i)
 598       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 599         return -1;
 600   }
 601   return ShiftAmt;
 602 }
 603
 604 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 605 /// specifies a splat of a single element that is suitable for input to
 606 /// VSPLTB/VSPLTH/VSPLTW.
 607 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 608   assert(N->getValueType(0) == MVT::v16i8 &&
 609          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 610
 611   // This is a splat operation if each element of the permute is the same, and
 612   // if the value doesn't reference the second vector.
 613   unsigned ElementBase = N->getMaskElt(0);
 614
 615   // FIXME: Handle UNDEF elements too!
 616   if (ElementBase >= 16)
 617     return false;
 618
 619   // Check that the indices are consecutive, in the case of a multi-byte element
 620   // splatted with a v16i8 mask.
 621   for (unsigned i = 1; i != EltSize; ++i)
 622     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 623       return false;
 624
 625   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 626     if (N->getMaskElt(i) < 0) continue;
 627     for (unsigned j = 0; j != EltSize; ++j)
 628       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 629         return false;
 630   }
 631   return true;
 632 }
 633
 634 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 635 /// are -0.0.
 636 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 637   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 638
 639   APInt APVal, APUndef;
 640   unsigned BitSize;
 641   bool HasAnyUndefs;
 642
 643   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 644     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 645       return CFP->getValueAPF().isNegZero();
 646
 647   return false;
 648 }
 649
 650 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 651 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 652 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 654   assert(isSplatShuffleMask(SVOp, EltSize));
 655   return SVOp->getMaskElt(0) / EltSize;
 656 }
 657
 658 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 659 /// by using a vspltis[bhw] instruction of the specified element size, return
 660 /// the constant being splatted.  The ByteSize field indicates the number of
 661 /// bytes of each element [124] -> [bhw].
 662 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 663   SDValue OpVal(0, 0);
 664
 665   // If ByteSize of the splat is bigger than the element size of the
 666   // build_vector, then we have a case where we are checking for a splat where
 667   // multiple elements of the buildvector are folded together into a single
 668   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 669   unsigned EltSize = 16/N->getNumOperands();
 670   if (EltSize < ByteSize) {
 671     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 672     SDValue UniquedVals[4];
 673     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 674
 675     // See if all of the elements in the buildvector agree across.
 676     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 677       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 678       // If the element isn't a constant, bail fully out.
 679       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 680
 681
 682       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 683         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 684       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 685         return SDValue();  // no match.
 686     }
 687
 688     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 689     // either constant or undef values that are identical for each chunk.  See
 690     // if these chunks can form into a larger vspltis*.
 691
 692     // Check to see if all of the leading entries are either 0 or -1.  If
 693     // neither, then this won't fit into the immediate field.
 694     bool LeadingZero = true;
 695     bool LeadingOnes = true;
 696     for (unsigned i = 0; i != Multiple-1; ++i) {
 697       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 698
 699       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 700       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 701     }
 702     // Finally, check the least significant entry.
 703     if (LeadingZero) {
 704       if (UniquedVals[Multiple-1].getNode() == 0)
 705         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 706       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 707       if (Val < 16)
 708         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 709     }
 710     if (LeadingOnes) {
 711       if (UniquedVals[Multiple-1].getNode() == 0)
 712         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 713       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 714       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 715         return DAG.getTargetConstant(Val, MVT::i32);
 716     }
 717
 718     return SDValue();
 719   }
 720
 721   // Check to see if this buildvec has a single non-undef value in its elements.
 722   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 723     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 724     if (OpVal.getNode() == 0)
 725       OpVal = N->getOperand(i);
 726     else if (OpVal != N->getOperand(i))
 727       return SDValue();
 728   }
 729
 730   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 731
 732   unsigned ValSizeInBytes = EltSize;
 733   uint64_t Value = 0;
 734   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 735     Value = CN->getZExtValue();
 736   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 737     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 738     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 739   }
 740
 741   // If the splat value is larger than the element value, then we can never do
 742   // this splat.  The only case that we could fit the replicated bits into our
 743   // immediate field for would be zero, and we prefer to use vxor for it.
 744   if (ValSizeInBytes < ByteSize) return SDValue();
 745
 746   // If the element value is larger than the splat value, cut it in half and
 747   // check to see if the two halves are equal.  Continue doing this until we
 748   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 749   while (ValSizeInBytes > ByteSize) {
 750     ValSizeInBytes >>= 1;
 751
 752     // If the top half equals the bottom half, we're still ok.
 753     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 754          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 755       return SDValue();
 756   }
 757
 758   // Properly sign extend the value.
 759   int ShAmt = (4-ByteSize)*8;
 760   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 761
 762   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 763   if (MaskVal == 0) return SDValue();
 764
 765   // Finally, if this value fits in a 5 bit sext field, return it
 766   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 767     return DAG.getTargetConstant(MaskVal, MVT::i32);
 768   return SDValue();
 769 }
 770
 771 //===----------------------------------------------------------------------===//
 772 //  Addressing Mode Selection
 773 //===----------------------------------------------------------------------===//
 774
 775 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 776 /// or 64-bit immediate, and if the value can be accurately represented as a
 777 /// sign extension from a 16-bit value.  If so, this returns true and the
 778 /// immediate.
 779 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 780   if (N->getOpcode() != ISD::Constant)
 781     return false;
 782
 783   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 784   if (N->getValueType(0) == MVT::i32)
 785     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 786   else
 787     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 788 }
 789 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 790   return isIntS16Immediate(Op.getNode(), Imm);
 791 }
 792
 793
 794 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 795 /// can be represented as an indexed [r+r] operation.  Returns false if it
 796 /// can be more efficiently represented with [r+imm].
 797 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 798                                             SDValue &Index,
 799                                             SelectionDAG &DAG) const {
 800   short imm = 0;
 801   if (N.getOpcode() == ISD::ADD) {
 802     if (isIntS16Immediate(N.getOperand(1), imm))
 803       return false;    // r+i
 804     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 805       return false;    // r+i
 806
 807     Base = N.getOperand(0);
 808     Index = N.getOperand(1);
 809     return true;
 810   } else if (N.getOpcode() == ISD::OR) {
 811     if (isIntS16Immediate(N.getOperand(1), imm))
 812       return false;    // r+i can fold it if we can.
 813
 814     // If this is an or of disjoint bitfields, we can codegen this as an add
 815     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 816     // disjoint.
 817     APInt LHSKnownZero, LHSKnownOne;
 818     APInt RHSKnownZero, RHSKnownOne;
 819     DAG.ComputeMaskedBits(N.getOperand(0),
 820                           APInt::getAllOnesValue(N.getOperand(0)
 821                             .getValueSizeInBits()),
 822                           LHSKnownZero, LHSKnownOne);
 823
 824     if (LHSKnownZero.getBoolValue()) {
 825       DAG.ComputeMaskedBits(N.getOperand(1),
 826                             APInt::getAllOnesValue(N.getOperand(1)
 827                               .getValueSizeInBits()),
 828                             RHSKnownZero, RHSKnownOne);
 829       // If all of the bits are known zero on the LHS or RHS, the add won't
 830       // carry.
 831       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 832         Base = N.getOperand(0);
 833         Index = N.getOperand(1);
 834         return true;
 835       }
 836     }
 837   }
 838
 839   return false;
 840 }
 841
 842 /// Returns true if the address N can be represented by a base register plus
 843 /// a signed 16-bit displacement [r+imm], and if it is not better
 844 /// represented as reg+reg.
 845 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 846                                             SDValue &Base,
 847                                             SelectionDAG &DAG) const {
 848   // FIXME dl should come from parent load or store, not from address
 849   DebugLoc dl = N.getDebugLoc();
 850   // If this can be more profitably realized as r+r, fail.
 851   if (SelectAddressRegReg(N, Disp, Base, DAG))
 852     return false;
 853
 854   if (N.getOpcode() == ISD::ADD) {
 855     short imm = 0;
 856     if (isIntS16Immediate(N.getOperand(1), imm)) {
 857       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 858       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 859         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 860       } else {
 861         Base = N.getOperand(0);
 862       }
 863       return true; // [r+i]
 864     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 865       // Match LOAD (ADD (X, Lo(G))).
 866      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 867              && "Cannot handle constant offsets yet!");
 868       Disp = N.getOperand(1).getOperand(0);  // The global address.
 869       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 870              Disp.getOpcode() == ISD::TargetConstantPool ||
 871              Disp.getOpcode() == ISD::TargetJumpTable);
 872       Base = N.getOperand(0);
 873       return true;  // [&g+r]
 874     }
 875   } else if (N.getOpcode() == ISD::OR) {
 876     short imm = 0;
 877     if (isIntS16Immediate(N.getOperand(1), imm)) {
 878       // If this is an or of disjoint bitfields, we can codegen this as an add
 879       // (for better address arithmetic) if the LHS and RHS of the OR are
 880       // provably disjoint.
 881       APInt LHSKnownZero, LHSKnownOne;
 882       DAG.ComputeMaskedBits(N.getOperand(0),
 883                             APInt::getAllOnesValue(N.getOperand(0)
 884                                                    .getValueSizeInBits()),
 885                             LHSKnownZero, LHSKnownOne);
 886
 887       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 888         // If all of the bits are known zero on the LHS or RHS, the add won't
 889         // carry.
 890         Base = N.getOperand(0);
 891         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 892         return true;
 893       }
 894     }
 895   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 896     // Loading from a constant address.
 897
 898     // If this address fits entirely in a 16-bit sext immediate field, codegen
 899     // this as "d, 0"
 900     short Imm;
 901     if (isIntS16Immediate(CN, Imm)) {
 902       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 903       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 904       return true;
 905     }
 906
 907     // Handle 32-bit sext immediates with LIS + addr mode.
 908     if (CN->getValueType(0) == MVT::i32 ||
 909         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 910       int Addr = (int)CN->getZExtValue();
 911
 912       // Otherwise, break this down into an LIS + disp.
 913       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 914
 915       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 916       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 917       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 918       return true;
 919     }
 920   }
 921
 922   Disp = DAG.getTargetConstant(0, getPointerTy());
 923   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 924     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 925   else
 926     Base = N;
 927   return true;      // [r+0]
 928 }
 929
 930 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 931 /// represented as an indexed [r+r] operation.
 932 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 933                                                 SDValue &Index,
 934                                                 SelectionDAG &DAG) const {
 935   // Check to see if we can easily represent this as an [r+r] address.  This
 936   // will fail if it thinks that the address is more profitably represented as
 937   // reg+imm, e.g. where imm = 0.
 938   if (SelectAddressRegReg(N, Base, Index, DAG))
 939     return true;
 940
 941   // If the operand is an addition, always emit this as [r+r], since this is
 942   // better (for code size, and execution, as the memop does the add for free)
 943   // than emitting an explicit add.
 944   if (N.getOpcode() == ISD::ADD) {
 945     Base = N.getOperand(0);
 946     Index = N.getOperand(1);
 947     return true;
 948   }
 949
 950   // Otherwise, do it the hard way, using R0 as the base register.
 951   Base = DAG.getRegister(PPC::R0, N.getValueType());
 952   Index = N;
 953   return true;
 954 }
 955
 956 /// SelectAddressRegImmShift - Returns true if the address N can be
 957 /// represented by a base register plus a signed 14-bit displacement
 958 /// [r+imm*4].  Suitable for use by STD and friends.
 959 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 960                                                  SDValue &Base,
 961                                                  SelectionDAG &DAG) const {
 962   // FIXME dl should come from the parent load or store, not the address
 963   DebugLoc dl = N.getDebugLoc();
 964   // If this can be more profitably realized as r+r, fail.
 965   if (SelectAddressRegReg(N, Disp, Base, DAG))
 966     return false;
 967
 968   if (N.getOpcode() == ISD::ADD) {
 969     short imm = 0;
 970     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 971       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 972       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 973         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 974       } else {
 975         Base = N.getOperand(0);
 976       }
 977       return true; // [r+i]
 978     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 979       // Match LOAD (ADD (X, Lo(G))).
 980      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 981              && "Cannot handle constant offsets yet!");
 982       Disp = N.getOperand(1).getOperand(0);  // The global address.
 983       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 984              Disp.getOpcode() == ISD::TargetConstantPool ||
 985              Disp.getOpcode() == ISD::TargetJumpTable);
 986       Base = N.getOperand(0);
 987       return true;  // [&g+r]
 988     }
 989   } else if (N.getOpcode() == ISD::OR) {
 990     short imm = 0;
 991     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 992       // If this is an or of disjoint bitfields, we can codegen this as an add
 993       // (for better address arithmetic) if the LHS and RHS of the OR are
 994       // provably disjoint.
 995       APInt LHSKnownZero, LHSKnownOne;
 996       DAG.ComputeMaskedBits(N.getOperand(0),
 997                             APInt::getAllOnesValue(N.getOperand(0)
 998                                                    .getValueSizeInBits()),
 999                             LHSKnownZero, LHSKnownOne);
1000       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1001         // If all of the bits are known zero on the LHS or RHS, the add won't
1002         // carry.
1003         Base = N.getOperand(0);
1004         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1005         return true;
1006       }
1007     }
1008   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1009     // Loading from a constant address.  Verify low two bits are clear.
1010     if ((CN->getZExtValue() & 3) == 0) {
1011       // If this address fits entirely in a 14-bit sext immediate field, codegen
1012       // this as "d, 0"
1013       short Imm;
1014       if (isIntS16Immediate(CN, Imm)) {
1015         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1016         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
1017         return true;
1018       }
1019
1020       // Fold the low-part of 32-bit absolute addresses into addr mode.
1021       if (CN->getValueType(0) == MVT::i32 ||
1022           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1023         int Addr = (int)CN->getZExtValue();
1024
1025         // Otherwise, break this down into an LIS + disp.
1026         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1027         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1028         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1029         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1030         return true;
1031       }
1032     }
1033   }
1034
1035   Disp = DAG.getTargetConstant(0, getPointerTy());
1036   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1037     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1038   else
1039     Base = N;
1040   return true;      // [r+0]
1041 }
1042
1043
1044 /// getPreIndexedAddressParts - returns true by value, base pointer and
1045 /// offset pointer and addressing mode by reference if the node's address
1046 /// can be legally represented as pre-indexed load / store address.
1047 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1048                                                   SDValue &Offset,
1049                                                   ISD::MemIndexedMode &AM,
1050                                                   SelectionDAG &DAG) const {
1051   // Disabled by default for now.
1052   if (!EnablePPCPreinc) return false;
1053
1054   SDValue Ptr;
1055   EVT VT;
1056   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1057     Ptr = LD->getBasePtr();
1058     VT = LD->getMemoryVT();
1059
1060   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1061     ST = ST;
1062     Ptr = ST->getBasePtr();
1063     VT  = ST->getMemoryVT();
1064   } else
1065     return false;
1066
1067   // PowerPC doesn't have preinc load/store instructions for vectors.
1068   if (VT.isVector())
1069     return false;
1070
1071   // TODO: Check reg+reg first.
1072
1073   // LDU/STU use reg+imm*4, others use reg+imm.
1074   if (VT != MVT::i64) {
1075     // reg + imm
1076     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1077       return false;
1078   } else {
1079     // reg + imm * 4.
1080     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1081       return false;
1082   }
1083
1084   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1085     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1086     // sext i32 to i64 when addr mode is r+i.
1087     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1088         LD->getExtensionType() == ISD::SEXTLOAD &&
1089         isa<ConstantSDNode>(Offset))
1090       return false;
1091   }
1092
1093   AM = ISD::PRE_INC;
1094   return true;
1095 }
1096
1097 //===----------------------------------------------------------------------===//
1098 //  LowerOperation implementation
1099 //===----------------------------------------------------------------------===//
1100
1101 /// GetLabelAccessInfo - Return true if we should reference labels using a
1102 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1103 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1104                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1105   HiOpFlags = PPCII::MO_HA16;
1106   LoOpFlags = PPCII::MO_LO16;
1107
1108   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1109   // non-darwin platform.  We don't support PIC on other platforms yet.
1110   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1111                TM.getSubtarget<PPCSubtarget>().isDarwin();
1112   if (isPIC) {
1113     HiOpFlags |= PPCII::MO_PIC_FLAG;
1114     LoOpFlags |= PPCII::MO_PIC_FLAG;
1115   }
1116
1117   // If this is a reference to a global value that requires a non-lazy-ptr, make
1118   // sure that instruction lowering adds it.
1119   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1120     HiOpFlags |= PPCII::MO_NLP_FLAG;
1121     LoOpFlags |= PPCII::MO_NLP_FLAG;
1122
1123     if (GV->hasHiddenVisibility()) {
1124       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1125       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1126     }
1127   }
1128
1129   return isPIC;
1130 }
1131
1132 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1133                              SelectionDAG &DAG) {
1134   EVT PtrVT = HiPart.getValueType();
1135   SDValue Zero = DAG.getConstant(0, PtrVT);
1136   DebugLoc DL = HiPart.getDebugLoc();
1137
1138   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1139   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1140
1141   // With PIC, the first instruction is actually "GR+hi(&G)".
1142   if (isPIC)
1143     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1144                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1145
1146   // Generate non-pic code that has direct accesses to the constant pool.
1147   // The address of the global is just (hi(&g)+lo(&g)).
1148   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1149 }
1150
1151 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1152                                              SelectionDAG &DAG) const {
1153   EVT PtrVT = Op.getValueType();
1154   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1155   const Constant *C = CP->getConstVal();
1156
1157   unsigned MOHiFlag, MOLoFlag;
1158   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1159   SDValue CPIHi =
1160     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1161   SDValue CPILo =
1162     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1163   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1164 }
1165
1166 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1167   EVT PtrVT = Op.getValueType();
1168   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1169
1170   unsigned MOHiFlag, MOLoFlag;
1171   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1172   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1173   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1174   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1175 }
1176
1177 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1178                                              SelectionDAG &DAG) const {
1179   EVT PtrVT = Op.getValueType();
1180   DebugLoc DL = Op.getDebugLoc();
1181
1182   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1183
1184   unsigned MOHiFlag, MOLoFlag;
1185   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1186   SDValue TgtBAHi = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOHiFlag);
1187   SDValue TgtBALo = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOLoFlag);
1188   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1189 }
1190
1191 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1192                                               SelectionDAG &DAG) const {
1193   EVT PtrVT = Op.getValueType();
1194   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1195   DebugLoc DL = GSDN->getDebugLoc();
1196   const GlobalValue *GV = GSDN->getGlobal();
1197
1198   // 64-bit SVR4 ABI code is always position-independent.
1199   // The actual address of the GlobalValue is stored in the TOC.
1200   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1201     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1202     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1203                        DAG.getRegister(PPC::X2, MVT::i64));
1204   }
1205
1206   unsigned MOHiFlag, MOLoFlag;
1207   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1208
1209   SDValue GAHi =
1210     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1211   SDValue GALo =
1212     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1213
1214   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1215
1216   // If the global reference is actually to a non-lazy-pointer, we have to do an
1217   // extra load to get the address of the global.
1218   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1219     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1220                       false, false, 0);
1221   return Ptr;
1222 }
1223
1224 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1225   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1226   DebugLoc dl = Op.getDebugLoc();
1227
1228   // If we're comparing for equality to zero, expose the fact that this is
1229   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1230   // fold the new nodes.
1231   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1232     if (C->isNullValue() && CC == ISD::SETEQ) {
1233       EVT VT = Op.getOperand(0).getValueType();
1234       SDValue Zext = Op.getOperand(0);
1235       if (VT.bitsLT(MVT::i32)) {
1236         VT = MVT::i32;
1237         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1238       }
1239       unsigned Log2b = Log2_32(VT.getSizeInBits());
1240       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1241       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1242                                 DAG.getConstant(Log2b, MVT::i32));
1243       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1244     }
1245     // Leave comparisons against 0 and -1 alone for now, since they're usually
1246     // optimized.  FIXME: revisit this when we can custom lower all setcc
1247     // optimizations.
1248     if (C->isAllOnesValue() || C->isNullValue())
1249       return SDValue();
1250   }
1251
1252   // If we have an integer seteq/setne, turn it into a compare against zero
1253   // by xor'ing the rhs with the lhs, which is faster than setting a
1254   // condition register, reading it back out, and masking the correct bit.  The
1255   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1256   // the result to other bit-twiddling opportunities.
1257   EVT LHSVT = Op.getOperand(0).getValueType();
1258   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1259     EVT VT = Op.getValueType();
1260     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1261                                 Op.getOperand(1));
1262     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1263   }
1264   return SDValue();
1265 }
1266
1267 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1268                                       const PPCSubtarget &Subtarget) const {
1269
1270   llvm_unreachable("VAARG not yet implemented for the SVR4 ABI!");
1271   return SDValue(); // Not reached
1272 }
1273
1274 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op,
1275                                            SelectionDAG &DAG) const {
1276   SDValue Chain = Op.getOperand(0);
1277   SDValue Trmp = Op.getOperand(1); // trampoline
1278   SDValue FPtr = Op.getOperand(2); // nested function
1279   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1280   DebugLoc dl = Op.getDebugLoc();
1281
1282   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1283   bool isPPC64 = (PtrVT == MVT::i64);
1284   const Type *IntPtrTy =
1285     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1286                                                              *DAG.getContext());
1287
1288   TargetLowering::ArgListTy Args;
1289   TargetLowering::ArgListEntry Entry;
1290
1291   Entry.Ty = IntPtrTy;
1292   Entry.Node = Trmp; Args.push_back(Entry);
1293
1294   // TrampSize == (isPPC64 ? 48 : 40);
1295   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1296                                isPPC64 ? MVT::i64 : MVT::i32);
1297   Args.push_back(Entry);
1298
1299   Entry.Node = FPtr; Args.push_back(Entry);
1300   Entry.Node = Nest; Args.push_back(Entry);
1301
1302   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1303   std::pair<SDValue, SDValue> CallResult =
1304     LowerCallTo(Chain, Op.getValueType().getTypeForEVT(*DAG.getContext()),
1305                 false, false, false, false, 0, CallingConv::C, false,
1306                 /*isReturnValueUsed=*/true,
1307                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1308                 Args, DAG, dl);
1309
1310   SDValue Ops[] =
1311     { CallResult.first, CallResult.second };
1312
1313   return DAG.getMergeValues(Ops, 2, dl);
1314 }
1315
1316 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1317                                         const PPCSubtarget &Subtarget) const {
1318   MachineFunction &MF = DAG.getMachineFunction();
1319   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1320
1321   DebugLoc dl = Op.getDebugLoc();
1322
1323   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1324     // vastart just stores the address of the VarArgsFrameIndex slot into the
1325     // memory location argument.
1326     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1327     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1328     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1329     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1330                         MachinePointerInfo(SV),
1331                         false, false, 0);
1332   }
1333
1334   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1335   // We suppose the given va_list is already allocated.
1336   //
1337   // typedef struct {
1338   //  char gpr;     /* index into the array of 8 GPRs
1339   //                 * stored in the register save area
1340   //                 * gpr=0 corresponds to r3,
1341   //                 * gpr=1 to r4, etc.
1342   //                 */
1343   //  char fpr;     /* index into the array of 8 FPRs
1344   //                 * stored in the register save area
1345   //                 * fpr=0 corresponds to f1,
1346   //                 * fpr=1 to f2, etc.
1347   //                 */
1348   //  char *overflow_arg_area;
1349   //                /* location on stack that holds
1350   //                 * the next overflow argument
1351   //                 */
1352   //  char *reg_save_area;
1353   //               /* where r3:r10 and f1:f8 (if saved)
1354   //                * are stored
1355   //                */
1356   // } va_list[1];
1357
1358
1359   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1360   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1361
1362
1363   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1364
1365   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1366                                             PtrVT);
1367   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1368                                  PtrVT);
1369
1370   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1371   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1372
1373   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1374   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1375
1376   uint64_t FPROffset = 1;
1377   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1378
1379   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1380
1381   // Store first byte : number of int regs
1382   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1383                                          Op.getOperand(1),
1384                                          MachinePointerInfo(SV),
1385                                          MVT::i8, false, false, 0);
1386   uint64_t nextOffset = FPROffset;
1387   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1388                                   ConstFPROffset);
1389
1390   // Store second byte : number of float regs
1391   SDValue secondStore =
1392     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1393                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1394                       false, false, 0);
1395   nextOffset += StackOffset;
1396   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1397
1398   // Store second word : arguments given on stack
1399   SDValue thirdStore =
1400     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1401                  MachinePointerInfo(SV, nextOffset),
1402                  false, false, 0);
1403   nextOffset += FrameOffset;
1404   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1405
1406   // Store third word : arguments given in registers
1407   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1408                       MachinePointerInfo(SV, nextOffset),
1409                       false, false, 0);
1410
1411 }
1412
1413 #include "PPCGenCallingConv.inc"
1414
1415 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1416                                      CCValAssign::LocInfo &LocInfo,
1417                                      ISD::ArgFlagsTy &ArgFlags,
1418                                      CCState &State) {
1419   return true;
1420 }
1421
1422 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1423                                             MVT &LocVT,
1424                                             CCValAssign::LocInfo &LocInfo,
1425                                             ISD::ArgFlagsTy &ArgFlags,
1426                                             CCState &State) {
1427   static const unsigned ArgRegs[] = {
1428     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1429     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1430   };
1431   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1432
1433   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1434
1435   // Skip one register if the first unallocated register has an even register
1436   // number and there are still argument registers available which have not been
1437   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1438   // need to skip a register if RegNum is odd.
1439   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1440     State.AllocateReg(ArgRegs[RegNum]);
1441   }
1442
1443   // Always return false here, as this function only makes sure that the first
1444   // unallocated register has an odd register number and does not actually
1445   // allocate a register for the current argument.
1446   return false;
1447 }
1448
1449 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1450                                               MVT &LocVT,
1451                                               CCValAssign::LocInfo &LocInfo,
1452                                               ISD::ArgFlagsTy &ArgFlags,
1453                                               CCState &State) {
1454   static const unsigned ArgRegs[] = {
1455     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1456     PPC::F8
1457   };
1458
1459   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1460
1461   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1462
1463   // If there is only one Floating-point register left we need to put both f64
1464   // values of a split ppc_fp128 value on the stack.
1465   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1466     State.AllocateReg(ArgRegs[RegNum]);
1467   }
1468
1469   // Always return false here, as this function only makes sure that the two f64
1470   // values a ppc_fp128 value is split into are both passed in registers or both
1471   // passed on the stack and does not actually allocate a register for the
1472   // current argument.
1473   return false;
1474 }
1475
1476 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1477 /// on Darwin.
1478 static const unsigned *GetFPR() {
1479   static const unsigned FPR[] = {
1480     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1481     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1482   };
1483
1484   return FPR;
1485 }
1486
1487 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1488 /// the stack.
1489 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1490                                        unsigned PtrByteSize) {
1491   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1492   if (Flags.isByVal())
1493     ArgSize = Flags.getByValSize();
1494   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1495
1496   return ArgSize;
1497 }
1498
1499 SDValue
1500 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1501                                         CallingConv::ID CallConv, bool isVarArg,
1502                                         const SmallVectorImpl<ISD::InputArg>
1503                                           &Ins,
1504                                         DebugLoc dl, SelectionDAG &DAG,
1505                                         SmallVectorImpl<SDValue> &InVals)
1506                                           const {
1507   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1508     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1509                                      dl, DAG, InVals);
1510   } else {
1511     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1512                                        dl, DAG, InVals);
1513   }
1514 }
1515
1516 SDValue
1517 PPCTargetLowering::LowerFormalArguments_SVR4(
1518                                       SDValue Chain,
1519                                       CallingConv::ID CallConv, bool isVarArg,
1520                                       const SmallVectorImpl<ISD::InputArg>
1521                                         &Ins,
1522                                       DebugLoc dl, SelectionDAG &DAG,
1523                                       SmallVectorImpl<SDValue> &InVals) const {
1524
1525   // 32-bit SVR4 ABI Stack Frame Layout:
1526   //              +-----------------------------------+
1527   //        +-->  |            Back chain             |
1528   //        |     +-----------------------------------+
1529   //        |     | Floating-point register save area |
1530   //        |     +-----------------------------------+
1531   //        |     |    General register save area     |
1532   //        |     +-----------------------------------+
1533   //        |     |          CR save word             |
1534   //        |     +-----------------------------------+
1535   //        |     |         VRSAVE save word          |
1536   //        |     +-----------------------------------+
1537   //        |     |         Alignment padding         |
1538   //        |     +-----------------------------------+
1539   //        |     |     Vector register save area     |
1540   //        |     +-----------------------------------+
1541   //        |     |       Local variable space        |
1542   //        |     +-----------------------------------+
1543   //        |     |        Parameter list area        |
1544   //        |     +-----------------------------------+
1545   //        |     |           LR save word            |
1546   //        |     +-----------------------------------+
1547   // SP-->  +---  |            Back chain             |
1548   //              +-----------------------------------+
1549   //
1550   // Specifications:
1551   //   System V Application Binary Interface PowerPC Processor Supplement
1552   //   AltiVec Technology Programming Interface Manual
1553
1554   MachineFunction &MF = DAG.getMachineFunction();
1555   MachineFrameInfo *MFI = MF.getFrameInfo();
1556   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1557
1558   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1559   // Potential tail calls could cause overwriting of argument stack slots.
1560   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1561   unsigned PtrByteSize = 4;
1562
1563   // Assign locations to all of the incoming arguments.
1564   SmallVector<CCValAssign, 16> ArgLocs;
1565   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1566                  *DAG.getContext());
1567
1568   // Reserve space for the linkage area on the stack.
1569   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
1570
1571   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1572
1573   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1574     CCValAssign &VA = ArgLocs[i];
1575
1576     // Arguments stored in registers.
1577     if (VA.isRegLoc()) {
1578       TargetRegisterClass *RC;
1579       EVT ValVT = VA.getValVT();
1580
1581       switch (ValVT.getSimpleVT().SimpleTy) {
1582         default:
1583           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1584         case MVT::i32:
1585           RC = PPC::GPRCRegisterClass;
1586           break;
1587         case MVT::f32:
1588           RC = PPC::F4RCRegisterClass;
1589           break;
1590         case MVT::f64:
1591           RC = PPC::F8RCRegisterClass;
1592           break;
1593         case MVT::v16i8:
1594         case MVT::v8i16:
1595         case MVT::v4i32:
1596         case MVT::v4f32:
1597           RC = PPC::VRRCRegisterClass;
1598           break;
1599       }
1600
1601       // Transform the arguments stored in physical registers into virtual ones.
1602       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1603       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1604
1605       InVals.push_back(ArgValue);
1606     } else {
1607       // Argument stored in memory.
1608       assert(VA.isMemLoc());
1609
1610       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1611       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1612                                       isImmutable);
1613
1614       // Create load nodes to retrieve arguments from the stack.
1615       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1616       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1617                                    MachinePointerInfo(),
1618                                    false, false, 0));
1619     }
1620   }
1621
1622   // Assign locations to all of the incoming aggregate by value arguments.
1623   // Aggregates passed by value are stored in the local variable space of the
1624   // caller's stack frame, right above the parameter list area.
1625   SmallVector<CCValAssign, 16> ByValArgLocs;
1626   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(),
1627                       ByValArgLocs, *DAG.getContext());
1628
1629   // Reserve stack space for the allocations in CCInfo.
1630   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1631
1632   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1633
1634   // Area that is at least reserved in the caller of this function.
1635   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1636
1637   // Set the size that is at least reserved in caller of this function.  Tail
1638   // call optimized function's reserved stack space needs to be aligned so that
1639   // taking the difference between two stack areas will result in an aligned
1640   // stack.
1641   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1642
1643   MinReservedArea =
1644     std::max(MinReservedArea,
1645              PPCFrameInfo::getMinCallFrameSize(false, false));
1646
1647   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1648     getStackAlignment();
1649   unsigned AlignMask = TargetAlign-1;
1650   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1651
1652   FI->setMinReservedArea(MinReservedArea);
1653
1654   SmallVector<SDValue, 8> MemOps;
1655
1656   // If the function takes variable number of arguments, make a frame index for
1657   // the start of the first vararg value... for expansion of llvm.va_start.
1658   if (isVarArg) {
1659     static const unsigned GPArgRegs[] = {
1660       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1661       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1662     };
1663     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1664
1665     static const unsigned FPArgRegs[] = {
1666       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1667       PPC::F8
1668     };
1669     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1670
1671     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1672                                                           NumGPArgRegs));
1673     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1674                                                           NumFPArgRegs));
1675
1676     // Make room for NumGPArgRegs and NumFPArgRegs.
1677     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1678                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1679
1680     FuncInfo->setVarArgsStackOffset(
1681       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1682                              CCInfo.getNextStackOffset(), true));
1683
1684     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1685     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1686
1687     // The fixed integer arguments of a variadic function are stored to the
1688     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1689     // the result of va_next.
1690     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1691       // Get an existing live-in vreg, or add a new one.
1692       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1693       if (!VReg)
1694         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1695
1696       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1697       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1698                                    MachinePointerInfo(), false, false, 0);
1699       MemOps.push_back(Store);
1700       // Increment the address by four for the next argument to store
1701       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1702       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1703     }
1704
1705     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1706     // is set.
1707     // The double arguments are stored to the VarArgsFrameIndex
1708     // on the stack.
1709     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1710       // Get an existing live-in vreg, or add a new one.
1711       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1712       if (!VReg)
1713         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1714
1715       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1716       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1717                                    MachinePointerInfo(), false, false, 0);
1718       MemOps.push_back(Store);
1719       // Increment the address by eight for the next argument to store
1720       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1721                                          PtrVT);
1722       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1723     }
1724   }
1725
1726   if (!MemOps.empty())
1727     Chain = DAG.getNode(ISD::TokenFactor, dl,
1728                         MVT::Other, &MemOps[0], MemOps.size());
1729
1730   return Chain;
1731 }
1732
1733 SDValue
1734 PPCTargetLowering::LowerFormalArguments_Darwin(
1735                                       SDValue Chain,
1736                                       CallingConv::ID CallConv, bool isVarArg,
1737                                       const SmallVectorImpl<ISD::InputArg>
1738                                         &Ins,
1739                                       DebugLoc dl, SelectionDAG &DAG,
1740                                       SmallVectorImpl<SDValue> &InVals) const {
1741   // TODO: add description of PPC stack frame format, or at least some docs.
1742   //
1743   MachineFunction &MF = DAG.getMachineFunction();
1744   MachineFrameInfo *MFI = MF.getFrameInfo();
1745   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1746
1747   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1748   bool isPPC64 = PtrVT == MVT::i64;
1749   // Potential tail calls could cause overwriting of argument stack slots.
1750   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1751   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1752
1753   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
1754   // Area that is at least reserved in caller of this function.
1755   unsigned MinReservedArea = ArgOffset;
1756
1757   static const unsigned GPR_32[] = {           // 32-bit registers.
1758     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1759     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1760   };
1761   static const unsigned GPR_64[] = {           // 64-bit registers.
1762     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1763     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1764   };
1765
1766   static const unsigned *FPR = GetFPR();
1767
1768   static const unsigned VR[] = {
1769     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1770     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1771   };
1772
1773   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1774   const unsigned Num_FPR_Regs = 13;
1775   const unsigned Num_VR_Regs  = array_lengthof( VR);
1776
1777   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1778
1779   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1780
1781   // In 32-bit non-varargs functions, the stack space for vectors is after the
1782   // stack space for non-vectors.  We do not use this space unless we have
1783   // too many vectors to fit in registers, something that only occurs in
1784   // constructed examples:), but we have to walk the arglist to figure
1785   // that out...for the pathological case, compute VecArgOffset as the
1786   // start of the vector parameter area.  Computing VecArgOffset is the
1787   // entire point of the following loop.
1788   unsigned VecArgOffset = ArgOffset;
1789   if (!isVarArg && !isPPC64) {
1790     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1791          ++ArgNo) {
1792       EVT ObjectVT = Ins[ArgNo].VT;
1793       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1794       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1795
1796       if (Flags.isByVal()) {
1797         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1798         ObjSize = Flags.getByValSize();
1799         unsigned ArgSize =
1800                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1801         VecArgOffset += ArgSize;
1802         continue;
1803       }
1804
1805       switch(ObjectVT.getSimpleVT().SimpleTy) {
1806       default: llvm_unreachable("Unhandled argument type!");
1807       case MVT::i32:
1808       case MVT::f32:
1809         VecArgOffset += isPPC64 ? 8 : 4;
1810         break;
1811       case MVT::i64:  // PPC64
1812       case MVT::f64:
1813         VecArgOffset += 8;
1814         break;
1815       case MVT::v4f32:
1816       case MVT::v4i32:
1817       case MVT::v8i16:
1818       case MVT::v16i8:
1819         // Nothing to do, we're only looking at Nonvector args here.
1820         break;
1821       }
1822     }
1823   }
1824   // We've found where the vector parameter area in memory is.  Skip the
1825   // first 12 parameters; these don't use that memory.
1826   VecArgOffset = ((VecArgOffset+15)/16)*16;
1827   VecArgOffset += 12*16;
1828
1829   // Add DAG nodes to load the arguments or copy them out of registers.  On
1830   // entry to a function on PPC, the arguments start after the linkage area,
1831   // although the first ones are often in registers.
1832
1833   SmallVector<SDValue, 8> MemOps;
1834   unsigned nAltivecParamsAtEnd = 0;
1835   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1836     SDValue ArgVal;
1837     bool needsLoad = false;
1838     EVT ObjectVT = Ins[ArgNo].VT;
1839     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1840     unsigned ArgSize = ObjSize;
1841     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1842
1843     unsigned CurArgOffset = ArgOffset;
1844
1845     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1846     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1847         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1848       if (isVarArg || isPPC64) {
1849         MinReservedArea = ((MinReservedArea+15)/16)*16;
1850         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1851                                                   Flags,
1852                                                   PtrByteSize);
1853       } else  nAltivecParamsAtEnd++;
1854     } else
1855       // Calculate min reserved area.
1856       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1857                                                 Flags,
1858                                                 PtrByteSize);
1859
1860     // FIXME the codegen can be much improved in some cases.
1861     // We do not have to keep everything in memory.
1862     if (Flags.isByVal()) {
1863       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1864       ObjSize = Flags.getByValSize();
1865       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1866       // Objects of size 1 and 2 are right justified, everything else is
1867       // left justified.  This means the memory address is adjusted forwards.
1868       if (ObjSize==1 || ObjSize==2) {
1869         CurArgOffset = CurArgOffset + (4 - ObjSize);
1870       }
1871       // The value of the object is its address.
1872       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
1873       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1874       InVals.push_back(FIN);
1875       if (ObjSize==1 || ObjSize==2) {
1876         if (GPR_idx != Num_GPR_Regs) {
1877           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1878           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1879           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1880                                             MachinePointerInfo(),
1881                                             ObjSize==1 ? MVT::i8 : MVT::i16,
1882                                             false, false, 0);
1883           MemOps.push_back(Store);
1884           ++GPR_idx;
1885         }
1886
1887         ArgOffset += PtrByteSize;
1888
1889         continue;
1890       }
1891       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1892         // Store whatever pieces of the object are in registers
1893         // to memory.  ArgVal will be address of the beginning of
1894         // the object.
1895         if (GPR_idx != Num_GPR_Regs) {
1896           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1897           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
1898           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1899           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1900           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1901                                        MachinePointerInfo(),
1902                                        false, false, 0);
1903           MemOps.push_back(Store);
1904           ++GPR_idx;
1905           ArgOffset += PtrByteSize;
1906         } else {
1907           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1908           break;
1909         }
1910       }
1911       continue;
1912     }
1913
1914     switch (ObjectVT.getSimpleVT().SimpleTy) {
1915     default: llvm_unreachable("Unhandled argument type!");
1916     case MVT::i32:
1917       if (!isPPC64) {
1918         if (GPR_idx != Num_GPR_Regs) {
1919           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1920           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1921           ++GPR_idx;
1922         } else {
1923           needsLoad = true;
1924           ArgSize = PtrByteSize;
1925         }
1926         // All int arguments reserve stack space in the Darwin ABI.
1927         ArgOffset += PtrByteSize;
1928         break;
1929       }
1930       // FALLTHROUGH
1931     case MVT::i64:  // PPC64
1932       if (GPR_idx != Num_GPR_Regs) {
1933         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1934         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1935
1936         if (ObjectVT == MVT::i32) {
1937           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1938           // value to MVT::i64 and then truncate to the correct register size.
1939           if (Flags.isSExt())
1940             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1941                                  DAG.getValueType(ObjectVT));
1942           else if (Flags.isZExt())
1943             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1944                                  DAG.getValueType(ObjectVT));
1945
1946           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1947         }
1948
1949         ++GPR_idx;
1950       } else {
1951         needsLoad = true;
1952         ArgSize = PtrByteSize;
1953       }
1954       // All int arguments reserve stack space in the Darwin ABI.
1955       ArgOffset += 8;
1956       break;
1957
1958     case MVT::f32:
1959     case MVT::f64:
1960       // Every 4 bytes of argument space consumes one of the GPRs available for
1961       // argument passing.
1962       if (GPR_idx != Num_GPR_Regs) {
1963         ++GPR_idx;
1964         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1965           ++GPR_idx;
1966       }
1967       if (FPR_idx != Num_FPR_Regs) {
1968         unsigned VReg;
1969
1970         if (ObjectVT == MVT::f32)
1971           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
1972         else
1973           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
1974
1975         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
1976         ++FPR_idx;
1977       } else {
1978         needsLoad = true;
1979       }
1980
1981       // All FP arguments reserve stack space in the Darwin ABI.
1982       ArgOffset += isPPC64 ? 8 : ObjSize;
1983       break;
1984     case MVT::v4f32:
1985     case MVT::v4i32:
1986     case MVT::v8i16:
1987     case MVT::v16i8:
1988       // Note that vector arguments in registers don't reserve stack space,
1989       // except in varargs functions.
1990       if (VR_idx != Num_VR_Regs) {
1991         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
1992         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
1993         if (isVarArg) {
1994           while ((ArgOffset % 16) != 0) {
1995             ArgOffset += PtrByteSize;
1996             if (GPR_idx != Num_GPR_Regs)
1997               GPR_idx++;
1998           }
1999           ArgOffset += 16;
2000           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2001         }
2002         ++VR_idx;
2003       } else {
2004         if (!isVarArg && !isPPC64) {
2005           // Vectors go after all the nonvectors.
2006           CurArgOffset = VecArgOffset;
2007           VecArgOffset += 16;
2008         } else {
2009           // Vectors are aligned.
2010           ArgOffset = ((ArgOffset+15)/16)*16;
2011           CurArgOffset = ArgOffset;
2012           ArgOffset += 16;
2013         }
2014         needsLoad = true;
2015       }
2016       break;
2017     }
2018
2019     // We need to load the argument to a virtual register if we determined above
2020     // that we ran out of physical registers of the appropriate type.
2021     if (needsLoad) {
2022       int FI = MFI->CreateFixedObject(ObjSize,
2023                                       CurArgOffset + (ArgSize - ObjSize),
2024                                       isImmutable);
2025       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2026       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2027                            false, false, 0);
2028     }
2029
2030     InVals.push_back(ArgVal);
2031   }
2032
2033   // Set the size that is at least reserved in caller of this function.  Tail
2034   // call optimized function's reserved stack space needs to be aligned so that
2035   // taking the difference between two stack areas will result in an aligned
2036   // stack.
2037   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2038   // Add the Altivec parameters at the end, if needed.
2039   if (nAltivecParamsAtEnd) {
2040     MinReservedArea = ((MinReservedArea+15)/16)*16;
2041     MinReservedArea += 16*nAltivecParamsAtEnd;
2042   }
2043   MinReservedArea =
2044     std::max(MinReservedArea,
2045              PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2046   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2047     getStackAlignment();
2048   unsigned AlignMask = TargetAlign-1;
2049   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2050   FI->setMinReservedArea(MinReservedArea);
2051
2052   // If the function takes variable number of arguments, make a frame index for
2053   // the start of the first vararg value... for expansion of llvm.va_start.
2054   if (isVarArg) {
2055     int Depth = ArgOffset;
2056
2057     FuncInfo->setVarArgsFrameIndex(
2058       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2059                              Depth, true));
2060     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2061
2062     // If this function is vararg, store any remaining integer argument regs
2063     // to their spots on the stack so that they may be loaded by deferencing the
2064     // result of va_next.
2065     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2066       unsigned VReg;
2067
2068       if (isPPC64)
2069         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2070       else
2071         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2072
2073       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2074       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2075                                    MachinePointerInfo(), false, false, 0);
2076       MemOps.push_back(Store);
2077       // Increment the address by four for the next argument to store
2078       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2079       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2080     }
2081   }
2082
2083   if (!MemOps.empty())
2084     Chain = DAG.getNode(ISD::TokenFactor, dl,
2085                         MVT::Other, &MemOps[0], MemOps.size());
2086
2087   return Chain;
2088 }
2089
2090 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2091 /// linkage area for the Darwin ABI.
2092 static unsigned
2093 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2094                                      bool isPPC64,
2095                                      bool isVarArg,
2096                                      unsigned CC,
2097                                      const SmallVectorImpl<ISD::OutputArg>
2098                                        &Outs,
2099                                      const SmallVectorImpl<SDValue> &OutVals,
2100                                      unsigned &nAltivecParamsAtEnd) {
2101   // Count how many bytes are to be pushed on the stack, including the linkage
2102   // area, and parameter passing area.  We start with 24/48 bytes, which is
2103   // prereserved space for [SP][CR][LR][3 x unused].
2104   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, true);
2105   unsigned NumOps = Outs.size();
2106   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2107
2108   // Add up all the space actually used.
2109   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2110   // they all go in registers, but we must reserve stack space for them for
2111   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2112   // assigned stack space in order, with padding so Altivec parameters are
2113   // 16-byte aligned.
2114   nAltivecParamsAtEnd = 0;
2115   for (unsigned i = 0; i != NumOps; ++i) {
2116     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2117     EVT ArgVT = Outs[i].VT;
2118     // Varargs Altivec parameters are padded to a 16 byte boundary.
2119     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2120         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2121       if (!isVarArg && !isPPC64) {
2122         // Non-varargs Altivec parameters go after all the non-Altivec
2123         // parameters; handle those later so we know how much padding we need.
2124         nAltivecParamsAtEnd++;
2125         continue;
2126       }
2127       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2128       NumBytes = ((NumBytes+15)/16)*16;
2129     }
2130     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2131   }
2132
2133    // Allow for Altivec parameters at the end, if needed.
2134   if (nAltivecParamsAtEnd) {
2135     NumBytes = ((NumBytes+15)/16)*16;
2136     NumBytes += 16*nAltivecParamsAtEnd;
2137   }
2138
2139   // The prolog code of the callee may store up to 8 GPR argument registers to
2140   // the stack, allowing va_start to index over them in memory if its varargs.
2141   // Because we cannot tell if this is needed on the caller side, we have to
2142   // conservatively assume that it is needed.  As such, make sure we have at
2143   // least enough stack space for the caller to store the 8 GPRs.
2144   NumBytes = std::max(NumBytes,
2145                       PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2146
2147   // Tail call needs the stack to be aligned.
2148   if (CC==CallingConv::Fast && GuaranteedTailCallOpt) {
2149     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2150       getStackAlignment();
2151     unsigned AlignMask = TargetAlign-1;
2152     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2153   }
2154
2155   return NumBytes;
2156 }
2157
2158 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2159 /// adjusted to accomodate the arguments for the tailcall.
2160 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2161                                    unsigned ParamSize) {
2162
2163   if (!isTailCall) return 0;
2164
2165   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2166   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2167   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2168   // Remember only if the new adjustement is bigger.
2169   if (SPDiff < FI->getTailCallSPDelta())
2170     FI->setTailCallSPDelta(SPDiff);
2171
2172   return SPDiff;
2173 }
2174
2175 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2176 /// for tail call optimization. Targets which want to do tail call
2177 /// optimization should implement this function.
2178 bool
2179 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2180                                                      CallingConv::ID CalleeCC,
2181                                                      bool isVarArg,
2182                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2183                                                      SelectionDAG& DAG) const {
2184   if (!GuaranteedTailCallOpt)
2185     return false;
2186
2187   // Variable argument functions are not supported.
2188   if (isVarArg)
2189     return false;
2190
2191   MachineFunction &MF = DAG.getMachineFunction();
2192   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2193   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2194     // Functions containing by val parameters are not supported.
2195     for (unsigned i = 0; i != Ins.size(); i++) {
2196        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2197        if (Flags.isByVal()) return false;
2198     }
2199
2200     // Non PIC/GOT  tail calls are supported.
2201     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2202       return true;
2203
2204     // At the moment we can only do local tail calls (in same module, hidden
2205     // or protected) if we are generating PIC.
2206     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2207       return G->getGlobal()->hasHiddenVisibility()
2208           || G->getGlobal()->hasProtectedVisibility();
2209   }
2210
2211   return false;
2212 }
2213
2214 /// isCallCompatibleAddress - Return the immediate to use if the specified
2215 /// 32-bit value is representable in the immediate field of a BxA instruction.
2216 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2217   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2218   if (!C) return 0;
2219
2220   int Addr = C->getZExtValue();
2221   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2222       (Addr << 6 >> 6) != Addr)
2223     return 0;  // Top 6 bits have to be sext of immediate.
2224
2225   return DAG.getConstant((int)C->getZExtValue() >> 2,
2226                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2227 }
2228
2229 namespace {
2230
2231 struct TailCallArgumentInfo {
2232   SDValue Arg;
2233   SDValue FrameIdxOp;
2234   int       FrameIdx;
2235
2236   TailCallArgumentInfo() : FrameIdx(0) {}
2237 };
2238
2239 }
2240
2241 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2242 static void
2243 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2244                                            SDValue Chain,
2245                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2246                    SmallVector<SDValue, 8> &MemOpChains,
2247                    DebugLoc dl) {
2248   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2249     SDValue Arg = TailCallArgs[i].Arg;
2250     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2251     int FI = TailCallArgs[i].FrameIdx;
2252     // Store relative to framepointer.
2253     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2254                                        MachinePointerInfo::getFixedStack(FI),
2255                                        false, false, 0));
2256   }
2257 }
2258
2259 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2260 /// the appropriate stack slot for the tail call optimized function call.
2261 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2262                                                MachineFunction &MF,
2263                                                SDValue Chain,
2264                                                SDValue OldRetAddr,
2265                                                SDValue OldFP,
2266                                                int SPDiff,
2267                                                bool isPPC64,
2268                                                bool isDarwinABI,
2269                                                DebugLoc dl) {
2270   if (SPDiff) {
2271     // Calculate the new stack slot for the return address.
2272     int SlotSize = isPPC64 ? 8 : 4;
2273     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2274                                                                    isDarwinABI);
2275     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2276                                                           NewRetAddrLoc, true);
2277     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2278     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2279     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2280                          MachinePointerInfo::getFixedStack(NewRetAddr),
2281                          false, false, 0);
2282
2283     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2284     // slot as the FP is never overwritten.
2285     if (isDarwinABI) {
2286       int NewFPLoc =
2287         SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2288       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2289                                                           true);
2290       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2291       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2292                            MachinePointerInfo::getFixedStack(NewFPIdx),
2293                            false, false, 0);
2294     }
2295   }
2296   return Chain;
2297 }
2298
2299 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2300 /// the position of the argument.
2301 static void
2302 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2303                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2304                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2305   int Offset = ArgOffset + SPDiff;
2306   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2307   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2308   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2309   SDValue FIN = DAG.getFrameIndex(FI, VT);
2310   TailCallArgumentInfo Info;
2311   Info.Arg = Arg;
2312   Info.FrameIdxOp = FIN;
2313   Info.FrameIdx = FI;
2314   TailCallArguments.push_back(Info);
2315 }
2316
2317 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2318 /// stack slot. Returns the chain as result and the loaded frame pointers in
2319 /// LROpOut/FPOpout. Used when tail calling.
2320 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2321                                                         int SPDiff,
2322                                                         SDValue Chain,
2323                                                         SDValue &LROpOut,
2324                                                         SDValue &FPOpOut,
2325                                                         bool isDarwinABI,
2326                                                         DebugLoc dl) const {
2327   if (SPDiff) {
2328     // Load the LR and FP stack slot for later adjusting.
2329     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2330     LROpOut = getReturnAddrFrameIndex(DAG);
2331     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2332                           false, false, 0);
2333     Chain = SDValue(LROpOut.getNode(), 1);
2334
2335     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2336     // slot as the FP is never overwritten.
2337     if (isDarwinABI) {
2338       FPOpOut = getFramePointerFrameIndex(DAG);
2339       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2340                             false, false, 0);
2341       Chain = SDValue(FPOpOut.getNode(), 1);
2342     }
2343   }
2344   return Chain;
2345 }
2346
2347 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2348 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2349 /// specified by the specific parameter attribute. The copy will be passed as
2350 /// a byval function parameter.
2351 /// Sometimes what we are copying is the end of a larger object, the part that
2352 /// does not fit in registers.
2353 static SDValue
2354 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2355                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2356                           DebugLoc dl) {
2357   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2358   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2359                        false, false, MachinePointerInfo(0),
2360                        MachinePointerInfo(0));
2361 }
2362
2363 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2364 /// tail calls.
2365 static void
2366 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2367                  SDValue Arg, SDValue PtrOff, int SPDiff,
2368                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2369                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2370                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2371                  DebugLoc dl) {
2372   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2373   if (!isTailCall) {
2374     if (isVector) {
2375       SDValue StackPtr;
2376       if (isPPC64)
2377         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2378       else
2379         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2380       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2381                            DAG.getConstant(ArgOffset, PtrVT));
2382     }
2383     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2384                                        MachinePointerInfo(), false, false, 0));
2385   // Calculate and remember argument location.
2386   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2387                                   TailCallArguments);
2388 }
2389
2390 static
2391 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2392                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2393                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2394                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2395   MachineFunction &MF = DAG.getMachineFunction();
2396
2397   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2398   // might overwrite each other in case of tail call optimization.
2399   SmallVector<SDValue, 8> MemOpChains2;
2400   // Do not flag preceeding copytoreg stuff together with the following stuff.
2401   InFlag = SDValue();
2402   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2403                                     MemOpChains2, dl);
2404   if (!MemOpChains2.empty())
2405     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2406                         &MemOpChains2[0], MemOpChains2.size());
2407
2408   // Store the return address to the appropriate stack slot.
2409   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2410                                         isPPC64, isDarwinABI, dl);
2411
2412   // Emit callseq_end just before tailcall node.
2413   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2414                              DAG.getIntPtrConstant(0, true), InFlag);
2415   InFlag = Chain.getValue(1);
2416 }
2417
2418 static
2419 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2420                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2421                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2422                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2423                      const PPCSubtarget &PPCSubTarget) {
2424
2425   bool isPPC64 = PPCSubTarget.isPPC64();
2426   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2427
2428   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2429   NodeTys.push_back(MVT::Other);   // Returns a chain
2430   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2431
2432   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2433
2434   bool needIndirectCall = true;
2435   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2436     // If this is an absolute destination address, use the munged value.
2437     Callee = SDValue(Dest, 0);
2438     needIndirectCall = false;
2439   }
2440
2441   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2442     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2443     // Use indirect calls for ALL functions calls in JIT mode, since the
2444     // far-call stubs may be outside relocation limits for a BL instruction.
2445     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2446       unsigned OpFlags = 0;
2447       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2448           PPCSubTarget.getDarwinVers() < 9 &&
2449           (G->getGlobal()->isDeclaration() ||
2450            G->getGlobal()->isWeakForLinker())) {
2451         // PC-relative references to external symbols should go through $stub,
2452         // unless we're building with the leopard linker or later, which
2453         // automatically synthesizes these stubs.
2454         OpFlags = PPCII::MO_DARWIN_STUB;
2455       }
2456
2457       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2458       // every direct call is) turn it into a TargetGlobalAddress /
2459       // TargetExternalSymbol node so that legalize doesn't hack it.
2460       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2461                                           Callee.getValueType(),
2462                                           0, OpFlags);
2463       needIndirectCall = false;
2464     }
2465   }
2466
2467   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2468     unsigned char OpFlags = 0;
2469
2470     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2471         PPCSubTarget.getDarwinVers() < 9) {
2472       // PC-relative references to external symbols should go through $stub,
2473       // unless we're building with the leopard linker or later, which
2474       // automatically synthesizes these stubs.
2475       OpFlags = PPCII::MO_DARWIN_STUB;
2476     }
2477
2478     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
2479                                          OpFlags);
2480     needIndirectCall = false;
2481   }
2482
2483   if (needIndirectCall) {
2484     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2485     // to do the call, we can't use PPCISD::CALL.
2486     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2487
2488     if (isSVR4ABI && isPPC64) {
2489       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2490       // entry point, but to the function descriptor (the function entry point
2491       // address is part of the function descriptor though).
2492       // The function descriptor is a three doubleword structure with the
2493       // following fields: function entry point, TOC base address and
2494       // environment pointer.
2495       // Thus for a call through a function pointer, the following actions need
2496       // to be performed:
2497       //   1. Save the TOC of the caller in the TOC save area of its stack
2498       //      frame (this is done in LowerCall_Darwin()).
2499       //   2. Load the address of the function entry point from the function
2500       //      descriptor.
2501       //   3. Load the TOC of the callee from the function descriptor into r2.
2502       //   4. Load the environment pointer from the function descriptor into
2503       //      r11.
2504       //   5. Branch to the function entry point address.
2505       //   6. On return of the callee, the TOC of the caller needs to be
2506       //      restored (this is done in FinishCall()).
2507       //
2508       // All those operations are flagged together to ensure that no other
2509       // operations can be scheduled in between. E.g. without flagging the
2510       // operations together, a TOC access in the caller could be scheduled
2511       // between the load of the callee TOC and the branch to the callee, which
2512       // results in the TOC access going through the TOC of the callee instead
2513       // of going through the TOC of the caller, which leads to incorrect code.
2514
2515       // Load the address of the function entry point from the function
2516       // descriptor.
2517       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Flag);
2518       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2519                                         InFlag.getNode() ? 3 : 2);
2520       Chain = LoadFuncPtr.getValue(1);
2521       InFlag = LoadFuncPtr.getValue(2);
2522
2523       // Load environment pointer into r11.
2524       // Offset of the environment pointer within the function descriptor.
2525       SDValue PtrOff = DAG.getIntPtrConstant(16);
2526
2527       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2528       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2529                                        InFlag);
2530       Chain = LoadEnvPtr.getValue(1);
2531       InFlag = LoadEnvPtr.getValue(2);
2532
2533       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2534                                         InFlag);
2535       Chain = EnvVal.getValue(0);
2536       InFlag = EnvVal.getValue(1);
2537
2538       // Load TOC of the callee into r2. We are using a target-specific load
2539       // with r2 hard coded, because the result of a target-independent load
2540       // would never go directly into r2, since r2 is a reserved register (which
2541       // prevents the register allocator from allocating it), resulting in an
2542       // additional register being allocated and an unnecessary move instruction
2543       // being generated.
2544       VTs = DAG.getVTList(MVT::Other, MVT::Flag);
2545       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2546                                        Callee, InFlag);
2547       Chain = LoadTOCPtr.getValue(0);
2548       InFlag = LoadTOCPtr.getValue(1);
2549
2550       MTCTROps[0] = Chain;
2551       MTCTROps[1] = LoadFuncPtr;
2552       MTCTROps[2] = InFlag;
2553     }
2554
2555     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2556                         2 + (InFlag.getNode() != 0));
2557     InFlag = Chain.getValue(1);
2558
2559     NodeTys.clear();
2560     NodeTys.push_back(MVT::Other);
2561     NodeTys.push_back(MVT::Flag);
2562     Ops.push_back(Chain);
2563     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2564     Callee.setNode(0);
2565     // Add CTR register as callee so a bctr can be emitted later.
2566     if (isTailCall)
2567       Ops.push_back(DAG.getRegister(PPC::CTR, PtrVT));
2568   }
2569
2570   // If this is a direct call, pass the chain and the callee.
2571   if (Callee.getNode()) {
2572     Ops.push_back(Chain);
2573     Ops.push_back(Callee);
2574   }
2575   // If this is a tail call add stack pointer delta.
2576   if (isTailCall)
2577     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2578
2579   // Add argument registers to the end of the list so that they are known live
2580   // into the call.
2581   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2582     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2583                                   RegsToPass[i].second.getValueType()));
2584
2585   return CallOpc;
2586 }
2587
2588 SDValue
2589 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2590                                    CallingConv::ID CallConv, bool isVarArg,
2591                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2592                                    DebugLoc dl, SelectionDAG &DAG,
2593                                    SmallVectorImpl<SDValue> &InVals) const {
2594
2595   SmallVector<CCValAssign, 16> RVLocs;
2596   CCState CCRetInfo(CallConv, isVarArg, getTargetMachine(),
2597                     RVLocs, *DAG.getContext());
2598   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2599
2600   // Copy all of the result registers out of their specified physreg.
2601   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2602     CCValAssign &VA = RVLocs[i];
2603     EVT VT = VA.getValVT();
2604     assert(VA.isRegLoc() && "Can only return in registers!");
2605     Chain = DAG.getCopyFromReg(Chain, dl,
2606                                VA.getLocReg(), VT, InFlag).getValue(1);
2607     InVals.push_back(Chain.getValue(0));
2608     InFlag = Chain.getValue(2);
2609   }
2610
2611   return Chain;
2612 }
2613
2614 SDValue
2615 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2616                               bool isTailCall, bool isVarArg,
2617                               SelectionDAG &DAG,
2618                               SmallVector<std::pair<unsigned, SDValue>, 8>
2619                                 &RegsToPass,
2620                               SDValue InFlag, SDValue Chain,
2621                               SDValue &Callee,
2622                               int SPDiff, unsigned NumBytes,
2623                               const SmallVectorImpl<ISD::InputArg> &Ins,
2624                               SmallVectorImpl<SDValue> &InVals) const {
2625   std::vector<EVT> NodeTys;
2626   SmallVector<SDValue, 8> Ops;
2627   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2628                                  isTailCall, RegsToPass, Ops, NodeTys,
2629                                  PPCSubTarget);
2630
2631   // When performing tail call optimization the callee pops its arguments off
2632   // the stack. Account for this here so these bytes can be pushed back on in
2633   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2634   int BytesCalleePops =
2635     (CallConv==CallingConv::Fast && GuaranteedTailCallOpt) ? NumBytes : 0;
2636
2637   if (InFlag.getNode())
2638     Ops.push_back(InFlag);
2639
2640   // Emit tail call.
2641   if (isTailCall) {
2642     // If this is the first return lowered for this function, add the regs
2643     // to the liveout set for the function.
2644     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2645       SmallVector<CCValAssign, 16> RVLocs;
2646       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2647                      *DAG.getContext());
2648       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2649       for (unsigned i = 0; i != RVLocs.size(); ++i)
2650         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2651     }
2652
2653     assert(((Callee.getOpcode() == ISD::Register &&
2654              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2655             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2656             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2657             isa<ConstantSDNode>(Callee)) &&
2658     "Expecting an global address, external symbol, absolute value or register");
2659
2660     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2661   }
2662
2663   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2664   InFlag = Chain.getValue(1);
2665
2666   // Add a NOP immediately after the branch instruction when using the 64-bit
2667   // SVR4 ABI. At link time, if caller and callee are in a different module and
2668   // thus have a different TOC, the call will be replaced with a call to a stub
2669   // function which saves the current TOC, loads the TOC of the callee and
2670   // branches to the callee. The NOP will be replaced with a load instruction
2671   // which restores the TOC of the caller from the TOC save slot of the current
2672   // stack frame. If caller and callee belong to the same module (and have the
2673   // same TOC), the NOP will remain unchanged.
2674   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2675     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Flag);
2676     if (CallOpc == PPCISD::BCTRL_SVR4) {
2677       // This is a call through a function pointer.
2678       // Restore the caller TOC from the save area into R2.
2679       // See PrepareCall() for more information about calls through function
2680       // pointers in the 64-bit SVR4 ABI.
2681       // We are using a target-specific load with r2 hard coded, because the
2682       // result of a target-independent load would never go directly into r2,
2683       // since r2 is a reserved register (which prevents the register allocator
2684       // from allocating it), resulting in an additional register being
2685       // allocated and an unnecessary move instruction being generated.
2686       Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2687       InFlag = Chain.getValue(1);
2688     } else {
2689       // Otherwise insert NOP.
2690       InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Flag, InFlag);
2691     }
2692   }
2693
2694   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2695                              DAG.getIntPtrConstant(BytesCalleePops, true),
2696                              InFlag);
2697   if (!Ins.empty())
2698     InFlag = Chain.getValue(1);
2699
2700   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2701                          Ins, dl, DAG, InVals);
2702 }
2703
2704 SDValue
2705 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2706                              CallingConv::ID CallConv, bool isVarArg,
2707                              bool &isTailCall,
2708                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2709                              const SmallVectorImpl<SDValue> &OutVals,
2710                              const SmallVectorImpl<ISD::InputArg> &Ins,
2711                              DebugLoc dl, SelectionDAG &DAG,
2712                              SmallVectorImpl<SDValue> &InVals) const {
2713   if (isTailCall)
2714     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2715                                                    Ins, DAG);
2716
2717   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
2718     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2719                           isTailCall, Outs, OutVals, Ins,
2720                           dl, DAG, InVals);
2721
2722   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2723                           isTailCall, Outs, OutVals, Ins,
2724                           dl, DAG, InVals);
2725 }
2726
2727 SDValue
2728 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2729                                   CallingConv::ID CallConv, bool isVarArg,
2730                                   bool isTailCall,
2731                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2732                                   const SmallVectorImpl<SDValue> &OutVals,
2733                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2734                                   DebugLoc dl, SelectionDAG &DAG,
2735                                   SmallVectorImpl<SDValue> &InVals) const {
2736   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2737   // of the 32-bit SVR4 ABI stack frame layout.
2738
2739   assert((CallConv == CallingConv::C ||
2740           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2741
2742   unsigned PtrByteSize = 4;
2743
2744   MachineFunction &MF = DAG.getMachineFunction();
2745
2746   // Mark this function as potentially containing a function that contains a
2747   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2748   // and restoring the callers stack pointer in this functions epilog. This is
2749   // done because by tail calling the called function might overwrite the value
2750   // in this function's (MF) stack pointer stack slot 0(SP).
2751   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2752     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2753
2754   // Count how many bytes are to be pushed on the stack, including the linkage
2755   // area, parameter list area and the part of the local variable space which
2756   // contains copies of aggregates which are passed by value.
2757
2758   // Assign locations to all of the outgoing arguments.
2759   SmallVector<CCValAssign, 16> ArgLocs;
2760   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
2761                  ArgLocs, *DAG.getContext());
2762
2763   // Reserve space for the linkage area on the stack.
2764   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
2765
2766   if (isVarArg) {
2767     // Handle fixed and variable vector arguments differently.
2768     // Fixed vector arguments go into registers as long as registers are
2769     // available. Variable vector arguments always go into memory.
2770     unsigned NumArgs = Outs.size();
2771
2772     for (unsigned i = 0; i != NumArgs; ++i) {
2773       MVT ArgVT = Outs[i].VT;
2774       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2775       bool Result;
2776
2777       if (Outs[i].IsFixed) {
2778         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2779                              CCInfo);
2780       } else {
2781         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2782                                     ArgFlags, CCInfo);
2783       }
2784
2785       if (Result) {
2786 #ifndef NDEBUG
2787         errs() << "Call operand #" << i << " has unhandled type "
2788              << EVT(ArgVT).getEVTString() << "\n";
2789 #endif
2790         llvm_unreachable(0);
2791       }
2792     }
2793   } else {
2794     // All arguments are treated the same.
2795     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2796   }
2797
2798   // Assign locations to all of the outgoing aggregate by value arguments.
2799   SmallVector<CCValAssign, 16> ByValArgLocs;
2800   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(), ByValArgLocs,
2801                       *DAG.getContext());
2802
2803   // Reserve stack space for the allocations in CCInfo.
2804   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2805
2806   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2807
2808   // Size of the linkage area, parameter list area and the part of the local
2809   // space variable where copies of aggregates which are passed by value are
2810   // stored.
2811   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2812
2813   // Calculate by how many bytes the stack has to be adjusted in case of tail
2814   // call optimization.
2815   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2816
2817   // Adjust the stack pointer for the new arguments...
2818   // These operations are automatically eliminated by the prolog/epilog pass
2819   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2820   SDValue CallSeqStart = Chain;
2821
2822   // Load the return address and frame pointer so it can be moved somewhere else
2823   // later.
2824   SDValue LROp, FPOp;
2825   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2826                                        dl);
2827
2828   // Set up a copy of the stack pointer for use loading and storing any
2829   // arguments that may not fit in the registers available for argument
2830   // passing.
2831   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2832
2833   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2834   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2835   SmallVector<SDValue, 8> MemOpChains;
2836
2837   // Walk the register/memloc assignments, inserting copies/loads.
2838   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2839        i != e;
2840        ++i) {
2841     CCValAssign &VA = ArgLocs[i];
2842     SDValue Arg = OutVals[i];
2843     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2844
2845     if (Flags.isByVal()) {
2846       // Argument is an aggregate which is passed by value, thus we need to
2847       // create a copy of it in the local variable space of the current stack
2848       // frame (which is the stack frame of the caller) and pass the address of
2849       // this copy to the callee.
2850       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2851       CCValAssign &ByValVA = ByValArgLocs[j++];
2852       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2853
2854       // Memory reserved in the local variable space of the callers stack frame.
2855       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2856
2857       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2858       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2859
2860       // Create a copy of the argument in the local area of the current
2861       // stack frame.
2862       SDValue MemcpyCall =
2863         CreateCopyOfByValArgument(Arg, PtrOff,
2864                                   CallSeqStart.getNode()->getOperand(0),
2865                                   Flags, DAG, dl);
2866
2867       // This must go outside the CALLSEQ_START..END.
2868       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2869                            CallSeqStart.getNode()->getOperand(1));
2870       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2871                              NewCallSeqStart.getNode());
2872       Chain = CallSeqStart = NewCallSeqStart;
2873
2874       // Pass the address of the aggregate copy on the stack either in a
2875       // physical register or in the parameter list area of the current stack
2876       // frame to the callee.
2877       Arg = PtrOff;
2878     }
2879
2880     if (VA.isRegLoc()) {
2881       // Put argument in a physical register.
2882       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2883     } else {
2884       // Put argument in the parameter list area of the current stack frame.
2885       assert(VA.isMemLoc());
2886       unsigned LocMemOffset = VA.getLocMemOffset();
2887
2888       if (!isTailCall) {
2889         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2890         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2891
2892         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2893                                            MachinePointerInfo(),
2894                                            false, false, 0));
2895       } else {
2896         // Calculate and remember argument location.
2897         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
2898                                  TailCallArguments);
2899       }
2900     }
2901   }
2902
2903   if (!MemOpChains.empty())
2904     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2905                         &MemOpChains[0], MemOpChains.size());
2906
2907   // Build a sequence of copy-to-reg nodes chained together with token chain
2908   // and flag operands which copy the outgoing args into the appropriate regs.
2909   SDValue InFlag;
2910   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2911     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2912                              RegsToPass[i].second, InFlag);
2913     InFlag = Chain.getValue(1);
2914   }
2915
2916   // Set CR6 to true if this is a vararg call.
2917   if (isVarArg) {
2918     SDValue SetCR(DAG.getMachineNode(PPC::CRSET, dl, MVT::i32), 0);
2919     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2920     InFlag = Chain.getValue(1);
2921   }
2922
2923   if (isTailCall)
2924     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
2925                     false, TailCallArguments);
2926
2927   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
2928                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
2929                     Ins, InVals);
2930 }
2931
2932 SDValue
2933 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
2934                                     CallingConv::ID CallConv, bool isVarArg,
2935                                     bool isTailCall,
2936                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2937                                     const SmallVectorImpl<SDValue> &OutVals,
2938                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2939                                     DebugLoc dl, SelectionDAG &DAG,
2940                                     SmallVectorImpl<SDValue> &InVals) const {
2941
2942   unsigned NumOps  = Outs.size();
2943
2944   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2945   bool isPPC64 = PtrVT == MVT::i64;
2946   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2947
2948   MachineFunction &MF = DAG.getMachineFunction();
2949
2950   // Mark this function as potentially containing a function that contains a
2951   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2952   // and restoring the callers stack pointer in this functions epilog. This is
2953   // done because by tail calling the called function might overwrite the value
2954   // in this function's (MF) stack pointer stack slot 0(SP).
2955   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2956     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2957
2958   unsigned nAltivecParamsAtEnd = 0;
2959
2960   // Count how many bytes are to be pushed on the stack, including the linkage
2961   // area, and parameter passing area.  We start with 24/48 bytes, which is
2962   // prereserved space for [SP][CR][LR][3 x unused].
2963   unsigned NumBytes =
2964     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
2965                                          Outs, OutVals,
2966                                          nAltivecParamsAtEnd);
2967
2968   // Calculate by how many bytes the stack has to be adjusted in case of tail
2969   // call optimization.
2970   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2971
2972   // To protect arguments on the stack from being clobbered in a tail call,
2973   // force all the loads to happen before doing any other lowering.
2974   if (isTailCall)
2975     Chain = DAG.getStackArgumentTokenFactor(Chain);
2976
2977   // Adjust the stack pointer for the new arguments...
2978   // These operations are automatically eliminated by the prolog/epilog pass
2979   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2980   SDValue CallSeqStart = Chain;
2981
2982   // Load the return address and frame pointer so it can be move somewhere else
2983   // later.
2984   SDValue LROp, FPOp;
2985   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
2986                                        dl);
2987
2988   // Set up a copy of the stack pointer for use loading and storing any
2989   // arguments that may not fit in the registers available for argument
2990   // passing.
2991   SDValue StackPtr;
2992   if (isPPC64)
2993     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2994   else
2995     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2996
2997   // Figure out which arguments are going to go in registers, and which in
2998   // memory.  Also, if this is a vararg function, floating point operations
2999   // must be stored to our stack, and loaded into integer regs as well, if
3000   // any integer regs are available for argument passing.
3001   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
3002   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3003
3004   static const unsigned GPR_32[] = {           // 32-bit registers.
3005     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3006     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3007   };
3008   static const unsigned GPR_64[] = {           // 64-bit registers.
3009     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3010     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3011   };
3012   static const unsigned *FPR = GetFPR();
3013
3014   static const unsigned VR[] = {
3015     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3016     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3017   };
3018   const unsigned NumGPRs = array_lengthof(GPR_32);
3019   const unsigned NumFPRs = 13;
3020   const unsigned NumVRs  = array_lengthof(VR);
3021
3022   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
3023
3024   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3025   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3026
3027   SmallVector<SDValue, 8> MemOpChains;
3028   for (unsigned i = 0; i != NumOps; ++i) {
3029     SDValue Arg = OutVals[i];
3030     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3031
3032     // PtrOff will be used to store the current argument to the stack if a
3033     // register cannot be found for it.
3034     SDValue PtrOff;
3035
3036     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3037
3038     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3039
3040     // On PPC64, promote integers to 64-bit values.
3041     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3042       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3043       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3044       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3045     }
3046
3047     // FIXME memcpy is used way more than necessary.  Correctness first.
3048     if (Flags.isByVal()) {
3049       unsigned Size = Flags.getByValSize();
3050       if (Size==1 || Size==2) {
3051         // Very small objects are passed right-justified.
3052         // Everything else is passed left-justified.
3053         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3054         if (GPR_idx != NumGPRs) {
3055           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, dl, Chain, Arg,
3056                                         MachinePointerInfo(), VT,
3057                                         false, false, 0);
3058           MemOpChains.push_back(Load.getValue(1));
3059           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3060
3061           ArgOffset += PtrByteSize;
3062         } else {
3063           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3064           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3065           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3066                                 CallSeqStart.getNode()->getOperand(0),
3067                                 Flags, DAG, dl);
3068           // This must go outside the CALLSEQ_START..END.
3069           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3070                                CallSeqStart.getNode()->getOperand(1));
3071           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3072                                  NewCallSeqStart.getNode());
3073           Chain = CallSeqStart = NewCallSeqStart;
3074           ArgOffset += PtrByteSize;
3075         }
3076         continue;
3077       }
3078       // Copy entire object into memory.  There are cases where gcc-generated
3079       // code assumes it is there, even if it could be put entirely into
3080       // registers.  (This is not what the doc says.)
3081       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3082                             CallSeqStart.getNode()->getOperand(0),
3083                             Flags, DAG, dl);
3084       // This must go outside the CALLSEQ_START..END.
3085       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3086                            CallSeqStart.getNode()->getOperand(1));
3087       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3088       Chain = CallSeqStart = NewCallSeqStart;
3089       // And copy the pieces of it that fit into registers.
3090       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3091         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3092         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3093         if (GPR_idx != NumGPRs) {
3094           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3095                                      MachinePointerInfo(),
3096                                      false, false, 0);
3097           MemOpChains.push_back(Load.getValue(1));
3098           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3099           ArgOffset += PtrByteSize;
3100         } else {
3101           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3102           break;
3103         }
3104       }
3105       continue;
3106     }
3107
3108     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3109     default: llvm_unreachable("Unexpected ValueType for argument!");
3110     case MVT::i32:
3111     case MVT::i64:
3112       if (GPR_idx != NumGPRs) {
3113         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3114       } else {
3115         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3116                          isPPC64, isTailCall, false, MemOpChains,
3117                          TailCallArguments, dl);
3118       }
3119       ArgOffset += PtrByteSize;
3120       break;
3121     case MVT::f32:
3122     case MVT::f64:
3123       if (FPR_idx != NumFPRs) {
3124         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3125
3126         if (isVarArg) {
3127           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3128                                        MachinePointerInfo(), false, false, 0);
3129           MemOpChains.push_back(Store);
3130
3131           // Float varargs are always shadowed in available integer registers
3132           if (GPR_idx != NumGPRs) {
3133             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3134                                        MachinePointerInfo(), false, false, 0);
3135             MemOpChains.push_back(Load.getValue(1));
3136             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3137           }
3138           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3139             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3140             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3141             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3142                                        MachinePointerInfo(),
3143                                        false, false, 0);
3144             MemOpChains.push_back(Load.getValue(1));
3145             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3146           }
3147         } else {
3148           // If we have any FPRs remaining, we may also have GPRs remaining.
3149           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3150           // GPRs.
3151           if (GPR_idx != NumGPRs)
3152             ++GPR_idx;
3153           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3154               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3155             ++GPR_idx;
3156         }
3157       } else {
3158         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3159                          isPPC64, isTailCall, false, MemOpChains,
3160                          TailCallArguments, dl);
3161       }
3162       if (isPPC64)
3163         ArgOffset += 8;
3164       else
3165         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3166       break;
3167     case MVT::v4f32:
3168     case MVT::v4i32:
3169     case MVT::v8i16:
3170     case MVT::v16i8:
3171       if (isVarArg) {
3172         // These go aligned on the stack, or in the corresponding R registers
3173         // when within range.  The Darwin PPC ABI doc claims they also go in
3174         // V registers; in fact gcc does this only for arguments that are
3175         // prototyped, not for those that match the ...  We do it for all
3176         // arguments, seems to work.
3177         while (ArgOffset % 16 !=0) {
3178           ArgOffset += PtrByteSize;
3179           if (GPR_idx != NumGPRs)
3180             GPR_idx++;
3181         }
3182         // We could elide this store in the case where the object fits
3183         // entirely in R registers.  Maybe later.
3184         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3185                             DAG.getConstant(ArgOffset, PtrVT));
3186         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3187                                      MachinePointerInfo(), false, false, 0);
3188         MemOpChains.push_back(Store);
3189         if (VR_idx != NumVRs) {
3190           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3191                                      MachinePointerInfo(),
3192                                      false, false, 0);
3193           MemOpChains.push_back(Load.getValue(1));
3194           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3195         }
3196         ArgOffset += 16;
3197         for (unsigned i=0; i<16; i+=PtrByteSize) {
3198           if (GPR_idx == NumGPRs)
3199             break;
3200           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3201                                   DAG.getConstant(i, PtrVT));
3202           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3203                                      false, false, 0);
3204           MemOpChains.push_back(Load.getValue(1));
3205           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3206         }
3207         break;
3208       }
3209
3210       // Non-varargs Altivec params generally go in registers, but have
3211       // stack space allocated at the end.
3212       if (VR_idx != NumVRs) {
3213         // Doesn't have GPR space allocated.
3214         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3215       } else if (nAltivecParamsAtEnd==0) {
3216         // We are emitting Altivec params in order.
3217         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3218                          isPPC64, isTailCall, true, MemOpChains,
3219                          TailCallArguments, dl);
3220         ArgOffset += 16;
3221       }
3222       break;
3223     }
3224   }
3225   // If all Altivec parameters fit in registers, as they usually do,
3226   // they get stack space following the non-Altivec parameters.  We
3227   // don't track this here because nobody below needs it.
3228   // If there are more Altivec parameters than fit in registers emit
3229   // the stores here.
3230   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3231     unsigned j = 0;
3232     // Offset is aligned; skip 1st 12 params which go in V registers.
3233     ArgOffset = ((ArgOffset+15)/16)*16;
3234     ArgOffset += 12*16;
3235     for (unsigned i = 0; i != NumOps; ++i) {
3236       SDValue Arg = OutVals[i];
3237       EVT ArgType = Outs[i].VT;
3238       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3239           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3240         if (++j > NumVRs) {
3241           SDValue PtrOff;
3242           // We are emitting Altivec params in order.
3243           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3244                            isPPC64, isTailCall, true, MemOpChains,
3245                            TailCallArguments, dl);
3246           ArgOffset += 16;
3247         }
3248       }
3249     }
3250   }
3251
3252   if (!MemOpChains.empty())
3253     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3254                         &MemOpChains[0], MemOpChains.size());
3255
3256   // Check if this is an indirect call (MTCTR/BCTRL).
3257   // See PrepareCall() for more information about calls through function
3258   // pointers in the 64-bit SVR4 ABI.
3259   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3260       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3261       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3262       !isBLACompatibleAddress(Callee, DAG)) {
3263     // Load r2 into a virtual register and store it to the TOC save area.
3264     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3265     // TOC save area offset.
3266     SDValue PtrOff = DAG.getIntPtrConstant(40);
3267     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3268     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3269                          false, false, 0);
3270   }
3271
3272   // On Darwin, R12 must contain the address of an indirect callee.  This does
3273   // not mean the MTCTR instruction must use R12; it's easier to model this as
3274   // an extra parameter, so do that.
3275   if (!isTailCall &&
3276       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3277       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3278       !isBLACompatibleAddress(Callee, DAG))
3279     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3280                                                    PPC::R12), Callee));
3281
3282   // Build a sequence of copy-to-reg nodes chained together with token chain
3283   // and flag operands which copy the outgoing args into the appropriate regs.
3284   SDValue InFlag;
3285   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3286     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3287                              RegsToPass[i].second, InFlag);
3288     InFlag = Chain.getValue(1);
3289   }
3290
3291   if (isTailCall)
3292     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3293                     FPOp, true, TailCallArguments);
3294
3295   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3296                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3297                     Ins, InVals);
3298 }
3299
3300 SDValue
3301 PPCTargetLowering::LowerReturn(SDValue Chain,
3302                                CallingConv::ID CallConv, bool isVarArg,
3303                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3304                                const SmallVectorImpl<SDValue> &OutVals,
3305                                DebugLoc dl, SelectionDAG &DAG) const {
3306
3307   SmallVector<CCValAssign, 16> RVLocs;
3308   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
3309                  RVLocs, *DAG.getContext());
3310   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3311
3312   // If this is the first return lowered for this function, add the regs to the
3313   // liveout set for the function.
3314   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3315     for (unsigned i = 0; i != RVLocs.size(); ++i)
3316       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3317   }
3318
3319   SDValue Flag;
3320
3321   // Copy the result values into the output registers.
3322   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3323     CCValAssign &VA = RVLocs[i];
3324     assert(VA.isRegLoc() && "Can only return in registers!");
3325     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3326                              OutVals[i], Flag);
3327     Flag = Chain.getValue(1);
3328   }
3329
3330   if (Flag.getNode())
3331     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3332   else
3333     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3334 }
3335
3336 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3337                                    const PPCSubtarget &Subtarget) const {
3338   // When we pop the dynamic allocation we need to restore the SP link.
3339   DebugLoc dl = Op.getDebugLoc();
3340
3341   // Get the corect type for pointers.
3342   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3343
3344   // Construct the stack pointer operand.
3345   bool isPPC64 = Subtarget.isPPC64();
3346   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3347   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3348
3349   // Get the operands for the STACKRESTORE.
3350   SDValue Chain = Op.getOperand(0);
3351   SDValue SaveSP = Op.getOperand(1);
3352
3353   // Load the old link SP.
3354   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3355                                    MachinePointerInfo(),
3356                                    false, false, 0);
3357
3358   // Restore the stack pointer.
3359   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3360
3361   // Store the old link SP.
3362   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3363                       false, false, 0);
3364 }
3365
3366
3367
3368 SDValue
3369 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3370   MachineFunction &MF = DAG.getMachineFunction();
3371   bool isPPC64 = PPCSubTarget.isPPC64();
3372   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3373   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3374
3375   // Get current frame pointer save index.  The users of this index will be
3376   // primarily DYNALLOC instructions.
3377   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3378   int RASI = FI->getReturnAddrSaveIndex();
3379
3380   // If the frame pointer save index hasn't been defined yet.
3381   if (!RASI) {
3382     // Find out what the fix offset of the frame pointer save area.
3383     int LROffset = PPCFrameInfo::getReturnSaveOffset(isPPC64, isDarwinABI);
3384     // Allocate the frame index for frame pointer save area.
3385     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3386     // Save the result.
3387     FI->setReturnAddrSaveIndex(RASI);
3388   }
3389   return DAG.getFrameIndex(RASI, PtrVT);
3390 }
3391
3392 SDValue
3393 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3394   MachineFunction &MF = DAG.getMachineFunction();
3395   bool isPPC64 = PPCSubTarget.isPPC64();
3396   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3397   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3398
3399   // Get current frame pointer save index.  The users of this index will be
3400   // primarily DYNALLOC instructions.
3401   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3402   int FPSI = FI->getFramePointerSaveIndex();
3403
3404   // If the frame pointer save index hasn't been defined yet.
3405   if (!FPSI) {
3406     // Find out what the fix offset of the frame pointer save area.
3407     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
3408                                                            isDarwinABI);
3409
3410     // Allocate the frame index for frame pointer save area.
3411     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3412     // Save the result.
3413     FI->setFramePointerSaveIndex(FPSI);
3414   }
3415   return DAG.getFrameIndex(FPSI, PtrVT);
3416 }
3417
3418 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3419                                          SelectionDAG &DAG,
3420                                          const PPCSubtarget &Subtarget) const {
3421   // Get the inputs.
3422   SDValue Chain = Op.getOperand(0);
3423   SDValue Size  = Op.getOperand(1);
3424   DebugLoc dl = Op.getDebugLoc();
3425
3426   // Get the corect type for pointers.
3427   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3428   // Negate the size.
3429   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3430                                   DAG.getConstant(0, PtrVT), Size);
3431   // Construct a node for the frame pointer save index.
3432   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3433   // Build a DYNALLOC node.
3434   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3435   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3436   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3437 }
3438
3439 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3440 /// possible.
3441 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3442   // Not FP? Not a fsel.
3443   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3444       !Op.getOperand(2).getValueType().isFloatingPoint())
3445     return Op;
3446
3447   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3448
3449   // Cannot handle SETEQ/SETNE.
3450   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3451
3452   EVT ResVT = Op.getValueType();
3453   EVT CmpVT = Op.getOperand(0).getValueType();
3454   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3455   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3456   DebugLoc dl = Op.getDebugLoc();
3457
3458   // If the RHS of the comparison is a 0.0, we don't need to do the
3459   // subtraction at all.
3460   if (isFloatingPointZero(RHS))
3461     switch (CC) {
3462     default: break;       // SETUO etc aren't handled by fsel.
3463     case ISD::SETULT:
3464     case ISD::SETLT:
3465       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3466     case ISD::SETOGE:
3467     case ISD::SETGE:
3468       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3469         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3470       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3471     case ISD::SETUGT:
3472     case ISD::SETGT:
3473       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3474     case ISD::SETOLE:
3475     case ISD::SETLE:
3476       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3477         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3478       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3479                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3480     }
3481
3482   SDValue Cmp;
3483   switch (CC) {
3484   default: break;       // SETUO etc aren't handled by fsel.
3485   case ISD::SETULT:
3486   case ISD::SETLT:
3487     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3488     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3489       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3490       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3491   case ISD::SETOGE:
3492   case ISD::SETGE:
3493     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3494     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3495       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3496       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3497   case ISD::SETUGT:
3498   case ISD::SETGT:
3499     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3500     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3501       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3502       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3503   case ISD::SETOLE:
3504   case ISD::SETLE:
3505     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3506     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3507       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3508       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3509   }
3510   return Op;
3511 }
3512
3513 // FIXME: Split this code up when LegalizeDAGTypes lands.
3514 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3515                                            DebugLoc dl) const {
3516   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3517   SDValue Src = Op.getOperand(0);
3518   if (Src.getValueType() == MVT::f32)
3519     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3520
3521   SDValue Tmp;
3522   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3523   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3524   case MVT::i32:
3525     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3526                                                          PPCISD::FCTIDZ,
3527                       dl, MVT::f64, Src);
3528     break;
3529   case MVT::i64:
3530     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3531     break;
3532   }
3533
3534   // Convert the FP value to an int value through memory.
3535   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3536
3537   // Emit a store to the stack slot.
3538   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3539                                MachinePointerInfo(), false, false, 0);
3540
3541   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3542   // add in a bias.
3543   if (Op.getValueType() == MVT::i32)
3544     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3545                         DAG.getConstant(4, FIPtr.getValueType()));
3546   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3547                      false, false, 0);
3548 }
3549
3550 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3551                                            SelectionDAG &DAG) const {
3552   DebugLoc dl = Op.getDebugLoc();
3553   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3554   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3555     return SDValue();
3556
3557   if (Op.getOperand(0).getValueType() == MVT::i64) {
3558     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, dl,
3559                                MVT::f64, Op.getOperand(0));
3560     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3561     if (Op.getValueType() == MVT::f32)
3562       FP = DAG.getNode(ISD::FP_ROUND, dl,
3563                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3564     return FP;
3565   }
3566
3567   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3568          "Unhandled SINT_TO_FP type in custom expander!");
3569   // Since we only generate this in 64-bit mode, we can take advantage of
3570   // 64-bit registers.  In particular, sign extend the input value into the
3571   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3572   // then lfd it and fcfid it.
3573   MachineFunction &MF = DAG.getMachineFunction();
3574   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3575   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3576   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3577   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3578
3579   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3580                                 Op.getOperand(0));
3581
3582   // STD the extended value into the stack slot.
3583   MachineMemOperand *MMO =
3584     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3585                             MachineMemOperand::MOStore, 8, 8);
3586   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3587   SDValue Store =
3588     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3589                             Ops, 4, MVT::i64, MMO);
3590   // Load the value as a double.
3591   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3592                            false, false, 0);
3593
3594   // FCFID it and return it.
3595   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3596   if (Op.getValueType() == MVT::f32)
3597     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3598   return FP;
3599 }
3600
3601 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3602                                             SelectionDAG &DAG) const {
3603   DebugLoc dl = Op.getDebugLoc();
3604   /*
3605    The rounding mode is in bits 30:31 of FPSR, and has the following
3606    settings:
3607      00 Round to nearest
3608      01 Round to 0
3609      10 Round to +inf
3610      11 Round to -inf
3611
3612   FLT_ROUNDS, on the other hand, expects the following:
3613     -1 Undefined
3614      0 Round to 0
3615      1 Round to nearest
3616      2 Round to +inf
3617      3 Round to -inf
3618
3619   To perform the conversion, we do:
3620     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3621   */
3622
3623   MachineFunction &MF = DAG.getMachineFunction();
3624   EVT VT = Op.getValueType();
3625   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3626   std::vector<EVT> NodeTys;
3627   SDValue MFFSreg, InFlag;
3628
3629   // Save FP Control Word to register
3630   NodeTys.push_back(MVT::f64);    // return register
3631   NodeTys.push_back(MVT::Flag);   // unused in this context
3632   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3633
3634   // Save FP register to stack slot
3635   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3636   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3637   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3638                                StackSlot, MachinePointerInfo(), false, false,0);
3639
3640   // Load FP Control Word from low 32 bits of stack slot.
3641   SDValue Four = DAG.getConstant(4, PtrVT);
3642   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3643   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3644                             false, false, 0);
3645
3646   // Transform as necessary
3647   SDValue CWD1 =
3648     DAG.getNode(ISD::AND, dl, MVT::i32,
3649                 CWD, DAG.getConstant(3, MVT::i32));
3650   SDValue CWD2 =
3651     DAG.getNode(ISD::SRL, dl, MVT::i32,
3652                 DAG.getNode(ISD::AND, dl, MVT::i32,
3653                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3654                                         CWD, DAG.getConstant(3, MVT::i32)),
3655                             DAG.getConstant(3, MVT::i32)),
3656                 DAG.getConstant(1, MVT::i32));
3657
3658   SDValue RetVal =
3659     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3660
3661   return DAG.getNode((VT.getSizeInBits() < 16 ?
3662                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3663 }
3664
3665 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3666   EVT VT = Op.getValueType();
3667   unsigned BitWidth = VT.getSizeInBits();
3668   DebugLoc dl = Op.getDebugLoc();
3669   assert(Op.getNumOperands() == 3 &&
3670          VT == Op.getOperand(1).getValueType() &&
3671          "Unexpected SHL!");
3672
3673   // Expand into a bunch of logical ops.  Note that these ops
3674   // depend on the PPC behavior for oversized shift amounts.
3675   SDValue Lo = Op.getOperand(0);
3676   SDValue Hi = Op.getOperand(1);
3677   SDValue Amt = Op.getOperand(2);
3678   EVT AmtVT = Amt.getValueType();
3679
3680   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3681                              DAG.getConstant(BitWidth, AmtVT), Amt);
3682   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3683   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3684   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3685   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3686                              DAG.getConstant(-BitWidth, AmtVT));
3687   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3688   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3689   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3690   SDValue OutOps[] = { OutLo, OutHi };
3691   return DAG.getMergeValues(OutOps, 2, dl);
3692 }
3693
3694 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3695   EVT VT = Op.getValueType();
3696   DebugLoc dl = Op.getDebugLoc();
3697   unsigned BitWidth = VT.getSizeInBits();
3698   assert(Op.getNumOperands() == 3 &&
3699          VT == Op.getOperand(1).getValueType() &&
3700          "Unexpected SRL!");
3701
3702   // Expand into a bunch of logical ops.  Note that these ops
3703   // depend on the PPC behavior for oversized shift amounts.
3704   SDValue Lo = Op.getOperand(0);
3705   SDValue Hi = Op.getOperand(1);
3706   SDValue Amt = Op.getOperand(2);
3707   EVT AmtVT = Amt.getValueType();
3708
3709   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3710                              DAG.getConstant(BitWidth, AmtVT), Amt);
3711   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3712   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3713   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3714   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3715                              DAG.getConstant(-BitWidth, AmtVT));
3716   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3717   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3718   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3719   SDValue OutOps[] = { OutLo, OutHi };
3720   return DAG.getMergeValues(OutOps, 2, dl);
3721 }
3722
3723 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3724   DebugLoc dl = Op.getDebugLoc();
3725   EVT VT = Op.getValueType();
3726   unsigned BitWidth = VT.getSizeInBits();
3727   assert(Op.getNumOperands() == 3 &&
3728          VT == Op.getOperand(1).getValueType() &&
3729          "Unexpected SRA!");
3730
3731   // Expand into a bunch of logical ops, followed by a select_cc.
3732   SDValue Lo = Op.getOperand(0);
3733   SDValue Hi = Op.getOperand(1);
3734   SDValue Amt = Op.getOperand(2);
3735   EVT AmtVT = Amt.getValueType();
3736
3737   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3738                              DAG.getConstant(BitWidth, AmtVT), Amt);
3739   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3740   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3741   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3742   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3743                              DAG.getConstant(-BitWidth, AmtVT));
3744   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3745   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3746   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3747                                   Tmp4, Tmp6, ISD::SETLE);
3748   SDValue OutOps[] = { OutLo, OutHi };
3749   return DAG.getMergeValues(OutOps, 2, dl);
3750 }
3751
3752 //===----------------------------------------------------------------------===//
3753 // Vector related lowering.
3754 //
3755
3756 /// BuildSplatI - Build a canonical splati of Val with an element size of
3757 /// SplatSize.  Cast the result to VT.
3758 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3759                              SelectionDAG &DAG, DebugLoc dl) {
3760   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3761
3762   static const EVT VTys[] = { // canonical VT to use for each size.
3763     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3764   };
3765
3766   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3767
3768   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3769   if (Val == -1)
3770     SplatSize = 1;
3771
3772   EVT CanonicalVT = VTys[SplatSize-1];
3773
3774   // Build a canonical splat for this value.
3775   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3776   SmallVector<SDValue, 8> Ops;
3777   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3778   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3779                               &Ops[0], Ops.size());
3780   return DAG.getNode(ISD::BIT_CONVERT, dl, ReqVT, Res);
3781 }
3782
3783 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3784 /// specified intrinsic ID.
3785 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3786                                 SelectionDAG &DAG, DebugLoc dl,
3787                                 EVT DestVT = MVT::Other) {
3788   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3789   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3790                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3791 }
3792
3793 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3794 /// specified intrinsic ID.
3795 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3796                                 SDValue Op2, SelectionDAG &DAG,
3797                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3798   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3799   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3800                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3801 }
3802
3803
3804 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3805 /// amount.  The result has the specified value type.
3806 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3807                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3808   // Force LHS/RHS to be the right type.
3809   LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, LHS);
3810   RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, RHS);
3811
3812   int Ops[16];
3813   for (unsigned i = 0; i != 16; ++i)
3814     Ops[i] = i + Amt;
3815   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3816   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3817 }
3818
3819 // If this is a case we can't handle, return null and let the default
3820 // expansion code take care of it.  If we CAN select this case, and if it
3821 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3822 // this case more efficiently than a constant pool load, lower it to the
3823 // sequence of ops that should be used.
3824 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3825                                              SelectionDAG &DAG) const {
3826   DebugLoc dl = Op.getDebugLoc();
3827   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3828   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3829
3830   // Check if this is a splat of a constant value.
3831   APInt APSplatBits, APSplatUndef;
3832   unsigned SplatBitSize;
3833   bool HasAnyUndefs;
3834   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3835                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3836     return SDValue();
3837
3838   unsigned SplatBits = APSplatBits.getZExtValue();
3839   unsigned SplatUndef = APSplatUndef.getZExtValue();
3840   unsigned SplatSize = SplatBitSize / 8;
3841
3842   // First, handle single instruction cases.
3843
3844   // All zeros?
3845   if (SplatBits == 0) {
3846     // Canonicalize all zero vectors to be v4i32.
3847     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3848       SDValue Z = DAG.getConstant(0, MVT::i32);
3849       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3850       Op = DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Z);
3851     }
3852     return Op;
3853   }
3854
3855   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3856   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3857                     (32-SplatBitSize));
3858   if (SextVal >= -16 && SextVal <= 15)
3859     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3860
3861
3862   // Two instruction sequences.
3863
3864   // If this value is in the range [-32,30] and is even, use:
3865   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3866   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3867     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3868     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3869     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3870   }
3871
3872   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3873   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3874   // for fneg/fabs.
3875   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3876     // Make -1 and vspltisw -1:
3877     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3878
3879     // Make the VSLW intrinsic, computing 0x8000_0000.
3880     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3881                                    OnesV, DAG, dl);
3882
3883     // xor by OnesV to invert it.
3884     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3885     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3886   }
3887
3888   // Check to see if this is a wide variety of vsplti*, binop self cases.
3889   static const signed char SplatCsts[] = {
3890     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3891     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3892   };
3893
3894   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3895     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3896     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3897     int i = SplatCsts[idx];
3898
3899     // Figure out what shift amount will be used by altivec if shifted by i in
3900     // this splat size.
3901     unsigned TypeShiftAmt = i & (SplatBitSize-1);
3902
3903     // vsplti + shl self.
3904     if (SextVal == (i << (int)TypeShiftAmt)) {
3905       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3906       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3907         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3908         Intrinsic::ppc_altivec_vslw
3909       };
3910       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3911       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3912     }
3913
3914     // vsplti + srl self.
3915     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3916       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3917       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3918         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3919         Intrinsic::ppc_altivec_vsrw
3920       };
3921       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3922       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3923     }
3924
3925     // vsplti + sra self.
3926     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3927       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3928       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3929         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3930         Intrinsic::ppc_altivec_vsraw
3931       };
3932       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3933       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3934     }
3935
3936     // vsplti + rol self.
3937     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3938                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3939       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3940       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3941         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3942         Intrinsic::ppc_altivec_vrlw
3943       };
3944       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3945       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3946     }
3947
3948     // t = vsplti c, result = vsldoi t, t, 1
3949     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
3950       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3951       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3952     }
3953     // t = vsplti c, result = vsldoi t, t, 2
3954     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
3955       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3956       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3957     }
3958     // t = vsplti c, result = vsldoi t, t, 3
3959     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
3960       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3961       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3962     }
3963   }
3964
3965   // Three instruction sequences.
3966
3967   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3968   if (SextVal >= 0 && SextVal <= 31) {
3969     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
3970     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3971     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
3972     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3973   }
3974   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3975   if (SextVal >= -31 && SextVal <= 0) {
3976     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
3977     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3978     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
3979     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3980   }
3981
3982   return SDValue();
3983 }
3984
3985 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3986 /// the specified operations to build the shuffle.
3987 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3988                                       SDValue RHS, SelectionDAG &DAG,
3989                                       DebugLoc dl) {
3990   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3991   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3992   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3993
3994   enum {
3995     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3996     OP_VMRGHW,
3997     OP_VMRGLW,
3998     OP_VSPLTISW0,
3999     OP_VSPLTISW1,
4000     OP_VSPLTISW2,
4001     OP_VSPLTISW3,
4002     OP_VSLDOI4,
4003     OP_VSLDOI8,
4004     OP_VSLDOI12
4005   };
4006
4007   if (OpNum == OP_COPY) {
4008     if (LHSID == (1*9+2)*9+3) return LHS;
4009     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4010     return RHS;
4011   }
4012
4013   SDValue OpLHS, OpRHS;
4014   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4015   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4016
4017   int ShufIdxs[16];
4018   switch (OpNum) {
4019   default: llvm_unreachable("Unknown i32 permute!");
4020   case OP_VMRGHW:
4021     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4022     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4023     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4024     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4025     break;
4026   case OP_VMRGLW:
4027     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4028     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4029     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4030     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4031     break;
4032   case OP_VSPLTISW0:
4033     for (unsigned i = 0; i != 16; ++i)
4034       ShufIdxs[i] = (i&3)+0;
4035     break;
4036   case OP_VSPLTISW1:
4037     for (unsigned i = 0; i != 16; ++i)
4038       ShufIdxs[i] = (i&3)+4;
4039     break;
4040   case OP_VSPLTISW2:
4041     for (unsigned i = 0; i != 16; ++i)
4042       ShufIdxs[i] = (i&3)+8;
4043     break;
4044   case OP_VSPLTISW3:
4045     for (unsigned i = 0; i != 16; ++i)
4046       ShufIdxs[i] = (i&3)+12;
4047     break;
4048   case OP_VSLDOI4:
4049     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4050   case OP_VSLDOI8:
4051     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4052   case OP_VSLDOI12:
4053     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4054   }
4055   EVT VT = OpLHS.getValueType();
4056   OpLHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpLHS);
4057   OpRHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpRHS);
4058   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4059   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
4060 }
4061
4062 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4063 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4064 /// return the code it can be lowered into.  Worst case, it can always be
4065 /// lowered into a vperm.
4066 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4067                                                SelectionDAG &DAG) const {
4068   DebugLoc dl = Op.getDebugLoc();
4069   SDValue V1 = Op.getOperand(0);
4070   SDValue V2 = Op.getOperand(1);
4071   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4072   EVT VT = Op.getValueType();
4073
4074   // Cases that are handled by instructions that take permute immediates
4075   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4076   // selected by the instruction selector.
4077   if (V2.getOpcode() == ISD::UNDEF) {
4078     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4079         PPC::isSplatShuffleMask(SVOp, 2) ||
4080         PPC::isSplatShuffleMask(SVOp, 4) ||
4081         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4082         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4083         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4084         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4085         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4086         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4087         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4088         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4089         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4090       return Op;
4091     }
4092   }
4093
4094   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4095   // and produce a fixed permutation.  If any of these match, do not lower to
4096   // VPERM.
4097   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4098       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4099       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4100       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4101       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4102       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4103       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4104       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4105       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4106     return Op;
4107
4108   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4109   // perfect shuffle table to emit an optimal matching sequence.
4110   SmallVector<int, 16> PermMask;
4111   SVOp->getMask(PermMask);
4112
4113   unsigned PFIndexes[4];
4114   bool isFourElementShuffle = true;
4115   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4116     unsigned EltNo = 8;   // Start out undef.
4117     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4118       if (PermMask[i*4+j] < 0)
4119         continue;   // Undef, ignore it.
4120
4121       unsigned ByteSource = PermMask[i*4+j];
4122       if ((ByteSource & 3) != j) {
4123         isFourElementShuffle = false;
4124         break;
4125       }
4126
4127       if (EltNo == 8) {
4128         EltNo = ByteSource/4;
4129       } else if (EltNo != ByteSource/4) {
4130         isFourElementShuffle = false;
4131         break;
4132       }
4133     }
4134     PFIndexes[i] = EltNo;
4135   }
4136
4137   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4138   // perfect shuffle vector to determine if it is cost effective to do this as
4139   // discrete instructions, or whether we should use a vperm.
4140   if (isFourElementShuffle) {
4141     // Compute the index in the perfect shuffle table.
4142     unsigned PFTableIndex =
4143       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4144
4145     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4146     unsigned Cost  = (PFEntry >> 30);
4147
4148     // Determining when to avoid vperm is tricky.  Many things affect the cost
4149     // of vperm, particularly how many times the perm mask needs to be computed.
4150     // For example, if the perm mask can be hoisted out of a loop or is already
4151     // used (perhaps because there are multiple permutes with the same shuffle
4152     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4153     // the loop requires an extra register.
4154     //
4155     // As a compromise, we only emit discrete instructions if the shuffle can be
4156     // generated in 3 or fewer operations.  When we have loop information
4157     // available, if this block is within a loop, we should avoid using vperm
4158     // for 3-operation perms and use a constant pool load instead.
4159     if (Cost < 3)
4160       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4161   }
4162
4163   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4164   // vector that will get spilled to the constant pool.
4165   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4166
4167   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4168   // that it is in input element units, not in bytes.  Convert now.
4169   EVT EltVT = V1.getValueType().getVectorElementType();
4170   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4171
4172   SmallVector<SDValue, 16> ResultMask;
4173   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4174     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4175
4176     for (unsigned j = 0; j != BytesPerElement; ++j)
4177       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4178                                            MVT::i32));
4179   }
4180
4181   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4182                                     &ResultMask[0], ResultMask.size());
4183   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4184 }
4185
4186 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4187 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4188 /// information about the intrinsic.
4189 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4190                                   bool &isDot) {
4191   unsigned IntrinsicID =
4192     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4193   CompareOpc = -1;
4194   isDot = false;
4195   switch (IntrinsicID) {
4196   default: return false;
4197     // Comparison predicates.
4198   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4199   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4200   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4201   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4202   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4203   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4204   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4205   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4206   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4207   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4208   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4209   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4210   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4211
4212     // Normal Comparisons.
4213   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4214   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4215   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4216   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4217   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4218   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4219   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4220   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4221   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4222   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4223   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4224   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4225   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4226   }
4227   return true;
4228 }
4229
4230 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4231 /// lower, do it, otherwise return null.
4232 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4233                                                    SelectionDAG &DAG) const {
4234   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4235   // opcode number of the comparison.
4236   DebugLoc dl = Op.getDebugLoc();
4237   int CompareOpc;
4238   bool isDot;
4239   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4240     return SDValue();    // Don't custom lower most intrinsics.
4241
4242   // If this is a non-dot comparison, make the VCMP node and we are done.
4243   if (!isDot) {
4244     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4245                               Op.getOperand(1), Op.getOperand(2),
4246                               DAG.getConstant(CompareOpc, MVT::i32));
4247     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Tmp);
4248   }
4249
4250   // Create the PPCISD altivec 'dot' comparison node.
4251   SDValue Ops[] = {
4252     Op.getOperand(2),  // LHS
4253     Op.getOperand(3),  // RHS
4254     DAG.getConstant(CompareOpc, MVT::i32)
4255   };
4256   std::vector<EVT> VTs;
4257   VTs.push_back(Op.getOperand(2).getValueType());
4258   VTs.push_back(MVT::Flag);
4259   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4260
4261   // Now that we have the comparison, emit a copy from the CR to a GPR.
4262   // This is flagged to the above dot comparison.
4263   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4264                                 DAG.getRegister(PPC::CR6, MVT::i32),
4265                                 CompNode.getValue(1));
4266
4267   // Unpack the result based on how the target uses it.
4268   unsigned BitNo;   // Bit # of CR6.
4269   bool InvertBit;   // Invert result?
4270   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4271   default:  // Can't happen, don't crash on invalid number though.
4272   case 0:   // Return the value of the EQ bit of CR6.
4273     BitNo = 0; InvertBit = false;
4274     break;
4275   case 1:   // Return the inverted value of the EQ bit of CR6.
4276     BitNo = 0; InvertBit = true;
4277     break;
4278   case 2:   // Return the value of the LT bit of CR6.
4279     BitNo = 2; InvertBit = false;
4280     break;
4281   case 3:   // Return the inverted value of the LT bit of CR6.
4282     BitNo = 2; InvertBit = true;
4283     break;
4284   }
4285
4286   // Shift the bit into the low position.
4287   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4288                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4289   // Isolate the bit.
4290   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4291                       DAG.getConstant(1, MVT::i32));
4292
4293   // If we are supposed to, toggle the bit.
4294   if (InvertBit)
4295     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4296                         DAG.getConstant(1, MVT::i32));
4297   return Flags;
4298 }
4299
4300 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4301                                                    SelectionDAG &DAG) const {
4302   DebugLoc dl = Op.getDebugLoc();
4303   // Create a stack slot that is 16-byte aligned.
4304   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4305   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4306   EVT PtrVT = getPointerTy();
4307   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4308
4309   // Store the input value into Value#0 of the stack slot.
4310   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4311                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4312                                false, false, 0);
4313   // Load it out.
4314   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4315                      false, false, 0);
4316 }
4317
4318 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4319   DebugLoc dl = Op.getDebugLoc();
4320   if (Op.getValueType() == MVT::v4i32) {
4321     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4322
4323     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4324     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4325
4326     SDValue RHSSwap =   // = vrlw RHS, 16
4327       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4328
4329     // Shrinkify inputs to v8i16.
4330     LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, LHS);
4331     RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHS);
4332     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHSSwap);
4333
4334     // Low parts multiplied together, generating 32-bit results (we ignore the
4335     // top parts).
4336     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4337                                         LHS, RHS, DAG, dl, MVT::v4i32);
4338
4339     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4340                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4341     // Shift the high parts up 16 bits.
4342     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4343                               Neg16, DAG, dl);
4344     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4345   } else if (Op.getValueType() == MVT::v8i16) {
4346     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4347
4348     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4349
4350     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4351                             LHS, RHS, Zero, DAG, dl);
4352   } else if (Op.getValueType() == MVT::v16i8) {
4353     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4354
4355     // Multiply the even 8-bit parts, producing 16-bit sums.
4356     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4357                                            LHS, RHS, DAG, dl, MVT::v8i16);
4358     EvenParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, EvenParts);
4359
4360     // Multiply the odd 8-bit parts, producing 16-bit sums.
4361     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4362                                           LHS, RHS, DAG, dl, MVT::v8i16);
4363     OddParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OddParts);
4364
4365     // Merge the results together.
4366     int Ops[16];
4367     for (unsigned i = 0; i != 8; ++i) {
4368       Ops[i*2  ] = 2*i+1;
4369       Ops[i*2+1] = 2*i+1+16;
4370     }
4371     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4372   } else {
4373     llvm_unreachable("Unknown mul to lower!");
4374   }
4375 }
4376
4377 /// LowerOperation - Provide custom lowering hooks for some operations.
4378 ///
4379 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4380   switch (Op.getOpcode()) {
4381   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4382   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4383   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4384   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4385   case ISD::GlobalTLSAddress:   llvm_unreachable("TLS not implemented for PPC");
4386   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4387   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4388   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
4389   case ISD::VASTART:
4390     return LowerVASTART(Op, DAG, PPCSubTarget);
4391
4392   case ISD::VAARG:
4393     return LowerVAARG(Op, DAG, PPCSubTarget);
4394
4395   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4396   case ISD::DYNAMIC_STACKALLOC:
4397     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4398
4399   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4400   case ISD::FP_TO_UINT:
4401   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4402                                                        Op.getDebugLoc());
4403   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4404   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4405
4406   // Lower 64-bit shifts.
4407   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4408   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4409   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4410
4411   // Vector-related lowering.
4412   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4413   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4414   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4415   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4416   case ISD::MUL:                return LowerMUL(Op, DAG);
4417
4418   // Frame & Return address.
4419   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4420   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4421   }
4422   return SDValue();
4423 }
4424
4425 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4426                                            SmallVectorImpl<SDValue>&Results,
4427                                            SelectionDAG &DAG) const {
4428   DebugLoc dl = N->getDebugLoc();
4429   switch (N->getOpcode()) {
4430   default:
4431     assert(false && "Do not know how to custom type legalize this operation!");
4432     return;
4433   case ISD::FP_ROUND_INREG: {
4434     assert(N->getValueType(0) == MVT::ppcf128);
4435     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4436     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4437                              MVT::f64, N->getOperand(0),
4438                              DAG.getIntPtrConstant(0));
4439     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4440                              MVT::f64, N->getOperand(0),
4441                              DAG.getIntPtrConstant(1));
4442
4443     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4444     // of the long double, and puts FPSCR back the way it was.  We do not
4445     // actually model FPSCR.
4446     std::vector<EVT> NodeTys;
4447     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4448
4449     NodeTys.push_back(MVT::f64);   // Return register
4450     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
4451     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4452     MFFSreg = Result.getValue(0);
4453     InFlag = Result.getValue(1);
4454
4455     NodeTys.clear();
4456     NodeTys.push_back(MVT::Flag);   // Returns a flag
4457     Ops[0] = DAG.getConstant(31, MVT::i32);
4458     Ops[1] = InFlag;
4459     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4460     InFlag = Result.getValue(0);
4461
4462     NodeTys.clear();
4463     NodeTys.push_back(MVT::Flag);   // Returns a flag
4464     Ops[0] = DAG.getConstant(30, MVT::i32);
4465     Ops[1] = InFlag;
4466     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4467     InFlag = Result.getValue(0);
4468
4469     NodeTys.clear();
4470     NodeTys.push_back(MVT::f64);    // result of add
4471     NodeTys.push_back(MVT::Flag);   // Returns a flag
4472     Ops[0] = Lo;
4473     Ops[1] = Hi;
4474     Ops[2] = InFlag;
4475     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4476     FPreg = Result.getValue(0);
4477     InFlag = Result.getValue(1);
4478
4479     NodeTys.clear();
4480     NodeTys.push_back(MVT::f64);
4481     Ops[0] = DAG.getConstant(1, MVT::i32);
4482     Ops[1] = MFFSreg;
4483     Ops[2] = FPreg;
4484     Ops[3] = InFlag;
4485     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4486     FPreg = Result.getValue(0);
4487
4488     // We know the low half is about to be thrown away, so just use something
4489     // convenient.
4490     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4491                                 FPreg, FPreg));
4492     return;
4493   }
4494   case ISD::FP_TO_SINT:
4495     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4496     return;
4497   }
4498 }
4499
4500
4501 //===----------------------------------------------------------------------===//
4502 //  Other Lowering Code
4503 //===----------------------------------------------------------------------===//
4504
4505 MachineBasicBlock *
4506 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4507                                     bool is64bit, unsigned BinOpcode) const {
4508   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4509   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4510
4511   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4512   MachineFunction *F = BB->getParent();
4513   MachineFunction::iterator It = BB;
4514   ++It;
4515
4516   unsigned dest = MI->getOperand(0).getReg();
4517   unsigned ptrA = MI->getOperand(1).getReg();
4518   unsigned ptrB = MI->getOperand(2).getReg();
4519   unsigned incr = MI->getOperand(3).getReg();
4520   DebugLoc dl = MI->getDebugLoc();
4521
4522   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4523   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4524   F->insert(It, loopMBB);
4525   F->insert(It, exitMBB);
4526   exitMBB->splice(exitMBB->begin(), BB,
4527                   llvm::next(MachineBasicBlock::iterator(MI)),
4528                   BB->end());
4529   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4530
4531   MachineRegisterInfo &RegInfo = F->getRegInfo();
4532   unsigned TmpReg = (!BinOpcode) ? incr :
4533     RegInfo.createVirtualRegister(
4534        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4535                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4536
4537   //  thisMBB:
4538   //   ...
4539   //   fallthrough --> loopMBB
4540   BB->addSuccessor(loopMBB);
4541
4542   //  loopMBB:
4543   //   l[wd]arx dest, ptr
4544   //   add r0, dest, incr
4545   //   st[wd]cx. r0, ptr
4546   //   bne- loopMBB
4547   //   fallthrough --> exitMBB
4548   BB = loopMBB;
4549   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4550     .addReg(ptrA).addReg(ptrB);
4551   if (BinOpcode)
4552     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4553   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4554     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4555   BuildMI(BB, dl, TII->get(PPC::BCC))
4556     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4557   BB->addSuccessor(loopMBB);
4558   BB->addSuccessor(exitMBB);
4559
4560   //  exitMBB:
4561   //   ...
4562   BB = exitMBB;
4563   return BB;
4564 }
4565
4566 MachineBasicBlock *
4567 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4568                                             MachineBasicBlock *BB,
4569                                             bool is8bit,    // operation
4570                                             unsigned BinOpcode) const {
4571   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4572   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4573   // In 64 bit mode we have to use 64 bits for addresses, even though the
4574   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4575   // registers without caring whether they're 32 or 64, but here we're
4576   // doing actual arithmetic on the addresses.
4577   bool is64bit = PPCSubTarget.isPPC64();
4578
4579   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4580   MachineFunction *F = BB->getParent();
4581   MachineFunction::iterator It = BB;
4582   ++It;
4583
4584   unsigned dest = MI->getOperand(0).getReg();
4585   unsigned ptrA = MI->getOperand(1).getReg();
4586   unsigned ptrB = MI->getOperand(2).getReg();
4587   unsigned incr = MI->getOperand(3).getReg();
4588   DebugLoc dl = MI->getDebugLoc();
4589
4590   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4591   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4592   F->insert(It, loopMBB);
4593   F->insert(It, exitMBB);
4594   exitMBB->splice(exitMBB->begin(), BB,
4595                   llvm::next(MachineBasicBlock::iterator(MI)),
4596                   BB->end());
4597   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4598
4599   MachineRegisterInfo &RegInfo = F->getRegInfo();
4600   const TargetRegisterClass *RC =
4601     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4602               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4603   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4604   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4605   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4606   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4607   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4608   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4609   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4610   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4611   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4612   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4613   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4614   unsigned Ptr1Reg;
4615   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4616
4617   //  thisMBB:
4618   //   ...
4619   //   fallthrough --> loopMBB
4620   BB->addSuccessor(loopMBB);
4621
4622   // The 4-byte load must be aligned, while a char or short may be
4623   // anywhere in the word.  Hence all this nasty bookkeeping code.
4624   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4625   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4626   //   xori shift, shift1, 24 [16]
4627   //   rlwinm ptr, ptr1, 0, 0, 29
4628   //   slw incr2, incr, shift
4629   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4630   //   slw mask, mask2, shift
4631   //  loopMBB:
4632   //   lwarx tmpDest, ptr
4633   //   add tmp, tmpDest, incr2
4634   //   andc tmp2, tmpDest, mask
4635   //   and tmp3, tmp, mask
4636   //   or tmp4, tmp3, tmp2
4637   //   stwcx. tmp4, ptr
4638   //   bne- loopMBB
4639   //   fallthrough --> exitMBB
4640   //   srw dest, tmpDest, shift
4641
4642   if (ptrA!=PPC::R0) {
4643     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4644     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4645       .addReg(ptrA).addReg(ptrB);
4646   } else {
4647     Ptr1Reg = ptrB;
4648   }
4649   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4650       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4651   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4652       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4653   if (is64bit)
4654     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4655       .addReg(Ptr1Reg).addImm(0).addImm(61);
4656   else
4657     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4658       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4659   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4660       .addReg(incr).addReg(ShiftReg);
4661   if (is8bit)
4662     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4663   else {
4664     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4665     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4666   }
4667   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4668       .addReg(Mask2Reg).addReg(ShiftReg);
4669
4670   BB = loopMBB;
4671   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4672     .addReg(PPC::R0).addReg(PtrReg);
4673   if (BinOpcode)
4674     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4675       .addReg(Incr2Reg).addReg(TmpDestReg);
4676   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4677     .addReg(TmpDestReg).addReg(MaskReg);
4678   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4679     .addReg(TmpReg).addReg(MaskReg);
4680   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4681     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4682   BuildMI(BB, dl, TII->get(PPC::STWCX))
4683     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4684   BuildMI(BB, dl, TII->get(PPC::BCC))
4685     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4686   BB->addSuccessor(loopMBB);
4687   BB->addSuccessor(exitMBB);
4688
4689   //  exitMBB:
4690   //   ...
4691   BB = exitMBB;
4692   BuildMI(BB, dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4693   return BB;
4694 }
4695
4696 MachineBasicBlock *
4697 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4698                                                MachineBasicBlock *BB) const {
4699   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4700
4701   // To "insert" these instructions we actually have to insert their
4702   // control-flow patterns.
4703   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4704   MachineFunction::iterator It = BB;
4705   ++It;
4706
4707   MachineFunction *F = BB->getParent();
4708
4709   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4710       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4711       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4712       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4713       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4714
4715     // The incoming instruction knows the destination vreg to set, the
4716     // condition code register to branch on, the true/false values to
4717     // select between, and a branch opcode to use.
4718
4719     //  thisMBB:
4720     //  ...
4721     //   TrueVal = ...
4722     //   cmpTY ccX, r1, r2
4723     //   bCC copy1MBB
4724     //   fallthrough --> copy0MBB
4725     MachineBasicBlock *thisMBB = BB;
4726     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4727     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4728     unsigned SelectPred = MI->getOperand(4).getImm();
4729     DebugLoc dl = MI->getDebugLoc();
4730     F->insert(It, copy0MBB);
4731     F->insert(It, sinkMBB);
4732
4733     // Transfer the remainder of BB and its successor edges to sinkMBB.
4734     sinkMBB->splice(sinkMBB->begin(), BB,
4735                     llvm::next(MachineBasicBlock::iterator(MI)),
4736                     BB->end());
4737     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4738
4739     // Next, add the true and fallthrough blocks as its successors.
4740     BB->addSuccessor(copy0MBB);
4741     BB->addSuccessor(sinkMBB);
4742
4743     BuildMI(BB, dl, TII->get(PPC::BCC))
4744       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4745
4746     //  copy0MBB:
4747     //   %FalseValue = ...
4748     //   # fallthrough to sinkMBB
4749     BB = copy0MBB;
4750
4751     // Update machine-CFG edges
4752     BB->addSuccessor(sinkMBB);
4753
4754     //  sinkMBB:
4755     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4756     //  ...
4757     BB = sinkMBB;
4758     BuildMI(*BB, BB->begin(), dl,
4759             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4760       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4761       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4762   }
4763   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4764     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4765   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4766     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4767   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4768     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4769   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4770     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4771
4772   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4773     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4774   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4775     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4776   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4777     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4778   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4779     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4780
4781   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4782     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4783   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4784     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4785   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4786     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4787   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4788     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4789
4790   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4791     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4792   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4793     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4794   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4795     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4796   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4797     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4798
4799   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4800     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4801   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4802     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4803   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4804     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4805   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4806     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4807
4808   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4809     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4810   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4811     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4812   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4813     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4814   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4815     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4816
4817   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4818     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4819   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4820     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4821   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4822     BB = EmitAtomicBinary(MI, BB, false, 0);
4823   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4824     BB = EmitAtomicBinary(MI, BB, true, 0);
4825
4826   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4827            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4828     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4829
4830     unsigned dest   = MI->getOperand(0).getReg();
4831     unsigned ptrA   = MI->getOperand(1).getReg();
4832     unsigned ptrB   = MI->getOperand(2).getReg();
4833     unsigned oldval = MI->getOperand(3).getReg();
4834     unsigned newval = MI->getOperand(4).getReg();
4835     DebugLoc dl     = MI->getDebugLoc();
4836
4837     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4838     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4839     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4840     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4841     F->insert(It, loop1MBB);
4842     F->insert(It, loop2MBB);
4843     F->insert(It, midMBB);
4844     F->insert(It, exitMBB);
4845     exitMBB->splice(exitMBB->begin(), BB,
4846                     llvm::next(MachineBasicBlock::iterator(MI)),
4847                     BB->end());
4848     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4849
4850     //  thisMBB:
4851     //   ...
4852     //   fallthrough --> loopMBB
4853     BB->addSuccessor(loop1MBB);
4854
4855     // loop1MBB:
4856     //   l[wd]arx dest, ptr
4857     //   cmp[wd] dest, oldval
4858     //   bne- midMBB
4859     // loop2MBB:
4860     //   st[wd]cx. newval, ptr
4861     //   bne- loopMBB
4862     //   b exitBB
4863     // midMBB:
4864     //   st[wd]cx. dest, ptr
4865     // exitBB:
4866     BB = loop1MBB;
4867     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4868       .addReg(ptrA).addReg(ptrB);
4869     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4870       .addReg(oldval).addReg(dest);
4871     BuildMI(BB, dl, TII->get(PPC::BCC))
4872       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4873     BB->addSuccessor(loop2MBB);
4874     BB->addSuccessor(midMBB);
4875
4876     BB = loop2MBB;
4877     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4878       .addReg(newval).addReg(ptrA).addReg(ptrB);
4879     BuildMI(BB, dl, TII->get(PPC::BCC))
4880       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4881     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4882     BB->addSuccessor(loop1MBB);
4883     BB->addSuccessor(exitMBB);
4884
4885     BB = midMBB;
4886     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4887       .addReg(dest).addReg(ptrA).addReg(ptrB);
4888     BB->addSuccessor(exitMBB);
4889
4890     //  exitMBB:
4891     //   ...
4892     BB = exitMBB;
4893   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4894              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4895     // We must use 64-bit registers for addresses when targeting 64-bit,
4896     // since we're actually doing arithmetic on them.  Other registers
4897     // can be 32-bit.
4898     bool is64bit = PPCSubTarget.isPPC64();
4899     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4900
4901     unsigned dest   = MI->getOperand(0).getReg();
4902     unsigned ptrA   = MI->getOperand(1).getReg();
4903     unsigned ptrB   = MI->getOperand(2).getReg();
4904     unsigned oldval = MI->getOperand(3).getReg();
4905     unsigned newval = MI->getOperand(4).getReg();
4906     DebugLoc dl     = MI->getDebugLoc();
4907
4908     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4909     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4910     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4911     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4912     F->insert(It, loop1MBB);
4913     F->insert(It, loop2MBB);
4914     F->insert(It, midMBB);
4915     F->insert(It, exitMBB);
4916     exitMBB->splice(exitMBB->begin(), BB,
4917                     llvm::next(MachineBasicBlock::iterator(MI)),
4918                     BB->end());
4919     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4920
4921     MachineRegisterInfo &RegInfo = F->getRegInfo();
4922     const TargetRegisterClass *RC =
4923       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4924                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4925     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4926     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4927     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4928     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4929     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4930     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4931     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4932     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4933     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4934     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4935     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4936     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4937     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4938     unsigned Ptr1Reg;
4939     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4940     //  thisMBB:
4941     //   ...
4942     //   fallthrough --> loopMBB
4943     BB->addSuccessor(loop1MBB);
4944
4945     // The 4-byte load must be aligned, while a char or short may be
4946     // anywhere in the word.  Hence all this nasty bookkeeping code.
4947     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4948     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4949     //   xori shift, shift1, 24 [16]
4950     //   rlwinm ptr, ptr1, 0, 0, 29
4951     //   slw newval2, newval, shift
4952     //   slw oldval2, oldval,shift
4953     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4954     //   slw mask, mask2, shift
4955     //   and newval3, newval2, mask
4956     //   and oldval3, oldval2, mask
4957     // loop1MBB:
4958     //   lwarx tmpDest, ptr
4959     //   and tmp, tmpDest, mask
4960     //   cmpw tmp, oldval3
4961     //   bne- midMBB
4962     // loop2MBB:
4963     //   andc tmp2, tmpDest, mask
4964     //   or tmp4, tmp2, newval3
4965     //   stwcx. tmp4, ptr
4966     //   bne- loop1MBB
4967     //   b exitBB
4968     // midMBB:
4969     //   stwcx. tmpDest, ptr
4970     // exitBB:
4971     //   srw dest, tmpDest, shift
4972     if (ptrA!=PPC::R0) {
4973       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4974       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4975         .addReg(ptrA).addReg(ptrB);
4976     } else {
4977       Ptr1Reg = ptrB;
4978     }
4979     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4980         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4981     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4982         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4983     if (is64bit)
4984       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4985         .addReg(Ptr1Reg).addImm(0).addImm(61);
4986     else
4987       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4988         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4989     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
4990         .addReg(newval).addReg(ShiftReg);
4991     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
4992         .addReg(oldval).addReg(ShiftReg);
4993     if (is8bit)
4994       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4995     else {
4996       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4997       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
4998         .addReg(Mask3Reg).addImm(65535);
4999     }
5000     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5001         .addReg(Mask2Reg).addReg(ShiftReg);
5002     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5003         .addReg(NewVal2Reg).addReg(MaskReg);
5004     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5005         .addReg(OldVal2Reg).addReg(MaskReg);
5006
5007     BB = loop1MBB;
5008     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5009         .addReg(PPC::R0).addReg(PtrReg);
5010     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5011         .addReg(TmpDestReg).addReg(MaskReg);
5012     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5013         .addReg(TmpReg).addReg(OldVal3Reg);
5014     BuildMI(BB, dl, TII->get(PPC::BCC))
5015         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5016     BB->addSuccessor(loop2MBB);
5017     BB->addSuccessor(midMBB);
5018
5019     BB = loop2MBB;
5020     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5021         .addReg(TmpDestReg).addReg(MaskReg);
5022     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5023         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5024     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5025         .addReg(PPC::R0).addReg(PtrReg);
5026     BuildMI(BB, dl, TII->get(PPC::BCC))
5027       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5028     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5029     BB->addSuccessor(loop1MBB);
5030     BB->addSuccessor(exitMBB);
5031
5032     BB = midMBB;
5033     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5034       .addReg(PPC::R0).addReg(PtrReg);
5035     BB->addSuccessor(exitMBB);
5036
5037     //  exitMBB:
5038     //   ...
5039     BB = exitMBB;
5040     BuildMI(BB, dl, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
5041   } else {
5042     llvm_unreachable("Unexpected instr type to insert");
5043   }
5044
5045   MI->eraseFromParent();   // The pseudo instruction is gone now.
5046   return BB;
5047 }
5048
5049 //===----------------------------------------------------------------------===//
5050 // Target Optimization Hooks
5051 //===----------------------------------------------------------------------===//
5052
5053 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5054                                              DAGCombinerInfo &DCI) const {
5055   const TargetMachine &TM = getTargetMachine();
5056   SelectionDAG &DAG = DCI.DAG;
5057   DebugLoc dl = N->getDebugLoc();
5058   switch (N->getOpcode()) {
5059   default: break;
5060   case PPCISD::SHL:
5061     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5062       if (C->isNullValue())   // 0 << V -> 0.
5063         return N->getOperand(0);
5064     }
5065     break;
5066   case PPCISD::SRL:
5067     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5068       if (C->isNullValue())   // 0 >>u V -> 0.
5069         return N->getOperand(0);
5070     }
5071     break;
5072   case PPCISD::SRA:
5073     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5074       if (C->isNullValue() ||   //  0 >>s V -> 0.
5075           C->isAllOnesValue())    // -1 >>s V -> -1.
5076         return N->getOperand(0);
5077     }
5078     break;
5079
5080   case ISD::SINT_TO_FP:
5081     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5082       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5083         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5084         // We allow the src/dst to be either f32/f64, but the intermediate
5085         // type must be i64.
5086         if (N->getOperand(0).getValueType() == MVT::i64 &&
5087             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5088           SDValue Val = N->getOperand(0).getOperand(0);
5089           if (Val.getValueType() == MVT::f32) {
5090             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5091             DCI.AddToWorklist(Val.getNode());
5092           }
5093
5094           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5095           DCI.AddToWorklist(Val.getNode());
5096           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5097           DCI.AddToWorklist(Val.getNode());
5098           if (N->getValueType(0) == MVT::f32) {
5099             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5100                               DAG.getIntPtrConstant(0));
5101             DCI.AddToWorklist(Val.getNode());
5102           }
5103           return Val;
5104         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5105           // If the intermediate type is i32, we can avoid the load/store here
5106           // too.
5107         }
5108       }
5109     }
5110     break;
5111   case ISD::STORE:
5112     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5113     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5114         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5115         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5116         N->getOperand(1).getValueType() == MVT::i32 &&
5117         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5118       SDValue Val = N->getOperand(1).getOperand(0);
5119       if (Val.getValueType() == MVT::f32) {
5120         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5121         DCI.AddToWorklist(Val.getNode());
5122       }
5123       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5124       DCI.AddToWorklist(Val.getNode());
5125
5126       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5127                         N->getOperand(2), N->getOperand(3));
5128       DCI.AddToWorklist(Val.getNode());
5129       return Val;
5130     }
5131
5132     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5133     if (cast<StoreSDNode>(N)->isUnindexed() &&
5134         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5135         N->getOperand(1).getNode()->hasOneUse() &&
5136         (N->getOperand(1).getValueType() == MVT::i32 ||
5137          N->getOperand(1).getValueType() == MVT::i16)) {
5138       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5139       // Do an any-extend to 32-bits if this is a half-word input.
5140       if (BSwapOp.getValueType() == MVT::i16)
5141         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5142
5143       SDValue Ops[] = {
5144         N->getOperand(0), BSwapOp, N->getOperand(2),
5145         DAG.getValueType(N->getOperand(1).getValueType())
5146       };
5147       return
5148         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5149                                 Ops, array_lengthof(Ops),
5150                                 cast<StoreSDNode>(N)->getMemoryVT(),
5151                                 cast<StoreSDNode>(N)->getMemOperand());
5152     }
5153     break;
5154   case ISD::BSWAP:
5155     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5156     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5157         N->getOperand(0).hasOneUse() &&
5158         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5159       SDValue Load = N->getOperand(0);
5160       LoadSDNode *LD = cast<LoadSDNode>(Load);
5161       // Create the byte-swapping load.
5162       SDValue Ops[] = {
5163         LD->getChain(),    // Chain
5164         LD->getBasePtr(),  // Ptr
5165         DAG.getValueType(N->getValueType(0)) // VT
5166       };
5167       SDValue BSLoad =
5168         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5169                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5170                                 LD->getMemoryVT(), LD->getMemOperand());
5171
5172       // If this is an i16 load, insert the truncate.
5173       SDValue ResVal = BSLoad;
5174       if (N->getValueType(0) == MVT::i16)
5175         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5176
5177       // First, combine the bswap away.  This makes the value produced by the
5178       // load dead.
5179       DCI.CombineTo(N, ResVal);
5180
5181       // Next, combine the load away, we give it a bogus result value but a real
5182       // chain result.  The result value is dead because the bswap is dead.
5183       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5184
5185       // Return N so it doesn't get rechecked!
5186       return SDValue(N, 0);
5187     }
5188
5189     break;
5190   case PPCISD::VCMP: {
5191     // If a VCMPo node already exists with exactly the same operands as this
5192     // node, use its result instead of this node (VCMPo computes both a CR6 and
5193     // a normal output).
5194     //
5195     if (!N->getOperand(0).hasOneUse() &&
5196         !N->getOperand(1).hasOneUse() &&
5197         !N->getOperand(2).hasOneUse()) {
5198
5199       // Scan all of the users of the LHS, looking for VCMPo's that match.
5200       SDNode *VCMPoNode = 0;
5201
5202       SDNode *LHSN = N->getOperand(0).getNode();
5203       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5204            UI != E; ++UI)
5205         if (UI->getOpcode() == PPCISD::VCMPo &&
5206             UI->getOperand(1) == N->getOperand(1) &&
5207             UI->getOperand(2) == N->getOperand(2) &&
5208             UI->getOperand(0) == N->getOperand(0)) {
5209           VCMPoNode = *UI;
5210           break;
5211         }
5212
5213       // If there is no VCMPo node, or if the flag value has a single use, don't
5214       // transform this.
5215       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5216         break;
5217
5218       // Look at the (necessarily single) use of the flag value.  If it has a
5219       // chain, this transformation is more complex.  Note that multiple things
5220       // could use the value result, which we should ignore.
5221       SDNode *FlagUser = 0;
5222       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5223            FlagUser == 0; ++UI) {
5224         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5225         SDNode *User = *UI;
5226         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5227           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5228             FlagUser = User;
5229             break;
5230           }
5231         }
5232       }
5233
5234       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5235       // give up for right now.
5236       if (FlagUser->getOpcode() == PPCISD::MFCR)
5237         return SDValue(VCMPoNode, 0);
5238     }
5239     break;
5240   }
5241   case ISD::BR_CC: {
5242     // If this is a branch on an altivec predicate comparison, lower this so
5243     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5244     // lowering is done pre-legalize, because the legalizer lowers the predicate
5245     // compare down to code that is difficult to reassemble.
5246     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5247     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5248     int CompareOpc;
5249     bool isDot;
5250
5251     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5252         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5253         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5254       assert(isDot && "Can't compare against a vector result!");
5255
5256       // If this is a comparison against something other than 0/1, then we know
5257       // that the condition is never/always true.
5258       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5259       if (Val != 0 && Val != 1) {
5260         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5261           return N->getOperand(0);
5262         // Always !=, turn it into an unconditional branch.
5263         return DAG.getNode(ISD::BR, dl, MVT::Other,
5264                            N->getOperand(0), N->getOperand(4));
5265       }
5266
5267       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5268
5269       // Create the PPCISD altivec 'dot' comparison node.
5270       std::vector<EVT> VTs;
5271       SDValue Ops[] = {
5272         LHS.getOperand(2),  // LHS of compare
5273         LHS.getOperand(3),  // RHS of compare
5274         DAG.getConstant(CompareOpc, MVT::i32)
5275       };
5276       VTs.push_back(LHS.getOperand(2).getValueType());
5277       VTs.push_back(MVT::Flag);
5278       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5279
5280       // Unpack the result based on how the target uses it.
5281       PPC::Predicate CompOpc;
5282       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5283       default:  // Can't happen, don't crash on invalid number though.
5284       case 0:   // Branch on the value of the EQ bit of CR6.
5285         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5286         break;
5287       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5288         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5289         break;
5290       case 2:   // Branch on the value of the LT bit of CR6.
5291         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5292         break;
5293       case 3:   // Branch on the inverted value of the LT bit of CR6.
5294         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5295         break;
5296       }
5297
5298       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5299                          DAG.getConstant(CompOpc, MVT::i32),
5300                          DAG.getRegister(PPC::CR6, MVT::i32),
5301                          N->getOperand(4), CompNode.getValue(1));
5302     }
5303     break;
5304   }
5305   }
5306
5307   return SDValue();
5308 }
5309
5310 //===----------------------------------------------------------------------===//
5311 // Inline Assembly Support
5312 //===----------------------------------------------------------------------===//
5313
5314 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5315                                                        const APInt &Mask,
5316                                                        APInt &KnownZero,
5317                                                        APInt &KnownOne,
5318                                                        const SelectionDAG &DAG,
5319                                                        unsigned Depth) const {
5320   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5321   switch (Op.getOpcode()) {
5322   default: break;
5323   case PPCISD::LBRX: {
5324     // lhbrx is known to have the top bits cleared out.
5325     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5326       KnownZero = 0xFFFF0000;
5327     break;
5328   }
5329   case ISD::INTRINSIC_WO_CHAIN: {
5330     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5331     default: break;
5332     case Intrinsic::ppc_altivec_vcmpbfp_p:
5333     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5334     case Intrinsic::ppc_altivec_vcmpequb_p:
5335     case Intrinsic::ppc_altivec_vcmpequh_p:
5336     case Intrinsic::ppc_altivec_vcmpequw_p:
5337     case Intrinsic::ppc_altivec_vcmpgefp_p:
5338     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5339     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5340     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5341     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5342     case Intrinsic::ppc_altivec_vcmpgtub_p:
5343     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5344     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5345       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5346       break;
5347     }
5348   }
5349   }
5350 }
5351
5352
5353 /// getConstraintType - Given a constraint, return the type of
5354 /// constraint it is for this target.
5355 PPCTargetLowering::ConstraintType
5356 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5357   if (Constraint.size() == 1) {
5358     switch (Constraint[0]) {
5359     default: break;
5360     case 'b':
5361     case 'r':
5362     case 'f':
5363     case 'v':
5364     case 'y':
5365       return C_RegisterClass;
5366     }
5367   }
5368   return TargetLowering::getConstraintType(Constraint);
5369 }
5370
5371 /// Examine constraint type and operand type and determine a weight value.
5372 /// This object must already have been set up with the operand type
5373 /// and the current alternative constraint selected.
5374 TargetLowering::ConstraintWeight
5375 PPCTargetLowering::getSingleConstraintMatchWeight(
5376     AsmOperandInfo &info, const char *constraint) const {
5377   ConstraintWeight weight = CW_Invalid;
5378   Value *CallOperandVal = info.CallOperandVal;
5379     // If we don't have a value, we can't do a match,
5380     // but allow it at the lowest weight.
5381   if (CallOperandVal == NULL)
5382     return CW_Default;
5383   const Type *type = CallOperandVal->getType();
5384   // Look at the constraint type.
5385   switch (*constraint) {
5386   default:
5387     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5388     break;
5389   case 'b':
5390     if (type->isIntegerTy())
5391       weight = CW_Register;
5392     break;
5393   case 'f':
5394     if (type->isFloatTy())
5395       weight = CW_Register;
5396     break;
5397   case 'd':
5398     if (type->isDoubleTy())
5399       weight = CW_Register;
5400     break;
5401   case 'v':
5402     if (type->isVectorTy())
5403       weight = CW_Register;
5404     break;
5405   case 'y':
5406     weight = CW_Register;
5407     break;
5408   }
5409   return weight;
5410 }
5411
5412 std::pair<unsigned, const TargetRegisterClass*>
5413 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5414                                                 EVT VT) const {
5415   if (Constraint.size() == 1) {
5416     // GCC RS6000 Constraint Letters
5417     switch (Constraint[0]) {
5418     case 'b':   // R1-R31
5419     case 'r':   // R0-R31
5420       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5421         return std::make_pair(0U, PPC::G8RCRegisterClass);
5422       return std::make_pair(0U, PPC::GPRCRegisterClass);
5423     case 'f':
5424       if (VT == MVT::f32)
5425         return std::make_pair(0U, PPC::F4RCRegisterClass);
5426       else if (VT == MVT::f64)
5427         return std::make_pair(0U, PPC::F8RCRegisterClass);
5428       break;
5429     case 'v':
5430       return std::make_pair(0U, PPC::VRRCRegisterClass);
5431     case 'y':   // crrc
5432       return std::make_pair(0U, PPC::CRRCRegisterClass);
5433     }
5434   }
5435
5436   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5437 }
5438
5439
5440 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5441 /// vector.  If it is invalid, don't add anything to Ops.
5442 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
5443                                                      std::vector<SDValue>&Ops,
5444                                                      SelectionDAG &DAG) const {
5445   SDValue Result(0,0);
5446   switch (Letter) {
5447   default: break;
5448   case 'I':
5449   case 'J':
5450   case 'K':
5451   case 'L':
5452   case 'M':
5453   case 'N':
5454   case 'O':
5455   case 'P': {
5456     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5457     if (!CST) return; // Must be an immediate to match.
5458     unsigned Value = CST->getZExtValue();
5459     switch (Letter) {
5460     default: llvm_unreachable("Unknown constraint letter!");
5461     case 'I':  // "I" is a signed 16-bit constant.
5462       if ((short)Value == (int)Value)
5463         Result = DAG.getTargetConstant(Value, Op.getValueType());
5464       break;
5465     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5466     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5467       if ((short)Value == 0)
5468         Result = DAG.getTargetConstant(Value, Op.getValueType());
5469       break;
5470     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5471       if ((Value >> 16) == 0)
5472         Result = DAG.getTargetConstant(Value, Op.getValueType());
5473       break;
5474     case 'M':  // "M" is a constant that is greater than 31.
5475       if (Value > 31)
5476         Result = DAG.getTargetConstant(Value, Op.getValueType());
5477       break;
5478     case 'N':  // "N" is a positive constant that is an exact power of two.
5479       if ((int)Value > 0 && isPowerOf2_32(Value))
5480         Result = DAG.getTargetConstant(Value, Op.getValueType());
5481       break;
5482     case 'O':  // "O" is the constant zero.
5483       if (Value == 0)
5484         Result = DAG.getTargetConstant(Value, Op.getValueType());
5485       break;
5486     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5487       if ((short)-Value == (int)-Value)
5488         Result = DAG.getTargetConstant(Value, Op.getValueType());
5489       break;
5490     }
5491     break;
5492   }
5493   }
5494
5495   if (Result.getNode()) {
5496     Ops.push_back(Result);
5497     return;
5498   }
5499
5500   // Handle standard constraint letters.
5501   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
5502 }
5503
5504 // isLegalAddressingMode - Return true if the addressing mode represented
5505 // by AM is legal for this target, for a load/store of the specified type.
5506 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5507                                               const Type *Ty) const {
5508   // FIXME: PPC does not allow r+i addressing modes for vectors!
5509
5510   // PPC allows a sign-extended 16-bit immediate field.
5511   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5512     return false;
5513
5514   // No global is ever allowed as a base.
5515   if (AM.BaseGV)
5516     return false;
5517
5518   // PPC only support r+r,
5519   switch (AM.Scale) {
5520   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5521     break;
5522   case 1:
5523     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5524       return false;
5525     // Otherwise we have r+r or r+i.
5526     break;
5527   case 2:
5528     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5529       return false;
5530     // Allow 2*r as r+r.
5531     break;
5532   default:
5533     // No other scales are supported.
5534     return false;
5535   }
5536
5537   return true;
5538 }
5539
5540 /// isLegalAddressImmediate - Return true if the integer value can be used
5541 /// as the offset of the target addressing mode for load / store of the
5542 /// given type.
5543 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
5544   // PPC allows a sign-extended 16-bit immediate field.
5545   return (V > -(1 << 16) && V < (1 << 16)-1);
5546 }
5547
5548 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5549   return false;
5550 }
5551
5552 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5553                                            SelectionDAG &DAG) const {
5554   MachineFunction &MF = DAG.getMachineFunction();
5555   MachineFrameInfo *MFI = MF.getFrameInfo();
5556   MFI->setReturnAddressIsTaken(true);
5557
5558   DebugLoc dl = Op.getDebugLoc();
5559   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5560
5561   // Make sure the function does not optimize away the store of the RA to
5562   // the stack.
5563   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5564   FuncInfo->setLRStoreRequired();
5565   bool isPPC64 = PPCSubTarget.isPPC64();
5566   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5567
5568   if (Depth > 0) {
5569     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5570     SDValue Offset =
5571
5572       DAG.getConstant(PPCFrameInfo::getReturnSaveOffset(isPPC64, isDarwinABI),
5573                       isPPC64? MVT::i64 : MVT::i32);
5574     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5575                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5576                                    FrameAddr, Offset),
5577                        MachinePointerInfo(), false, false, 0);
5578   }
5579
5580   // Just load the return address off the stack.
5581   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5582   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5583                      RetAddrFI, MachinePointerInfo(), false, false, 0);
5584 }
5585
5586 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5587                                           SelectionDAG &DAG) const {
5588   DebugLoc dl = Op.getDebugLoc();
5589   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5590
5591   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5592   bool isPPC64 = PtrVT == MVT::i64;
5593
5594   MachineFunction &MF = DAG.getMachineFunction();
5595   MachineFrameInfo *MFI = MF.getFrameInfo();
5596   MFI->setFrameAddressIsTaken(true);
5597   bool is31 = (DisableFramePointerElim(MF) || MFI->hasVarSizedObjects()) &&
5598                   MFI->getStackSize() &&
5599                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5600   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5601                                 (is31 ? PPC::R31 : PPC::R1);
5602   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5603                                          PtrVT);
5604   while (Depth--)
5605     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5606                             FrameAddr, MachinePointerInfo(), false, false, 0);
5607   return FrameAddr;
5608 }
5609
5610 bool
5611 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5612   // The PowerPC target isn't yet aware of offsets.
5613   return false;
5614 }
5615
5616 /// getOptimalMemOpType - Returns the target specific optimal type for load
5617 /// and store operations as a result of memset, memcpy, and memmove
5618 /// lowering. If DstAlign is zero that means it's safe to destination
5619 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5620 /// means there isn't a need to check it against alignment requirement,
5621 /// probably because the source does not need to be loaded. If
5622 /// 'NonScalarIntSafe' is true, that means it's safe to return a
5623 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5624 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5625 /// constant so it does not need to be loaded.
5626 /// It returns EVT::Other if the type should be determined using generic
5627 /// target-independent logic.
5628 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5629                                            unsigned DstAlign, unsigned SrcAlign,
5630                                            bool NonScalarIntSafe,
5631                                            bool MemcpyStrSrc,
5632                                            MachineFunction &MF) const {
5633   if (this->PPCSubTarget.isPPC64()) {
5634     return MVT::i64;
5635   } else {
5636     return MVT::i32;
5637   }
5638 }