lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/SSARegMap.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/Intrinsics.h"
  31 #include "llvm/Support/MathExtras.h"
  32 #include "llvm/Target/TargetOptions.h"
  33 #include "llvm/Support/CommandLine.h"
  34 using namespace llvm;
  35
  36 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  37 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  38                                      cl::Hidden);
  39
  40 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  41   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  42
  43   setPow2DivIsCheap();
  44
  45   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  46   setUseUnderscoreSetJmp(true);
  47   setUseUnderscoreLongJmp(true);
  48
  49   // Set up the register classes.
  50   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  51   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  52   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  53
  54   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  55   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  57
  58   // PowerPC does not have truncstore for i1.
  59   setStoreXAction(MVT::i1, Promote);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
  74   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
  75
  76   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  77   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  78   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  79   // This is used in the ppcf128->int sequence.  Note it has different semantics
  80   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  81   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  82
  83   // PowerPC has no intrinsics for these particular operations
  84   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  85   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  86   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  87
  88   // PowerPC has no SREM/UREM instructions
  89   setOperationAction(ISD::SREM, MVT::i32, Expand);
  90   setOperationAction(ISD::UREM, MVT::i32, Expand);
  91   setOperationAction(ISD::SREM, MVT::i64, Expand);
  92   setOperationAction(ISD::UREM, MVT::i64, Expand);
  93
  94   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  95   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  96   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  97   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  98   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  99   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 100   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 101   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 102   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 103
 104   // We don't support sin/cos/sqrt/fmod/pow
 105   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 106   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 107   setOperationAction(ISD::FREM , MVT::f64, Expand);
 108   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 109   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 110   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 111   setOperationAction(ISD::FREM , MVT::f32, Expand);
 112   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 113
 114   // If we're enabling GP optimizations, use hardware square root
 115   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 116     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 117     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 118   }
 119
 120   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 121   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 122
 123   // PowerPC does not have BSWAP, CTPOP or CTTZ
 124   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 125   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 126   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 127   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 128   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 129   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 130
 131   // PowerPC does not have ROTR
 132   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 133
 134   // PowerPC does not have Select
 135   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 136   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 137   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 138   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 139
 140   // PowerPC wants to turn select_cc of FP into fsel when possible.
 141   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 143
 144   // PowerPC wants to optimize integer setcc a bit
 145   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 146
 147   // PowerPC does not have BRCOND which requires SetCC
 148   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 149
 150   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 151
 152   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 153   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 154
 155   // PowerPC does not have [U|S]INT_TO_FP
 156   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 157   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 158
 159   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 160   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 162   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 163
 164   // We cannot sextinreg(i1).  Expand to shifts.
 165   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 166
 167   // Support label based line numbers.
 168   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 169   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 170   if (!TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 171     setOperationAction(ISD::LABEL, MVT::Other, Expand);
 172   } else {
 173     setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 174     setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 175     setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 176     setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 177   }
 178
 179   // We want to legalize GlobalAddress and ConstantPool nodes into the
 180   // appropriate instructions to materialize the address.
 181   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 182   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 183   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 184   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 185   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 186   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 187   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 188   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 189
 190   // RET must be custom lowered, to meet ABI requirements
 191   setOperationAction(ISD::RET               , MVT::Other, Custom);
 192
 193   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 194   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 195
 196   // VAARG is custom lowered with ELF 32 ABI
 197   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 198     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 199   else
 200     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 201
 202   // Use the default implementation.
 203   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 204   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 208   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 209
 210   // We want to custom lower some of our intrinsics.
 211   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 212
 213   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 214     // They also have instructions for converting between i64 and fp.
 215     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 216     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 217     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 218     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 219     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 220
 221     // FIXME: disable this lowered code.  This generates 64-bit register values,
 222     // and we don't model the fact that the top part is clobbered by calls.  We
 223     // need to flag these together so that the value isn't live across a call.
 224     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 225
 226     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 227     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 228   } else {
 229     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 230     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 231   }
 232
 233   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 234     // 64 bit PowerPC implementations can support i64 types directly
 235     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 236     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 237     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 238   } else {
 239     // 32 bit PowerPC wants to expand i64 shifts itself.
 240     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 241     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 242     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 243   }
 244
 245   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 246     // First set operation action for all vector types to expand. Then we
 247     // will selectively turn on ones that can be effectively codegen'd.
 248     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 249          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 250       // add/sub are legal for all supported vector VT's.
 251       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 252       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 253
 254       // We promote all shuffles to v16i8.
 255       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 256       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 257
 258       // We promote all non-typed operations to v4i32.
 259       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 260       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 261       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 262       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 263       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 264       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 265       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 266       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 267       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 268       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 269       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 270       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 271
 272       // No other operations are legal.
 273       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 274       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 275       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 276       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 287
 288       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 289     }
 290
 291     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 292     // with merges, splats, etc.
 293     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 294
 295     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 296     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 297     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 298     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 299     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 300     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 301
 302     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 303     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 304     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 305     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 306
 307     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 308     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 309     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 310     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 311
 312     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 313     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 314
 315     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 316     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 317     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 318     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 319   }
 320
 321   setSetCCResultType(MVT::i32);
 322   setShiftAmountType(MVT::i32);
 323   setSetCCResultContents(ZeroOrOneSetCCResult);
 324
 325   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 326     setStackPointerRegisterToSaveRestore(PPC::X1);
 327     setExceptionPointerRegister(PPC::X3);
 328     setExceptionSelectorRegister(PPC::X4);
 329   } else {
 330     setStackPointerRegisterToSaveRestore(PPC::R1);
 331     setExceptionPointerRegister(PPC::R3);
 332     setExceptionSelectorRegister(PPC::R4);
 333   }
 334
 335   // We have target-specific dag combine patterns for the following nodes:
 336   setTargetDAGCombine(ISD::SINT_TO_FP);
 337   setTargetDAGCombine(ISD::STORE);
 338   setTargetDAGCombine(ISD::BR_CC);
 339   setTargetDAGCombine(ISD::BSWAP);
 340
 341   computeRegisterProperties();
 342 }
 343
 344 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 345   switch (Opcode) {
 346   default: return 0;
 347   case PPCISD::FSEL:          return "PPCISD::FSEL";
 348   case PPCISD::FCFID:         return "PPCISD::FCFID";
 349   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 350   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 351   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 352   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 353   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 354   case PPCISD::VPERM:         return "PPCISD::VPERM";
 355   case PPCISD::Hi:            return "PPCISD::Hi";
 356   case PPCISD::Lo:            return "PPCISD::Lo";
 357   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 358   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 359   case PPCISD::SRL:           return "PPCISD::SRL";
 360   case PPCISD::SRA:           return "PPCISD::SRA";
 361   case PPCISD::SHL:           return "PPCISD::SHL";
 362   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 363   case PPCISD::STD_32:        return "PPCISD::STD_32";
 364   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 365   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 366   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 367   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 368   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 369   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 370   case PPCISD::MFCR:          return "PPCISD::MFCR";
 371   case PPCISD::VCMP:          return "PPCISD::VCMP";
 372   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 373   case PPCISD::LBRX:          return "PPCISD::LBRX";
 374   case PPCISD::STBRX:         return "PPCISD::STBRX";
 375   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 376   }
 377 }
 378
 379 //===----------------------------------------------------------------------===//
 380 // Node matching predicates, for use by the tblgen matching code.
 381 //===----------------------------------------------------------------------===//
 382
 383 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 384 static bool isFloatingPointZero(SDOperand Op) {
 385   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 386     return CFP->getValueAPF().isZero();
 387   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 388     // Maybe this has already been legalized into the constant pool?
 389     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 390       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 391         return CFP->getValueAPF().isZero();
 392   }
 393   return false;
 394 }
 395
 396 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 397 /// true if Op is undef or if it matches the specified value.
 398 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 399   return Op.getOpcode() == ISD::UNDEF ||
 400          cast<ConstantSDNode>(Op)->getValue() == Val;
 401 }
 402
 403 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 404 /// VPKUHUM instruction.
 405 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 406   if (!isUnary) {
 407     for (unsigned i = 0; i != 16; ++i)
 408       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 409         return false;
 410   } else {
 411     for (unsigned i = 0; i != 8; ++i)
 412       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 413           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 414         return false;
 415   }
 416   return true;
 417 }
 418
 419 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 420 /// VPKUWUM instruction.
 421 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 422   if (!isUnary) {
 423     for (unsigned i = 0; i != 16; i += 2)
 424       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 425           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 426         return false;
 427   } else {
 428     for (unsigned i = 0; i != 8; i += 2)
 429       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 430           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 431           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 432           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 433         return false;
 434   }
 435   return true;
 436 }
 437
 438 /// isVMerge - Common function, used to match vmrg* shuffles.
 439 ///
 440 static bool isVMerge(SDNode *N, unsigned UnitSize,
 441                      unsigned LHSStart, unsigned RHSStart) {
 442   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 443          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 444   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 445          "Unsupported merge size!");
 446
 447   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 448     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 449       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 450                              LHSStart+j+i*UnitSize) ||
 451           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 452                              RHSStart+j+i*UnitSize))
 453         return false;
 454     }
 455       return true;
 456 }
 457
 458 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 459 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 460 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 461   if (!isUnary)
 462     return isVMerge(N, UnitSize, 8, 24);
 463   return isVMerge(N, UnitSize, 8, 8);
 464 }
 465
 466 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 467 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 468 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 469   if (!isUnary)
 470     return isVMerge(N, UnitSize, 0, 16);
 471   return isVMerge(N, UnitSize, 0, 0);
 472 }
 473
 474
 475 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 476 /// amount, otherwise return -1.
 477 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 478   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 479          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 480   // Find the first non-undef value in the shuffle mask.
 481   unsigned i;
 482   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 483     /*search*/;
 484
 485   if (i == 16) return -1;  // all undef.
 486
 487   // Otherwise, check to see if the rest of the elements are consequtively
 488   // numbered from this value.
 489   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 490   if (ShiftAmt < i) return -1;
 491   ShiftAmt -= i;
 492
 493   if (!isUnary) {
 494     // Check the rest of the elements to see if they are consequtive.
 495     for (++i; i != 16; ++i)
 496       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 497         return -1;
 498   } else {
 499     // Check the rest of the elements to see if they are consequtive.
 500     for (++i; i != 16; ++i)
 501       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 502         return -1;
 503   }
 504
 505   return ShiftAmt;
 506 }
 507
 508 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 509 /// specifies a splat of a single element that is suitable for input to
 510 /// VSPLTB/VSPLTH/VSPLTW.
 511 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 512   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 513          N->getNumOperands() == 16 &&
 514          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 515
 516   // This is a splat operation if each element of the permute is the same, and
 517   // if the value doesn't reference the second vector.
 518   unsigned ElementBase = 0;
 519   SDOperand Elt = N->getOperand(0);
 520   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 521     ElementBase = EltV->getValue();
 522   else
 523     return false;   // FIXME: Handle UNDEF elements too!
 524
 525   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 526     return false;
 527
 528   // Check that they are consequtive.
 529   for (unsigned i = 1; i != EltSize; ++i) {
 530     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 531         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 532       return false;
 533   }
 534
 535   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 536   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 537     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 538     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 539            "Invalid VECTOR_SHUFFLE mask!");
 540     for (unsigned j = 0; j != EltSize; ++j)
 541       if (N->getOperand(i+j) != N->getOperand(j))
 542         return false;
 543   }
 544
 545   return true;
 546 }
 547
 548 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 549 /// are -0.0.
 550 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 551   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 552   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 553     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 554       return CFP->getValueAPF().isNegZero();
 555   return false;
 556 }
 557
 558 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 559 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 560 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 561   assert(isSplatShuffleMask(N, EltSize));
 562   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 563 }
 564
 565 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 566 /// by using a vspltis[bhw] instruction of the specified element size, return
 567 /// the constant being splatted.  The ByteSize field indicates the number of
 568 /// bytes of each element [124] -> [bhw].
 569 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 570   SDOperand OpVal(0, 0);
 571
 572   // If ByteSize of the splat is bigger than the element size of the
 573   // build_vector, then we have a case where we are checking for a splat where
 574   // multiple elements of the buildvector are folded together into a single
 575   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 576   unsigned EltSize = 16/N->getNumOperands();
 577   if (EltSize < ByteSize) {
 578     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 579     SDOperand UniquedVals[4];
 580     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 581
 582     // See if all of the elements in the buildvector agree across.
 583     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 584       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 585       // If the element isn't a constant, bail fully out.
 586       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 587
 588
 589       if (UniquedVals[i&(Multiple-1)].Val == 0)
 590         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 591       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 592         return SDOperand();  // no match.
 593     }
 594
 595     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 596     // either constant or undef values that are identical for each chunk.  See
 597     // if these chunks can form into a larger vspltis*.
 598
 599     // Check to see if all of the leading entries are either 0 or -1.  If
 600     // neither, then this won't fit into the immediate field.
 601     bool LeadingZero = true;
 602     bool LeadingOnes = true;
 603     for (unsigned i = 0; i != Multiple-1; ++i) {
 604       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 605
 606       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 607       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 608     }
 609     // Finally, check the least significant entry.
 610     if (LeadingZero) {
 611       if (UniquedVals[Multiple-1].Val == 0)
 612         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 613       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 614       if (Val < 16)
 615         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 616     }
 617     if (LeadingOnes) {
 618       if (UniquedVals[Multiple-1].Val == 0)
 619         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 620       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 621       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 622         return DAG.getTargetConstant(Val, MVT::i32);
 623     }
 624
 625     return SDOperand();
 626   }
 627
 628   // Check to see if this buildvec has a single non-undef value in its elements.
 629   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 630     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 631     if (OpVal.Val == 0)
 632       OpVal = N->getOperand(i);
 633     else if (OpVal != N->getOperand(i))
 634       return SDOperand();
 635   }
 636
 637   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 638
 639   unsigned ValSizeInBytes = 0;
 640   uint64_t Value = 0;
 641   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 642     Value = CN->getValue();
 643     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 644   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 645     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 646     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 647     ValSizeInBytes = 4;
 648   }
 649
 650   // If the splat value is larger than the element value, then we can never do
 651   // this splat.  The only case that we could fit the replicated bits into our
 652   // immediate field for would be zero, and we prefer to use vxor for it.
 653   if (ValSizeInBytes < ByteSize) return SDOperand();
 654
 655   // If the element value is larger than the splat value, cut it in half and
 656   // check to see if the two halves are equal.  Continue doing this until we
 657   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 658   while (ValSizeInBytes > ByteSize) {
 659     ValSizeInBytes >>= 1;
 660
 661     // If the top half equals the bottom half, we're still ok.
 662     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 663          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 664       return SDOperand();
 665   }
 666
 667   // Properly sign extend the value.
 668   int ShAmt = (4-ByteSize)*8;
 669   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 670
 671   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 672   if (MaskVal == 0) return SDOperand();
 673
 674   // Finally, if this value fits in a 5 bit sext field, return it
 675   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 676     return DAG.getTargetConstant(MaskVal, MVT::i32);
 677   return SDOperand();
 678 }
 679
 680 //===----------------------------------------------------------------------===//
 681 //  Addressing Mode Selection
 682 //===----------------------------------------------------------------------===//
 683
 684 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 685 /// or 64-bit immediate, and if the value can be accurately represented as a
 686 /// sign extension from a 16-bit value.  If so, this returns true and the
 687 /// immediate.
 688 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 689   if (N->getOpcode() != ISD::Constant)
 690     return false;
 691
 692   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 693   if (N->getValueType(0) == MVT::i32)
 694     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 695   else
 696     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 697 }
 698 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 699   return isIntS16Immediate(Op.Val, Imm);
 700 }
 701
 702
 703 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 704 /// can be represented as an indexed [r+r] operation.  Returns false if it
 705 /// can be more efficiently represented with [r+imm].
 706 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 707                                             SDOperand &Index,
 708                                             SelectionDAG &DAG) {
 709   short imm = 0;
 710   if (N.getOpcode() == ISD::ADD) {
 711     if (isIntS16Immediate(N.getOperand(1), imm))
 712       return false;    // r+i
 713     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 714       return false;    // r+i
 715
 716     Base = N.getOperand(0);
 717     Index = N.getOperand(1);
 718     return true;
 719   } else if (N.getOpcode() == ISD::OR) {
 720     if (isIntS16Immediate(N.getOperand(1), imm))
 721       return false;    // r+i can fold it if we can.
 722
 723     // If this is an or of disjoint bitfields, we can codegen this as an add
 724     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 725     // disjoint.
 726     uint64_t LHSKnownZero, LHSKnownOne;
 727     uint64_t RHSKnownZero, RHSKnownOne;
 728     DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 729
 730     if (LHSKnownZero) {
 731       DAG.ComputeMaskedBits(N.getOperand(1), ~0U, RHSKnownZero, RHSKnownOne);
 732       // If all of the bits are known zero on the LHS or RHS, the add won't
 733       // carry.
 734       if ((LHSKnownZero | RHSKnownZero) == ~0U) {
 735         Base = N.getOperand(0);
 736         Index = N.getOperand(1);
 737         return true;
 738       }
 739     }
 740   }
 741
 742   return false;
 743 }
 744
 745 /// Returns true if the address N can be represented by a base register plus
 746 /// a signed 16-bit displacement [r+imm], and if it is not better
 747 /// represented as reg+reg.
 748 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 749                                             SDOperand &Base, SelectionDAG &DAG){
 750   // If this can be more profitably realized as r+r, fail.
 751   if (SelectAddressRegReg(N, Disp, Base, DAG))
 752     return false;
 753
 754   if (N.getOpcode() == ISD::ADD) {
 755     short imm = 0;
 756     if (isIntS16Immediate(N.getOperand(1), imm)) {
 757       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 758       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 759         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 760       } else {
 761         Base = N.getOperand(0);
 762       }
 763       return true; // [r+i]
 764     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 765       // Match LOAD (ADD (X, Lo(G))).
 766       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 767              && "Cannot handle constant offsets yet!");
 768       Disp = N.getOperand(1).getOperand(0);  // The global address.
 769       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 770              Disp.getOpcode() == ISD::TargetConstantPool ||
 771              Disp.getOpcode() == ISD::TargetJumpTable);
 772       Base = N.getOperand(0);
 773       return true;  // [&g+r]
 774     }
 775   } else if (N.getOpcode() == ISD::OR) {
 776     short imm = 0;
 777     if (isIntS16Immediate(N.getOperand(1), imm)) {
 778       // If this is an or of disjoint bitfields, we can codegen this as an add
 779       // (for better address arithmetic) if the LHS and RHS of the OR are
 780       // provably disjoint.
 781       uint64_t LHSKnownZero, LHSKnownOne;
 782       DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 783       if ((LHSKnownZero|~(unsigned)imm) == ~0U) {
 784         // If all of the bits are known zero on the LHS or RHS, the add won't
 785         // carry.
 786         Base = N.getOperand(0);
 787         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 788         return true;
 789       }
 790     }
 791   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 792     // Loading from a constant address.
 793
 794     // If this address fits entirely in a 16-bit sext immediate field, codegen
 795     // this as "d, 0"
 796     short Imm;
 797     if (isIntS16Immediate(CN, Imm)) {
 798       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 799       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 800       return true;
 801     }
 802
 803     // Handle 32-bit sext immediates with LIS + addr mode.
 804     if (CN->getValueType(0) == MVT::i32 ||
 805         (int64_t)CN->getValue() == (int)CN->getValue()) {
 806       int Addr = (int)CN->getValue();
 807
 808       // Otherwise, break this down into an LIS + disp.
 809       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 810
 811       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 812       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 813       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 814       return true;
 815     }
 816   }
 817
 818   Disp = DAG.getTargetConstant(0, getPointerTy());
 819   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 820     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 821   else
 822     Base = N;
 823   return true;      // [r+0]
 824 }
 825
 826 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 827 /// represented as an indexed [r+r] operation.
 828 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 829                                                 SDOperand &Index,
 830                                                 SelectionDAG &DAG) {
 831   // Check to see if we can easily represent this as an [r+r] address.  This
 832   // will fail if it thinks that the address is more profitably represented as
 833   // reg+imm, e.g. where imm = 0.
 834   if (SelectAddressRegReg(N, Base, Index, DAG))
 835     return true;
 836
 837   // If the operand is an addition, always emit this as [r+r], since this is
 838   // better (for code size, and execution, as the memop does the add for free)
 839   // than emitting an explicit add.
 840   if (N.getOpcode() == ISD::ADD) {
 841     Base = N.getOperand(0);
 842     Index = N.getOperand(1);
 843     return true;
 844   }
 845
 846   // Otherwise, do it the hard way, using R0 as the base register.
 847   Base = DAG.getRegister(PPC::R0, N.getValueType());
 848   Index = N;
 849   return true;
 850 }
 851
 852 /// SelectAddressRegImmShift - Returns true if the address N can be
 853 /// represented by a base register plus a signed 14-bit displacement
 854 /// [r+imm*4].  Suitable for use by STD and friends.
 855 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 856                                                  SDOperand &Base,
 857                                                  SelectionDAG &DAG) {
 858   // If this can be more profitably realized as r+r, fail.
 859   if (SelectAddressRegReg(N, Disp, Base, DAG))
 860     return false;
 861
 862   if (N.getOpcode() == ISD::ADD) {
 863     short imm = 0;
 864     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 865       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 866       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 867         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 868       } else {
 869         Base = N.getOperand(0);
 870       }
 871       return true; // [r+i]
 872     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 873       // Match LOAD (ADD (X, Lo(G))).
 874       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 875              && "Cannot handle constant offsets yet!");
 876       Disp = N.getOperand(1).getOperand(0);  // The global address.
 877       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 878              Disp.getOpcode() == ISD::TargetConstantPool ||
 879              Disp.getOpcode() == ISD::TargetJumpTable);
 880       Base = N.getOperand(0);
 881       return true;  // [&g+r]
 882     }
 883   } else if (N.getOpcode() == ISD::OR) {
 884     short imm = 0;
 885     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 886       // If this is an or of disjoint bitfields, we can codegen this as an add
 887       // (for better address arithmetic) if the LHS and RHS of the OR are
 888       // provably disjoint.
 889       uint64_t LHSKnownZero, LHSKnownOne;
 890       DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 891       if ((LHSKnownZero|~(unsigned)imm) == ~0U) {
 892         // If all of the bits are known zero on the LHS or RHS, the add won't
 893         // carry.
 894         Base = N.getOperand(0);
 895         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 896         return true;
 897       }
 898     }
 899   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 900     // Loading from a constant address.  Verify low two bits are clear.
 901     if ((CN->getValue() & 3) == 0) {
 902       // If this address fits entirely in a 14-bit sext immediate field, codegen
 903       // this as "d, 0"
 904       short Imm;
 905       if (isIntS16Immediate(CN, Imm)) {
 906         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 907         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 908         return true;
 909       }
 910
 911       // Fold the low-part of 32-bit absolute addresses into addr mode.
 912       if (CN->getValueType(0) == MVT::i32 ||
 913           (int64_t)CN->getValue() == (int)CN->getValue()) {
 914         int Addr = (int)CN->getValue();
 915
 916         // Otherwise, break this down into an LIS + disp.
 917         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 918
 919         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 920         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 921         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 922         return true;
 923       }
 924     }
 925   }
 926
 927   Disp = DAG.getTargetConstant(0, getPointerTy());
 928   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 929     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 930   else
 931     Base = N;
 932   return true;      // [r+0]
 933 }
 934
 935
 936 /// getPreIndexedAddressParts - returns true by value, base pointer and
 937 /// offset pointer and addressing mode by reference if the node's address
 938 /// can be legally represented as pre-indexed load / store address.
 939 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 940                                                   SDOperand &Offset,
 941                                                   ISD::MemIndexedMode &AM,
 942                                                   SelectionDAG &DAG) {
 943   // Disabled by default for now.
 944   if (!EnablePPCPreinc) return false;
 945
 946   SDOperand Ptr;
 947   MVT::ValueType VT;
 948   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 949     Ptr = LD->getBasePtr();
 950     VT = LD->getLoadedVT();
 951
 952   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 953     ST = ST;
 954     Ptr = ST->getBasePtr();
 955     VT  = ST->getStoredVT();
 956   } else
 957     return false;
 958
 959   // PowerPC doesn't have preinc load/store instructions for vectors.
 960   if (MVT::isVector(VT))
 961     return false;
 962
 963   // TODO: Check reg+reg first.
 964
 965   // LDU/STU use reg+imm*4, others use reg+imm.
 966   if (VT != MVT::i64) {
 967     // reg + imm
 968     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
 969       return false;
 970   } else {
 971     // reg + imm * 4.
 972     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
 973       return false;
 974   }
 975
 976   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 977     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
 978     // sext i32 to i64 when addr mode is r+i.
 979     if (LD->getValueType(0) == MVT::i64 && LD->getLoadedVT() == MVT::i32 &&
 980         LD->getExtensionType() == ISD::SEXTLOAD &&
 981         isa<ConstantSDNode>(Offset))
 982       return false;
 983   }
 984
 985   AM = ISD::PRE_INC;
 986   return true;
 987 }
 988
 989 //===----------------------------------------------------------------------===//
 990 //  LowerOperation implementation
 991 //===----------------------------------------------------------------------===//
 992
 993 static SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
 994   MVT::ValueType PtrVT = Op.getValueType();
 995   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 996   Constant *C = CP->getConstVal();
 997   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
 998   SDOperand Zero = DAG.getConstant(0, PtrVT);
 999
1000   const TargetMachine &TM = DAG.getTarget();
1001
1002   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1003   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1004
1005   // If this is a non-darwin platform, we don't support non-static relo models
1006   // yet.
1007   if (TM.getRelocationModel() == Reloc::Static ||
1008       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1009     // Generate non-pic code that has direct accesses to the constant pool.
1010     // The address of the global is just (hi(&g)+lo(&g)).
1011     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1012   }
1013
1014   if (TM.getRelocationModel() == Reloc::PIC_) {
1015     // With PIC, the first instruction is actually "GR+hi(&G)".
1016     Hi = DAG.getNode(ISD::ADD, PtrVT,
1017                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1018   }
1019
1020   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1021   return Lo;
1022 }
1023
1024 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1025   MVT::ValueType PtrVT = Op.getValueType();
1026   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1027   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1028   SDOperand Zero = DAG.getConstant(0, PtrVT);
1029
1030   const TargetMachine &TM = DAG.getTarget();
1031
1032   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1033   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1034
1035   // If this is a non-darwin platform, we don't support non-static relo models
1036   // yet.
1037   if (TM.getRelocationModel() == Reloc::Static ||
1038       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1039     // Generate non-pic code that has direct accesses to the constant pool.
1040     // The address of the global is just (hi(&g)+lo(&g)).
1041     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1042   }
1043
1044   if (TM.getRelocationModel() == Reloc::PIC_) {
1045     // With PIC, the first instruction is actually "GR+hi(&G)".
1046     Hi = DAG.getNode(ISD::ADD, PtrVT,
1047                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1048   }
1049
1050   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1051   return Lo;
1052 }
1053
1054 static SDOperand LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG) {
1055   assert(0 && "TLS not implemented for PPC.");
1056 }
1057
1058 static SDOperand LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
1059   MVT::ValueType PtrVT = Op.getValueType();
1060   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1061   GlobalValue *GV = GSDN->getGlobal();
1062   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1063   SDOperand Zero = DAG.getConstant(0, PtrVT);
1064
1065   const TargetMachine &TM = DAG.getTarget();
1066
1067   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1068   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1069
1070   // If this is a non-darwin platform, we don't support non-static relo models
1071   // yet.
1072   if (TM.getRelocationModel() == Reloc::Static ||
1073       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1074     // Generate non-pic code that has direct accesses to globals.
1075     // The address of the global is just (hi(&g)+lo(&g)).
1076     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1077   }
1078
1079   if (TM.getRelocationModel() == Reloc::PIC_) {
1080     // With PIC, the first instruction is actually "GR+hi(&G)".
1081     Hi = DAG.getNode(ISD::ADD, PtrVT,
1082                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1083   }
1084
1085   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1086
1087   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1088     return Lo;
1089
1090   // If the global is weak or external, we have to go through the lazy
1091   // resolution stub.
1092   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1093 }
1094
1095 static SDOperand LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1096   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1097
1098   // If we're comparing for equality to zero, expose the fact that this is
1099   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1100   // fold the new nodes.
1101   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1102     if (C->isNullValue() && CC == ISD::SETEQ) {
1103       MVT::ValueType VT = Op.getOperand(0).getValueType();
1104       SDOperand Zext = Op.getOperand(0);
1105       if (VT < MVT::i32) {
1106         VT = MVT::i32;
1107         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1108       }
1109       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1110       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1111       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1112                                   DAG.getConstant(Log2b, MVT::i32));
1113       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1114     }
1115     // Leave comparisons against 0 and -1 alone for now, since they're usually
1116     // optimized.  FIXME: revisit this when we can custom lower all setcc
1117     // optimizations.
1118     if (C->isAllOnesValue() || C->isNullValue())
1119       return SDOperand();
1120   }
1121
1122   // If we have an integer seteq/setne, turn it into a compare against zero
1123   // by xor'ing the rhs with the lhs, which is faster than setting a
1124   // condition register, reading it back out, and masking the correct bit.  The
1125   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1126   // the result to other bit-twiddling opportunities.
1127   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1128   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1129     MVT::ValueType VT = Op.getValueType();
1130     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1131                                 Op.getOperand(1));
1132     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1133   }
1134   return SDOperand();
1135 }
1136
1137 static SDOperand LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1138                               int VarArgsFrameIndex,
1139                               int VarArgsStackOffset,
1140                               unsigned VarArgsNumGPR,
1141                               unsigned VarArgsNumFPR,
1142                               const PPCSubtarget &Subtarget) {
1143
1144   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1145 }
1146
1147 static SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1148                               int VarArgsFrameIndex,
1149                               int VarArgsStackOffset,
1150                               unsigned VarArgsNumGPR,
1151                               unsigned VarArgsNumFPR,
1152                               const PPCSubtarget &Subtarget) {
1153
1154   if (Subtarget.isMachoABI()) {
1155     // vastart just stores the address of the VarArgsFrameIndex slot into the
1156     // memory location argument.
1157     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1158     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1159     SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
1160     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV->getValue(),
1161                         SV->getOffset());
1162   }
1163
1164   // For ELF 32 ABI we follow the layout of the va_list struct.
1165   // We suppose the given va_list is already allocated.
1166   //
1167   // typedef struct {
1168   //  char gpr;     /* index into the array of 8 GPRs
1169   //                 * stored in the register save area
1170   //                 * gpr=0 corresponds to r3,
1171   //                 * gpr=1 to r4, etc.
1172   //                 */
1173   //  char fpr;     /* index into the array of 8 FPRs
1174   //                 * stored in the register save area
1175   //                 * fpr=0 corresponds to f1,
1176   //                 * fpr=1 to f2, etc.
1177   //                 */
1178   //  char *overflow_arg_area;
1179   //                /* location on stack that holds
1180   //                 * the next overflow argument
1181   //                 */
1182   //  char *reg_save_area;
1183   //               /* where r3:r10 and f1:f8 (if saved)
1184   //                * are stored
1185   //                */
1186   // } va_list[1];
1187
1188
1189   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1190   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1191
1192
1193   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1194
1195   SDOperand StackOffset = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1196   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1197
1198   SDOperand ConstFrameOffset = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8,
1199                                                PtrVT);
1200   SDOperand ConstStackOffset = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8 - 1,
1201                                                PtrVT);
1202   SDOperand ConstFPROffset   = DAG.getConstant(1, PtrVT);
1203
1204   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
1205
1206   // Store first byte : number of int regs
1207   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1208                                       Op.getOperand(1), SV->getValue(),
1209                                       SV->getOffset());
1210   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1211                                   ConstFPROffset);
1212
1213   // Store second byte : number of float regs
1214   SDOperand secondStore = DAG.getStore(firstStore, ArgFPR, nextPtr,
1215                                        SV->getValue(), SV->getOffset());
1216   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1217
1218   // Store second word : arguments given on stack
1219   SDOperand thirdStore = DAG.getStore(secondStore, StackOffset, nextPtr,
1220                                       SV->getValue(), SV->getOffset());
1221   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1222
1223   // Store third word : arguments given in registers
1224   return DAG.getStore(thirdStore, FR, nextPtr, SV->getValue(),
1225                       SV->getOffset());
1226
1227 }
1228
1229 #include "PPCGenCallingConv.inc"
1230
1231 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1232 /// depending on which subtarget is selected.
1233 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1234   if (Subtarget.isMachoABI()) {
1235     static const unsigned FPR[] = {
1236       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1237       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1238     };
1239     return FPR;
1240   }
1241
1242
1243   static const unsigned FPR[] = {
1244     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1245     PPC::F8
1246   };
1247   return FPR;
1248 }
1249
1250 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
1251                                        int &VarArgsFrameIndex,
1252                                        int &VarArgsStackOffset,
1253                                        unsigned &VarArgsNumGPR,
1254                                        unsigned &VarArgsNumFPR,
1255                                        const PPCSubtarget &Subtarget) {
1256   // TODO: add description of PPC stack frame format, or at least some docs.
1257   //
1258   MachineFunction &MF = DAG.getMachineFunction();
1259   MachineFrameInfo *MFI = MF.getFrameInfo();
1260   SSARegMap *RegMap = MF.getSSARegMap();
1261   SmallVector<SDOperand, 8> ArgValues;
1262   SDOperand Root = Op.getOperand(0);
1263
1264   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1265   bool isPPC64 = PtrVT == MVT::i64;
1266   bool isMachoABI = Subtarget.isMachoABI();
1267   bool isELF32_ABI = Subtarget.isELF32_ABI();
1268   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1269
1270   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1271
1272   static const unsigned GPR_32[] = {           // 32-bit registers.
1273     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1274     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1275   };
1276   static const unsigned GPR_64[] = {           // 64-bit registers.
1277     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1278     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1279   };
1280
1281   static const unsigned *FPR = GetFPR(Subtarget);
1282
1283   static const unsigned VR[] = {
1284     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1285     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1286   };
1287
1288   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1289   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1290   const unsigned Num_VR_Regs  = array_lengthof( VR);
1291
1292   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1293
1294   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1295
1296   // Add DAG nodes to load the arguments or copy them out of registers.  On
1297   // entry to a function on PPC, the arguments start after the linkage area,
1298   // although the first ones are often in registers.
1299   //
1300   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1301   // represented with two words (long long or double) must be copied to an
1302   // even GPR_idx value or to an even ArgOffset value.
1303
1304   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1305     SDOperand ArgVal;
1306     bool needsLoad = false;
1307     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1308     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1309     unsigned ArgSize = ObjSize;
1310     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1311     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1312     // See if next argument requires stack alignment in ELF
1313     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1314       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1315       (!(Flags & AlignFlag)));
1316
1317     unsigned CurArgOffset = ArgOffset;
1318     switch (ObjectVT) {
1319     default: assert(0 && "Unhandled argument type!");
1320     case MVT::i32:
1321       // Double word align in ELF
1322       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1323       if (GPR_idx != Num_GPR_Regs) {
1324         unsigned VReg = RegMap->createVirtualRegister(&PPC::GPRCRegClass);
1325         MF.addLiveIn(GPR[GPR_idx], VReg);
1326         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1327         ++GPR_idx;
1328       } else {
1329         needsLoad = true;
1330         ArgSize = PtrByteSize;
1331       }
1332       // Stack align in ELF
1333       if (needsLoad && Expand && isELF32_ABI)
1334         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1335       // All int arguments reserve stack space in Macho ABI.
1336       if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1337       break;
1338
1339     case MVT::i64:  // PPC64
1340       if (GPR_idx != Num_GPR_Regs) {
1341         unsigned VReg = RegMap->createVirtualRegister(&PPC::G8RCRegClass);
1342         MF.addLiveIn(GPR[GPR_idx], VReg);
1343         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1344         ++GPR_idx;
1345       } else {
1346         needsLoad = true;
1347       }
1348       // All int arguments reserve stack space in Macho ABI.
1349       if (isMachoABI || needsLoad) ArgOffset += 8;
1350       break;
1351
1352     case MVT::f32:
1353     case MVT::f64:
1354       // Every 4 bytes of argument space consumes one of the GPRs available for
1355       // argument passing.
1356       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1357         ++GPR_idx;
1358         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1359           ++GPR_idx;
1360       }
1361       if (FPR_idx != Num_FPR_Regs) {
1362         unsigned VReg;
1363         if (ObjectVT == MVT::f32)
1364           VReg = RegMap->createVirtualRegister(&PPC::F4RCRegClass);
1365         else
1366           VReg = RegMap->createVirtualRegister(&PPC::F8RCRegClass);
1367         MF.addLiveIn(FPR[FPR_idx], VReg);
1368         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1369         ++FPR_idx;
1370       } else {
1371         needsLoad = true;
1372       }
1373
1374       // Stack align in ELF
1375       if (needsLoad && Expand && isELF32_ABI)
1376         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1377       // All FP arguments reserve stack space in Macho ABI.
1378       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1379       break;
1380     case MVT::v4f32:
1381     case MVT::v4i32:
1382     case MVT::v8i16:
1383     case MVT::v16i8:
1384       // Note that vector arguments in registers don't reserve stack space.
1385       if (VR_idx != Num_VR_Regs) {
1386         unsigned VReg = RegMap->createVirtualRegister(&PPC::VRRCRegClass);
1387         MF.addLiveIn(VR[VR_idx], VReg);
1388         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1389         ++VR_idx;
1390       } else {
1391         // This should be simple, but requires getting 16-byte aligned stack
1392         // values.
1393         assert(0 && "Loading VR argument not implemented yet!");
1394         needsLoad = true;
1395       }
1396       break;
1397     }
1398
1399     // We need to load the argument to a virtual register if we determined above
1400     // that we ran out of physical registers of the appropriate type
1401     if (needsLoad) {
1402       // If the argument is actually used, emit a load from the right stack
1403       // slot.
1404       if (!Op.Val->hasNUsesOfValue(0, ArgNo)) {
1405         int FI = MFI->CreateFixedObject(ObjSize,
1406                                         CurArgOffset + (ArgSize - ObjSize));
1407         SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1408         ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1409       } else {
1410         // Don't emit a dead load.
1411         ArgVal = DAG.getNode(ISD::UNDEF, ObjectVT);
1412       }
1413     }
1414
1415     ArgValues.push_back(ArgVal);
1416   }
1417
1418   // If the function takes variable number of arguments, make a frame index for
1419   // the start of the first vararg value... for expansion of llvm.va_start.
1420   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1421   if (isVarArg) {
1422
1423     int depth;
1424     if (isELF32_ABI) {
1425       VarArgsNumGPR = GPR_idx;
1426       VarArgsNumFPR = FPR_idx;
1427
1428       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1429       // pointer.
1430       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1431                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1432                 MVT::getSizeInBits(PtrVT)/8);
1433
1434       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1435                                                   ArgOffset);
1436
1437     }
1438     else
1439       depth = ArgOffset;
1440
1441     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1442                                                depth);
1443     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1444
1445     SmallVector<SDOperand, 8> MemOps;
1446
1447     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1448     // stored to the VarArgsFrameIndex on the stack.
1449     if (isELF32_ABI) {
1450       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1451         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1452         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1453         MemOps.push_back(Store);
1454         // Increment the address by four for the next argument to store
1455         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1456         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1457       }
1458     }
1459
1460     // If this function is vararg, store any remaining integer argument regs
1461     // to their spots on the stack so that they may be loaded by deferencing the
1462     // result of va_next.
1463     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1464       unsigned VReg;
1465       if (isPPC64)
1466         VReg = RegMap->createVirtualRegister(&PPC::G8RCRegClass);
1467       else
1468         VReg = RegMap->createVirtualRegister(&PPC::GPRCRegClass);
1469
1470       MF.addLiveIn(GPR[GPR_idx], VReg);
1471       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1472       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1473       MemOps.push_back(Store);
1474       // Increment the address by four for the next argument to store
1475       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1476       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1477     }
1478
1479     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1480     // on the stack.
1481     if (isELF32_ABI) {
1482       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1483         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1484         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1485         MemOps.push_back(Store);
1486         // Increment the address by eight for the next argument to store
1487         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1488                                            PtrVT);
1489         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1490       }
1491
1492       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1493         unsigned VReg;
1494         VReg = RegMap->createVirtualRegister(&PPC::F8RCRegClass);
1495
1496         MF.addLiveIn(FPR[FPR_idx], VReg);
1497         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1498         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1499         MemOps.push_back(Store);
1500         // Increment the address by eight for the next argument to store
1501         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1502                                            PtrVT);
1503         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1504       }
1505     }
1506
1507     if (!MemOps.empty())
1508       Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1509   }
1510
1511   ArgValues.push_back(Root);
1512
1513   // Return the new list of results.
1514   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1515                                     Op.Val->value_end());
1516   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1517 }
1518
1519 /// isCallCompatibleAddress - Return the immediate to use if the specified
1520 /// 32-bit value is representable in the immediate field of a BxA instruction.
1521 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1522   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1523   if (!C) return 0;
1524
1525   int Addr = C->getValue();
1526   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1527       (Addr << 6 >> 6) != Addr)
1528     return 0;  // Top 6 bits have to be sext of immediate.
1529
1530   return DAG.getConstant((int)C->getValue() >> 2, MVT::i32).Val;
1531 }
1532
1533
1534 static SDOperand LowerCALL(SDOperand Op, SelectionDAG &DAG,
1535                            const PPCSubtarget &Subtarget) {
1536   SDOperand Chain  = Op.getOperand(0);
1537   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1538   SDOperand Callee = Op.getOperand(4);
1539   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1540
1541   bool isMachoABI = Subtarget.isMachoABI();
1542   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1543
1544   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1545   bool isPPC64 = PtrVT == MVT::i64;
1546   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1547
1548   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1549   // SelectExpr to use to put the arguments in the appropriate registers.
1550   std::vector<SDOperand> args_to_use;
1551
1552   // Count how many bytes are to be pushed on the stack, including the linkage
1553   // area, and parameter passing area.  We start with 24/48 bytes, which is
1554   // prereserved space for [SP][CR][LR][3 x unused].
1555   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1556
1557   // Add up all the space actually used.
1558   for (unsigned i = 0; i != NumOps; ++i) {
1559     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1560     ArgSize = std::max(ArgSize, PtrByteSize);
1561     NumBytes += ArgSize;
1562   }
1563
1564   // The prolog code of the callee may store up to 8 GPR argument registers to
1565   // the stack, allowing va_start to index over them in memory if its varargs.
1566   // Because we cannot tell if this is needed on the caller side, we have to
1567   // conservatively assume that it is needed.  As such, make sure we have at
1568   // least enough stack space for the caller to store the 8 GPRs.
1569   NumBytes = std::max(NumBytes,
1570                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1571
1572   // Adjust the stack pointer for the new arguments...
1573   // These operations are automatically eliminated by the prolog/epilog pass
1574   Chain = DAG.getCALLSEQ_START(Chain,
1575                                DAG.getConstant(NumBytes, PtrVT));
1576
1577   // Set up a copy of the stack pointer for use loading and storing any
1578   // arguments that may not fit in the registers available for argument
1579   // passing.
1580   SDOperand StackPtr;
1581   if (isPPC64)
1582     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1583   else
1584     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1585
1586   // Figure out which arguments are going to go in registers, and which in
1587   // memory.  Also, if this is a vararg function, floating point operations
1588   // must be stored to our stack, and loaded into integer regs as well, if
1589   // any integer regs are available for argument passing.
1590   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1591   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1592
1593   static const unsigned GPR_32[] = {           // 32-bit registers.
1594     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1595     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1596   };
1597   static const unsigned GPR_64[] = {           // 64-bit registers.
1598     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1599     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1600   };
1601   static const unsigned *FPR = GetFPR(Subtarget);
1602
1603   static const unsigned VR[] = {
1604     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1605     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1606   };
1607   const unsigned NumGPRs = array_lengthof(GPR_32);
1608   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1609   const unsigned NumVRs  = array_lengthof( VR);
1610
1611   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1612
1613   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1614   SmallVector<SDOperand, 8> MemOpChains;
1615   for (unsigned i = 0; i != NumOps; ++i) {
1616     bool inMem = false;
1617     SDOperand Arg = Op.getOperand(5+2*i);
1618     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1619     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1620     // See if next argument requires stack alignment in ELF
1621     unsigned next = 5+2*(i+1)+1;
1622     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1623       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1624       (!(Flags & AlignFlag)));
1625
1626     // PtrOff will be used to store the current argument to the stack if a
1627     // register cannot be found for it.
1628     SDOperand PtrOff;
1629
1630     // Stack align in ELF 32
1631     if (isELF32_ABI && Expand)
1632       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1633                                StackPtr.getValueType());
1634     else
1635       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1636
1637     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1638
1639     // On PPC64, promote integers to 64-bit values.
1640     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1641       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1642
1643       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1644     }
1645
1646     switch (Arg.getValueType()) {
1647     default: assert(0 && "Unexpected ValueType for argument!");
1648     case MVT::i32:
1649     case MVT::i64:
1650       // Double word align in ELF
1651       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1652       if (GPR_idx != NumGPRs) {
1653         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1654       } else {
1655         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1656         inMem = true;
1657       }
1658       if (inMem || isMachoABI) {
1659         // Stack align in ELF
1660         if (isELF32_ABI && Expand)
1661           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1662
1663         ArgOffset += PtrByteSize;
1664       }
1665       break;
1666     case MVT::f32:
1667     case MVT::f64:
1668       if (isVarArg) {
1669         // Float varargs need to be promoted to double.
1670         if (Arg.getValueType() == MVT::f32)
1671           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1672       }
1673
1674       if (FPR_idx != NumFPRs) {
1675         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1676
1677         if (isVarArg) {
1678           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1679           MemOpChains.push_back(Store);
1680
1681           // Float varargs are always shadowed in available integer registers
1682           if (GPR_idx != NumGPRs) {
1683             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1684             MemOpChains.push_back(Load.getValue(1));
1685             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1686                                                                 Load));
1687           }
1688           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1689             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1690             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1691             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1692             MemOpChains.push_back(Load.getValue(1));
1693             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1694                                                                 Load));
1695           }
1696         } else {
1697           // If we have any FPRs remaining, we may also have GPRs remaining.
1698           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1699           // GPRs.
1700           if (isMachoABI) {
1701             if (GPR_idx != NumGPRs)
1702               ++GPR_idx;
1703             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1704                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1705               ++GPR_idx;
1706           }
1707         }
1708       } else {
1709         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1710         inMem = true;
1711       }
1712       if (inMem || isMachoABI) {
1713         // Stack align in ELF
1714         if (isELF32_ABI && Expand)
1715           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1716         if (isPPC64)
1717           ArgOffset += 8;
1718         else
1719           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1720       }
1721       break;
1722     case MVT::v4f32:
1723     case MVT::v4i32:
1724     case MVT::v8i16:
1725     case MVT::v16i8:
1726       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1727       assert(VR_idx != NumVRs &&
1728              "Don't support passing more than 12 vector args yet!");
1729       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1730       break;
1731     }
1732   }
1733   if (!MemOpChains.empty())
1734     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1735                         &MemOpChains[0], MemOpChains.size());
1736
1737   // Build a sequence of copy-to-reg nodes chained together with token chain
1738   // and flag operands which copy the outgoing args into the appropriate regs.
1739   SDOperand InFlag;
1740   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1741     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1742                              InFlag);
1743     InFlag = Chain.getValue(1);
1744   }
1745
1746   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1747   if (isVarArg && isELF32_ABI) {
1748     SDOperand SetCR(DAG.getTargetNode(PPC::SETCR, MVT::i32), 0);
1749     Chain = DAG.getCopyToReg(Chain, PPC::CR6, SetCR, InFlag);
1750     InFlag = Chain.getValue(1);
1751   }
1752
1753   std::vector<MVT::ValueType> NodeTys;
1754   NodeTys.push_back(MVT::Other);   // Returns a chain
1755   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1756
1757   SmallVector<SDOperand, 8> Ops;
1758   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1759
1760   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1761   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1762   // node so that legalize doesn't hack it.
1763   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1764     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1765   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1766     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1767   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1768     // If this is an absolute destination address, use the munged value.
1769     Callee = SDOperand(Dest, 0);
1770   else {
1771     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1772     // to do the call, we can't use PPCISD::CALL.
1773     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1774     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1775     InFlag = Chain.getValue(1);
1776
1777     // Copy the callee address into R12 on darwin.
1778     if (isMachoABI) {
1779       Chain = DAG.getCopyToReg(Chain, PPC::R12, Callee, InFlag);
1780       InFlag = Chain.getValue(1);
1781     }
1782
1783     NodeTys.clear();
1784     NodeTys.push_back(MVT::Other);
1785     NodeTys.push_back(MVT::Flag);
1786     Ops.push_back(Chain);
1787     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
1788     Callee.Val = 0;
1789   }
1790
1791   // If this is a direct call, pass the chain and the callee.
1792   if (Callee.Val) {
1793     Ops.push_back(Chain);
1794     Ops.push_back(Callee);
1795   }
1796
1797   // Add argument registers to the end of the list so that they are known live
1798   // into the call.
1799   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1800     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1801                                   RegsToPass[i].second.getValueType()));
1802
1803   if (InFlag.Val)
1804     Ops.push_back(InFlag);
1805   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
1806   InFlag = Chain.getValue(1);
1807
1808   SDOperand ResultVals[3];
1809   unsigned NumResults = 0;
1810   NodeTys.clear();
1811
1812   // If the call has results, copy the values out of the ret val registers.
1813   switch (Op.Val->getValueType(0)) {
1814   default: assert(0 && "Unexpected ret value!");
1815   case MVT::Other: break;
1816   case MVT::i32:
1817     if (Op.Val->getValueType(1) == MVT::i32) {
1818       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1819       ResultVals[0] = Chain.getValue(0);
1820       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
1821                                  Chain.getValue(2)).getValue(1);
1822       ResultVals[1] = Chain.getValue(0);
1823       NumResults = 2;
1824       NodeTys.push_back(MVT::i32);
1825     } else {
1826       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1827       ResultVals[0] = Chain.getValue(0);
1828       NumResults = 1;
1829     }
1830     NodeTys.push_back(MVT::i32);
1831     break;
1832   case MVT::i64:
1833     Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
1834     ResultVals[0] = Chain.getValue(0);
1835     NumResults = 1;
1836     NodeTys.push_back(MVT::i64);
1837     break;
1838   case MVT::f64:
1839     if (Op.Val->getValueType(1) == MVT::f64) {
1840       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
1841       ResultVals[0] = Chain.getValue(0);
1842       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
1843                                  Chain.getValue(2)).getValue(1);
1844       ResultVals[1] = Chain.getValue(0);
1845       NumResults = 2;
1846       NodeTys.push_back(MVT::f64);
1847       NodeTys.push_back(MVT::f64);
1848       break;
1849     }
1850     // else fall through
1851   case MVT::f32:
1852     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
1853                                InFlag).getValue(1);
1854     ResultVals[0] = Chain.getValue(0);
1855     NumResults = 1;
1856     NodeTys.push_back(Op.Val->getValueType(0));
1857     break;
1858   case MVT::v4f32:
1859   case MVT::v4i32:
1860   case MVT::v8i16:
1861   case MVT::v16i8:
1862     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
1863                                    InFlag).getValue(1);
1864     ResultVals[0] = Chain.getValue(0);
1865     NumResults = 1;
1866     NodeTys.push_back(Op.Val->getValueType(0));
1867     break;
1868   }
1869
1870   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
1871                       DAG.getConstant(NumBytes, PtrVT));
1872   NodeTys.push_back(MVT::Other);
1873
1874   // If the function returns void, just return the chain.
1875   if (NumResults == 0)
1876     return Chain;
1877
1878   // Otherwise, merge everything together with a MERGE_VALUES node.
1879   ResultVals[NumResults++] = Chain;
1880   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1881                               ResultVals, NumResults);
1882   return Res.getValue(Op.ResNo);
1883 }
1884
1885 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG, TargetMachine &TM) {
1886   SmallVector<CCValAssign, 16> RVLocs;
1887   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1888   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1889   CCState CCInfo(CC, isVarArg, TM, RVLocs);
1890   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
1891
1892   // If this is the first return lowered for this function, add the regs to the
1893   // liveout set for the function.
1894   if (DAG.getMachineFunction().liveout_empty()) {
1895     for (unsigned i = 0; i != RVLocs.size(); ++i)
1896       DAG.getMachineFunction().addLiveOut(RVLocs[i].getLocReg());
1897   }
1898
1899   SDOperand Chain = Op.getOperand(0);
1900   SDOperand Flag;
1901
1902   // Copy the result values into the output registers.
1903   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1904     CCValAssign &VA = RVLocs[i];
1905     assert(VA.isRegLoc() && "Can only return in registers!");
1906     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
1907     Flag = Chain.getValue(1);
1908   }
1909
1910   if (Flag.Val)
1911     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
1912   else
1913     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
1914 }
1915
1916 static SDOperand LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
1917                                    const PPCSubtarget &Subtarget) {
1918   // When we pop the dynamic allocation we need to restore the SP link.
1919
1920   // Get the corect type for pointers.
1921   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1922
1923   // Construct the stack pointer operand.
1924   bool IsPPC64 = Subtarget.isPPC64();
1925   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
1926   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
1927
1928   // Get the operands for the STACKRESTORE.
1929   SDOperand Chain = Op.getOperand(0);
1930   SDOperand SaveSP = Op.getOperand(1);
1931
1932   // Load the old link SP.
1933   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
1934
1935   // Restore the stack pointer.
1936   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
1937
1938   // Store the old link SP.
1939   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
1940 }
1941
1942 static SDOperand LowerDYNAMIC_STACKALLOC(SDOperand Op, SelectionDAG &DAG,
1943                                          const PPCSubtarget &Subtarget) {
1944   MachineFunction &MF = DAG.getMachineFunction();
1945   bool IsPPC64 = Subtarget.isPPC64();
1946   bool isMachoABI = Subtarget.isMachoABI();
1947
1948   // Get current frame pointer save index.  The users of this index will be
1949   // primarily DYNALLOC instructions.
1950   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1951   int FPSI = FI->getFramePointerSaveIndex();
1952
1953   // If the frame pointer save index hasn't been defined yet.
1954   if (!FPSI) {
1955     // Find out what the fix offset of the frame pointer save area.
1956     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
1957
1958     // Allocate the frame index for frame pointer save area.
1959     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
1960     // Save the result.
1961     FI->setFramePointerSaveIndex(FPSI);
1962   }
1963
1964   // Get the inputs.
1965   SDOperand Chain = Op.getOperand(0);
1966   SDOperand Size  = Op.getOperand(1);
1967
1968   // Get the corect type for pointers.
1969   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1970   // Negate the size.
1971   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
1972                                   DAG.getConstant(0, PtrVT), Size);
1973   // Construct a node for the frame pointer save index.
1974   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
1975   // Build a DYNALLOC node.
1976   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
1977   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
1978   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
1979 }
1980
1981
1982 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
1983 /// possible.
1984 static SDOperand LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
1985   // Not FP? Not a fsel.
1986   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
1987       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
1988     return SDOperand();
1989
1990   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1991
1992   // Cannot handle SETEQ/SETNE.
1993   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
1994
1995   MVT::ValueType ResVT = Op.getValueType();
1996   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
1997   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
1998   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
1999
2000   // If the RHS of the comparison is a 0.0, we don't need to do the
2001   // subtraction at all.
2002   if (isFloatingPointZero(RHS))
2003     switch (CC) {
2004     default: break;       // SETUO etc aren't handled by fsel.
2005     case ISD::SETULT:
2006     case ISD::SETOLT:
2007     case ISD::SETLT:
2008       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2009     case ISD::SETUGE:
2010     case ISD::SETOGE:
2011     case ISD::SETGE:
2012       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2013         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2014       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2015     case ISD::SETUGT:
2016     case ISD::SETOGT:
2017     case ISD::SETGT:
2018       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2019     case ISD::SETULE:
2020     case ISD::SETOLE:
2021     case ISD::SETLE:
2022       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2023         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2024       return DAG.getNode(PPCISD::FSEL, ResVT,
2025                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2026     }
2027
2028       SDOperand Cmp;
2029   switch (CC) {
2030   default: break;       // SETUO etc aren't handled by fsel.
2031   case ISD::SETULT:
2032   case ISD::SETOLT:
2033   case ISD::SETLT:
2034     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2035     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2036       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2037       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2038   case ISD::SETUGE:
2039   case ISD::SETOGE:
2040   case ISD::SETGE:
2041     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2042     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2043       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2044       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2045   case ISD::SETUGT:
2046   case ISD::SETOGT:
2047   case ISD::SETGT:
2048     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2049     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2050       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2051       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2052   case ISD::SETULE:
2053   case ISD::SETOLE:
2054   case ISD::SETLE:
2055     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2056     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2057       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2058       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2059   }
2060   return SDOperand();
2061 }
2062
2063 static SDOperand LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2064   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2065   SDOperand Src = Op.getOperand(0);
2066   if (Src.getValueType() == MVT::f32)
2067     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2068
2069   SDOperand Tmp;
2070   switch (Op.getValueType()) {
2071   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2072   case MVT::i32:
2073     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2074     break;
2075   case MVT::i64:
2076     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2077     break;
2078   }
2079
2080   // Convert the FP value to an int value through memory.
2081   SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Tmp);
2082   if (Op.getValueType() == MVT::i32)
2083     Bits = DAG.getNode(ISD::TRUNCATE, MVT::i32, Bits);
2084   return Bits;
2085 }
2086
2087 static SDOperand LowerFP_ROUND_INREG(SDOperand Op, SelectionDAG &DAG) {
2088   assert(Op.getValueType() == MVT::ppcf128);
2089   SDNode *Node = Op.Val;
2090   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2091   assert(Node->getOperand(0).Val->getOpcode()==ISD::BUILD_PAIR);
2092   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2093   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2094
2095   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2096   // of the long double, and puts FPSCR back the way it was.  We do not
2097   // actually model FPSCR.
2098   std::vector<MVT::ValueType> NodeTys;
2099   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2100
2101   NodeTys.push_back(MVT::f64);   // Return register
2102   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2103   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2104   MFFSreg = Result.getValue(0);
2105   InFlag = Result.getValue(1);
2106
2107   NodeTys.clear();
2108   NodeTys.push_back(MVT::Flag);   // Returns a flag
2109   Ops[0] = DAG.getConstant(31, MVT::i32);
2110   Ops[1] = InFlag;
2111   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2112   InFlag = Result.getValue(0);
2113
2114   NodeTys.clear();
2115   NodeTys.push_back(MVT::Flag);   // Returns a flag
2116   Ops[0] = DAG.getConstant(30, MVT::i32);
2117   Ops[1] = InFlag;
2118   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2119   InFlag = Result.getValue(0);
2120
2121   NodeTys.clear();
2122   NodeTys.push_back(MVT::f64);    // result of add
2123   NodeTys.push_back(MVT::Flag);   // Returns a flag
2124   Ops[0] = Lo;
2125   Ops[1] = Hi;
2126   Ops[2] = InFlag;
2127   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2128   FPreg = Result.getValue(0);
2129   InFlag = Result.getValue(1);
2130
2131   NodeTys.clear();
2132   NodeTys.push_back(MVT::f64);
2133   Ops[0] = DAG.getConstant(1, MVT::i32);
2134   Ops[1] = MFFSreg;
2135   Ops[2] = FPreg;
2136   Ops[3] = InFlag;
2137   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2138   FPreg = Result.getValue(0);
2139
2140   // We know the low half is about to be thrown away, so just use something
2141   // convenient.
2142   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2143 }
2144
2145 static SDOperand LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2146   if (Op.getOperand(0).getValueType() == MVT::i64) {
2147     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2148     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2149     if (Op.getValueType() == MVT::f32)
2150       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP);
2151     return FP;
2152   }
2153
2154   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2155          "Unhandled SINT_TO_FP type in custom expander!");
2156   // Since we only generate this in 64-bit mode, we can take advantage of
2157   // 64-bit registers.  In particular, sign extend the input value into the
2158   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2159   // then lfd it and fcfid it.
2160   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2161   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2162   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2163   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2164
2165   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2166                                 Op.getOperand(0));
2167
2168   // STD the extended value into the stack slot.
2169   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2170                                 DAG.getEntryNode(), Ext64, FIdx,
2171                                 DAG.getSrcValue(NULL));
2172   // Load the value as a double.
2173   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2174
2175   // FCFID it and return it.
2176   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2177   if (Op.getValueType() == MVT::f32)
2178     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP);
2179   return FP;
2180 }
2181
2182 static SDOperand LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2183   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2184          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SHL!");
2185
2186   // Expand into a bunch of logical ops.  Note that these ops
2187   // depend on the PPC behavior for oversized shift amounts.
2188   SDOperand Lo = Op.getOperand(0);
2189   SDOperand Hi = Op.getOperand(1);
2190   SDOperand Amt = Op.getOperand(2);
2191
2192   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2193                                DAG.getConstant(32, MVT::i32), Amt);
2194   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Amt);
2195   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Tmp1);
2196   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2197   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2198                                DAG.getConstant(-32U, MVT::i32));
2199   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Tmp5);
2200   SDOperand OutHi = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2201   SDOperand OutLo = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Amt);
2202   SDOperand OutOps[] = { OutLo, OutHi };
2203   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2204                      OutOps, 2);
2205 }
2206
2207 static SDOperand LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2208   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2209          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRL!");
2210
2211   // Otherwise, expand into a bunch of logical ops.  Note that these ops
2212   // depend on the PPC behavior for oversized shift amounts.
2213   SDOperand Lo = Op.getOperand(0);
2214   SDOperand Hi = Op.getOperand(1);
2215   SDOperand Amt = Op.getOperand(2);
2216
2217   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2218                                DAG.getConstant(32, MVT::i32), Amt);
2219   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2220   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2221   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2222   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2223                                DAG.getConstant(-32U, MVT::i32));
2224   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Tmp5);
2225   SDOperand OutLo = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2226   SDOperand OutHi = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Amt);
2227   SDOperand OutOps[] = { OutLo, OutHi };
2228   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2229                      OutOps, 2);
2230 }
2231
2232 static SDOperand LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2233   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2234          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRA!");
2235
2236   // Otherwise, expand into a bunch of logical ops, followed by a select_cc.
2237   SDOperand Lo = Op.getOperand(0);
2238   SDOperand Hi = Op.getOperand(1);
2239   SDOperand Amt = Op.getOperand(2);
2240
2241   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2242                                DAG.getConstant(32, MVT::i32), Amt);
2243   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2244   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2245   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2246   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2247                                DAG.getConstant(-32U, MVT::i32));
2248   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Tmp5);
2249   SDOperand OutHi = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Amt);
2250   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, MVT::i32),
2251                                     Tmp4, Tmp6, ISD::SETLE);
2252   SDOperand OutOps[] = { OutLo, OutHi };
2253   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2254                      OutOps, 2);
2255 }
2256
2257 //===----------------------------------------------------------------------===//
2258 // Vector related lowering.
2259 //
2260
2261 // If this is a vector of constants or undefs, get the bits.  A bit in
2262 // UndefBits is set if the corresponding element of the vector is an
2263 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2264 // zero.   Return true if this is not an array of constants, false if it is.
2265 //
2266 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2267                                        uint64_t UndefBits[2]) {
2268   // Start with zero'd results.
2269   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2270
2271   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2272   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2273     SDOperand OpVal = BV->getOperand(i);
2274
2275     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2276     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2277
2278     uint64_t EltBits = 0;
2279     if (OpVal.getOpcode() == ISD::UNDEF) {
2280       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2281       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2282       continue;
2283     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2284       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2285     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2286       assert(CN->getValueType(0) == MVT::f32 &&
2287              "Only one legal FP vector type!");
2288       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2289     } else {
2290       // Nonconstant element.
2291       return true;
2292     }
2293
2294     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2295   }
2296
2297   //printf("%llx %llx  %llx %llx\n",
2298   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2299   return false;
2300 }
2301
2302 // If this is a splat (repetition) of a value across the whole vector, return
2303 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2304 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2305 // SplatSize = 1 byte.
2306 static bool isConstantSplat(const uint64_t Bits128[2],
2307                             const uint64_t Undef128[2],
2308                             unsigned &SplatBits, unsigned &SplatUndef,
2309                             unsigned &SplatSize) {
2310
2311   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2312   // the same as the lower 64-bits, ignoring undefs.
2313   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2314     return false;  // Can't be a splat if two pieces don't match.
2315
2316   uint64_t Bits64  = Bits128[0] | Bits128[1];
2317   uint64_t Undef64 = Undef128[0] & Undef128[1];
2318
2319   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2320   // undefs.
2321   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2322     return false;  // Can't be a splat if two pieces don't match.
2323
2324   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2325   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2326
2327   // If the top 16-bits are different than the lower 16-bits, ignoring
2328   // undefs, we have an i32 splat.
2329   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2330     SplatBits = Bits32;
2331     SplatUndef = Undef32;
2332     SplatSize = 4;
2333     return true;
2334   }
2335
2336   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2337   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2338
2339   // If the top 8-bits are different than the lower 8-bits, ignoring
2340   // undefs, we have an i16 splat.
2341   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2342     SplatBits = Bits16;
2343     SplatUndef = Undef16;
2344     SplatSize = 2;
2345     return true;
2346   }
2347
2348   // Otherwise, we have an 8-bit splat.
2349   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2350   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2351   SplatSize = 1;
2352   return true;
2353 }
2354
2355 /// BuildSplatI - Build a canonical splati of Val with an element size of
2356 /// SplatSize.  Cast the result to VT.
2357 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2358                              SelectionDAG &DAG) {
2359   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2360
2361   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2362     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2363   };
2364
2365   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2366
2367   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2368   if (Val == -1)
2369     SplatSize = 1;
2370
2371   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2372
2373   // Build a canonical splat for this value.
2374   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2375   SmallVector<SDOperand, 8> Ops;
2376   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2377   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2378                               &Ops[0], Ops.size());
2379   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2380 }
2381
2382 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2383 /// specified intrinsic ID.
2384 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2385                                   SelectionDAG &DAG,
2386                                   MVT::ValueType DestVT = MVT::Other) {
2387   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2388   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2389                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2390 }
2391
2392 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2393 /// specified intrinsic ID.
2394 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2395                                   SDOperand Op2, SelectionDAG &DAG,
2396                                   MVT::ValueType DestVT = MVT::Other) {
2397   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2398   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2399                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2400 }
2401
2402
2403 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2404 /// amount.  The result has the specified value type.
2405 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2406                              MVT::ValueType VT, SelectionDAG &DAG) {
2407   // Force LHS/RHS to be the right type.
2408   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2409   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2410
2411   SDOperand Ops[16];
2412   for (unsigned i = 0; i != 16; ++i)
2413     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2414   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2415                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2416   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2417 }
2418
2419 // If this is a case we can't handle, return null and let the default
2420 // expansion code take care of it.  If we CAN select this case, and if it
2421 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2422 // this case more efficiently than a constant pool load, lower it to the
2423 // sequence of ops that should be used.
2424 static SDOperand LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2425   // If this is a vector of constants or undefs, get the bits.  A bit in
2426   // UndefBits is set if the corresponding element of the vector is an
2427   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2428   // zero.
2429   uint64_t VectorBits[2];
2430   uint64_t UndefBits[2];
2431   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2432     return SDOperand();   // Not a constant vector.
2433
2434   // If this is a splat (repetition) of a value across the whole vector, return
2435   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2436   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2437   // SplatSize = 1 byte.
2438   unsigned SplatBits, SplatUndef, SplatSize;
2439   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2440     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2441
2442     // First, handle single instruction cases.
2443
2444     // All zeros?
2445     if (SplatBits == 0) {
2446       // Canonicalize all zero vectors to be v4i32.
2447       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2448         SDOperand Z = DAG.getConstant(0, MVT::i32);
2449         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2450         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2451       }
2452       return Op;
2453     }
2454
2455     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2456     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2457     if (SextVal >= -16 && SextVal <= 15)
2458       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2459
2460
2461     // Two instruction sequences.
2462
2463     // If this value is in the range [-32,30] and is even, use:
2464     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2465     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2466       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2467       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2468     }
2469
2470     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2471     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2472     // for fneg/fabs.
2473     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2474       // Make -1 and vspltisw -1:
2475       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2476
2477       // Make the VSLW intrinsic, computing 0x8000_0000.
2478       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2479                                        OnesV, DAG);
2480
2481       // xor by OnesV to invert it.
2482       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2483       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2484     }
2485
2486     // Check to see if this is a wide variety of vsplti*, binop self cases.
2487     unsigned SplatBitSize = SplatSize*8;
2488     static const signed char SplatCsts[] = {
2489       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2490       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2491     };
2492
2493     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2494       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2495       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2496       int i = SplatCsts[idx];
2497
2498       // Figure out what shift amount will be used by altivec if shifted by i in
2499       // this splat size.
2500       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2501
2502       // vsplti + shl self.
2503       if (SextVal == (i << (int)TypeShiftAmt)) {
2504         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2505         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2506           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2507           Intrinsic::ppc_altivec_vslw
2508         };
2509         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2510         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2511       }
2512
2513       // vsplti + srl self.
2514       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2515         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2516         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2517           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2518           Intrinsic::ppc_altivec_vsrw
2519         };
2520         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2521         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2522       }
2523
2524       // vsplti + sra self.
2525       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2526         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2527         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2528           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2529           Intrinsic::ppc_altivec_vsraw
2530         };
2531         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2532         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2533       }
2534
2535       // vsplti + rol self.
2536       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2537                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2538         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2539         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2540           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2541           Intrinsic::ppc_altivec_vrlw
2542         };
2543         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2544         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2545       }
2546
2547       // t = vsplti c, result = vsldoi t, t, 1
2548       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2549         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2550         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2551       }
2552       // t = vsplti c, result = vsldoi t, t, 2
2553       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2554         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2555         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2556       }
2557       // t = vsplti c, result = vsldoi t, t, 3
2558       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2559         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2560         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2561       }
2562     }
2563
2564     // Three instruction sequences.
2565
2566     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2567     if (SextVal >= 0 && SextVal <= 31) {
2568       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2569       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2570       LHS = DAG.getNode(ISD::SUB, Op.getValueType(), LHS, RHS);
2571       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2572     }
2573     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2574     if (SextVal >= -31 && SextVal <= 0) {
2575       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2576       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2577       LHS = DAG.getNode(ISD::ADD, Op.getValueType(), LHS, RHS);
2578       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2579     }
2580   }
2581
2582   return SDOperand();
2583 }
2584
2585 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2586 /// the specified operations to build the shuffle.
2587 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2588                                         SDOperand RHS, SelectionDAG &DAG) {
2589   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2590   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2591   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2592
2593   enum {
2594     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2595     OP_VMRGHW,
2596     OP_VMRGLW,
2597     OP_VSPLTISW0,
2598     OP_VSPLTISW1,
2599     OP_VSPLTISW2,
2600     OP_VSPLTISW3,
2601     OP_VSLDOI4,
2602     OP_VSLDOI8,
2603     OP_VSLDOI12
2604   };
2605
2606   if (OpNum == OP_COPY) {
2607     if (LHSID == (1*9+2)*9+3) return LHS;
2608     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2609     return RHS;
2610   }
2611
2612   SDOperand OpLHS, OpRHS;
2613   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2614   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2615
2616   unsigned ShufIdxs[16];
2617   switch (OpNum) {
2618   default: assert(0 && "Unknown i32 permute!");
2619   case OP_VMRGHW:
2620     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2621     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2622     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2623     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2624     break;
2625   case OP_VMRGLW:
2626     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2627     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2628     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2629     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2630     break;
2631   case OP_VSPLTISW0:
2632     for (unsigned i = 0; i != 16; ++i)
2633       ShufIdxs[i] = (i&3)+0;
2634     break;
2635   case OP_VSPLTISW1:
2636     for (unsigned i = 0; i != 16; ++i)
2637       ShufIdxs[i] = (i&3)+4;
2638     break;
2639   case OP_VSPLTISW2:
2640     for (unsigned i = 0; i != 16; ++i)
2641       ShufIdxs[i] = (i&3)+8;
2642     break;
2643   case OP_VSPLTISW3:
2644     for (unsigned i = 0; i != 16; ++i)
2645       ShufIdxs[i] = (i&3)+12;
2646     break;
2647   case OP_VSLDOI4:
2648     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2649   case OP_VSLDOI8:
2650     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2651   case OP_VSLDOI12:
2652     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2653   }
2654   SDOperand Ops[16];
2655   for (unsigned i = 0; i != 16; ++i)
2656     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2657
2658   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2659                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2660 }
2661
2662 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2663 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2664 /// return the code it can be lowered into.  Worst case, it can always be
2665 /// lowered into a vperm.
2666 static SDOperand LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
2667   SDOperand V1 = Op.getOperand(0);
2668   SDOperand V2 = Op.getOperand(1);
2669   SDOperand PermMask = Op.getOperand(2);
2670
2671   // Cases that are handled by instructions that take permute immediates
2672   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2673   // selected by the instruction selector.
2674   if (V2.getOpcode() == ISD::UNDEF) {
2675     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2676         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2677         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2678         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2679         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2680         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2681         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2682         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2683         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2684         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
2685         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
2686         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
2687       return Op;
2688     }
2689   }
2690
2691   // Altivec has a variety of "shuffle immediates" that take two vector inputs
2692   // and produce a fixed permutation.  If any of these match, do not lower to
2693   // VPERM.
2694   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
2695       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
2696       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
2697       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
2698       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
2699       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
2700       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
2701       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
2702       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
2703     return Op;
2704
2705   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
2706   // perfect shuffle table to emit an optimal matching sequence.
2707   unsigned PFIndexes[4];
2708   bool isFourElementShuffle = true;
2709   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
2710     unsigned EltNo = 8;   // Start out undef.
2711     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
2712       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
2713         continue;   // Undef, ignore it.
2714
2715       unsigned ByteSource =
2716         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
2717       if ((ByteSource & 3) != j) {
2718         isFourElementShuffle = false;
2719         break;
2720       }
2721
2722       if (EltNo == 8) {
2723         EltNo = ByteSource/4;
2724       } else if (EltNo != ByteSource/4) {
2725         isFourElementShuffle = false;
2726         break;
2727       }
2728     }
2729     PFIndexes[i] = EltNo;
2730   }
2731
2732   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
2733   // perfect shuffle vector to determine if it is cost effective to do this as
2734   // discrete instructions, or whether we should use a vperm.
2735   if (isFourElementShuffle) {
2736     // Compute the index in the perfect shuffle table.
2737     unsigned PFTableIndex =
2738       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2739
2740     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2741     unsigned Cost  = (PFEntry >> 30);
2742
2743     // Determining when to avoid vperm is tricky.  Many things affect the cost
2744     // of vperm, particularly how many times the perm mask needs to be computed.
2745     // For example, if the perm mask can be hoisted out of a loop or is already
2746     // used (perhaps because there are multiple permutes with the same shuffle
2747     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
2748     // the loop requires an extra register.
2749     //
2750     // As a compromise, we only emit discrete instructions if the shuffle can be
2751     // generated in 3 or fewer operations.  When we have loop information
2752     // available, if this block is within a loop, we should avoid using vperm
2753     // for 3-operation perms and use a constant pool load instead.
2754     if (Cost < 3)
2755       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
2756   }
2757
2758   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
2759   // vector that will get spilled to the constant pool.
2760   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
2761
2762   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
2763   // that it is in input element units, not in bytes.  Convert now.
2764   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
2765   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
2766
2767   SmallVector<SDOperand, 16> ResultMask;
2768   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
2769     unsigned SrcElt;
2770     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
2771       SrcElt = 0;
2772     else
2773       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
2774
2775     for (unsigned j = 0; j != BytesPerElement; ++j)
2776       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
2777                                            MVT::i8));
2778   }
2779
2780   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
2781                                     &ResultMask[0], ResultMask.size());
2782   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
2783 }
2784
2785 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
2786 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
2787 /// information about the intrinsic.
2788 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
2789                                   bool &isDot) {
2790   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
2791   CompareOpc = -1;
2792   isDot = false;
2793   switch (IntrinsicID) {
2794   default: return false;
2795     // Comparison predicates.
2796   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
2797   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
2798   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
2799   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
2800   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
2801   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
2802   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
2803   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
2804   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
2805   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
2806   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
2807   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
2808   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
2809
2810     // Normal Comparisons.
2811   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
2812   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
2813   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
2814   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
2815   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
2816   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
2817   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
2818   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
2819   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
2820   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
2821   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
2822   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
2823   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
2824   }
2825   return true;
2826 }
2827
2828 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
2829 /// lower, do it, otherwise return null.
2830 static SDOperand LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
2831   // If this is a lowered altivec predicate compare, CompareOpc is set to the
2832   // opcode number of the comparison.
2833   int CompareOpc;
2834   bool isDot;
2835   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
2836     return SDOperand();    // Don't custom lower most intrinsics.
2837
2838   // If this is a non-dot comparison, make the VCMP node and we are done.
2839   if (!isDot) {
2840     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
2841                                 Op.getOperand(1), Op.getOperand(2),
2842                                 DAG.getConstant(CompareOpc, MVT::i32));
2843     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
2844   }
2845
2846   // Create the PPCISD altivec 'dot' comparison node.
2847   SDOperand Ops[] = {
2848     Op.getOperand(2),  // LHS
2849     Op.getOperand(3),  // RHS
2850     DAG.getConstant(CompareOpc, MVT::i32)
2851   };
2852   std::vector<MVT::ValueType> VTs;
2853   VTs.push_back(Op.getOperand(2).getValueType());
2854   VTs.push_back(MVT::Flag);
2855   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
2856
2857   // Now that we have the comparison, emit a copy from the CR to a GPR.
2858   // This is flagged to the above dot comparison.
2859   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
2860                                 DAG.getRegister(PPC::CR6, MVT::i32),
2861                                 CompNode.getValue(1));
2862
2863   // Unpack the result based on how the target uses it.
2864   unsigned BitNo;   // Bit # of CR6.
2865   bool InvertBit;   // Invert result?
2866   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
2867   default:  // Can't happen, don't crash on invalid number though.
2868   case 0:   // Return the value of the EQ bit of CR6.
2869     BitNo = 0; InvertBit = false;
2870     break;
2871   case 1:   // Return the inverted value of the EQ bit of CR6.
2872     BitNo = 0; InvertBit = true;
2873     break;
2874   case 2:   // Return the value of the LT bit of CR6.
2875     BitNo = 2; InvertBit = false;
2876     break;
2877   case 3:   // Return the inverted value of the LT bit of CR6.
2878     BitNo = 2; InvertBit = true;
2879     break;
2880   }
2881
2882   // Shift the bit into the low position.
2883   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
2884                       DAG.getConstant(8-(3-BitNo), MVT::i32));
2885   // Isolate the bit.
2886   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
2887                       DAG.getConstant(1, MVT::i32));
2888
2889   // If we are supposed to, toggle the bit.
2890   if (InvertBit)
2891     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
2892                         DAG.getConstant(1, MVT::i32));
2893   return Flags;
2894 }
2895
2896 static SDOperand LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2897   // Create a stack slot that is 16-byte aligned.
2898   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2899   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
2900   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2901   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2902
2903   // Store the input value into Value#0 of the stack slot.
2904   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
2905                                  Op.getOperand(0), FIdx, NULL, 0);
2906   // Load it out.
2907   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
2908 }
2909
2910 static SDOperand LowerMUL(SDOperand Op, SelectionDAG &DAG) {
2911   if (Op.getValueType() == MVT::v4i32) {
2912     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2913
2914     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
2915     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
2916
2917     SDOperand RHSSwap =   // = vrlw RHS, 16
2918       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
2919
2920     // Shrinkify inputs to v8i16.
2921     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
2922     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
2923     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
2924
2925     // Low parts multiplied together, generating 32-bit results (we ignore the
2926     // top parts).
2927     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
2928                                         LHS, RHS, DAG, MVT::v4i32);
2929
2930     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
2931                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
2932     // Shift the high parts up 16 bits.
2933     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
2934     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
2935   } else if (Op.getValueType() == MVT::v8i16) {
2936     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2937
2938     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
2939
2940     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
2941                             LHS, RHS, Zero, DAG);
2942   } else if (Op.getValueType() == MVT::v16i8) {
2943     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2944
2945     // Multiply the even 8-bit parts, producing 16-bit sums.
2946     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
2947                                            LHS, RHS, DAG, MVT::v8i16);
2948     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
2949
2950     // Multiply the odd 8-bit parts, producing 16-bit sums.
2951     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
2952                                           LHS, RHS, DAG, MVT::v8i16);
2953     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
2954
2955     // Merge the results together.
2956     SDOperand Ops[16];
2957     for (unsigned i = 0; i != 8; ++i) {
2958       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
2959       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
2960     }
2961     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
2962                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2963   } else {
2964     assert(0 && "Unknown mul to lower!");
2965     abort();
2966   }
2967 }
2968
2969 /// LowerOperation - Provide custom lowering hooks for some operations.
2970 ///
2971 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
2972   switch (Op.getOpcode()) {
2973   default: assert(0 && "Wasn't expecting to be able to lower this!");
2974   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
2975   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
2976   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2977   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
2978   case ISD::SETCC:              return LowerSETCC(Op, DAG);
2979   case ISD::VASTART:
2980     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
2981                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
2982
2983   case ISD::VAARG:
2984     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
2985                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
2986
2987   case ISD::FORMAL_ARGUMENTS:
2988     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
2989                                  VarArgsStackOffset, VarArgsNumGPR,
2990                                  VarArgsNumFPR, PPCSubTarget);
2991
2992   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
2993   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
2994   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
2995   case ISD::DYNAMIC_STACKALLOC:
2996     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
2997
2998   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
2999   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3000   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3001   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3002
3003   // Lower 64-bit shifts.
3004   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3005   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3006   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3007
3008   // Vector-related lowering.
3009   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3010   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3011   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3012   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3013   case ISD::MUL:                return LowerMUL(Op, DAG);
3014
3015   // Frame & Return address.  Currently unimplemented
3016   case ISD::RETURNADDR:         break;
3017   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3018   }
3019   return SDOperand();
3020 }
3021
3022 //===----------------------------------------------------------------------===//
3023 //  Other Lowering Code
3024 //===----------------------------------------------------------------------===//
3025
3026 MachineBasicBlock *
3027 PPCTargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
3028                                            MachineBasicBlock *BB) {
3029   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3030   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3031           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3032           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3033           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3034           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3035          "Unexpected instr type to insert");
3036
3037   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3038   // control-flow pattern.  The incoming instruction knows the destination vreg
3039   // to set, the condition code register to branch on, the true/false values to
3040   // select between, and a branch opcode to use.
3041   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3042   ilist<MachineBasicBlock>::iterator It = BB;
3043   ++It;
3044
3045   //  thisMBB:
3046   //  ...
3047   //   TrueVal = ...
3048   //   cmpTY ccX, r1, r2
3049   //   bCC copy1MBB
3050   //   fallthrough --> copy0MBB
3051   MachineBasicBlock *thisMBB = BB;
3052   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3053   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3054   unsigned SelectPred = MI->getOperand(4).getImm();
3055   BuildMI(BB, TII->get(PPC::BCC))
3056     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3057   MachineFunction *F = BB->getParent();
3058   F->getBasicBlockList().insert(It, copy0MBB);
3059   F->getBasicBlockList().insert(It, sinkMBB);
3060   // Update machine-CFG edges by first adding all successors of the current
3061   // block to the new block which will contain the Phi node for the select.
3062   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3063       e = BB->succ_end(); i != e; ++i)
3064     sinkMBB->addSuccessor(*i);
3065   // Next, remove all successors of the current block, and add the true
3066   // and fallthrough blocks as its successors.
3067   while(!BB->succ_empty())
3068     BB->removeSuccessor(BB->succ_begin());
3069   BB->addSuccessor(copy0MBB);
3070   BB->addSuccessor(sinkMBB);
3071
3072   //  copy0MBB:
3073   //   %FalseValue = ...
3074   //   # fallthrough to sinkMBB
3075   BB = copy0MBB;
3076
3077   // Update machine-CFG edges
3078   BB->addSuccessor(sinkMBB);
3079
3080   //  sinkMBB:
3081   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3082   //  ...
3083   BB = sinkMBB;
3084   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3085     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3086     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3087
3088   delete MI;   // The pseudo instruction is gone now.
3089   return BB;
3090 }
3091
3092 //===----------------------------------------------------------------------===//
3093 // Target Optimization Hooks
3094 //===----------------------------------------------------------------------===//
3095
3096 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3097                                                DAGCombinerInfo &DCI) const {
3098   TargetMachine &TM = getTargetMachine();
3099   SelectionDAG &DAG = DCI.DAG;
3100   switch (N->getOpcode()) {
3101   default: break;
3102   case PPCISD::SHL:
3103     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3104       if (C->getValue() == 0)   // 0 << V -> 0.
3105         return N->getOperand(0);
3106     }
3107     break;
3108   case PPCISD::SRL:
3109     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3110       if (C->getValue() == 0)   // 0 >>u V -> 0.
3111         return N->getOperand(0);
3112     }
3113     break;
3114   case PPCISD::SRA:
3115     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3116       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3117           C->isAllOnesValue())    // -1 >>s V -> -1.
3118         return N->getOperand(0);
3119     }
3120     break;
3121
3122   case ISD::SINT_TO_FP:
3123     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3124       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3125         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3126         // We allow the src/dst to be either f32/f64, but the intermediate
3127         // type must be i64.
3128         if (N->getOperand(0).getValueType() == MVT::i64) {
3129           SDOperand Val = N->getOperand(0).getOperand(0);
3130           if (Val.getValueType() == MVT::f32) {
3131             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3132             DCI.AddToWorklist(Val.Val);
3133           }
3134
3135           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3136           DCI.AddToWorklist(Val.Val);
3137           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3138           DCI.AddToWorklist(Val.Val);
3139           if (N->getValueType(0) == MVT::f32) {
3140             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val);
3141             DCI.AddToWorklist(Val.Val);
3142           }
3143           return Val;
3144         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3145           // If the intermediate type is i32, we can avoid the load/store here
3146           // too.
3147         }
3148       }
3149     }
3150     break;
3151   case ISD::STORE:
3152     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3153     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3154         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3155         N->getOperand(1).getValueType() == MVT::i32) {
3156       SDOperand Val = N->getOperand(1).getOperand(0);
3157       if (Val.getValueType() == MVT::f32) {
3158         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3159         DCI.AddToWorklist(Val.Val);
3160       }
3161       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3162       DCI.AddToWorklist(Val.Val);
3163
3164       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3165                         N->getOperand(2), N->getOperand(3));
3166       DCI.AddToWorklist(Val.Val);
3167       return Val;
3168     }
3169
3170     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3171     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3172         N->getOperand(1).Val->hasOneUse() &&
3173         (N->getOperand(1).getValueType() == MVT::i32 ||
3174          N->getOperand(1).getValueType() == MVT::i16)) {
3175       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3176       // Do an any-extend to 32-bits if this is a half-word input.
3177       if (BSwapOp.getValueType() == MVT::i16)
3178         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3179
3180       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3181                          N->getOperand(2), N->getOperand(3),
3182                          DAG.getValueType(N->getOperand(1).getValueType()));
3183     }
3184     break;
3185   case ISD::BSWAP:
3186     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3187     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3188         N->getOperand(0).hasOneUse() &&
3189         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3190       SDOperand Load = N->getOperand(0);
3191       LoadSDNode *LD = cast<LoadSDNode>(Load);
3192       // Create the byte-swapping load.
3193       std::vector<MVT::ValueType> VTs;
3194       VTs.push_back(MVT::i32);
3195       VTs.push_back(MVT::Other);
3196       SDOperand SV = DAG.getSrcValue(LD->getSrcValue(), LD->getSrcValueOffset());
3197       SDOperand Ops[] = {
3198         LD->getChain(),    // Chain
3199         LD->getBasePtr(),  // Ptr
3200         SV,                // SrcValue
3201         DAG.getValueType(N->getValueType(0)) // VT
3202       };
3203       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3204
3205       // If this is an i16 load, insert the truncate.
3206       SDOperand ResVal = BSLoad;
3207       if (N->getValueType(0) == MVT::i16)
3208         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3209
3210       // First, combine the bswap away.  This makes the value produced by the
3211       // load dead.
3212       DCI.CombineTo(N, ResVal);
3213
3214       // Next, combine the load away, we give it a bogus result value but a real
3215       // chain result.  The result value is dead because the bswap is dead.
3216       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3217
3218       // Return N so it doesn't get rechecked!
3219       return SDOperand(N, 0);
3220     }
3221
3222     break;
3223   case PPCISD::VCMP: {
3224     // If a VCMPo node already exists with exactly the same operands as this
3225     // node, use its result instead of this node (VCMPo computes both a CR6 and
3226     // a normal output).
3227     //
3228     if (!N->getOperand(0).hasOneUse() &&
3229         !N->getOperand(1).hasOneUse() &&
3230         !N->getOperand(2).hasOneUse()) {
3231
3232       // Scan all of the users of the LHS, looking for VCMPo's that match.
3233       SDNode *VCMPoNode = 0;
3234
3235       SDNode *LHSN = N->getOperand(0).Val;
3236       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3237            UI != E; ++UI)
3238         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3239             (*UI)->getOperand(1) == N->getOperand(1) &&
3240             (*UI)->getOperand(2) == N->getOperand(2) &&
3241             (*UI)->getOperand(0) == N->getOperand(0)) {
3242           VCMPoNode = *UI;
3243           break;
3244         }
3245
3246       // If there is no VCMPo node, or if the flag value has a single use, don't
3247       // transform this.
3248       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3249         break;
3250
3251       // Look at the (necessarily single) use of the flag value.  If it has a
3252       // chain, this transformation is more complex.  Note that multiple things
3253       // could use the value result, which we should ignore.
3254       SDNode *FlagUser = 0;
3255       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3256            FlagUser == 0; ++UI) {
3257         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3258         SDNode *User = *UI;
3259         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3260           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3261             FlagUser = User;
3262             break;
3263           }
3264         }
3265       }
3266
3267       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3268       // give up for right now.
3269       if (FlagUser->getOpcode() == PPCISD::MFCR)
3270         return SDOperand(VCMPoNode, 0);
3271     }
3272     break;
3273   }
3274   case ISD::BR_CC: {
3275     // If this is a branch on an altivec predicate comparison, lower this so
3276     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3277     // lowering is done pre-legalize, because the legalizer lowers the predicate
3278     // compare down to code that is difficult to reassemble.
3279     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3280     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3281     int CompareOpc;
3282     bool isDot;
3283
3284     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3285         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3286         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3287       assert(isDot && "Can't compare against a vector result!");
3288
3289       // If this is a comparison against something other than 0/1, then we know
3290       // that the condition is never/always true.
3291       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3292       if (Val != 0 && Val != 1) {
3293         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3294           return N->getOperand(0);
3295         // Always !=, turn it into an unconditional branch.
3296         return DAG.getNode(ISD::BR, MVT::Other,
3297                            N->getOperand(0), N->getOperand(4));
3298       }
3299
3300       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3301
3302       // Create the PPCISD altivec 'dot' comparison node.
3303       std::vector<MVT::ValueType> VTs;
3304       SDOperand Ops[] = {
3305         LHS.getOperand(2),  // LHS of compare
3306         LHS.getOperand(3),  // RHS of compare
3307         DAG.getConstant(CompareOpc, MVT::i32)
3308       };
3309       VTs.push_back(LHS.getOperand(2).getValueType());
3310       VTs.push_back(MVT::Flag);
3311       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3312
3313       // Unpack the result based on how the target uses it.
3314       PPC::Predicate CompOpc;
3315       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3316       default:  // Can't happen, don't crash on invalid number though.
3317       case 0:   // Branch on the value of the EQ bit of CR6.
3318         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3319         break;
3320       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3321         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3322         break;
3323       case 2:   // Branch on the value of the LT bit of CR6.
3324         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3325         break;
3326       case 3:   // Branch on the inverted value of the LT bit of CR6.
3327         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3328         break;
3329       }
3330
3331       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3332                          DAG.getConstant(CompOpc, MVT::i32),
3333                          DAG.getRegister(PPC::CR6, MVT::i32),
3334                          N->getOperand(4), CompNode.getValue(1));
3335     }
3336     break;
3337   }
3338   }
3339
3340   return SDOperand();
3341 }
3342
3343 //===----------------------------------------------------------------------===//
3344 // Inline Assembly Support
3345 //===----------------------------------------------------------------------===//
3346
3347 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3348                                                        uint64_t Mask,
3349                                                        uint64_t &KnownZero,
3350                                                        uint64_t &KnownOne,
3351                                                        const SelectionDAG &DAG,
3352                                                        unsigned Depth) const {
3353   KnownZero = 0;
3354   KnownOne = 0;
3355   switch (Op.getOpcode()) {
3356   default: break;
3357   case PPCISD::LBRX: {
3358     // lhbrx is known to have the top bits cleared out.
3359     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3360       KnownZero = 0xFFFF0000;
3361     break;
3362   }
3363   case ISD::INTRINSIC_WO_CHAIN: {
3364     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3365     default: break;
3366     case Intrinsic::ppc_altivec_vcmpbfp_p:
3367     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3368     case Intrinsic::ppc_altivec_vcmpequb_p:
3369     case Intrinsic::ppc_altivec_vcmpequh_p:
3370     case Intrinsic::ppc_altivec_vcmpequw_p:
3371     case Intrinsic::ppc_altivec_vcmpgefp_p:
3372     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3373     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3374     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3375     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3376     case Intrinsic::ppc_altivec_vcmpgtub_p:
3377     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3378     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3379       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3380       break;
3381     }
3382   }
3383   }
3384 }
3385
3386
3387 /// getConstraintType - Given a constraint, return the type of
3388 /// constraint it is for this target.
3389 PPCTargetLowering::ConstraintType
3390 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3391   if (Constraint.size() == 1) {
3392     switch (Constraint[0]) {
3393     default: break;
3394     case 'b':
3395     case 'r':
3396     case 'f':
3397     case 'v':
3398     case 'y':
3399       return C_RegisterClass;
3400     }
3401   }
3402   return TargetLowering::getConstraintType(Constraint);
3403 }
3404
3405 std::pair<unsigned, const TargetRegisterClass*>
3406 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3407                                                 MVT::ValueType VT) const {
3408   if (Constraint.size() == 1) {
3409     // GCC RS6000 Constraint Letters
3410     switch (Constraint[0]) {
3411     case 'b':   // R1-R31
3412     case 'r':   // R0-R31
3413       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3414         return std::make_pair(0U, PPC::G8RCRegisterClass);
3415       return std::make_pair(0U, PPC::GPRCRegisterClass);
3416     case 'f':
3417       if (VT == MVT::f32)
3418         return std::make_pair(0U, PPC::F4RCRegisterClass);
3419       else if (VT == MVT::f64)
3420         return std::make_pair(0U, PPC::F8RCRegisterClass);
3421       break;
3422     case 'v':
3423       return std::make_pair(0U, PPC::VRRCRegisterClass);
3424     case 'y':   // crrc
3425       return std::make_pair(0U, PPC::CRRCRegisterClass);
3426     }
3427   }
3428
3429   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3430 }
3431
3432
3433 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3434 /// vector.  If it is invalid, don't add anything to Ops.
3435 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3436                                                      std::vector<SDOperand>&Ops,
3437                                                      SelectionDAG &DAG) {
3438   SDOperand Result(0,0);
3439   switch (Letter) {
3440   default: break;
3441   case 'I':
3442   case 'J':
3443   case 'K':
3444   case 'L':
3445   case 'M':
3446   case 'N':
3447   case 'O':
3448   case 'P': {
3449     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3450     if (!CST) return; // Must be an immediate to match.
3451     unsigned Value = CST->getValue();
3452     switch (Letter) {
3453     default: assert(0 && "Unknown constraint letter!");
3454     case 'I':  // "I" is a signed 16-bit constant.
3455       if ((short)Value == (int)Value)
3456         Result = DAG.getTargetConstant(Value, Op.getValueType());
3457       break;
3458     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3459     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3460       if ((short)Value == 0)
3461         Result = DAG.getTargetConstant(Value, Op.getValueType());
3462       break;
3463     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3464       if ((Value >> 16) == 0)
3465         Result = DAG.getTargetConstant(Value, Op.getValueType());
3466       break;
3467     case 'M':  // "M" is a constant that is greater than 31.
3468       if (Value > 31)
3469         Result = DAG.getTargetConstant(Value, Op.getValueType());
3470       break;
3471     case 'N':  // "N" is a positive constant that is an exact power of two.
3472       if ((int)Value > 0 && isPowerOf2_32(Value))
3473         Result = DAG.getTargetConstant(Value, Op.getValueType());
3474       break;
3475     case 'O':  // "O" is the constant zero.
3476       if (Value == 0)
3477         Result = DAG.getTargetConstant(Value, Op.getValueType());
3478       break;
3479     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3480       if ((short)-Value == (int)-Value)
3481         Result = DAG.getTargetConstant(Value, Op.getValueType());
3482       break;
3483     }
3484     break;
3485   }
3486   }
3487
3488   if (Result.Val) {
3489     Ops.push_back(Result);
3490     return;
3491   }
3492
3493   // Handle standard constraint letters.
3494   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3495 }
3496
3497 // isLegalAddressingMode - Return true if the addressing mode represented
3498 // by AM is legal for this target, for a load/store of the specified type.
3499 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3500                                               const Type *Ty) const {
3501   // FIXME: PPC does not allow r+i addressing modes for vectors!
3502
3503   // PPC allows a sign-extended 16-bit immediate field.
3504   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3505     return false;
3506
3507   // No global is ever allowed as a base.
3508   if (AM.BaseGV)
3509     return false;
3510
3511   // PPC only support r+r,
3512   switch (AM.Scale) {
3513   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3514     break;
3515   case 1:
3516     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3517       return false;
3518     // Otherwise we have r+r or r+i.
3519     break;
3520   case 2:
3521     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3522       return false;
3523     // Allow 2*r as r+r.
3524     break;
3525   default:
3526     // No other scales are supported.
3527     return false;
3528   }
3529
3530   return true;
3531 }
3532
3533 /// isLegalAddressImmediate - Return true if the integer value can be used
3534 /// as the offset of the target addressing mode for load / store of the
3535 /// given type.
3536 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3537   // PPC allows a sign-extended 16-bit immediate field.
3538   return (V > -(1 << 16) && V < (1 << 16)-1);
3539 }
3540
3541 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3542   return false;
3543 }
3544
3545 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG)
3546 {
3547   // Depths > 0 not supported yet!
3548   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3549     return SDOperand();
3550
3551   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3552   bool isPPC64 = PtrVT == MVT::i64;
3553
3554   MachineFunction &MF = DAG.getMachineFunction();
3555   MachineFrameInfo *MFI = MF.getFrameInfo();
3556   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3557                   && MFI->getStackSize();
3558
3559   if (isPPC64)
3560     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3561       MVT::i64);
3562   else
3563     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3564       MVT::i32);
3565 }