lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/ParameterAttributes.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 using namespace llvm;
  37
  38 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  39 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  40                                      cl::Hidden);
  41
  42 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  43   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  44
  45   setPow2DivIsCheap();
  46
  47   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  48   setUseUnderscoreSetJmp(true);
  49   setUseUnderscoreLongJmp(true);
  50
  51   // Set up the register classes.
  52   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  53   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  54   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  55
  56   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  58   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  59
  60   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  61
  62   // PowerPC has pre-inc load and store's.
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  67   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  72   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  73
  74   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  75   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  76   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  77   // This is used in the ppcf128->int sequence.  Note it has different semantics
  78   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  79   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  80
  81   // PowerPC has no SREM/UREM instructions
  82   setOperationAction(ISD::SREM, MVT::i32, Expand);
  83   setOperationAction(ISD::UREM, MVT::i32, Expand);
  84   setOperationAction(ISD::SREM, MVT::i64, Expand);
  85   setOperationAction(ISD::UREM, MVT::i64, Expand);
  86
  87   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  88   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  89   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  90   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  91   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  92   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  93   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  94   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
  95   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
  96
  97   // We don't support sin/cos/sqrt/fmod/pow
  98   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  99   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 100   setOperationAction(ISD::FREM , MVT::f64, Expand);
 101   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 102   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 103   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 104   setOperationAction(ISD::FREM , MVT::f32, Expand);
 105   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 106
 107   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 108
 109   // If we're enabling GP optimizations, use hardware square root
 110   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 111     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 112     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 113   }
 114
 115   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 116   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 117
 118   // PowerPC does not have BSWAP, CTPOP or CTTZ
 119   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 120   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 121   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 122   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 123   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 124   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 125
 126   // PowerPC does not have ROTR
 127   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 128
 129   // PowerPC does not have Select
 130   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 131   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 132   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 133   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 134
 135   // PowerPC wants to turn select_cc of FP into fsel when possible.
 136   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 138
 139   // PowerPC wants to optimize integer setcc a bit
 140   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 141
 142   // PowerPC does not have BRCOND which requires SetCC
 143   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 144
 145   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 146
 147   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 148   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 149
 150   // PowerPC does not have [U|S]INT_TO_FP
 151   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 152   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 153
 154   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 155   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 156   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 157   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 158
 159   // We cannot sextinreg(i1).  Expand to shifts.
 160   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 161
 162   // Support label based line numbers.
 163   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 164   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 165
 166   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 167   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 168   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 169   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 170
 171
 172   // We want to legalize GlobalAddress and ConstantPool nodes into the
 173   // appropriate instructions to materialize the address.
 174   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 175   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 176   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 177   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 178   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 179   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 180   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 181   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 182
 183   // RET must be custom lowered, to meet ABI requirements.
 184   setOperationAction(ISD::RET               , MVT::Other, Custom);
 185
 186   // TRAP is legal.
 187   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 188
 189   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 190   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 191
 192   // VAARG is custom lowered with ELF 32 ABI
 193   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 194     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 195   else
 196     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 197
 198   // Use the default implementation.
 199   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 200   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 201   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 202   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 203   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 204   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 205
 206   // We want to custom lower some of our intrinsics.
 207   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 208
 209   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 210     // They also have instructions for converting between i64 and fp.
 211     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 212     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 213     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 214     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 215     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 216
 217     // FIXME: disable this lowered code.  This generates 64-bit register values,
 218     // and we don't model the fact that the top part is clobbered by calls.  We
 219     // need to flag these together so that the value isn't live across a call.
 220     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 221
 222     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 223     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 224   } else {
 225     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 226     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 227   }
 228
 229   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 230     // 64-bit PowerPC implementations can support i64 types directly
 231     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 232     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 233     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 234     // 64-bit PowerPC wants to expand i128 shifts itself.
 235     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 236     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 237     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 238   } else {
 239     // 32-bit PowerPC wants to expand i64 shifts itself.
 240     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 241     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 242     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 243   }
 244
 245   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 246     // First set operation action for all vector types to expand. Then we
 247     // will selectively turn on ones that can be effectively codegen'd.
 248     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 249          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 250       MVT VT = (MVT::SimpleValueType)i;
 251
 252       // add/sub are legal for all supported vector VT's.
 253       setOperationAction(ISD::ADD , VT, Legal);
 254       setOperationAction(ISD::SUB , VT, Legal);
 255
 256       // We promote all shuffles to v16i8.
 257       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 258       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 259
 260       // We promote all non-typed operations to v4i32.
 261       setOperationAction(ISD::AND   , VT, Promote);
 262       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 263       setOperationAction(ISD::OR    , VT, Promote);
 264       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 265       setOperationAction(ISD::XOR   , VT, Promote);
 266       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 267       setOperationAction(ISD::LOAD  , VT, Promote);
 268       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 269       setOperationAction(ISD::SELECT, VT, Promote);
 270       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 271       setOperationAction(ISD::STORE, VT, Promote);
 272       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 273
 274       // No other operations are legal.
 275       setOperationAction(ISD::MUL , VT, Expand);
 276       setOperationAction(ISD::SDIV, VT, Expand);
 277       setOperationAction(ISD::SREM, VT, Expand);
 278       setOperationAction(ISD::UDIV, VT, Expand);
 279       setOperationAction(ISD::UREM, VT, Expand);
 280       setOperationAction(ISD::FDIV, VT, Expand);
 281       setOperationAction(ISD::FNEG, VT, Expand);
 282       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 283       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 284       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 285       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 286       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 287       setOperationAction(ISD::UDIVREM, VT, Expand);
 288       setOperationAction(ISD::SDIVREM, VT, Expand);
 289       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 290       setOperationAction(ISD::FPOW, VT, Expand);
 291       setOperationAction(ISD::CTPOP, VT, Expand);
 292       setOperationAction(ISD::CTLZ, VT, Expand);
 293       setOperationAction(ISD::CTTZ, VT, Expand);
 294     }
 295
 296     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 297     // with merges, splats, etc.
 298     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 299
 300     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 301     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 302     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 303     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 304     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 305     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 306
 307     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 308     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 309     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 310     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 311
 312     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 313     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 314     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 315     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 316
 317     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 318     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 319
 320     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 321     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 322     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 323     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 324   }
 325
 326   setShiftAmountType(MVT::i32);
 327   setSetCCResultContents(ZeroOrOneSetCCResult);
 328
 329   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 330     setStackPointerRegisterToSaveRestore(PPC::X1);
 331     setExceptionPointerRegister(PPC::X3);
 332     setExceptionSelectorRegister(PPC::X4);
 333   } else {
 334     setStackPointerRegisterToSaveRestore(PPC::R1);
 335     setExceptionPointerRegister(PPC::R3);
 336     setExceptionSelectorRegister(PPC::R4);
 337   }
 338
 339   // We have target-specific dag combine patterns for the following nodes:
 340   setTargetDAGCombine(ISD::SINT_TO_FP);
 341   setTargetDAGCombine(ISD::STORE);
 342   setTargetDAGCombine(ISD::BR_CC);
 343   setTargetDAGCombine(ISD::BSWAP);
 344
 345   // Darwin long double math library functions have $LDBL128 appended.
 346   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 347     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 348     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 349     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 350     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 351     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 352   }
 353
 354   computeRegisterProperties();
 355 }
 356
 357 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 358 /// function arguments in the caller parameter area.
 359 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 360   TargetMachine &TM = getTargetMachine();
 361   // Darwin passes everything on 4 byte boundary.
 362   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 363     return 4;
 364   // FIXME Elf TBD
 365   return 4;
 366 }
 367
 368 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 369   switch (Opcode) {
 370   default: return 0;
 371   case PPCISD::FSEL:            return "PPCISD::FSEL";
 372   case PPCISD::FCFID:           return "PPCISD::FCFID";
 373   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 374   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 375   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 376   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 377   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 378   case PPCISD::VPERM:           return "PPCISD::VPERM";
 379   case PPCISD::Hi:              return "PPCISD::Hi";
 380   case PPCISD::Lo:              return "PPCISD::Lo";
 381   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 382   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 383   case PPCISD::SRL:             return "PPCISD::SRL";
 384   case PPCISD::SRA:             return "PPCISD::SRA";
 385   case PPCISD::SHL:             return "PPCISD::SHL";
 386   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 387   case PPCISD::STD_32:          return "PPCISD::STD_32";
 388   case PPCISD::CALL_ELF:        return "PPCISD::CALL_ELF";
 389   case PPCISD::CALL_Macho:      return "PPCISD::CALL_Macho";
 390   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 391   case PPCISD::BCTRL_Macho:     return "PPCISD::BCTRL_Macho";
 392   case PPCISD::BCTRL_ELF:       return "PPCISD::BCTRL_ELF";
 393   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 394   case PPCISD::MFCR:            return "PPCISD::MFCR";
 395   case PPCISD::VCMP:            return "PPCISD::VCMP";
 396   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 397   case PPCISD::LBRX:            return "PPCISD::LBRX";
 398   case PPCISD::STBRX:           return "PPCISD::STBRX";
 399   case PPCISD::LARX:            return "PPCISD::LARX";
 400   case PPCISD::STCX:            return "PPCISD::STCX";
 401   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 402   case PPCISD::MFFS:            return "PPCISD::MFFS";
 403   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 404   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 405   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 406   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 407   case PPCISD::TAILCALL:        return "PPCISD::TAILCALL";
 408   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 409   }
 410 }
 411
 412
 413 MVT PPCTargetLowering::getSetCCResultType(const SDValue &) const {
 414   return MVT::i32;
 415 }
 416
 417
 418 //===----------------------------------------------------------------------===//
 419 // Node matching predicates, for use by the tblgen matching code.
 420 //===----------------------------------------------------------------------===//
 421
 422 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 423 static bool isFloatingPointZero(SDValue Op) {
 424   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 425     return CFP->getValueAPF().isZero();
 426   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 427     // Maybe this has already been legalized into the constant pool?
 428     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 429       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 430         return CFP->getValueAPF().isZero();
 431   }
 432   return false;
 433 }
 434
 435 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 436 /// true if Op is undef or if it matches the specified value.
 437 static bool isConstantOrUndef(SDValue Op, unsigned Val) {
 438   return Op.getOpcode() == ISD::UNDEF ||
 439          cast<ConstantSDNode>(Op)->getValue() == Val;
 440 }
 441
 442 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 443 /// VPKUHUM instruction.
 444 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 445   if (!isUnary) {
 446     for (unsigned i = 0; i != 16; ++i)
 447       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 448         return false;
 449   } else {
 450     for (unsigned i = 0; i != 8; ++i)
 451       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 452           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 453         return false;
 454   }
 455   return true;
 456 }
 457
 458 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 459 /// VPKUWUM instruction.
 460 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 461   if (!isUnary) {
 462     for (unsigned i = 0; i != 16; i += 2)
 463       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 464           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 465         return false;
 466   } else {
 467     for (unsigned i = 0; i != 8; i += 2)
 468       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 469           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 470           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 471           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 472         return false;
 473   }
 474   return true;
 475 }
 476
 477 /// isVMerge - Common function, used to match vmrg* shuffles.
 478 ///
 479 static bool isVMerge(SDNode *N, unsigned UnitSize,
 480                      unsigned LHSStart, unsigned RHSStart) {
 481   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 482          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 483   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 484          "Unsupported merge size!");
 485
 486   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 487     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 488       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 489                              LHSStart+j+i*UnitSize) ||
 490           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 491                              RHSStart+j+i*UnitSize))
 492         return false;
 493     }
 494       return true;
 495 }
 496
 497 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 498 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 499 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 500   if (!isUnary)
 501     return isVMerge(N, UnitSize, 8, 24);
 502   return isVMerge(N, UnitSize, 8, 8);
 503 }
 504
 505 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 506 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 507 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 508   if (!isUnary)
 509     return isVMerge(N, UnitSize, 0, 16);
 510   return isVMerge(N, UnitSize, 0, 0);
 511 }
 512
 513
 514 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 515 /// amount, otherwise return -1.
 516 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 517   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 518          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 519   // Find the first non-undef value in the shuffle mask.
 520   unsigned i;
 521   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 522     /*search*/;
 523
 524   if (i == 16) return -1;  // all undef.
 525
 526   // Otherwise, check to see if the rest of the elements are consequtively
 527   // numbered from this value.
 528   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 529   if (ShiftAmt < i) return -1;
 530   ShiftAmt -= i;
 531
 532   if (!isUnary) {
 533     // Check the rest of the elements to see if they are consequtive.
 534     for (++i; i != 16; ++i)
 535       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 536         return -1;
 537   } else {
 538     // Check the rest of the elements to see if they are consequtive.
 539     for (++i; i != 16; ++i)
 540       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 541         return -1;
 542   }
 543
 544   return ShiftAmt;
 545 }
 546
 547 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 548 /// specifies a splat of a single element that is suitable for input to
 549 /// VSPLTB/VSPLTH/VSPLTW.
 550 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 551   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 552          N->getNumOperands() == 16 &&
 553          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 554
 555   // This is a splat operation if each element of the permute is the same, and
 556   // if the value doesn't reference the second vector.
 557   unsigned ElementBase = 0;
 558   SDValue Elt = N->getOperand(0);
 559   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 560     ElementBase = EltV->getValue();
 561   else
 562     return false;   // FIXME: Handle UNDEF elements too!
 563
 564   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 565     return false;
 566
 567   // Check that they are consequtive.
 568   for (unsigned i = 1; i != EltSize; ++i) {
 569     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 570         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 571       return false;
 572   }
 573
 574   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 575   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 576     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 577     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 578            "Invalid VECTOR_SHUFFLE mask!");
 579     for (unsigned j = 0; j != EltSize; ++j)
 580       if (N->getOperand(i+j) != N->getOperand(j))
 581         return false;
 582   }
 583
 584   return true;
 585 }
 586
 587 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 588 /// are -0.0.
 589 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 590   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 591   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 592     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 593       return CFP->getValueAPF().isNegZero();
 594   return false;
 595 }
 596
 597 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 598 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 599 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 600   assert(isSplatShuffleMask(N, EltSize));
 601   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 602 }
 603
 604 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 605 /// by using a vspltis[bhw] instruction of the specified element size, return
 606 /// the constant being splatted.  The ByteSize field indicates the number of
 607 /// bytes of each element [124] -> [bhw].
 608 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 609   SDValue OpVal(0, 0);
 610
 611   // If ByteSize of the splat is bigger than the element size of the
 612   // build_vector, then we have a case where we are checking for a splat where
 613   // multiple elements of the buildvector are folded together into a single
 614   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 615   unsigned EltSize = 16/N->getNumOperands();
 616   if (EltSize < ByteSize) {
 617     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 618     SDValue UniquedVals[4];
 619     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 620
 621     // See if all of the elements in the buildvector agree across.
 622     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 623       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 624       // If the element isn't a constant, bail fully out.
 625       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 626
 627
 628       if (UniquedVals[i&(Multiple-1)].Val == 0)
 629         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 630       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 631         return SDValue();  // no match.
 632     }
 633
 634     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 635     // either constant or undef values that are identical for each chunk.  See
 636     // if these chunks can form into a larger vspltis*.
 637
 638     // Check to see if all of the leading entries are either 0 or -1.  If
 639     // neither, then this won't fit into the immediate field.
 640     bool LeadingZero = true;
 641     bool LeadingOnes = true;
 642     for (unsigned i = 0; i != Multiple-1; ++i) {
 643       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 644
 645       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 646       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 647     }
 648     // Finally, check the least significant entry.
 649     if (LeadingZero) {
 650       if (UniquedVals[Multiple-1].Val == 0)
 651         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 652       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 653       if (Val < 16)
 654         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 655     }
 656     if (LeadingOnes) {
 657       if (UniquedVals[Multiple-1].Val == 0)
 658         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 659       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 660       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 661         return DAG.getTargetConstant(Val, MVT::i32);
 662     }
 663
 664     return SDValue();
 665   }
 666
 667   // Check to see if this buildvec has a single non-undef value in its elements.
 668   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 669     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 670     if (OpVal.Val == 0)
 671       OpVal = N->getOperand(i);
 672     else if (OpVal != N->getOperand(i))
 673       return SDValue();
 674   }
 675
 676   if (OpVal.Val == 0) return SDValue();  // All UNDEF: use implicit def.
 677
 678   unsigned ValSizeInBytes = 0;
 679   uint64_t Value = 0;
 680   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 681     Value = CN->getValue();
 682     ValSizeInBytes = CN->getValueType(0).getSizeInBits()/8;
 683   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 684     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 685     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 686     ValSizeInBytes = 4;
 687   }
 688
 689   // If the splat value is larger than the element value, then we can never do
 690   // this splat.  The only case that we could fit the replicated bits into our
 691   // immediate field for would be zero, and we prefer to use vxor for it.
 692   if (ValSizeInBytes < ByteSize) return SDValue();
 693
 694   // If the element value is larger than the splat value, cut it in half and
 695   // check to see if the two halves are equal.  Continue doing this until we
 696   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 697   while (ValSizeInBytes > ByteSize) {
 698     ValSizeInBytes >>= 1;
 699
 700     // If the top half equals the bottom half, we're still ok.
 701     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 702          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 703       return SDValue();
 704   }
 705
 706   // Properly sign extend the value.
 707   int ShAmt = (4-ByteSize)*8;
 708   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 709
 710   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 711   if (MaskVal == 0) return SDValue();
 712
 713   // Finally, if this value fits in a 5 bit sext field, return it
 714   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 715     return DAG.getTargetConstant(MaskVal, MVT::i32);
 716   return SDValue();
 717 }
 718
 719 //===----------------------------------------------------------------------===//
 720 //  Addressing Mode Selection
 721 //===----------------------------------------------------------------------===//
 722
 723 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 724 /// or 64-bit immediate, and if the value can be accurately represented as a
 725 /// sign extension from a 16-bit value.  If so, this returns true and the
 726 /// immediate.
 727 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 728   if (N->getOpcode() != ISD::Constant)
 729     return false;
 730
 731   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 732   if (N->getValueType(0) == MVT::i32)
 733     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 734   else
 735     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 736 }
 737 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 738   return isIntS16Immediate(Op.Val, Imm);
 739 }
 740
 741
 742 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 743 /// can be represented as an indexed [r+r] operation.  Returns false if it
 744 /// can be more efficiently represented with [r+imm].
 745 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 746                                             SDValue &Index,
 747                                             SelectionDAG &DAG) {
 748   short imm = 0;
 749   if (N.getOpcode() == ISD::ADD) {
 750     if (isIntS16Immediate(N.getOperand(1), imm))
 751       return false;    // r+i
 752     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 753       return false;    // r+i
 754
 755     Base = N.getOperand(0);
 756     Index = N.getOperand(1);
 757     return true;
 758   } else if (N.getOpcode() == ISD::OR) {
 759     if (isIntS16Immediate(N.getOperand(1), imm))
 760       return false;    // r+i can fold it if we can.
 761
 762     // If this is an or of disjoint bitfields, we can codegen this as an add
 763     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 764     // disjoint.
 765     APInt LHSKnownZero, LHSKnownOne;
 766     APInt RHSKnownZero, RHSKnownOne;
 767     DAG.ComputeMaskedBits(N.getOperand(0),
 768                           APInt::getAllOnesValue(N.getOperand(0)
 769                             .getValueSizeInBits()),
 770                           LHSKnownZero, LHSKnownOne);
 771
 772     if (LHSKnownZero.getBoolValue()) {
 773       DAG.ComputeMaskedBits(N.getOperand(1),
 774                             APInt::getAllOnesValue(N.getOperand(1)
 775                               .getValueSizeInBits()),
 776                             RHSKnownZero, RHSKnownOne);
 777       // If all of the bits are known zero on the LHS or RHS, the add won't
 778       // carry.
 779       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 780         Base = N.getOperand(0);
 781         Index = N.getOperand(1);
 782         return true;
 783       }
 784     }
 785   }
 786
 787   return false;
 788 }
 789
 790 /// Returns true if the address N can be represented by a base register plus
 791 /// a signed 16-bit displacement [r+imm], and if it is not better
 792 /// represented as reg+reg.
 793 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 794                                             SDValue &Base, SelectionDAG &DAG){
 795   // If this can be more profitably realized as r+r, fail.
 796   if (SelectAddressRegReg(N, Disp, Base, DAG))
 797     return false;
 798
 799   if (N.getOpcode() == ISD::ADD) {
 800     short imm = 0;
 801     if (isIntS16Immediate(N.getOperand(1), imm)) {
 802       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 803       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 804         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 805       } else {
 806         Base = N.getOperand(0);
 807       }
 808       return true; // [r+i]
 809     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 810       // Match LOAD (ADD (X, Lo(G))).
 811       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 812              && "Cannot handle constant offsets yet!");
 813       Disp = N.getOperand(1).getOperand(0);  // The global address.
 814       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 815              Disp.getOpcode() == ISD::TargetConstantPool ||
 816              Disp.getOpcode() == ISD::TargetJumpTable);
 817       Base = N.getOperand(0);
 818       return true;  // [&g+r]
 819     }
 820   } else if (N.getOpcode() == ISD::OR) {
 821     short imm = 0;
 822     if (isIntS16Immediate(N.getOperand(1), imm)) {
 823       // If this is an or of disjoint bitfields, we can codegen this as an add
 824       // (for better address arithmetic) if the LHS and RHS of the OR are
 825       // provably disjoint.
 826       APInt LHSKnownZero, LHSKnownOne;
 827       DAG.ComputeMaskedBits(N.getOperand(0),
 828                             APInt::getAllOnesValue(N.getOperand(0)
 829                                                    .getValueSizeInBits()),
 830                             LHSKnownZero, LHSKnownOne);
 831
 832       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 833         // If all of the bits are known zero on the LHS or RHS, the add won't
 834         // carry.
 835         Base = N.getOperand(0);
 836         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 837         return true;
 838       }
 839     }
 840   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 841     // Loading from a constant address.
 842
 843     // If this address fits entirely in a 16-bit sext immediate field, codegen
 844     // this as "d, 0"
 845     short Imm;
 846     if (isIntS16Immediate(CN, Imm)) {
 847       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 848       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 849       return true;
 850     }
 851
 852     // Handle 32-bit sext immediates with LIS + addr mode.
 853     if (CN->getValueType(0) == MVT::i32 ||
 854         (int64_t)CN->getValue() == (int)CN->getValue()) {
 855       int Addr = (int)CN->getValue();
 856
 857       // Otherwise, break this down into an LIS + disp.
 858       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 859
 860       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 861       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 862       Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 863       return true;
 864     }
 865   }
 866
 867   Disp = DAG.getTargetConstant(0, getPointerTy());
 868   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 869     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 870   else
 871     Base = N;
 872   return true;      // [r+0]
 873 }
 874
 875 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 876 /// represented as an indexed [r+r] operation.
 877 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 878                                                 SDValue &Index,
 879                                                 SelectionDAG &DAG) {
 880   // Check to see if we can easily represent this as an [r+r] address.  This
 881   // will fail if it thinks that the address is more profitably represented as
 882   // reg+imm, e.g. where imm = 0.
 883   if (SelectAddressRegReg(N, Base, Index, DAG))
 884     return true;
 885
 886   // If the operand is an addition, always emit this as [r+r], since this is
 887   // better (for code size, and execution, as the memop does the add for free)
 888   // than emitting an explicit add.
 889   if (N.getOpcode() == ISD::ADD) {
 890     Base = N.getOperand(0);
 891     Index = N.getOperand(1);
 892     return true;
 893   }
 894
 895   // Otherwise, do it the hard way, using R0 as the base register.
 896   Base = DAG.getRegister(PPC::R0, N.getValueType());
 897   Index = N;
 898   return true;
 899 }
 900
 901 /// SelectAddressRegImmShift - Returns true if the address N can be
 902 /// represented by a base register plus a signed 14-bit displacement
 903 /// [r+imm*4].  Suitable for use by STD and friends.
 904 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 905                                                  SDValue &Base,
 906                                                  SelectionDAG &DAG) {
 907   // If this can be more profitably realized as r+r, fail.
 908   if (SelectAddressRegReg(N, Disp, Base, DAG))
 909     return false;
 910
 911   if (N.getOpcode() == ISD::ADD) {
 912     short imm = 0;
 913     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 914       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 915       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 916         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 917       } else {
 918         Base = N.getOperand(0);
 919       }
 920       return true; // [r+i]
 921     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 922       // Match LOAD (ADD (X, Lo(G))).
 923       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 924              && "Cannot handle constant offsets yet!");
 925       Disp = N.getOperand(1).getOperand(0);  // The global address.
 926       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 927              Disp.getOpcode() == ISD::TargetConstantPool ||
 928              Disp.getOpcode() == ISD::TargetJumpTable);
 929       Base = N.getOperand(0);
 930       return true;  // [&g+r]
 931     }
 932   } else if (N.getOpcode() == ISD::OR) {
 933     short imm = 0;
 934     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 935       // If this is an or of disjoint bitfields, we can codegen this as an add
 936       // (for better address arithmetic) if the LHS and RHS of the OR are
 937       // provably disjoint.
 938       APInt LHSKnownZero, LHSKnownOne;
 939       DAG.ComputeMaskedBits(N.getOperand(0),
 940                             APInt::getAllOnesValue(N.getOperand(0)
 941                                                    .getValueSizeInBits()),
 942                             LHSKnownZero, LHSKnownOne);
 943       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 944         // If all of the bits are known zero on the LHS or RHS, the add won't
 945         // carry.
 946         Base = N.getOperand(0);
 947         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 948         return true;
 949       }
 950     }
 951   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 952     // Loading from a constant address.  Verify low two bits are clear.
 953     if ((CN->getValue() & 3) == 0) {
 954       // If this address fits entirely in a 14-bit sext immediate field, codegen
 955       // this as "d, 0"
 956       short Imm;
 957       if (isIntS16Immediate(CN, Imm)) {
 958         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 959         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 960         return true;
 961       }
 962
 963       // Fold the low-part of 32-bit absolute addresses into addr mode.
 964       if (CN->getValueType(0) == MVT::i32 ||
 965           (int64_t)CN->getValue() == (int)CN->getValue()) {
 966         int Addr = (int)CN->getValue();
 967
 968         // Otherwise, break this down into an LIS + disp.
 969         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 970
 971         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 972         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 973         Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 974         return true;
 975       }
 976     }
 977   }
 978
 979   Disp = DAG.getTargetConstant(0, getPointerTy());
 980   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 981     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 982   else
 983     Base = N;
 984   return true;      // [r+0]
 985 }
 986
 987
 988 /// getPreIndexedAddressParts - returns true by value, base pointer and
 989 /// offset pointer and addressing mode by reference if the node's address
 990 /// can be legally represented as pre-indexed load / store address.
 991 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 992                                                   SDValue &Offset,
 993                                                   ISD::MemIndexedMode &AM,
 994                                                   SelectionDAG &DAG) {
 995   // Disabled by default for now.
 996   if (!EnablePPCPreinc) return false;
 997
 998   SDValue Ptr;
 999   MVT VT;
1000   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1001     Ptr = LD->getBasePtr();
1002     VT = LD->getMemoryVT();
1003
1004   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1005     ST = ST;
1006     Ptr = ST->getBasePtr();
1007     VT  = ST->getMemoryVT();
1008   } else
1009     return false;
1010
1011   // PowerPC doesn't have preinc load/store instructions for vectors.
1012   if (VT.isVector())
1013     return false;
1014
1015   // TODO: Check reg+reg first.
1016
1017   // LDU/STU use reg+imm*4, others use reg+imm.
1018   if (VT != MVT::i64) {
1019     // reg + imm
1020     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1021       return false;
1022   } else {
1023     // reg + imm * 4.
1024     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1025       return false;
1026   }
1027
1028   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1029     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1030     // sext i32 to i64 when addr mode is r+i.
1031     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1032         LD->getExtensionType() == ISD::SEXTLOAD &&
1033         isa<ConstantSDNode>(Offset))
1034       return false;
1035   }
1036
1037   AM = ISD::PRE_INC;
1038   return true;
1039 }
1040
1041 //===----------------------------------------------------------------------===//
1042 //  LowerOperation implementation
1043 //===----------------------------------------------------------------------===//
1044
1045 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1046                                              SelectionDAG &DAG) {
1047   MVT PtrVT = Op.getValueType();
1048   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1049   Constant *C = CP->getConstVal();
1050   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1051   SDValue Zero = DAG.getConstant(0, PtrVT);
1052
1053   const TargetMachine &TM = DAG.getTarget();
1054
1055   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1056   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1057
1058   // If this is a non-darwin platform, we don't support non-static relo models
1059   // yet.
1060   if (TM.getRelocationModel() == Reloc::Static ||
1061       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1062     // Generate non-pic code that has direct accesses to the constant pool.
1063     // The address of the global is just (hi(&g)+lo(&g)).
1064     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1065   }
1066
1067   if (TM.getRelocationModel() == Reloc::PIC_) {
1068     // With PIC, the first instruction is actually "GR+hi(&G)".
1069     Hi = DAG.getNode(ISD::ADD, PtrVT,
1070                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1071   }
1072
1073   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1074   return Lo;
1075 }
1076
1077 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1078   MVT PtrVT = Op.getValueType();
1079   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1080   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1081   SDValue Zero = DAG.getConstant(0, PtrVT);
1082
1083   const TargetMachine &TM = DAG.getTarget();
1084
1085   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1086   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1087
1088   // If this is a non-darwin platform, we don't support non-static relo models
1089   // yet.
1090   if (TM.getRelocationModel() == Reloc::Static ||
1091       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1092     // Generate non-pic code that has direct accesses to the constant pool.
1093     // The address of the global is just (hi(&g)+lo(&g)).
1094     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1095   }
1096
1097   if (TM.getRelocationModel() == Reloc::PIC_) {
1098     // With PIC, the first instruction is actually "GR+hi(&G)".
1099     Hi = DAG.getNode(ISD::ADD, PtrVT,
1100                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1101   }
1102
1103   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1104   return Lo;
1105 }
1106
1107 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1108                                                    SelectionDAG &DAG) {
1109   assert(0 && "TLS not implemented for PPC.");
1110   return SDValue(); // Not reached
1111 }
1112
1113 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1114                                                 SelectionDAG &DAG) {
1115   MVT PtrVT = Op.getValueType();
1116   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1117   GlobalValue *GV = GSDN->getGlobal();
1118   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1119   // If it's a debug information descriptor, don't mess with it.
1120   if (DAG.isVerifiedDebugInfoDesc(Op))
1121     return GA;
1122   SDValue Zero = DAG.getConstant(0, PtrVT);
1123
1124   const TargetMachine &TM = DAG.getTarget();
1125
1126   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1127   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1128
1129   // If this is a non-darwin platform, we don't support non-static relo models
1130   // yet.
1131   if (TM.getRelocationModel() == Reloc::Static ||
1132       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1133     // Generate non-pic code that has direct accesses to globals.
1134     // The address of the global is just (hi(&g)+lo(&g)).
1135     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1136   }
1137
1138   if (TM.getRelocationModel() == Reloc::PIC_) {
1139     // With PIC, the first instruction is actually "GR+hi(&G)".
1140     Hi = DAG.getNode(ISD::ADD, PtrVT,
1141                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1142   }
1143
1144   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1145
1146   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1147     return Lo;
1148
1149   // If the global is weak or external, we have to go through the lazy
1150   // resolution stub.
1151   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1152 }
1153
1154 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1155   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1156
1157   // If we're comparing for equality to zero, expose the fact that this is
1158   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1159   // fold the new nodes.
1160   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1161     if (C->isNullValue() && CC == ISD::SETEQ) {
1162       MVT VT = Op.getOperand(0).getValueType();
1163       SDValue Zext = Op.getOperand(0);
1164       if (VT.bitsLT(MVT::i32)) {
1165         VT = MVT::i32;
1166         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1167       }
1168       unsigned Log2b = Log2_32(VT.getSizeInBits());
1169       SDValue Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1170       SDValue Scc = DAG.getNode(ISD::SRL, VT, Clz,
1171                                   DAG.getConstant(Log2b, MVT::i32));
1172       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1173     }
1174     // Leave comparisons against 0 and -1 alone for now, since they're usually
1175     // optimized.  FIXME: revisit this when we can custom lower all setcc
1176     // optimizations.
1177     if (C->isAllOnesValue() || C->isNullValue())
1178       return SDValue();
1179   }
1180
1181   // If we have an integer seteq/setne, turn it into a compare against zero
1182   // by xor'ing the rhs with the lhs, which is faster than setting a
1183   // condition register, reading it back out, and masking the correct bit.  The
1184   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1185   // the result to other bit-twiddling opportunities.
1186   MVT LHSVT = Op.getOperand(0).getValueType();
1187   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1188     MVT VT = Op.getValueType();
1189     SDValue Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1190                                 Op.getOperand(1));
1191     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1192   }
1193   return SDValue();
1194 }
1195
1196 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1197                               int VarArgsFrameIndex,
1198                               int VarArgsStackOffset,
1199                               unsigned VarArgsNumGPR,
1200                               unsigned VarArgsNumFPR,
1201                               const PPCSubtarget &Subtarget) {
1202
1203   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1204   return SDValue(); // Not reached
1205 }
1206
1207 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1208                               int VarArgsFrameIndex,
1209                               int VarArgsStackOffset,
1210                               unsigned VarArgsNumGPR,
1211                               unsigned VarArgsNumFPR,
1212                               const PPCSubtarget &Subtarget) {
1213
1214   if (Subtarget.isMachoABI()) {
1215     // vastart just stores the address of the VarArgsFrameIndex slot into the
1216     // memory location argument.
1217     MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1218     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1219     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1220     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1221   }
1222
1223   // For ELF 32 ABI we follow the layout of the va_list struct.
1224   // We suppose the given va_list is already allocated.
1225   //
1226   // typedef struct {
1227   //  char gpr;     /* index into the array of 8 GPRs
1228   //                 * stored in the register save area
1229   //                 * gpr=0 corresponds to r3,
1230   //                 * gpr=1 to r4, etc.
1231   //                 */
1232   //  char fpr;     /* index into the array of 8 FPRs
1233   //                 * stored in the register save area
1234   //                 * fpr=0 corresponds to f1,
1235   //                 * fpr=1 to f2, etc.
1236   //                 */
1237   //  char *overflow_arg_area;
1238   //                /* location on stack that holds
1239   //                 * the next overflow argument
1240   //                 */
1241   //  char *reg_save_area;
1242   //               /* where r3:r10 and f1:f8 (if saved)
1243   //                * are stored
1244   //                */
1245   // } va_list[1];
1246
1247
1248   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1249   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1250
1251
1252   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1253
1254   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1255   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1256
1257   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1258   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1259
1260   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1261   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1262
1263   uint64_t FPROffset = 1;
1264   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1265
1266   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1267
1268   // Store first byte : number of int regs
1269   SDValue firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1270                                       Op.getOperand(1), SV, 0);
1271   uint64_t nextOffset = FPROffset;
1272   SDValue nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1273                                   ConstFPROffset);
1274
1275   // Store second byte : number of float regs
1276   SDValue secondStore =
1277     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1278   nextOffset += StackOffset;
1279   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1280
1281   // Store second word : arguments given on stack
1282   SDValue thirdStore =
1283     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1284   nextOffset += FrameOffset;
1285   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1286
1287   // Store third word : arguments given in registers
1288   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1289
1290 }
1291
1292 #include "PPCGenCallingConv.inc"
1293
1294 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1295 /// depending on which subtarget is selected.
1296 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1297   if (Subtarget.isMachoABI()) {
1298     static const unsigned FPR[] = {
1299       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1300       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1301     };
1302     return FPR;
1303   }
1304
1305
1306   static const unsigned FPR[] = {
1307     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1308     PPC::F8
1309   };
1310   return FPR;
1311 }
1312
1313 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1314 /// the stack.
1315 static unsigned CalculateStackSlotSize(SDValue Arg, SDValue Flag,
1316                                        bool isVarArg, unsigned PtrByteSize) {
1317   MVT ArgVT = Arg.getValueType();
1318   ISD::ArgFlagsTy Flags = cast<ARG_FLAGSSDNode>(Flag)->getArgFlags();
1319   unsigned ArgSize =ArgVT.getSizeInBits()/8;
1320   if (Flags.isByVal())
1321     ArgSize = Flags.getByValSize();
1322   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1323
1324   return ArgSize;
1325 }
1326
1327 SDValue
1328 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op,
1329                                          SelectionDAG &DAG,
1330                                          int &VarArgsFrameIndex,
1331                                          int &VarArgsStackOffset,
1332                                          unsigned &VarArgsNumGPR,
1333                                          unsigned &VarArgsNumFPR,
1334                                          const PPCSubtarget &Subtarget) {
1335   // TODO: add description of PPC stack frame format, or at least some docs.
1336   //
1337   MachineFunction &MF = DAG.getMachineFunction();
1338   MachineFrameInfo *MFI = MF.getFrameInfo();
1339   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1340   SmallVector<SDValue, 8> ArgValues;
1341   SDValue Root = Op.getOperand(0);
1342   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1343
1344   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1345   bool isPPC64 = PtrVT == MVT::i64;
1346   bool isMachoABI = Subtarget.isMachoABI();
1347   bool isELF32_ABI = Subtarget.isELF32_ABI();
1348   // Potential tail calls could cause overwriting of argument stack slots.
1349   unsigned CC = MF.getFunction()->getCallingConv();
1350   bool isImmutable = !(PerformTailCallOpt && (CC==CallingConv::Fast));
1351   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1352
1353   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1354   // Area that is at least reserved in caller of this function.
1355   unsigned MinReservedArea = ArgOffset;
1356
1357   static const unsigned GPR_32[] = {           // 32-bit registers.
1358     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1359     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1360   };
1361   static const unsigned GPR_64[] = {           // 64-bit registers.
1362     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1363     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1364   };
1365
1366   static const unsigned *FPR = GetFPR(Subtarget);
1367
1368   static const unsigned VR[] = {
1369     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1370     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1371   };
1372
1373   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1374   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1375   const unsigned Num_VR_Regs  = array_lengthof( VR);
1376
1377   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1378
1379   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1380
1381   // In 32-bit non-varargs functions, the stack space for vectors is after the
1382   // stack space for non-vectors.  We do not use this space unless we have
1383   // too many vectors to fit in registers, something that only occurs in
1384   // constructed examples:), but we have to walk the arglist to figure
1385   // that out...for the pathological case, compute VecArgOffset as the
1386   // start of the vector parameter area.  Computing VecArgOffset is the
1387   // entire point of the following loop.
1388   // Altivec is not mentioned in the ppc32 Elf Supplement, so I'm not trying
1389   // to handle Elf here.
1390   unsigned VecArgOffset = ArgOffset;
1391   if (!isVarArg && !isPPC64) {
1392     for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e;
1393          ++ArgNo) {
1394       MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1395       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1396       ISD::ArgFlagsTy Flags =
1397         cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1398
1399       if (Flags.isByVal()) {
1400         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1401         ObjSize = Flags.getByValSize();
1402         unsigned ArgSize =
1403                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1404         VecArgOffset += ArgSize;
1405         continue;
1406       }
1407
1408       switch(ObjectVT.getSimpleVT()) {
1409       default: assert(0 && "Unhandled argument type!");
1410       case MVT::i32:
1411       case MVT::f32:
1412         VecArgOffset += isPPC64 ? 8 : 4;
1413         break;
1414       case MVT::i64:  // PPC64
1415       case MVT::f64:
1416         VecArgOffset += 8;
1417         break;
1418       case MVT::v4f32:
1419       case MVT::v4i32:
1420       case MVT::v8i16:
1421       case MVT::v16i8:
1422         // Nothing to do, we're only looking at Nonvector args here.
1423         break;
1424       }
1425     }
1426   }
1427   // We've found where the vector parameter area in memory is.  Skip the
1428   // first 12 parameters; these don't use that memory.
1429   VecArgOffset = ((VecArgOffset+15)/16)*16;
1430   VecArgOffset += 12*16;
1431
1432   // Add DAG nodes to load the arguments or copy them out of registers.  On
1433   // entry to a function on PPC, the arguments start after the linkage area,
1434   // although the first ones are often in registers.
1435   //
1436   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1437   // represented with two words (long long or double) must be copied to an
1438   // even GPR_idx value or to an even ArgOffset value.
1439
1440   SmallVector<SDValue, 8> MemOps;
1441   unsigned nAltivecParamsAtEnd = 0;
1442   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1443     SDValue ArgVal;
1444     bool needsLoad = false;
1445     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1446     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1447     unsigned ArgSize = ObjSize;
1448     ISD::ArgFlagsTy Flags =
1449       cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1450     // See if next argument requires stack alignment in ELF
1451     bool Align = Flags.isSplit();
1452
1453     unsigned CurArgOffset = ArgOffset;
1454
1455     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1456     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1457         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1458       if (isVarArg || isPPC64) {
1459         MinReservedArea = ((MinReservedArea+15)/16)*16;
1460         MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1461                                                   Op.getOperand(ArgNo+3),
1462                                                   isVarArg,
1463                                                   PtrByteSize);
1464       } else  nAltivecParamsAtEnd++;
1465     } else
1466       // Calculate min reserved area.
1467       MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1468                                                 Op.getOperand(ArgNo+3),
1469                                                 isVarArg,
1470                                                 PtrByteSize);
1471
1472     // FIXME alignment for ELF may not be right
1473     // FIXME the codegen can be much improved in some cases.
1474     // We do not have to keep everything in memory.
1475     if (Flags.isByVal()) {
1476       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1477       ObjSize = Flags.getByValSize();
1478       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1479       // Double word align in ELF
1480       if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1481       // Objects of size 1 and 2 are right justified, everything else is
1482       // left justified.  This means the memory address is adjusted forwards.
1483       if (ObjSize==1 || ObjSize==2) {
1484         CurArgOffset = CurArgOffset + (4 - ObjSize);
1485       }
1486       // The value of the object is its address.
1487       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1488       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1489       ArgValues.push_back(FIN);
1490       if (ObjSize==1 || ObjSize==2) {
1491         if (GPR_idx != Num_GPR_Regs) {
1492           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1493           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1494           SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1495           SDValue Store = DAG.getTruncStore(Val.getValue(1), Val, FIN,
1496                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1497           MemOps.push_back(Store);
1498           ++GPR_idx;
1499           if (isMachoABI) ArgOffset += PtrByteSize;
1500         } else {
1501           ArgOffset += PtrByteSize;
1502         }
1503         continue;
1504       }
1505       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1506         // Store whatever pieces of the object are in registers
1507         // to memory.  ArgVal will be address of the beginning of
1508         // the object.
1509         if (GPR_idx != Num_GPR_Regs) {
1510           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1511           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1512           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1513           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1514           SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1515           SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1516           MemOps.push_back(Store);
1517           ++GPR_idx;
1518           if (isMachoABI) ArgOffset += PtrByteSize;
1519         } else {
1520           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1521           break;
1522         }
1523       }
1524       continue;
1525     }
1526
1527     switch (ObjectVT.getSimpleVT()) {
1528     default: assert(0 && "Unhandled argument type!");
1529     case MVT::i32:
1530       if (!isPPC64) {
1531         // Double word align in ELF
1532         if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1533
1534         if (GPR_idx != Num_GPR_Regs) {
1535           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1536           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1537           ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1538           ++GPR_idx;
1539         } else {
1540           needsLoad = true;
1541           ArgSize = PtrByteSize;
1542         }
1543         // Stack align in ELF
1544         if (needsLoad && Align && isELF32_ABI)
1545           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1546         // All int arguments reserve stack space in Macho ABI.
1547         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1548         break;
1549       }
1550       // FALLTHROUGH
1551     case MVT::i64:  // PPC64
1552       if (GPR_idx != Num_GPR_Regs) {
1553         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1554         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1555         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1556
1557         if (ObjectVT == MVT::i32) {
1558           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1559           // value to MVT::i64 and then truncate to the correct register size.
1560           if (Flags.isSExt())
1561             ArgVal = DAG.getNode(ISD::AssertSext, MVT::i64, ArgVal,
1562                                  DAG.getValueType(ObjectVT));
1563           else if (Flags.isZExt())
1564             ArgVal = DAG.getNode(ISD::AssertZext, MVT::i64, ArgVal,
1565                                  DAG.getValueType(ObjectVT));
1566
1567           ArgVal = DAG.getNode(ISD::TRUNCATE, MVT::i32, ArgVal);
1568         }
1569
1570         ++GPR_idx;
1571       } else {
1572         needsLoad = true;
1573         ArgSize = PtrByteSize;
1574       }
1575       // All int arguments reserve stack space in Macho ABI.
1576       if (isMachoABI || needsLoad) ArgOffset += 8;
1577       break;
1578
1579     case MVT::f32:
1580     case MVT::f64:
1581       // Every 4 bytes of argument space consumes one of the GPRs available for
1582       // argument passing.
1583       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1584         ++GPR_idx;
1585         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1586           ++GPR_idx;
1587       }
1588       if (FPR_idx != Num_FPR_Regs) {
1589         unsigned VReg;
1590         if (ObjectVT == MVT::f32)
1591           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1592         else
1593           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1594         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1595         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1596         ++FPR_idx;
1597       } else {
1598         needsLoad = true;
1599       }
1600
1601       // Stack align in ELF
1602       if (needsLoad && Align && isELF32_ABI)
1603         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1604       // All FP arguments reserve stack space in Macho ABI.
1605       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1606       break;
1607     case MVT::v4f32:
1608     case MVT::v4i32:
1609     case MVT::v8i16:
1610     case MVT::v16i8:
1611       // Note that vector arguments in registers don't reserve stack space,
1612       // except in varargs functions.
1613       if (VR_idx != Num_VR_Regs) {
1614         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1615         RegInfo.addLiveIn(VR[VR_idx], VReg);
1616         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1617         if (isVarArg) {
1618           while ((ArgOffset % 16) != 0) {
1619             ArgOffset += PtrByteSize;
1620             if (GPR_idx != Num_GPR_Regs)
1621               GPR_idx++;
1622           }
1623           ArgOffset += 16;
1624           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs);
1625         }
1626         ++VR_idx;
1627       } else {
1628         if (!isVarArg && !isPPC64) {
1629           // Vectors go after all the nonvectors.
1630           CurArgOffset = VecArgOffset;
1631           VecArgOffset += 16;
1632         } else {
1633           // Vectors are aligned.
1634           ArgOffset = ((ArgOffset+15)/16)*16;
1635           CurArgOffset = ArgOffset;
1636           ArgOffset += 16;
1637         }
1638         needsLoad = true;
1639       }
1640       break;
1641     }
1642
1643     // We need to load the argument to a virtual register if we determined above
1644     // that we ran out of physical registers of the appropriate type.
1645     if (needsLoad) {
1646       int FI = MFI->CreateFixedObject(ObjSize,
1647                                       CurArgOffset + (ArgSize - ObjSize),
1648                                       isImmutable);
1649       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1650       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1651     }
1652
1653     ArgValues.push_back(ArgVal);
1654   }
1655
1656   // Set the size that is at least reserved in caller of this function.  Tail
1657   // call optimized function's reserved stack space needs to be aligned so that
1658   // taking the difference between two stack areas will result in an aligned
1659   // stack.
1660   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1661   // Add the Altivec parameters at the end, if needed.
1662   if (nAltivecParamsAtEnd) {
1663     MinReservedArea = ((MinReservedArea+15)/16)*16;
1664     MinReservedArea += 16*nAltivecParamsAtEnd;
1665   }
1666   MinReservedArea =
1667     std::max(MinReservedArea,
1668              PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1669   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1670     getStackAlignment();
1671   unsigned AlignMask = TargetAlign-1;
1672   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1673   FI->setMinReservedArea(MinReservedArea);
1674
1675   // If the function takes variable number of arguments, make a frame index for
1676   // the start of the first vararg value... for expansion of llvm.va_start.
1677   if (isVarArg) {
1678
1679     int depth;
1680     if (isELF32_ABI) {
1681       VarArgsNumGPR = GPR_idx;
1682       VarArgsNumFPR = FPR_idx;
1683
1684       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1685       // pointer.
1686       depth = -(Num_GPR_Regs * PtrVT.getSizeInBits()/8 +
1687                 Num_FPR_Regs * MVT(MVT::f64).getSizeInBits()/8 +
1688                 PtrVT.getSizeInBits()/8);
1689
1690       VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1691                                                   ArgOffset);
1692
1693     }
1694     else
1695       depth = ArgOffset;
1696
1697     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1698                                                depth);
1699     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1700
1701     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1702     // stored to the VarArgsFrameIndex on the stack.
1703     if (isELF32_ABI) {
1704       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1705         SDValue Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1706         SDValue Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1707         MemOps.push_back(Store);
1708         // Increment the address by four for the next argument to store
1709         SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1710         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1711       }
1712     }
1713
1714     // If this function is vararg, store any remaining integer argument regs
1715     // to their spots on the stack so that they may be loaded by deferencing the
1716     // result of va_next.
1717     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1718       unsigned VReg;
1719       if (isPPC64)
1720         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1721       else
1722         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1723
1724       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1725       SDValue Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1726       SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1727       MemOps.push_back(Store);
1728       // Increment the address by four for the next argument to store
1729       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1730       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1731     }
1732
1733     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1734     // on the stack.
1735     if (isELF32_ABI) {
1736       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1737         SDValue Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1738         SDValue Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1739         MemOps.push_back(Store);
1740         // Increment the address by eight for the next argument to store
1741         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1742                                            PtrVT);
1743         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1744       }
1745
1746       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1747         unsigned VReg;
1748         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1749
1750         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1751         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1752         SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1753         MemOps.push_back(Store);
1754         // Increment the address by eight for the next argument to store
1755         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1756                                            PtrVT);
1757         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1758       }
1759     }
1760   }
1761
1762   if (!MemOps.empty())
1763     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1764
1765   ArgValues.push_back(Root);
1766
1767   // Return the new list of results.
1768   return DAG.getMergeValues(Op.Val->getVTList(), &ArgValues[0],
1769                             ArgValues.size());
1770 }
1771
1772 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
1773 /// linkage area.
1774 static unsigned
1775 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
1776                                      bool isPPC64,
1777                                      bool isMachoABI,
1778                                      bool isVarArg,
1779                                      unsigned CC,
1780                                      SDValue Call,
1781                                      unsigned &nAltivecParamsAtEnd) {
1782   // Count how many bytes are to be pushed on the stack, including the linkage
1783   // area, and parameter passing area.  We start with 24/48 bytes, which is
1784   // prereserved space for [SP][CR][LR][3 x unused].
1785   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1786   unsigned NumOps = (Call.getNumOperands() - 5) / 2;
1787   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1788
1789   // Add up all the space actually used.
1790   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
1791   // they all go in registers, but we must reserve stack space for them for
1792   // possible use by the caller.  In varargs or 64-bit calls, parameters are
1793   // assigned stack space in order, with padding so Altivec parameters are
1794   // 16-byte aligned.
1795   nAltivecParamsAtEnd = 0;
1796   for (unsigned i = 0; i != NumOps; ++i) {
1797     SDValue Arg = Call.getOperand(5+2*i);
1798     SDValue Flag = Call.getOperand(5+2*i+1);
1799     MVT ArgVT = Arg.getValueType();
1800     // Varargs Altivec parameters are padded to a 16 byte boundary.
1801     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
1802         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
1803       if (!isVarArg && !isPPC64) {
1804         // Non-varargs Altivec parameters go after all the non-Altivec
1805         // parameters; handle those later so we know how much padding we need.
1806         nAltivecParamsAtEnd++;
1807         continue;
1808       }
1809       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
1810       NumBytes = ((NumBytes+15)/16)*16;
1811     }
1812     NumBytes += CalculateStackSlotSize(Arg, Flag, isVarArg, PtrByteSize);
1813   }
1814
1815    // Allow for Altivec parameters at the end, if needed.
1816   if (nAltivecParamsAtEnd) {
1817     NumBytes = ((NumBytes+15)/16)*16;
1818     NumBytes += 16*nAltivecParamsAtEnd;
1819   }
1820
1821   // The prolog code of the callee may store up to 8 GPR argument registers to
1822   // the stack, allowing va_start to index over them in memory if its varargs.
1823   // Because we cannot tell if this is needed on the caller side, we have to
1824   // conservatively assume that it is needed.  As such, make sure we have at
1825   // least enough stack space for the caller to store the 8 GPRs.
1826   NumBytes = std::max(NumBytes,
1827                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1828
1829   // Tail call needs the stack to be aligned.
1830   if (CC==CallingConv::Fast && PerformTailCallOpt) {
1831     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1832       getStackAlignment();
1833     unsigned AlignMask = TargetAlign-1;
1834     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
1835   }
1836
1837   return NumBytes;
1838 }
1839
1840 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
1841 /// adjusted to accomodate the arguments for the tailcall.
1842 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool IsTailCall,
1843                                    unsigned ParamSize) {
1844
1845   if (!IsTailCall) return 0;
1846
1847   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
1848   unsigned CallerMinReservedArea = FI->getMinReservedArea();
1849   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
1850   // Remember only if the new adjustement is bigger.
1851   if (SPDiff < FI->getTailCallSPDelta())
1852     FI->setTailCallSPDelta(SPDiff);
1853
1854   return SPDiff;
1855 }
1856
1857 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1858 /// following the call is a return. A function is eligible if caller/callee
1859 /// calling conventions match, currently only fastcc supports tail calls, and
1860 /// the function CALL is immediatly followed by a RET.
1861 bool
1862 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Call,
1863                                                      SDValue Ret,
1864                                                      SelectionDAG& DAG) const {
1865   // Variable argument functions are not supported.
1866   if (!PerformTailCallOpt ||
1867       cast<ConstantSDNode>(Call.getOperand(2))->getValue() != 0) return false;
1868
1869   if (CheckTailCallReturnConstraints(Call, Ret)) {
1870     MachineFunction &MF = DAG.getMachineFunction();
1871     unsigned CallerCC = MF.getFunction()->getCallingConv();
1872     unsigned CalleeCC = cast<ConstantSDNode>(Call.getOperand(1))->getValue();
1873     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1874       // Functions containing by val parameters are not supported.
1875       for (unsigned i = 0; i != ((Call.getNumOperands()-5)/2); i++) {
1876          ISD::ArgFlagsTy Flags = cast<ARG_FLAGSSDNode>(Call.getOperand(5+2*i+1))
1877            ->getArgFlags();
1878          if (Flags.isByVal()) return false;
1879       }
1880
1881       SDValue Callee = Call.getOperand(4);
1882       // Non PIC/GOT  tail calls are supported.
1883       if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1884         return true;
1885
1886       // At the moment we can only do local tail calls (in same module, hidden
1887       // or protected) if we are generating PIC.
1888       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1889         return G->getGlobal()->hasHiddenVisibility()
1890             || G->getGlobal()->hasProtectedVisibility();
1891     }
1892   }
1893
1894   return false;
1895 }
1896
1897 /// isCallCompatibleAddress - Return the immediate to use if the specified
1898 /// 32-bit value is representable in the immediate field of a BxA instruction.
1899 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
1900   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1901   if (!C) return 0;
1902
1903   int Addr = C->getValue();
1904   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1905       (Addr << 6 >> 6) != Addr)
1906     return 0;  // Top 6 bits have to be sext of immediate.
1907
1908   return DAG.getConstant((int)C->getValue() >> 2,
1909                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1910 }
1911
1912 namespace {
1913
1914 struct TailCallArgumentInfo {
1915   SDValue Arg;
1916   SDValue FrameIdxOp;
1917   int       FrameIdx;
1918
1919   TailCallArgumentInfo() : FrameIdx(0) {}
1920 };
1921
1922 }
1923
1924 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
1925 static void
1926 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
1927                                            SDValue Chain,
1928                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
1929                    SmallVector<SDValue, 8> &MemOpChains) {
1930   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
1931     SDValue Arg = TailCallArgs[i].Arg;
1932     SDValue FIN = TailCallArgs[i].FrameIdxOp;
1933     int FI = TailCallArgs[i].FrameIdx;
1934     // Store relative to framepointer.
1935     MemOpChains.push_back(DAG.getStore(Chain, Arg, FIN,
1936                                        PseudoSourceValue::getFixedStack(FI),
1937                                        0));
1938   }
1939 }
1940
1941 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
1942 /// the appropriate stack slot for the tail call optimized function call.
1943 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
1944                                                MachineFunction &MF,
1945                                                SDValue Chain,
1946                                                SDValue OldRetAddr,
1947                                                SDValue OldFP,
1948                                                int SPDiff,
1949                                                bool isPPC64,
1950                                                bool isMachoABI) {
1951   if (SPDiff) {
1952     // Calculate the new stack slot for the return address.
1953     int SlotSize = isPPC64 ? 8 : 4;
1954     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
1955                                                                    isMachoABI);
1956     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1957                                                           NewRetAddrLoc);
1958     int NewFPLoc = SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
1959                                                                     isMachoABI);
1960     int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc);
1961
1962     MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
1963     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
1964     Chain = DAG.getStore(Chain, OldRetAddr, NewRetAddrFrIdx,
1965                          PseudoSourceValue::getFixedStack(NewRetAddr), 0);
1966     SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
1967     Chain = DAG.getStore(Chain, OldFP, NewFramePtrIdx,
1968                          PseudoSourceValue::getFixedStack(NewFPIdx), 0);
1969   }
1970   return Chain;
1971 }
1972
1973 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
1974 /// the position of the argument.
1975 static void
1976 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
1977                          SDValue Arg, int SPDiff, unsigned ArgOffset,
1978                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
1979   int Offset = ArgOffset + SPDiff;
1980   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
1981   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1982   MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
1983   SDValue FIN = DAG.getFrameIndex(FI, VT);
1984   TailCallArgumentInfo Info;
1985   Info.Arg = Arg;
1986   Info.FrameIdxOp = FIN;
1987   Info.FrameIdx = FI;
1988   TailCallArguments.push_back(Info);
1989 }
1990
1991 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
1992 /// stack slot. Returns the chain as result and the loaded frame pointers in
1993 /// LROpOut/FPOpout. Used when tail calling.
1994 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
1995                                                           int SPDiff,
1996                                                           SDValue Chain,
1997                                                           SDValue &LROpOut,
1998                                                           SDValue &FPOpOut) {
1999   if (SPDiff) {
2000     // Load the LR and FP stack slot for later adjusting.
2001     MVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2002     LROpOut = getReturnAddrFrameIndex(DAG);
2003     LROpOut = DAG.getLoad(VT, Chain, LROpOut, NULL, 0);
2004     Chain = SDValue(LROpOut.Val, 1);
2005     FPOpOut = getFramePointerFrameIndex(DAG);
2006     FPOpOut = DAG.getLoad(VT, Chain, FPOpOut, NULL, 0);
2007     Chain = SDValue(FPOpOut.Val, 1);
2008   }
2009   return Chain;
2010 }
2011
2012 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2013 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2014 /// specified by the specific parameter attribute. The copy will be passed as
2015 /// a byval function parameter.
2016 /// Sometimes what we are copying is the end of a larger object, the part that
2017 /// does not fit in registers.
2018 static SDValue
2019 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2020                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2021                           unsigned Size) {
2022   SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
2023   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, Flags.getByValAlign(), false,
2024                        NULL, 0, NULL, 0);
2025 }
2026
2027 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2028 /// tail calls.
2029 static void
2030 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2031                  SDValue Arg, SDValue PtrOff, int SPDiff,
2032                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2033                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2034                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2035   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2036   if (!isTailCall) {
2037     if (isVector) {
2038       SDValue StackPtr;
2039       if (isPPC64)
2040         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2041       else
2042         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2043       PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr,
2044                            DAG.getConstant(ArgOffset, PtrVT));
2045     }
2046     MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
2047   // Calculate and remember argument location.
2048   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2049                                   TailCallArguments);
2050 }
2051
2052 SDValue PPCTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG,
2053                                        const PPCSubtarget &Subtarget,
2054                                        TargetMachine &TM) {
2055   SDValue Chain  = Op.getOperand(0);
2056   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
2057   unsigned CC      = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
2058   bool isTailCall  = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0 &&
2059                      CC == CallingConv::Fast && PerformTailCallOpt;
2060   SDValue Callee = Op.getOperand(4);
2061   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
2062
2063   bool isMachoABI = Subtarget.isMachoABI();
2064   bool isELF32_ABI  = Subtarget.isELF32_ABI();
2065
2066   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2067   bool isPPC64 = PtrVT == MVT::i64;
2068   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2069
2070   MachineFunction &MF = DAG.getMachineFunction();
2071
2072   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
2073   // SelectExpr to use to put the arguments in the appropriate registers.
2074   std::vector<SDValue> args_to_use;
2075
2076   // Mark this function as potentially containing a function that contains a
2077   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2078   // and restoring the callers stack pointer in this functions epilog. This is
2079   // done because by tail calling the called function might overwrite the value
2080   // in this function's (MF) stack pointer stack slot 0(SP).
2081   if (PerformTailCallOpt && CC==CallingConv::Fast)
2082     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2083
2084   unsigned nAltivecParamsAtEnd = 0;
2085
2086   // Count how many bytes are to be pushed on the stack, including the linkage
2087   // area, and parameter passing area.  We start with 24/48 bytes, which is
2088   // prereserved space for [SP][CR][LR][3 x unused].
2089   unsigned NumBytes =
2090     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isMachoABI, isVarArg, CC,
2091                                          Op, nAltivecParamsAtEnd);
2092
2093   // Calculate by how many bytes the stack has to be adjusted in case of tail
2094   // call optimization.
2095   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2096
2097   // Adjust the stack pointer for the new arguments...
2098   // These operations are automatically eliminated by the prolog/epilog pass
2099   Chain = DAG.getCALLSEQ_START(Chain,
2100                                DAG.getConstant(NumBytes, PtrVT));
2101   SDValue CallSeqStart = Chain;
2102
2103   // Load the return address and frame pointer so it can be move somewhere else
2104   // later.
2105   SDValue LROp, FPOp;
2106   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp);
2107
2108   // Set up a copy of the stack pointer for use loading and storing any
2109   // arguments that may not fit in the registers available for argument
2110   // passing.
2111   SDValue StackPtr;
2112   if (isPPC64)
2113     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2114   else
2115     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2116
2117   // Figure out which arguments are going to go in registers, and which in
2118   // memory.  Also, if this is a vararg function, floating point operations
2119   // must be stored to our stack, and loaded into integer regs as well, if
2120   // any integer regs are available for argument passing.
2121   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
2122   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2123
2124   static const unsigned GPR_32[] = {           // 32-bit registers.
2125     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2126     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2127   };
2128   static const unsigned GPR_64[] = {           // 64-bit registers.
2129     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2130     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2131   };
2132   static const unsigned *FPR = GetFPR(Subtarget);
2133
2134   static const unsigned VR[] = {
2135     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2136     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2137   };
2138   const unsigned NumGPRs = array_lengthof(GPR_32);
2139   const unsigned NumFPRs = isMachoABI ? 13 : 8;
2140   const unsigned NumVRs  = array_lengthof( VR);
2141
2142   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
2143
2144   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
2145   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2146
2147   SmallVector<SDValue, 8> MemOpChains;
2148   for (unsigned i = 0; i != NumOps; ++i) {
2149     bool inMem = false;
2150     SDValue Arg = Op.getOperand(5+2*i);
2151     ISD::ArgFlagsTy Flags =
2152       cast<ARG_FLAGSSDNode>(Op.getOperand(5+2*i+1))->getArgFlags();
2153     // See if next argument requires stack alignment in ELF
2154     bool Align = Flags.isSplit();
2155
2156     // PtrOff will be used to store the current argument to the stack if a
2157     // register cannot be found for it.
2158     SDValue PtrOff;
2159
2160     // Stack align in ELF 32
2161     if (isELF32_ABI && Align)
2162       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
2163                                StackPtr.getValueType());
2164     else
2165       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
2166
2167     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
2168
2169     // On PPC64, promote integers to 64-bit values.
2170     if (isPPC64 && Arg.getValueType() == MVT::i32) {
2171       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
2172       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2173       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
2174     }
2175
2176     // FIXME Elf untested, what are alignment rules?
2177     // FIXME memcpy is used way more than necessary.  Correctness first.
2178     if (Flags.isByVal()) {
2179       unsigned Size = Flags.getByValSize();
2180       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2181       if (Size==1 || Size==2) {
2182         // Very small objects are passed right-justified.
2183         // Everything else is passed left-justified.
2184         MVT VT = (Size==1) ? MVT::i8 : MVT::i16;
2185         if (GPR_idx != NumGPRs) {
2186           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, Chain, Arg,
2187                                           NULL, 0, VT);
2188           MemOpChains.push_back(Load.getValue(1));
2189           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2190           if (isMachoABI)
2191             ArgOffset += PtrByteSize;
2192         } else {
2193           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
2194           SDValue AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
2195           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
2196                                 CallSeqStart.Val->getOperand(0),
2197                                 Flags, DAG, Size);
2198           // This must go outside the CALLSEQ_START..END.
2199           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2200                                CallSeqStart.Val->getOperand(1));
2201           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
2202           Chain = CallSeqStart = NewCallSeqStart;
2203           ArgOffset += PtrByteSize;
2204         }
2205         continue;
2206       }
2207       // Copy entire object into memory.  There are cases where gcc-generated
2208       // code assumes it is there, even if it could be put entirely into
2209       // registers.  (This is not what the doc says.)
2210       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
2211                             CallSeqStart.Val->getOperand(0),
2212                             Flags, DAG, Size);
2213       // This must go outside the CALLSEQ_START..END.
2214       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2215                            CallSeqStart.Val->getOperand(1));
2216       DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
2217       Chain = CallSeqStart = NewCallSeqStart;
2218       // And copy the pieces of it that fit into registers.
2219       for (unsigned j=0; j<Size; j+=PtrByteSize) {
2220         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
2221         SDValue AddArg = DAG.getNode(ISD::ADD, PtrVT, Arg, Const);
2222         if (GPR_idx != NumGPRs) {
2223           SDValue Load = DAG.getLoad(PtrVT, Chain, AddArg, NULL, 0);
2224           MemOpChains.push_back(Load.getValue(1));
2225           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2226           if (isMachoABI)
2227             ArgOffset += PtrByteSize;
2228         } else {
2229           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
2230           break;
2231         }
2232       }
2233       continue;
2234     }
2235
2236     switch (Arg.getValueType().getSimpleVT()) {
2237     default: assert(0 && "Unexpected ValueType for argument!");
2238     case MVT::i32:
2239     case MVT::i64:
2240       // Double word align in ELF
2241       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2242       if (GPR_idx != NumGPRs) {
2243         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
2244       } else {
2245         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2246                          isPPC64, isTailCall, false, MemOpChains,
2247                          TailCallArguments);
2248         inMem = true;
2249       }
2250       if (inMem || isMachoABI) {
2251         // Stack align in ELF
2252         if (isELF32_ABI && Align)
2253           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2254
2255         ArgOffset += PtrByteSize;
2256       }
2257       break;
2258     case MVT::f32:
2259     case MVT::f64:
2260       if (FPR_idx != NumFPRs) {
2261         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
2262
2263         if (isVarArg) {
2264           SDValue Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
2265           MemOpChains.push_back(Store);
2266
2267           // Float varargs are always shadowed in available integer registers
2268           if (GPR_idx != NumGPRs) {
2269             SDValue Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
2270             MemOpChains.push_back(Load.getValue(1));
2271             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2272                                                                 Load));
2273           }
2274           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
2275             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
2276             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
2277             SDValue Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
2278             MemOpChains.push_back(Load.getValue(1));
2279             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2280                                                                 Load));
2281           }
2282         } else {
2283           // If we have any FPRs remaining, we may also have GPRs remaining.
2284           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
2285           // GPRs.
2286           if (isMachoABI) {
2287             if (GPR_idx != NumGPRs)
2288               ++GPR_idx;
2289             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
2290                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
2291               ++GPR_idx;
2292           }
2293         }
2294       } else {
2295         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2296                          isPPC64, isTailCall, false, MemOpChains,
2297                          TailCallArguments);
2298         inMem = true;
2299       }
2300       if (inMem || isMachoABI) {
2301         // Stack align in ELF
2302         if (isELF32_ABI && Align)
2303           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2304         if (isPPC64)
2305           ArgOffset += 8;
2306         else
2307           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
2308       }
2309       break;
2310     case MVT::v4f32:
2311     case MVT::v4i32:
2312     case MVT::v8i16:
2313     case MVT::v16i8:
2314       if (isVarArg) {
2315         // These go aligned on the stack, or in the corresponding R registers
2316         // when within range.  The Darwin PPC ABI doc claims they also go in
2317         // V registers; in fact gcc does this only for arguments that are
2318         // prototyped, not for those that match the ...  We do it for all
2319         // arguments, seems to work.
2320         while (ArgOffset % 16 !=0) {
2321           ArgOffset += PtrByteSize;
2322           if (GPR_idx != NumGPRs)
2323             GPR_idx++;
2324         }
2325         // We could elide this store in the case where the object fits
2326         // entirely in R registers.  Maybe later.
2327         PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr,
2328                             DAG.getConstant(ArgOffset, PtrVT));
2329         SDValue Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
2330         MemOpChains.push_back(Store);
2331         if (VR_idx != NumVRs) {
2332           SDValue Load = DAG.getLoad(MVT::v4f32, Store, PtrOff, NULL, 0);
2333           MemOpChains.push_back(Load.getValue(1));
2334           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
2335         }
2336         ArgOffset += 16;
2337         for (unsigned i=0; i<16; i+=PtrByteSize) {
2338           if (GPR_idx == NumGPRs)
2339             break;
2340           SDValue Ix = DAG.getNode(ISD::ADD, PtrVT, PtrOff,
2341                                   DAG.getConstant(i, PtrVT));
2342           SDValue Load = DAG.getLoad(PtrVT, Store, Ix, NULL, 0);
2343           MemOpChains.push_back(Load.getValue(1));
2344           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2345         }
2346         break;
2347       }
2348
2349       // Non-varargs Altivec params generally go in registers, but have
2350       // stack space allocated at the end.
2351       if (VR_idx != NumVRs) {
2352         // Doesn't have GPR space allocated.
2353         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
2354       } else if (nAltivecParamsAtEnd==0) {
2355         // We are emitting Altivec params in order.
2356         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2357                          isPPC64, isTailCall, true, MemOpChains,
2358                          TailCallArguments);
2359         ArgOffset += 16;
2360       }
2361       break;
2362     }
2363   }
2364   // If all Altivec parameters fit in registers, as they usually do,
2365   // they get stack space following the non-Altivec parameters.  We
2366   // don't track this here because nobody below needs it.
2367   // If there are more Altivec parameters than fit in registers emit
2368   // the stores here.
2369   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
2370     unsigned j = 0;
2371     // Offset is aligned; skip 1st 12 params which go in V registers.
2372     ArgOffset = ((ArgOffset+15)/16)*16;
2373     ArgOffset += 12*16;
2374     for (unsigned i = 0; i != NumOps; ++i) {
2375       SDValue Arg = Op.getOperand(5+2*i);
2376       MVT ArgType = Arg.getValueType();
2377       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
2378           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
2379         if (++j > NumVRs) {
2380           SDValue PtrOff;
2381           // We are emitting Altivec params in order.
2382           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2383                            isPPC64, isTailCall, true, MemOpChains,
2384                            TailCallArguments);
2385           ArgOffset += 16;
2386         }
2387       }
2388     }
2389   }
2390
2391   if (!MemOpChains.empty())
2392     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
2393                         &MemOpChains[0], MemOpChains.size());
2394
2395   // Build a sequence of copy-to-reg nodes chained together with token chain
2396   // and flag operands which copy the outgoing args into the appropriate regs.
2397   SDValue InFlag;
2398   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2399     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
2400                              InFlag);
2401     InFlag = Chain.getValue(1);
2402   }
2403
2404   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
2405   if (isVarArg && isELF32_ABI) {
2406     SDValue SetCR(DAG.getTargetNode(PPC::CRSET, MVT::i32), 0);
2407     Chain = DAG.getCopyToReg(Chain, PPC::CR1EQ, SetCR, InFlag);
2408     InFlag = Chain.getValue(1);
2409   }
2410
2411   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2412   // might overwrite each other in case of tail call optimization.
2413   if (isTailCall) {
2414     SmallVector<SDValue, 8> MemOpChains2;
2415     // Do not flag preceeding copytoreg stuff together with the following stuff.
2416     InFlag = SDValue();
2417     StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2418                                       MemOpChains2);
2419     if (!MemOpChains2.empty())
2420       Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
2421                           &MemOpChains2[0], MemOpChains2.size());
2422
2423     // Store the return address to the appropriate stack slot.
2424     Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2425                                           isPPC64, isMachoABI);
2426   }
2427
2428   // Emit callseq_end just before tailcall node.
2429   if (isTailCall) {
2430     SmallVector<SDValue, 8> CallSeqOps;
2431     SDVTList CallSeqNodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2432     CallSeqOps.push_back(Chain);
2433     CallSeqOps.push_back(DAG.getIntPtrConstant(NumBytes));
2434     CallSeqOps.push_back(DAG.getIntPtrConstant(0));
2435     if (InFlag.Val)
2436       CallSeqOps.push_back(InFlag);
2437     Chain = DAG.getNode(ISD::CALLSEQ_END, CallSeqNodeTys, &CallSeqOps[0],
2438                         CallSeqOps.size());
2439     InFlag = Chain.getValue(1);
2440   }
2441
2442   std::vector<MVT> NodeTys;
2443   NodeTys.push_back(MVT::Other);   // Returns a chain
2444   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2445
2446   SmallVector<SDValue, 8> Ops;
2447   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
2448
2449   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2450   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2451   // node so that legalize doesn't hack it.
2452   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2453     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2454   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2455     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2456   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2457     // If this is an absolute destination address, use the munged value.
2458     Callee = SDValue(Dest, 0);
2459   else {
2460     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2461     // to do the call, we can't use PPCISD::CALL.
2462     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2463     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
2464     InFlag = Chain.getValue(1);
2465
2466     // Copy the callee address into R12/X12 on darwin.
2467     if (isMachoABI) {
2468       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
2469       Chain = DAG.getCopyToReg(Chain, Reg, Callee, InFlag);
2470       InFlag = Chain.getValue(1);
2471     }
2472
2473     NodeTys.clear();
2474     NodeTys.push_back(MVT::Other);
2475     NodeTys.push_back(MVT::Flag);
2476     Ops.push_back(Chain);
2477     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
2478     Callee.Val = 0;
2479     // Add CTR register as callee so a bctr can be emitted later.
2480     if (isTailCall)
2481       Ops.push_back(DAG.getRegister(PPC::CTR, getPointerTy()));
2482   }
2483
2484   // If this is a direct call, pass the chain and the callee.
2485   if (Callee.Val) {
2486     Ops.push_back(Chain);
2487     Ops.push_back(Callee);
2488   }
2489   // If this is a tail call add stack pointer delta.
2490   if (isTailCall)
2491     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2492
2493   // Add argument registers to the end of the list so that they are known live
2494   // into the call.
2495   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2496     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2497                                   RegsToPass[i].second.getValueType()));
2498
2499   // When performing tail call optimization the callee pops its arguments off
2500   // the stack. Account for this here so these bytes can be pushed back on in
2501   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2502   int BytesCalleePops =
2503     (CC==CallingConv::Fast && PerformTailCallOpt) ? NumBytes : 0;
2504
2505   if (InFlag.Val)
2506     Ops.push_back(InFlag);
2507
2508   // Emit tail call.
2509   if (isTailCall) {
2510     assert(InFlag.Val &&
2511            "Flag must be set. Depend on flag being set in LowerRET");
2512     Chain = DAG.getNode(PPCISD::TAILCALL,
2513                         Op.Val->getVTList(), &Ops[0], Ops.size());
2514     return SDValue(Chain.Val, Op.getResNo());
2515   }
2516
2517   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
2518   InFlag = Chain.getValue(1);
2519
2520   Chain = DAG.getCALLSEQ_END(Chain,
2521                              DAG.getConstant(NumBytes, PtrVT),
2522                              DAG.getConstant(BytesCalleePops, PtrVT),
2523                              InFlag);
2524   if (Op.Val->getValueType(0) != MVT::Other)
2525     InFlag = Chain.getValue(1);
2526
2527   SmallVector<SDValue, 16> ResultVals;
2528   SmallVector<CCValAssign, 16> RVLocs;
2529   unsigned CallerCC = DAG.getMachineFunction().getFunction()->getCallingConv();
2530   CCState CCInfo(CallerCC, isVarArg, TM, RVLocs);
2531   CCInfo.AnalyzeCallResult(Op.Val, RetCC_PPC);
2532
2533   // Copy all of the result registers out of their specified physreg.
2534   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2535     CCValAssign &VA = RVLocs[i];
2536     MVT VT = VA.getValVT();
2537     assert(VA.isRegLoc() && "Can only return in registers!");
2538     Chain = DAG.getCopyFromReg(Chain, VA.getLocReg(), VT, InFlag).getValue(1);
2539     ResultVals.push_back(Chain.getValue(0));
2540     InFlag = Chain.getValue(2);
2541   }
2542
2543   // If the function returns void, just return the chain.
2544   if (RVLocs.empty())
2545     return Chain;
2546
2547   // Otherwise, merge everything together with a MERGE_VALUES node.
2548   ResultVals.push_back(Chain);
2549   SDValue Res = DAG.getMergeValues(Op.Val->getVTList(), &ResultVals[0],
2550                                      ResultVals.size());
2551   return Res.getValue(Op.getResNo());
2552 }
2553
2554 SDValue PPCTargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG,
2555                                       TargetMachine &TM) {
2556   SmallVector<CCValAssign, 16> RVLocs;
2557   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2558   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2559   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2560   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
2561
2562   // If this is the first return lowered for this function, add the regs to the
2563   // liveout set for the function.
2564   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2565     for (unsigned i = 0; i != RVLocs.size(); ++i)
2566       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2567   }
2568
2569   SDValue Chain = Op.getOperand(0);
2570
2571   Chain = GetPossiblePreceedingTailCall(Chain, PPCISD::TAILCALL);
2572   if (Chain.getOpcode() == PPCISD::TAILCALL) {
2573     SDValue TailCall = Chain;
2574     SDValue TargetAddress = TailCall.getOperand(1);
2575     SDValue StackAdjustment = TailCall.getOperand(2);
2576
2577     assert(((TargetAddress.getOpcode() == ISD::Register &&
2578              cast<RegisterSDNode>(TargetAddress)->getReg() == PPC::CTR) ||
2579             TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
2580             TargetAddress.getOpcode() == ISD::TargetGlobalAddress ||
2581             isa<ConstantSDNode>(TargetAddress)) &&
2582     "Expecting an global address, external symbol, absolute value or register");
2583
2584     assert(StackAdjustment.getOpcode() == ISD::Constant &&
2585            "Expecting a const value");
2586
2587     SmallVector<SDValue,8> Operands;
2588     Operands.push_back(Chain.getOperand(0));
2589     Operands.push_back(TargetAddress);
2590     Operands.push_back(StackAdjustment);
2591     // Copy registers used by the call. Last operand is a flag so it is not
2592     // copied.
2593     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
2594       Operands.push_back(Chain.getOperand(i));
2595     }
2596     return DAG.getNode(PPCISD::TC_RETURN, MVT::Other, &Operands[0],
2597                        Operands.size());
2598   }
2599
2600   SDValue Flag;
2601
2602   // Copy the result values into the output registers.
2603   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2604     CCValAssign &VA = RVLocs[i];
2605     assert(VA.isRegLoc() && "Can only return in registers!");
2606     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2607     Flag = Chain.getValue(1);
2608   }
2609
2610   if (Flag.Val)
2611     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2612   else
2613     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2614 }
2615
2616 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
2617                                    const PPCSubtarget &Subtarget) {
2618   // When we pop the dynamic allocation we need to restore the SP link.
2619
2620   // Get the corect type for pointers.
2621   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2622
2623   // Construct the stack pointer operand.
2624   bool IsPPC64 = Subtarget.isPPC64();
2625   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2626   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
2627
2628   // Get the operands for the STACKRESTORE.
2629   SDValue Chain = Op.getOperand(0);
2630   SDValue SaveSP = Op.getOperand(1);
2631
2632   // Load the old link SP.
2633   SDValue LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
2634
2635   // Restore the stack pointer.
2636   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
2637
2638   // Store the old link SP.
2639   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
2640 }
2641
2642
2643
2644 SDValue
2645 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
2646   MachineFunction &MF = DAG.getMachineFunction();
2647   bool IsPPC64 = PPCSubTarget.isPPC64();
2648   bool isMachoABI = PPCSubTarget.isMachoABI();
2649   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2650
2651   // Get current frame pointer save index.  The users of this index will be
2652   // primarily DYNALLOC instructions.
2653   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2654   int RASI = FI->getReturnAddrSaveIndex();
2655
2656   // If the frame pointer save index hasn't been defined yet.
2657   if (!RASI) {
2658     // Find out what the fix offset of the frame pointer save area.
2659     int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, isMachoABI);
2660     // Allocate the frame index for frame pointer save area.
2661     RASI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, LROffset);
2662     // Save the result.
2663     FI->setReturnAddrSaveIndex(RASI);
2664   }
2665   return DAG.getFrameIndex(RASI, PtrVT);
2666 }
2667
2668 SDValue
2669 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
2670   MachineFunction &MF = DAG.getMachineFunction();
2671   bool IsPPC64 = PPCSubTarget.isPPC64();
2672   bool isMachoABI = PPCSubTarget.isMachoABI();
2673   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2674
2675   // Get current frame pointer save index.  The users of this index will be
2676   // primarily DYNALLOC instructions.
2677   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2678   int FPSI = FI->getFramePointerSaveIndex();
2679
2680   // If the frame pointer save index hasn't been defined yet.
2681   if (!FPSI) {
2682     // Find out what the fix offset of the frame pointer save area.
2683     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2684
2685     // Allocate the frame index for frame pointer save area.
2686     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2687     // Save the result.
2688     FI->setFramePointerSaveIndex(FPSI);
2689   }
2690   return DAG.getFrameIndex(FPSI, PtrVT);
2691 }
2692
2693 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
2694                                          SelectionDAG &DAG,
2695                                          const PPCSubtarget &Subtarget) {
2696   // Get the inputs.
2697   SDValue Chain = Op.getOperand(0);
2698   SDValue Size  = Op.getOperand(1);
2699
2700   // Get the corect type for pointers.
2701   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2702   // Negate the size.
2703   SDValue NegSize = DAG.getNode(ISD::SUB, PtrVT,
2704                                   DAG.getConstant(0, PtrVT), Size);
2705   // Construct a node for the frame pointer save index.
2706   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
2707   // Build a DYNALLOC node.
2708   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
2709   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2710   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2711 }
2712
2713 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2714 /// possible.
2715 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
2716   // Not FP? Not a fsel.
2717   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
2718       !Op.getOperand(2).getValueType().isFloatingPoint())
2719     return SDValue();
2720
2721   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2722
2723   // Cannot handle SETEQ/SETNE.
2724   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDValue();
2725
2726   MVT ResVT = Op.getValueType();
2727   MVT CmpVT = Op.getOperand(0).getValueType();
2728   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2729   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2730
2731   // If the RHS of the comparison is a 0.0, we don't need to do the
2732   // subtraction at all.
2733   if (isFloatingPointZero(RHS))
2734     switch (CC) {
2735     default: break;       // SETUO etc aren't handled by fsel.
2736     case ISD::SETULT:
2737     case ISD::SETOLT:
2738     case ISD::SETLT:
2739       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2740     case ISD::SETUGE:
2741     case ISD::SETOGE:
2742     case ISD::SETGE:
2743       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2744         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2745       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2746     case ISD::SETUGT:
2747     case ISD::SETOGT:
2748     case ISD::SETGT:
2749       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2750     case ISD::SETULE:
2751     case ISD::SETOLE:
2752     case ISD::SETLE:
2753       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2754         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2755       return DAG.getNode(PPCISD::FSEL, ResVT,
2756                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2757     }
2758
2759   SDValue Cmp;
2760   switch (CC) {
2761   default: break;       // SETUO etc aren't handled by fsel.
2762   case ISD::SETULT:
2763   case ISD::SETOLT:
2764   case ISD::SETLT:
2765     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2766     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2767       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2768       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2769   case ISD::SETUGE:
2770   case ISD::SETOGE:
2771   case ISD::SETGE:
2772     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2773     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2774       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2775       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2776   case ISD::SETUGT:
2777   case ISD::SETOGT:
2778   case ISD::SETGT:
2779     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2780     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2781       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2782       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2783   case ISD::SETULE:
2784   case ISD::SETOLE:
2785   case ISD::SETLE:
2786     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2787     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2788       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2789       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2790   }
2791   return SDValue();
2792 }
2793
2794 // FIXME: Split this code up when LegalizeDAGTypes lands.
2795 SDValue PPCTargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
2796   assert(Op.getOperand(0).getValueType().isFloatingPoint());
2797   SDValue Src = Op.getOperand(0);
2798   if (Src.getValueType() == MVT::f32)
2799     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2800
2801   SDValue Tmp;
2802   switch (Op.getValueType().getSimpleVT()) {
2803   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2804   case MVT::i32:
2805     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2806     break;
2807   case MVT::i64:
2808     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2809     break;
2810   }
2811
2812   // Convert the FP value to an int value through memory.
2813   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
2814
2815   // Emit a store to the stack slot.
2816   SDValue Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2817
2818   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2819   // add in a bias.
2820   if (Op.getValueType() == MVT::i32)
2821     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2822                         DAG.getConstant(4, FIPtr.getValueType()));
2823   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2824 }
2825
2826 SDValue PPCTargetLowering::LowerFP_ROUND_INREG(SDValue Op,
2827                                                  SelectionDAG &DAG) {
2828   assert(Op.getValueType() == MVT::ppcf128);
2829   SDNode *Node = Op.Val;
2830   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2831   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2832   SDValue Lo = Node->getOperand(0).Val->getOperand(0);
2833   SDValue Hi = Node->getOperand(0).Val->getOperand(1);
2834
2835   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2836   // of the long double, and puts FPSCR back the way it was.  We do not
2837   // actually model FPSCR.
2838   std::vector<MVT> NodeTys;
2839   SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
2840
2841   NodeTys.push_back(MVT::f64);   // Return register
2842   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2843   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2844   MFFSreg = Result.getValue(0);
2845   InFlag = Result.getValue(1);
2846
2847   NodeTys.clear();
2848   NodeTys.push_back(MVT::Flag);   // Returns a flag
2849   Ops[0] = DAG.getConstant(31, MVT::i32);
2850   Ops[1] = InFlag;
2851   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2852   InFlag = Result.getValue(0);
2853
2854   NodeTys.clear();
2855   NodeTys.push_back(MVT::Flag);   // Returns a flag
2856   Ops[0] = DAG.getConstant(30, MVT::i32);
2857   Ops[1] = InFlag;
2858   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2859   InFlag = Result.getValue(0);
2860
2861   NodeTys.clear();
2862   NodeTys.push_back(MVT::f64);    // result of add
2863   NodeTys.push_back(MVT::Flag);   // Returns a flag
2864   Ops[0] = Lo;
2865   Ops[1] = Hi;
2866   Ops[2] = InFlag;
2867   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2868   FPreg = Result.getValue(0);
2869   InFlag = Result.getValue(1);
2870
2871   NodeTys.clear();
2872   NodeTys.push_back(MVT::f64);
2873   Ops[0] = DAG.getConstant(1, MVT::i32);
2874   Ops[1] = MFFSreg;
2875   Ops[2] = FPreg;
2876   Ops[3] = InFlag;
2877   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2878   FPreg = Result.getValue(0);
2879
2880   // We know the low half is about to be thrown away, so just use something
2881   // convenient.
2882   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2883 }
2884
2885 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2886   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
2887   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
2888     return SDValue();
2889
2890   if (Op.getOperand(0).getValueType() == MVT::i64) {
2891     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2892     SDValue FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2893     if (Op.getValueType() == MVT::f32)
2894       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2895     return FP;
2896   }
2897
2898   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2899          "Unhandled SINT_TO_FP type in custom expander!");
2900   // Since we only generate this in 64-bit mode, we can take advantage of
2901   // 64-bit registers.  In particular, sign extend the input value into the
2902   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2903   // then lfd it and fcfid it.
2904   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2905   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2906   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2907   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2908
2909   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2910                                 Op.getOperand(0));
2911
2912   // STD the extended value into the stack slot.
2913   MachineMemOperand MO(PseudoSourceValue::getFixedStack(FrameIdx),
2914                        MachineMemOperand::MOStore, 0, 8, 8);
2915   SDValue Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2916                                 DAG.getEntryNode(), Ext64, FIdx,
2917                                 DAG.getMemOperand(MO));
2918   // Load the value as a double.
2919   SDValue Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2920
2921   // FCFID it and return it.
2922   SDValue FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2923   if (Op.getValueType() == MVT::f32)
2924     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2925   return FP;
2926 }
2927
2928 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
2929   /*
2930    The rounding mode is in bits 30:31 of FPSR, and has the following
2931    settings:
2932      00 Round to nearest
2933      01 Round to 0
2934      10 Round to +inf
2935      11 Round to -inf
2936
2937   FLT_ROUNDS, on the other hand, expects the following:
2938     -1 Undefined
2939      0 Round to 0
2940      1 Round to nearest
2941      2 Round to +inf
2942      3 Round to -inf
2943
2944   To perform the conversion, we do:
2945     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2946   */
2947
2948   MachineFunction &MF = DAG.getMachineFunction();
2949   MVT VT = Op.getValueType();
2950   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2951   std::vector<MVT> NodeTys;
2952   SDValue MFFSreg, InFlag;
2953
2954   // Save FP Control Word to register
2955   NodeTys.push_back(MVT::f64);    // return register
2956   NodeTys.push_back(MVT::Flag);   // unused in this context
2957   SDValue Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2958
2959   // Save FP register to stack slot
2960   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2961   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2962   SDValue Store = DAG.getStore(DAG.getEntryNode(), Chain,
2963                                  StackSlot, NULL, 0);
2964
2965   // Load FP Control Word from low 32 bits of stack slot.
2966   SDValue Four = DAG.getConstant(4, PtrVT);
2967   SDValue Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2968   SDValue CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2969
2970   // Transform as necessary
2971   SDValue CWD1 =
2972     DAG.getNode(ISD::AND, MVT::i32,
2973                 CWD, DAG.getConstant(3, MVT::i32));
2974   SDValue CWD2 =
2975     DAG.getNode(ISD::SRL, MVT::i32,
2976                 DAG.getNode(ISD::AND, MVT::i32,
2977                             DAG.getNode(ISD::XOR, MVT::i32,
2978                                         CWD, DAG.getConstant(3, MVT::i32)),
2979                             DAG.getConstant(3, MVT::i32)),
2980                 DAG.getConstant(1, MVT::i8));
2981
2982   SDValue RetVal =
2983     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2984
2985   return DAG.getNode((VT.getSizeInBits() < 16 ?
2986                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2987 }
2988
2989 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
2990   MVT VT = Op.getValueType();
2991   unsigned BitWidth = VT.getSizeInBits();
2992   assert(Op.getNumOperands() == 3 &&
2993          VT == Op.getOperand(1).getValueType() &&
2994          "Unexpected SHL!");
2995
2996   // Expand into a bunch of logical ops.  Note that these ops
2997   // depend on the PPC behavior for oversized shift amounts.
2998   SDValue Lo = Op.getOperand(0);
2999   SDValue Hi = Op.getOperand(1);
3000   SDValue Amt = Op.getOperand(2);
3001   MVT AmtVT = Amt.getValueType();
3002
3003   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3004                                DAG.getConstant(BitWidth, AmtVT), Amt);
3005   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, VT, Hi, Amt);
3006   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, VT, Lo, Tmp1);
3007   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3008   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3009                                DAG.getConstant(-BitWidth, AmtVT));
3010   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, VT, Lo, Tmp5);
3011   SDValue OutHi = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3012   SDValue OutLo = DAG.getNode(PPCISD::SHL, VT, Lo, Amt);
3013   SDValue OutOps[] = { OutLo, OutHi };
3014   return DAG.getMergeValues(OutOps, 2);
3015 }
3016
3017 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3018   MVT VT = Op.getValueType();
3019   unsigned BitWidth = VT.getSizeInBits();
3020   assert(Op.getNumOperands() == 3 &&
3021          VT == Op.getOperand(1).getValueType() &&
3022          "Unexpected SRL!");
3023
3024   // Expand into a bunch of logical ops.  Note that these ops
3025   // depend on the PPC behavior for oversized shift amounts.
3026   SDValue Lo = Op.getOperand(0);
3027   SDValue Hi = Op.getOperand(1);
3028   SDValue Amt = Op.getOperand(2);
3029   MVT AmtVT = Amt.getValueType();
3030
3031   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3032                                DAG.getConstant(BitWidth, AmtVT), Amt);
3033   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
3034   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
3035   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3036   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3037                                DAG.getConstant(-BitWidth, AmtVT));
3038   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, VT, Hi, Tmp5);
3039   SDValue OutLo = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3040   SDValue OutHi = DAG.getNode(PPCISD::SRL, VT, Hi, Amt);
3041   SDValue OutOps[] = { OutLo, OutHi };
3042   return DAG.getMergeValues(OutOps, 2);
3043 }
3044
3045 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3046   MVT VT = Op.getValueType();
3047   unsigned BitWidth = VT.getSizeInBits();
3048   assert(Op.getNumOperands() == 3 &&
3049          VT == Op.getOperand(1).getValueType() &&
3050          "Unexpected SRA!");
3051
3052   // Expand into a bunch of logical ops, followed by a select_cc.
3053   SDValue Lo = Op.getOperand(0);
3054   SDValue Hi = Op.getOperand(1);
3055   SDValue Amt = Op.getOperand(2);
3056   MVT AmtVT = Amt.getValueType();
3057
3058   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3059                                DAG.getConstant(BitWidth, AmtVT), Amt);
3060   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
3061   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
3062   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3063   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3064                                DAG.getConstant(-BitWidth, AmtVT));
3065   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, VT, Hi, Tmp5);
3066   SDValue OutHi = DAG.getNode(PPCISD::SRA, VT, Hi, Amt);
3067   SDValue OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, AmtVT),
3068                                     Tmp4, Tmp6, ISD::SETLE);
3069   SDValue OutOps[] = { OutLo, OutHi };
3070   return DAG.getMergeValues(OutOps, 2);
3071 }
3072
3073 //===----------------------------------------------------------------------===//
3074 // Vector related lowering.
3075 //
3076
3077 // If this is a vector of constants or undefs, get the bits.  A bit in
3078 // UndefBits is set if the corresponding element of the vector is an
3079 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3080 // zero.   Return true if this is not an array of constants, false if it is.
3081 //
3082 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
3083                                        uint64_t UndefBits[2]) {
3084   // Start with zero'd results.
3085   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
3086
3087   unsigned EltBitSize = BV->getOperand(0).getValueType().getSizeInBits();
3088   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
3089     SDValue OpVal = BV->getOperand(i);
3090
3091     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
3092     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
3093
3094     uint64_t EltBits = 0;
3095     if (OpVal.getOpcode() == ISD::UNDEF) {
3096       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
3097       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
3098       continue;
3099     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
3100       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
3101     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
3102       assert(CN->getValueType(0) == MVT::f32 &&
3103              "Only one legal FP vector type!");
3104       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
3105     } else {
3106       // Nonconstant element.
3107       return true;
3108     }
3109
3110     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
3111   }
3112
3113   //printf("%llx %llx  %llx %llx\n",
3114   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
3115   return false;
3116 }
3117
3118 // If this is a splat (repetition) of a value across the whole vector, return
3119 // the smallest size that splats it.  For example, "0x01010101010101..." is a
3120 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3121 // SplatSize = 1 byte.
3122 static bool isConstantSplat(const uint64_t Bits128[2],
3123                             const uint64_t Undef128[2],
3124                             unsigned &SplatBits, unsigned &SplatUndef,
3125                             unsigned &SplatSize) {
3126
3127   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
3128   // the same as the lower 64-bits, ignoring undefs.
3129   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
3130     return false;  // Can't be a splat if two pieces don't match.
3131
3132   uint64_t Bits64  = Bits128[0] | Bits128[1];
3133   uint64_t Undef64 = Undef128[0] & Undef128[1];
3134
3135   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
3136   // undefs.
3137   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
3138     return false;  // Can't be a splat if two pieces don't match.
3139
3140   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
3141   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
3142
3143   // If the top 16-bits are different than the lower 16-bits, ignoring
3144   // undefs, we have an i32 splat.
3145   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
3146     SplatBits = Bits32;
3147     SplatUndef = Undef32;
3148     SplatSize = 4;
3149     return true;
3150   }
3151
3152   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
3153   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
3154
3155   // If the top 8-bits are different than the lower 8-bits, ignoring
3156   // undefs, we have an i16 splat.
3157   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
3158     SplatBits = Bits16;
3159     SplatUndef = Undef16;
3160     SplatSize = 2;
3161     return true;
3162   }
3163
3164   // Otherwise, we have an 8-bit splat.
3165   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
3166   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
3167   SplatSize = 1;
3168   return true;
3169 }
3170
3171 /// BuildSplatI - Build a canonical splati of Val with an element size of
3172 /// SplatSize.  Cast the result to VT.
3173 static SDValue BuildSplatI(int Val, unsigned SplatSize, MVT VT,
3174                              SelectionDAG &DAG) {
3175   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3176
3177   static const MVT VTys[] = { // canonical VT to use for each size.
3178     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3179   };
3180
3181   MVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3182
3183   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3184   if (Val == -1)
3185     SplatSize = 1;
3186
3187   MVT CanonicalVT = VTys[SplatSize-1];
3188
3189   // Build a canonical splat for this value.
3190   SDValue Elt = DAG.getConstant(Val, CanonicalVT.getVectorElementType());
3191   SmallVector<SDValue, 8> Ops;
3192   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3193   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
3194                               &Ops[0], Ops.size());
3195   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
3196 }
3197
3198 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3199 /// specified intrinsic ID.
3200 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3201                                   SelectionDAG &DAG,
3202                                   MVT DestVT = MVT::Other) {
3203   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3204   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3205                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3206 }
3207
3208 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3209 /// specified intrinsic ID.
3210 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3211                                   SDValue Op2, SelectionDAG &DAG,
3212                                   MVT DestVT = MVT::Other) {
3213   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3214   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3215                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3216 }
3217
3218
3219 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3220 /// amount.  The result has the specified value type.
3221 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3222                              MVT VT, SelectionDAG &DAG) {
3223   // Force LHS/RHS to be the right type.
3224   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
3225   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
3226
3227   SDValue Ops[16];
3228   for (unsigned i = 0; i != 16; ++i)
3229     Ops[i] = DAG.getConstant(i+Amt, MVT::i8);
3230   SDValue T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
3231                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
3232   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
3233 }
3234
3235 // If this is a case we can't handle, return null and let the default
3236 // expansion code take care of it.  If we CAN select this case, and if it
3237 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3238 // this case more efficiently than a constant pool load, lower it to the
3239 // sequence of ops that should be used.
3240 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3241                                                SelectionDAG &DAG) {
3242   // If this is a vector of constants or undefs, get the bits.  A bit in
3243   // UndefBits is set if the corresponding element of the vector is an
3244   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3245   // zero.
3246   uint64_t VectorBits[2];
3247   uint64_t UndefBits[2];
3248   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
3249     return SDValue();   // Not a constant vector.
3250
3251   // If this is a splat (repetition) of a value across the whole vector, return
3252   // the smallest size that splats it.  For example, "0x01010101010101..." is a
3253   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3254   // SplatSize = 1 byte.
3255   unsigned SplatBits, SplatUndef, SplatSize;
3256   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
3257     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
3258
3259     // First, handle single instruction cases.
3260
3261     // All zeros?
3262     if (SplatBits == 0) {
3263       // Canonicalize all zero vectors to be v4i32.
3264       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3265         SDValue Z = DAG.getConstant(0, MVT::i32);
3266         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
3267         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
3268       }
3269       return Op;
3270     }
3271
3272     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3273     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
3274     if (SextVal >= -16 && SextVal <= 15)
3275       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
3276
3277
3278     // Two instruction sequences.
3279
3280     // If this value is in the range [-32,30] and is even, use:
3281     //    tmp = VSPLTI[bhw], result = add tmp, tmp
3282     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3283       SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG);
3284       Res = DAG.getNode(ISD::ADD, Res.getValueType(), Res, Res);
3285       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3286     }
3287
3288     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3289     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3290     // for fneg/fabs.
3291     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3292       // Make -1 and vspltisw -1:
3293       SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
3294
3295       // Make the VSLW intrinsic, computing 0x8000_0000.
3296       SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3297                                        OnesV, DAG);
3298
3299       // xor by OnesV to invert it.
3300       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
3301       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3302     }
3303
3304     // Check to see if this is a wide variety of vsplti*, binop self cases.
3305     unsigned SplatBitSize = SplatSize*8;
3306     static const signed char SplatCsts[] = {
3307       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3308       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3309     };
3310
3311     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3312       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3313       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3314       int i = SplatCsts[idx];
3315
3316       // Figure out what shift amount will be used by altivec if shifted by i in
3317       // this splat size.
3318       unsigned TypeShiftAmt = i & (SplatBitSize-1);
3319
3320       // vsplti + shl self.
3321       if (SextVal == (i << (int)TypeShiftAmt)) {
3322         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3323         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3324           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3325           Intrinsic::ppc_altivec_vslw
3326         };
3327         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3328         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3329       }
3330
3331       // vsplti + srl self.
3332       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3333         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3334         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3335           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3336           Intrinsic::ppc_altivec_vsrw
3337         };
3338         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3339         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3340       }
3341
3342       // vsplti + sra self.
3343       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3344         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3345         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3346           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3347           Intrinsic::ppc_altivec_vsraw
3348         };
3349         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3350         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3351       }
3352
3353       // vsplti + rol self.
3354       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3355                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3356         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3357         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3358           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3359           Intrinsic::ppc_altivec_vrlw
3360         };
3361         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3362         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3363       }
3364
3365       // t = vsplti c, result = vsldoi t, t, 1
3366       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3367         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3368         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
3369       }
3370       // t = vsplti c, result = vsldoi t, t, 2
3371       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3372         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3373         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
3374       }
3375       // t = vsplti c, result = vsldoi t, t, 3
3376       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3377         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3378         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
3379       }
3380     }
3381
3382     // Three instruction sequences.
3383
3384     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3385     if (SextVal >= 0 && SextVal <= 31) {
3386       SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
3387       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3388       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
3389       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3390     }
3391     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3392     if (SextVal >= -31 && SextVal <= 0) {
3393       SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
3394       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3395       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
3396       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3397     }
3398   }
3399
3400   return SDValue();
3401 }
3402
3403 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3404 /// the specified operations to build the shuffle.
3405 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3406                                         SDValue RHS, SelectionDAG &DAG) {
3407   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3408   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
3409   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3410
3411   enum {
3412     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3413     OP_VMRGHW,
3414     OP_VMRGLW,
3415     OP_VSPLTISW0,
3416     OP_VSPLTISW1,
3417     OP_VSPLTISW2,
3418     OP_VSPLTISW3,
3419     OP_VSLDOI4,
3420     OP_VSLDOI8,
3421     OP_VSLDOI12
3422   };
3423
3424   if (OpNum == OP_COPY) {
3425     if (LHSID == (1*9+2)*9+3) return LHS;
3426     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3427     return RHS;
3428   }
3429
3430   SDValue OpLHS, OpRHS;
3431   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
3432   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
3433
3434   unsigned ShufIdxs[16];
3435   switch (OpNum) {
3436   default: assert(0 && "Unknown i32 permute!");
3437   case OP_VMRGHW:
3438     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
3439     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
3440     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
3441     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
3442     break;
3443   case OP_VMRGLW:
3444     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
3445     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
3446     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
3447     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
3448     break;
3449   case OP_VSPLTISW0:
3450     for (unsigned i = 0; i != 16; ++i)
3451       ShufIdxs[i] = (i&3)+0;
3452     break;
3453   case OP_VSPLTISW1:
3454     for (unsigned i = 0; i != 16; ++i)
3455       ShufIdxs[i] = (i&3)+4;
3456     break;
3457   case OP_VSPLTISW2:
3458     for (unsigned i = 0; i != 16; ++i)
3459       ShufIdxs[i] = (i&3)+8;
3460     break;
3461   case OP_VSPLTISW3:
3462     for (unsigned i = 0; i != 16; ++i)
3463       ShufIdxs[i] = (i&3)+12;
3464     break;
3465   case OP_VSLDOI4:
3466     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
3467   case OP_VSLDOI8:
3468     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
3469   case OP_VSLDOI12:
3470     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
3471   }
3472   SDValue Ops[16];
3473   for (unsigned i = 0; i != 16; ++i)
3474     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i8);
3475
3476   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
3477                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3478 }
3479
3480 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
3481 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
3482 /// return the code it can be lowered into.  Worst case, it can always be
3483 /// lowered into a vperm.
3484 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
3485                                                  SelectionDAG &DAG) {
3486   SDValue V1 = Op.getOperand(0);
3487   SDValue V2 = Op.getOperand(1);
3488   SDValue PermMask = Op.getOperand(2);
3489
3490   // Cases that are handled by instructions that take permute immediates
3491   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
3492   // selected by the instruction selector.
3493   if (V2.getOpcode() == ISD::UNDEF) {
3494     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
3495         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
3496         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
3497         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
3498         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
3499         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
3500         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
3501         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
3502         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
3503         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
3504         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
3505         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
3506       return Op;
3507     }
3508   }
3509
3510   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3511   // and produce a fixed permutation.  If any of these match, do not lower to
3512   // VPERM.
3513   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
3514       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
3515       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
3516       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
3517       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
3518       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
3519       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
3520       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
3521       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
3522     return Op;
3523
3524   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3525   // perfect shuffle table to emit an optimal matching sequence.
3526   unsigned PFIndexes[4];
3527   bool isFourElementShuffle = true;
3528   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3529     unsigned EltNo = 8;   // Start out undef.
3530     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3531       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
3532         continue;   // Undef, ignore it.
3533
3534       unsigned ByteSource =
3535         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
3536       if ((ByteSource & 3) != j) {
3537         isFourElementShuffle = false;
3538         break;
3539       }
3540
3541       if (EltNo == 8) {
3542         EltNo = ByteSource/4;
3543       } else if (EltNo != ByteSource/4) {
3544         isFourElementShuffle = false;
3545         break;
3546       }
3547     }
3548     PFIndexes[i] = EltNo;
3549   }
3550
3551   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3552   // perfect shuffle vector to determine if it is cost effective to do this as
3553   // discrete instructions, or whether we should use a vperm.
3554   if (isFourElementShuffle) {
3555     // Compute the index in the perfect shuffle table.
3556     unsigned PFTableIndex =
3557       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3558
3559     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3560     unsigned Cost  = (PFEntry >> 30);
3561
3562     // Determining when to avoid vperm is tricky.  Many things affect the cost
3563     // of vperm, particularly how many times the perm mask needs to be computed.
3564     // For example, if the perm mask can be hoisted out of a loop or is already
3565     // used (perhaps because there are multiple permutes with the same shuffle
3566     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3567     // the loop requires an extra register.
3568     //
3569     // As a compromise, we only emit discrete instructions if the shuffle can be
3570     // generated in 3 or fewer operations.  When we have loop information
3571     // available, if this block is within a loop, we should avoid using vperm
3572     // for 3-operation perms and use a constant pool load instead.
3573     if (Cost < 3)
3574       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
3575   }
3576
3577   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3578   // vector that will get spilled to the constant pool.
3579   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3580
3581   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3582   // that it is in input element units, not in bytes.  Convert now.
3583   MVT EltVT = V1.getValueType().getVectorElementType();
3584   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
3585
3586   SmallVector<SDValue, 16> ResultMask;
3587   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3588     unsigned SrcElt;
3589     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3590       SrcElt = 0;
3591     else
3592       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
3593
3594     for (unsigned j = 0; j != BytesPerElement; ++j)
3595       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3596                                            MVT::i8));
3597   }
3598
3599   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3600                                     &ResultMask[0], ResultMask.size());
3601   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3602 }
3603
3604 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3605 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3606 /// information about the intrinsic.
3607 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
3608                                   bool &isDot) {
3609   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
3610   CompareOpc = -1;
3611   isDot = false;
3612   switch (IntrinsicID) {
3613   default: return false;
3614     // Comparison predicates.
3615   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3616   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3617   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3618   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3619   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3620   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3621   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3622   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3623   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3624   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3625   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3626   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3627   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3628
3629     // Normal Comparisons.
3630   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3631   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3632   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3633   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3634   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3635   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3636   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3637   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3638   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3639   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3640   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3641   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3642   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3643   }
3644   return true;
3645 }
3646
3647 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3648 /// lower, do it, otherwise return null.
3649 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
3650                                                      SelectionDAG &DAG) {
3651   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3652   // opcode number of the comparison.
3653   int CompareOpc;
3654   bool isDot;
3655   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3656     return SDValue();    // Don't custom lower most intrinsics.
3657
3658   // If this is a non-dot comparison, make the VCMP node and we are done.
3659   if (!isDot) {
3660     SDValue Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3661                                 Op.getOperand(1), Op.getOperand(2),
3662                                 DAG.getConstant(CompareOpc, MVT::i32));
3663     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3664   }
3665
3666   // Create the PPCISD altivec 'dot' comparison node.
3667   SDValue Ops[] = {
3668     Op.getOperand(2),  // LHS
3669     Op.getOperand(3),  // RHS
3670     DAG.getConstant(CompareOpc, MVT::i32)
3671   };
3672   std::vector<MVT> VTs;
3673   VTs.push_back(Op.getOperand(2).getValueType());
3674   VTs.push_back(MVT::Flag);
3675   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3676
3677   // Now that we have the comparison, emit a copy from the CR to a GPR.
3678   // This is flagged to the above dot comparison.
3679   SDValue Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3680                                 DAG.getRegister(PPC::CR6, MVT::i32),
3681                                 CompNode.getValue(1));
3682
3683   // Unpack the result based on how the target uses it.
3684   unsigned BitNo;   // Bit # of CR6.
3685   bool InvertBit;   // Invert result?
3686   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
3687   default:  // Can't happen, don't crash on invalid number though.
3688   case 0:   // Return the value of the EQ bit of CR6.
3689     BitNo = 0; InvertBit = false;
3690     break;
3691   case 1:   // Return the inverted value of the EQ bit of CR6.
3692     BitNo = 0; InvertBit = true;
3693     break;
3694   case 2:   // Return the value of the LT bit of CR6.
3695     BitNo = 2; InvertBit = false;
3696     break;
3697   case 3:   // Return the inverted value of the LT bit of CR6.
3698     BitNo = 2; InvertBit = true;
3699     break;
3700   }
3701
3702   // Shift the bit into the low position.
3703   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3704                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3705   // Isolate the bit.
3706   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3707                       DAG.getConstant(1, MVT::i32));
3708
3709   // If we are supposed to, toggle the bit.
3710   if (InvertBit)
3711     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3712                         DAG.getConstant(1, MVT::i32));
3713   return Flags;
3714 }
3715
3716 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
3717                                                    SelectionDAG &DAG) {
3718   // Create a stack slot that is 16-byte aligned.
3719   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3720   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3721   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3722   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3723
3724   // Store the input value into Value#0 of the stack slot.
3725   SDValue Store = DAG.getStore(DAG.getEntryNode(),
3726                                  Op.getOperand(0), FIdx, NULL, 0);
3727   // Load it out.
3728   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3729 }
3730
3731 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
3732   if (Op.getValueType() == MVT::v4i32) {
3733     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3734
3735     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3736     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3737
3738     SDValue RHSSwap =   // = vrlw RHS, 16
3739       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3740
3741     // Shrinkify inputs to v8i16.
3742     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3743     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3744     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3745
3746     // Low parts multiplied together, generating 32-bit results (we ignore the
3747     // top parts).
3748     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3749                                         LHS, RHS, DAG, MVT::v4i32);
3750
3751     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3752                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3753     // Shift the high parts up 16 bits.
3754     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3755     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3756   } else if (Op.getValueType() == MVT::v8i16) {
3757     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3758
3759     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3760
3761     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3762                             LHS, RHS, Zero, DAG);
3763   } else if (Op.getValueType() == MVT::v16i8) {
3764     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3765
3766     // Multiply the even 8-bit parts, producing 16-bit sums.
3767     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3768                                            LHS, RHS, DAG, MVT::v8i16);
3769     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3770
3771     // Multiply the odd 8-bit parts, producing 16-bit sums.
3772     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3773                                           LHS, RHS, DAG, MVT::v8i16);
3774     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3775
3776     // Merge the results together.
3777     SDValue Ops[16];
3778     for (unsigned i = 0; i != 8; ++i) {
3779       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3780       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3781     }
3782     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3783                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3784   } else {
3785     assert(0 && "Unknown mul to lower!");
3786     abort();
3787   }
3788 }
3789
3790 /// LowerOperation - Provide custom lowering hooks for some operations.
3791 ///
3792 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
3793   switch (Op.getOpcode()) {
3794   default: assert(0 && "Wasn't expecting to be able to lower this!");
3795   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3796   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3797   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3798   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3799   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3800   case ISD::VASTART:
3801     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3802                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3803
3804   case ISD::VAARG:
3805     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3806                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3807
3808   case ISD::FORMAL_ARGUMENTS:
3809     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3810                                  VarArgsStackOffset, VarArgsNumGPR,
3811                                  VarArgsNumFPR, PPCSubTarget);
3812
3813   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget,
3814                                                  getTargetMachine());
3815   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3816   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3817   case ISD::DYNAMIC_STACKALLOC:
3818     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3819
3820   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3821   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3822   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3823   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3824   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3825
3826   // Lower 64-bit shifts.
3827   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3828   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3829   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3830
3831   // Vector-related lowering.
3832   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3833   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3834   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3835   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3836   case ISD::MUL:                return LowerMUL(Op, DAG);
3837
3838   // Frame & Return address.
3839   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3840   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3841   }
3842   return SDValue();
3843 }
3844
3845 SDNode *PPCTargetLowering::ReplaceNodeResults(SDNode *N, SelectionDAG &DAG) {
3846   switch (N->getOpcode()) {
3847   default: assert(0 && "Wasn't expecting to be able to lower this!");
3848   case ISD::FP_TO_SINT: {
3849     SDValue Res = LowerFP_TO_SINT(SDValue(N, 0), DAG);
3850     // Use MERGE_VALUES to drop the chain result value and get a node with one
3851     // result.  This requires turning off getMergeValues simplification, since
3852     // otherwise it will give us Res back.
3853     return DAG.getMergeValues(&Res, 1, false).Val;
3854   }
3855   }
3856 }
3857
3858
3859 //===----------------------------------------------------------------------===//
3860 //  Other Lowering Code
3861 //===----------------------------------------------------------------------===//
3862
3863 MachineBasicBlock *
3864 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3865                                     bool is64bit, unsigned BinOpcode) {
3866   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3867
3868   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3869   MachineFunction *F = BB->getParent();
3870   MachineFunction::iterator It = BB;
3871   ++It;
3872
3873   unsigned dest = MI->getOperand(0).getReg();
3874   unsigned ptrA = MI->getOperand(1).getReg();
3875   unsigned ptrB = MI->getOperand(2).getReg();
3876   unsigned incr = MI->getOperand(3).getReg();
3877
3878   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3879   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3880   F->insert(It, loopMBB);
3881   F->insert(It, exitMBB);
3882   exitMBB->transferSuccessors(BB);
3883
3884   MachineRegisterInfo &RegInfo = F->getRegInfo();
3885   unsigned TmpReg = RegInfo.createVirtualRegister(
3886     is64bit ? (const TargetRegisterClass *) &PPC::GPRCRegClass :
3887               (const TargetRegisterClass *) &PPC::G8RCRegClass);
3888
3889   //  thisMBB:
3890   //   ...
3891   //   fallthrough --> loopMBB
3892   BB->addSuccessor(loopMBB);
3893
3894   //  loopMBB:
3895   //   l[wd]arx dest, ptr
3896   //   add r0, dest, incr
3897   //   st[wd]cx. r0, ptr
3898   //   bne- loopMBB
3899   //   fallthrough --> exitMBB
3900   BB = loopMBB;
3901   BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
3902     .addReg(ptrA).addReg(ptrB);
3903   BuildMI(BB, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
3904   BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
3905     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
3906   BuildMI(BB, TII->get(PPC::BCC))
3907     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
3908   BB->addSuccessor(loopMBB);
3909   BB->addSuccessor(exitMBB);
3910
3911   //  exitMBB:
3912   //   ...
3913   BB = exitMBB;
3914   return BB;
3915 }
3916
3917 MachineBasicBlock *
3918 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
3919                                             MachineBasicBlock *BB,
3920                                             bool is8bit,    // operation
3921                                             unsigned BinOpcode) {
3922   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3923   // In 64 bit mode we have to use 64 bits for addresses, even though the
3924   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
3925   // registers without caring whether they're 32 or 64, but here we're
3926   // doing actual arithmetic on the addresses.
3927   bool is64bit = PPCSubTarget.isPPC64();
3928
3929   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3930   MachineFunction *F = BB->getParent();
3931   MachineFunction::iterator It = BB;
3932   ++It;
3933
3934   unsigned dest = MI->getOperand(0).getReg();
3935   unsigned ptrA = MI->getOperand(1).getReg();
3936   unsigned ptrB = MI->getOperand(2).getReg();
3937   unsigned incr = MI->getOperand(3).getReg();
3938
3939   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3940   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3941   F->insert(It, loopMBB);
3942   F->insert(It, exitMBB);
3943   exitMBB->transferSuccessors(BB);
3944
3945   MachineRegisterInfo &RegInfo = F->getRegInfo();
3946   const TargetRegisterClass *RC =
3947     is64bit ? (const TargetRegisterClass *) &PPC::GPRCRegClass :
3948               (const TargetRegisterClass *) &PPC::G8RCRegClass;
3949   unsigned TmpReg = RegInfo.createVirtualRegister(RC);
3950   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
3951   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
3952   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
3953   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
3954   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
3955   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
3956   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
3957   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
3958   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
3959   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
3960   unsigned Ptr1Reg;
3961
3962   //  thisMBB:
3963   //   ...
3964   //   fallthrough --> loopMBB
3965   BB->addSuccessor(loopMBB);
3966
3967   // The 4-byte load must be aligned, while a char or short may be
3968   // anywhere in the word.  Hence all this nasty bookkeeping code.
3969   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
3970   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
3971   //   xor shift, shift1, 24 [16]
3972   //   rlwinm ptr, ptr1, 0, 0, 29
3973   //   slw incr2, incr, shift
3974   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
3975   //   slw mask, mask2, shift
3976   //  loopMBB:
3977   //   l[wd]arx dest, ptr
3978   //   add tmp, dest, incr2
3979   //   andc tmp2, dest, mask
3980   //   and tmp3, tmp, mask
3981   //   or tmp4, tmp3, tmp2
3982   //   st[wd]cx. tmp4, ptr
3983   //   bne- loopMBB
3984   //   fallthrough --> exitMBB
3985
3986   if (ptrA!=PPC::R0) {
3987     Ptr1Reg = RegInfo.createVirtualRegister(RC);
3988     BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
3989       .addReg(ptrA).addReg(ptrB);
3990   } else {
3991     Ptr1Reg = ptrB;
3992   }
3993   BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
3994       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
3995   BuildMI(BB, TII->get(is64bit ? PPC::XOR8 : PPC::XOR), ShiftReg)
3996       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
3997   if (is64bit)
3998     BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
3999       .addReg(Ptr1Reg).addImm(0).addImm(61);
4000   else
4001     BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4002       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4003   BuildMI(BB, TII->get(PPC::SLW), Incr2Reg)
4004       .addReg(incr).addReg(ShiftReg);
4005   if (is8bit)
4006     BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4007   else {
4008     BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4009     BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4010   }
4011   BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4012       .addReg(Mask2Reg).addReg(ShiftReg);
4013
4014   BB = loopMBB;
4015   BuildMI(BB, TII->get(PPC::LWARX), dest)
4016     .addReg(PPC::R0).addReg(PtrReg);
4017   BuildMI(BB, TII->get(BinOpcode), TmpReg).addReg(Incr2Reg).addReg(dest);
4018   BuildMI(BB, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4019     .addReg(dest).addReg(MaskReg);
4020   BuildMI(BB, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4021     .addReg(TmpReg).addReg(MaskReg);
4022   BuildMI(BB, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4023     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4024   BuildMI(BB, TII->get(PPC::STWCX))
4025     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4026   BuildMI(BB, TII->get(PPC::BCC))
4027     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4028   BB->addSuccessor(loopMBB);
4029   BB->addSuccessor(exitMBB);
4030
4031   //  exitMBB:
4032   //   ...
4033   BB = exitMBB;
4034   return BB;
4035 }
4036
4037 MachineBasicBlock *
4038 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4039                                                MachineBasicBlock *BB) {
4040   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4041
4042   // To "insert" these instructions we actually have to insert their
4043   // control-flow patterns.
4044   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4045   MachineFunction::iterator It = BB;
4046   ++It;
4047
4048   MachineFunction *F = BB->getParent();
4049
4050   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4051       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4052       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4053       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4054       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4055
4056     // The incoming instruction knows the destination vreg to set, the
4057     // condition code register to branch on, the true/false values to
4058     // select between, and a branch opcode to use.
4059
4060     //  thisMBB:
4061     //  ...
4062     //   TrueVal = ...
4063     //   cmpTY ccX, r1, r2
4064     //   bCC copy1MBB
4065     //   fallthrough --> copy0MBB
4066     MachineBasicBlock *thisMBB = BB;
4067     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4068     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4069     unsigned SelectPred = MI->getOperand(4).getImm();
4070     BuildMI(BB, TII->get(PPC::BCC))
4071       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4072     F->insert(It, copy0MBB);
4073     F->insert(It, sinkMBB);
4074     // Update machine-CFG edges by transferring all successors of the current
4075     // block to the new block which will contain the Phi node for the select.
4076     sinkMBB->transferSuccessors(BB);
4077     // Next, add the true and fallthrough blocks as its successors.
4078     BB->addSuccessor(copy0MBB);
4079     BB->addSuccessor(sinkMBB);
4080
4081     //  copy0MBB:
4082     //   %FalseValue = ...
4083     //   # fallthrough to sinkMBB
4084     BB = copy0MBB;
4085
4086     // Update machine-CFG edges
4087     BB->addSuccessor(sinkMBB);
4088
4089     //  sinkMBB:
4090     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4091     //  ...
4092     BB = sinkMBB;
4093     BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4094       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4095       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4096   }
4097   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4098     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4099   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4100     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4101   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4102     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4103   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4104     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4105
4106   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4107     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4108   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4109     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4110   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4111     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4112   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4113     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4114
4115   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4116     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4117   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4118     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4119   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4120     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4121   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4122     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4123
4124   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4125     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4126   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4127     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4128   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4129     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4130   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4131     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4132
4133   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4134     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::NAND);
4135   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4136     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::NAND);
4137   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4138     BB = EmitAtomicBinary(MI, BB, false, PPC::NAND);
4139   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4140     BB = EmitAtomicBinary(MI, BB, true, PPC::NAND8);
4141
4142   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4143     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4144   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4145     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4146   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4147     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4148   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4149     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4150
4151   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4152            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4153     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4154
4155     unsigned dest   = MI->getOperand(0).getReg();
4156     unsigned ptrA   = MI->getOperand(1).getReg();
4157     unsigned ptrB   = MI->getOperand(2).getReg();
4158     unsigned oldval = MI->getOperand(3).getReg();
4159     unsigned newval = MI->getOperand(4).getReg();
4160
4161     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4162     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4163     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4164     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4165     F->insert(It, loop1MBB);
4166     F->insert(It, loop2MBB);
4167     F->insert(It, midMBB);
4168     F->insert(It, exitMBB);
4169     exitMBB->transferSuccessors(BB);
4170
4171     //  thisMBB:
4172     //   ...
4173     //   fallthrough --> loopMBB
4174     BB->addSuccessor(loop1MBB);
4175
4176     // loop1MBB:
4177     //   l[wd]arx dest, ptr
4178     //   cmp[wd] dest, oldval
4179     //   bne- midMBB
4180     // loop2MBB:
4181     //   st[wd]cx. newval, ptr
4182     //   bne- loopMBB
4183     //   b exitBB
4184     // midMBB:
4185     //   st[wd]cx. dest, ptr
4186     // exitBB:
4187     BB = loop1MBB;
4188     BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4189       .addReg(ptrA).addReg(ptrB);
4190     BuildMI(BB, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4191       .addReg(oldval).addReg(dest);
4192     BuildMI(BB, TII->get(PPC::BCC))
4193       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4194     BB->addSuccessor(loop2MBB);
4195     BB->addSuccessor(midMBB);
4196
4197     BB = loop2MBB;
4198     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4199       .addReg(newval).addReg(ptrA).addReg(ptrB);
4200     BuildMI(BB, TII->get(PPC::BCC))
4201       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4202     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4203     BB->addSuccessor(loop1MBB);
4204     BB->addSuccessor(exitMBB);
4205
4206     BB = midMBB;
4207     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4208       .addReg(dest).addReg(ptrA).addReg(ptrB);
4209     BB->addSuccessor(exitMBB);
4210
4211     //  exitMBB:
4212     //   ...
4213     BB = exitMBB;
4214   }
4215   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32 ||
4216            MI->getOpcode() == PPC::ATOMIC_SWAP_I64) {
4217     bool is64bit = MI->getOpcode() == PPC::ATOMIC_SWAP_I64;
4218
4219     unsigned dest   = MI->getOperand(0).getReg();
4220     unsigned ptrA   = MI->getOperand(1).getReg();
4221     unsigned ptrB   = MI->getOperand(2).getReg();
4222     unsigned newval = MI->getOperand(3).getReg();
4223
4224     MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4225     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4226     F->insert(It, loopMBB);
4227     F->insert(It, exitMBB);
4228     exitMBB->transferSuccessors(BB);
4229
4230     //  thisMBB:
4231     //   ...
4232     //   fallthrough --> loopMBB
4233     BB->addSuccessor(loopMBB);
4234
4235     //  loopMBB:
4236     //   l[wd]arx dest, ptr
4237     //   st[wd]cx. newval, ptr
4238     //   bne- loopMBB
4239     //   fallthrough --> exitMBB
4240     BB = loopMBB;
4241     BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4242       .addReg(ptrA).addReg(ptrB);
4243     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4244       .addReg(newval).addReg(ptrA).addReg(ptrB);
4245     BuildMI(BB, TII->get(PPC::BCC))
4246       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4247     BB->addSuccessor(loopMBB);
4248     BB->addSuccessor(exitMBB);
4249
4250     //  exitMBB:
4251     //   ...
4252     BB = exitMBB;
4253   }
4254   else {
4255     assert(0 && "Unexpected instr type to insert");
4256   }
4257
4258   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
4259   return BB;
4260 }
4261
4262 //===----------------------------------------------------------------------===//
4263 // Target Optimization Hooks
4264 //===----------------------------------------------------------------------===//
4265
4266 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
4267                                                DAGCombinerInfo &DCI) const {
4268   TargetMachine &TM = getTargetMachine();
4269   SelectionDAG &DAG = DCI.DAG;
4270   switch (N->getOpcode()) {
4271   default: break;
4272   case PPCISD::SHL:
4273     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4274       if (C->getValue() == 0)   // 0 << V -> 0.
4275         return N->getOperand(0);
4276     }
4277     break;
4278   case PPCISD::SRL:
4279     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4280       if (C->getValue() == 0)   // 0 >>u V -> 0.
4281         return N->getOperand(0);
4282     }
4283     break;
4284   case PPCISD::SRA:
4285     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4286       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
4287           C->isAllOnesValue())    // -1 >>s V -> -1.
4288         return N->getOperand(0);
4289     }
4290     break;
4291
4292   case ISD::SINT_TO_FP:
4293     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
4294       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
4295         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
4296         // We allow the src/dst to be either f32/f64, but the intermediate
4297         // type must be i64.
4298         if (N->getOperand(0).getValueType() == MVT::i64 &&
4299             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
4300           SDValue Val = N->getOperand(0).getOperand(0);
4301           if (Val.getValueType() == MVT::f32) {
4302             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4303             DCI.AddToWorklist(Val.Val);
4304           }
4305
4306           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
4307           DCI.AddToWorklist(Val.Val);
4308           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
4309           DCI.AddToWorklist(Val.Val);
4310           if (N->getValueType(0) == MVT::f32) {
4311             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
4312                               DAG.getIntPtrConstant(0));
4313             DCI.AddToWorklist(Val.Val);
4314           }
4315           return Val;
4316         } else if (N->getOperand(0).getValueType() == MVT::i32) {
4317           // If the intermediate type is i32, we can avoid the load/store here
4318           // too.
4319         }
4320       }
4321     }
4322     break;
4323   case ISD::STORE:
4324     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
4325     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
4326         !cast<StoreSDNode>(N)->isTruncatingStore() &&
4327         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
4328         N->getOperand(1).getValueType() == MVT::i32 &&
4329         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
4330       SDValue Val = N->getOperand(1).getOperand(0);
4331       if (Val.getValueType() == MVT::f32) {
4332         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4333         DCI.AddToWorklist(Val.Val);
4334       }
4335       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
4336       DCI.AddToWorklist(Val.Val);
4337
4338       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
4339                         N->getOperand(2), N->getOperand(3));
4340       DCI.AddToWorklist(Val.Val);
4341       return Val;
4342     }
4343
4344     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
4345     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
4346         N->getOperand(1).Val->hasOneUse() &&
4347         (N->getOperand(1).getValueType() == MVT::i32 ||
4348          N->getOperand(1).getValueType() == MVT::i16)) {
4349       SDValue BSwapOp = N->getOperand(1).getOperand(0);
4350       // Do an any-extend to 32-bits if this is a half-word input.
4351       if (BSwapOp.getValueType() == MVT::i16)
4352         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
4353
4354       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
4355                          N->getOperand(2), N->getOperand(3),
4356                          DAG.getValueType(N->getOperand(1).getValueType()));
4357     }
4358     break;
4359   case ISD::BSWAP:
4360     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
4361     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
4362         N->getOperand(0).hasOneUse() &&
4363         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
4364       SDValue Load = N->getOperand(0);
4365       LoadSDNode *LD = cast<LoadSDNode>(Load);
4366       // Create the byte-swapping load.
4367       std::vector<MVT> VTs;
4368       VTs.push_back(MVT::i32);
4369       VTs.push_back(MVT::Other);
4370       SDValue MO = DAG.getMemOperand(LD->getMemOperand());
4371       SDValue Ops[] = {
4372         LD->getChain(),    // Chain
4373         LD->getBasePtr(),  // Ptr
4374         MO,                // MemOperand
4375         DAG.getValueType(N->getValueType(0)) // VT
4376       };
4377       SDValue BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
4378
4379       // If this is an i16 load, insert the truncate.
4380       SDValue ResVal = BSLoad;
4381       if (N->getValueType(0) == MVT::i16)
4382         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
4383
4384       // First, combine the bswap away.  This makes the value produced by the
4385       // load dead.
4386       DCI.CombineTo(N, ResVal);
4387
4388       // Next, combine the load away, we give it a bogus result value but a real
4389       // chain result.  The result value is dead because the bswap is dead.
4390       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
4391
4392       // Return N so it doesn't get rechecked!
4393       return SDValue(N, 0);
4394     }
4395
4396     break;
4397   case PPCISD::VCMP: {
4398     // If a VCMPo node already exists with exactly the same operands as this
4399     // node, use its result instead of this node (VCMPo computes both a CR6 and
4400     // a normal output).
4401     //
4402     if (!N->getOperand(0).hasOneUse() &&
4403         !N->getOperand(1).hasOneUse() &&
4404         !N->getOperand(2).hasOneUse()) {
4405
4406       // Scan all of the users of the LHS, looking for VCMPo's that match.
4407       SDNode *VCMPoNode = 0;
4408
4409       SDNode *LHSN = N->getOperand(0).Val;
4410       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
4411            UI != E; ++UI)
4412         if (UI->getOpcode() == PPCISD::VCMPo &&
4413             UI->getOperand(1) == N->getOperand(1) &&
4414             UI->getOperand(2) == N->getOperand(2) &&
4415             UI->getOperand(0) == N->getOperand(0)) {
4416           VCMPoNode = *UI;
4417           break;
4418         }
4419
4420       // If there is no VCMPo node, or if the flag value has a single use, don't
4421       // transform this.
4422       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
4423         break;
4424
4425       // Look at the (necessarily single) use of the flag value.  If it has a
4426       // chain, this transformation is more complex.  Note that multiple things
4427       // could use the value result, which we should ignore.
4428       SDNode *FlagUser = 0;
4429       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
4430            FlagUser == 0; ++UI) {
4431         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
4432         SDNode *User = *UI;
4433         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
4434           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
4435             FlagUser = User;
4436             break;
4437           }
4438         }
4439       }
4440
4441       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
4442       // give up for right now.
4443       if (FlagUser->getOpcode() == PPCISD::MFCR)
4444         return SDValue(VCMPoNode, 0);
4445     }
4446     break;
4447   }
4448   case ISD::BR_CC: {
4449     // If this is a branch on an altivec predicate comparison, lower this so
4450     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
4451     // lowering is done pre-legalize, because the legalizer lowers the predicate
4452     // compare down to code that is difficult to reassemble.
4453     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
4454     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
4455     int CompareOpc;
4456     bool isDot;
4457
4458     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
4459         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
4460         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
4461       assert(isDot && "Can't compare against a vector result!");
4462
4463       // If this is a comparison against something other than 0/1, then we know
4464       // that the condition is never/always true.
4465       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
4466       if (Val != 0 && Val != 1) {
4467         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
4468           return N->getOperand(0);
4469         // Always !=, turn it into an unconditional branch.
4470         return DAG.getNode(ISD::BR, MVT::Other,
4471                            N->getOperand(0), N->getOperand(4));
4472       }
4473
4474       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
4475
4476       // Create the PPCISD altivec 'dot' comparison node.
4477       std::vector<MVT> VTs;
4478       SDValue Ops[] = {
4479         LHS.getOperand(2),  // LHS of compare
4480         LHS.getOperand(3),  // RHS of compare
4481         DAG.getConstant(CompareOpc, MVT::i32)
4482       };
4483       VTs.push_back(LHS.getOperand(2).getValueType());
4484       VTs.push_back(MVT::Flag);
4485       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
4486
4487       // Unpack the result based on how the target uses it.
4488       PPC::Predicate CompOpc;
4489       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
4490       default:  // Can't happen, don't crash on invalid number though.
4491       case 0:   // Branch on the value of the EQ bit of CR6.
4492         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
4493         break;
4494       case 1:   // Branch on the inverted value of the EQ bit of CR6.
4495         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
4496         break;
4497       case 2:   // Branch on the value of the LT bit of CR6.
4498         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
4499         break;
4500       case 3:   // Branch on the inverted value of the LT bit of CR6.
4501         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
4502         break;
4503       }
4504
4505       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
4506                          DAG.getConstant(CompOpc, MVT::i32),
4507                          DAG.getRegister(PPC::CR6, MVT::i32),
4508                          N->getOperand(4), CompNode.getValue(1));
4509     }
4510     break;
4511   }
4512   }
4513
4514   return SDValue();
4515 }
4516
4517 //===----------------------------------------------------------------------===//
4518 // Inline Assembly Support
4519 //===----------------------------------------------------------------------===//
4520
4521 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4522                                                        const APInt &Mask,
4523                                                        APInt &KnownZero,
4524                                                        APInt &KnownOne,
4525                                                        const SelectionDAG &DAG,
4526                                                        unsigned Depth) const {
4527   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4528   switch (Op.getOpcode()) {
4529   default: break;
4530   case PPCISD::LBRX: {
4531     // lhbrx is known to have the top bits cleared out.
4532     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
4533       KnownZero = 0xFFFF0000;
4534     break;
4535   }
4536   case ISD::INTRINSIC_WO_CHAIN: {
4537     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
4538     default: break;
4539     case Intrinsic::ppc_altivec_vcmpbfp_p:
4540     case Intrinsic::ppc_altivec_vcmpeqfp_p:
4541     case Intrinsic::ppc_altivec_vcmpequb_p:
4542     case Intrinsic::ppc_altivec_vcmpequh_p:
4543     case Intrinsic::ppc_altivec_vcmpequw_p:
4544     case Intrinsic::ppc_altivec_vcmpgefp_p:
4545     case Intrinsic::ppc_altivec_vcmpgtfp_p:
4546     case Intrinsic::ppc_altivec_vcmpgtsb_p:
4547     case Intrinsic::ppc_altivec_vcmpgtsh_p:
4548     case Intrinsic::ppc_altivec_vcmpgtsw_p:
4549     case Intrinsic::ppc_altivec_vcmpgtub_p:
4550     case Intrinsic::ppc_altivec_vcmpgtuh_p:
4551     case Intrinsic::ppc_altivec_vcmpgtuw_p:
4552       KnownZero = ~1U;  // All bits but the low one are known to be zero.
4553       break;
4554     }
4555   }
4556   }
4557 }
4558
4559
4560 /// getConstraintType - Given a constraint, return the type of
4561 /// constraint it is for this target.
4562 PPCTargetLowering::ConstraintType
4563 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
4564   if (Constraint.size() == 1) {
4565     switch (Constraint[0]) {
4566     default: break;
4567     case 'b':
4568     case 'r':
4569     case 'f':
4570     case 'v':
4571     case 'y':
4572       return C_RegisterClass;
4573     }
4574   }
4575   return TargetLowering::getConstraintType(Constraint);
4576 }
4577
4578 std::pair<unsigned, const TargetRegisterClass*>
4579 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4580                                                 MVT VT) const {
4581   if (Constraint.size() == 1) {
4582     // GCC RS6000 Constraint Letters
4583     switch (Constraint[0]) {
4584     case 'b':   // R1-R31
4585     case 'r':   // R0-R31
4586       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
4587         return std::make_pair(0U, PPC::G8RCRegisterClass);
4588       return std::make_pair(0U, PPC::GPRCRegisterClass);
4589     case 'f':
4590       if (VT == MVT::f32)
4591         return std::make_pair(0U, PPC::F4RCRegisterClass);
4592       else if (VT == MVT::f64)
4593         return std::make_pair(0U, PPC::F8RCRegisterClass);
4594       break;
4595     case 'v':
4596       return std::make_pair(0U, PPC::VRRCRegisterClass);
4597     case 'y':   // crrc
4598       return std::make_pair(0U, PPC::CRRCRegisterClass);
4599     }
4600   }
4601
4602   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4603 }
4604
4605
4606 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4607 /// vector.  If it is invalid, don't add anything to Ops.
4608 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
4609                                                      std::vector<SDValue>&Ops,
4610                                                      SelectionDAG &DAG) const {
4611   SDValue Result(0,0);
4612   switch (Letter) {
4613   default: break;
4614   case 'I':
4615   case 'J':
4616   case 'K':
4617   case 'L':
4618   case 'M':
4619   case 'N':
4620   case 'O':
4621   case 'P': {
4622     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
4623     if (!CST) return; // Must be an immediate to match.
4624     unsigned Value = CST->getValue();
4625     switch (Letter) {
4626     default: assert(0 && "Unknown constraint letter!");
4627     case 'I':  // "I" is a signed 16-bit constant.
4628       if ((short)Value == (int)Value)
4629         Result = DAG.getTargetConstant(Value, Op.getValueType());
4630       break;
4631     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
4632     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
4633       if ((short)Value == 0)
4634         Result = DAG.getTargetConstant(Value, Op.getValueType());
4635       break;
4636     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
4637       if ((Value >> 16) == 0)
4638         Result = DAG.getTargetConstant(Value, Op.getValueType());
4639       break;
4640     case 'M':  // "M" is a constant that is greater than 31.
4641       if (Value > 31)
4642         Result = DAG.getTargetConstant(Value, Op.getValueType());
4643       break;
4644     case 'N':  // "N" is a positive constant that is an exact power of two.
4645       if ((int)Value > 0 && isPowerOf2_32(Value))
4646         Result = DAG.getTargetConstant(Value, Op.getValueType());
4647       break;
4648     case 'O':  // "O" is the constant zero.
4649       if (Value == 0)
4650         Result = DAG.getTargetConstant(Value, Op.getValueType());
4651       break;
4652     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
4653       if ((short)-Value == (int)-Value)
4654         Result = DAG.getTargetConstant(Value, Op.getValueType());
4655       break;
4656     }
4657     break;
4658   }
4659   }
4660
4661   if (Result.Val) {
4662     Ops.push_back(Result);
4663     return;
4664   }
4665
4666   // Handle standard constraint letters.
4667   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
4668 }
4669
4670 // isLegalAddressingMode - Return true if the addressing mode represented
4671 // by AM is legal for this target, for a load/store of the specified type.
4672 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4673                                               const Type *Ty) const {
4674   // FIXME: PPC does not allow r+i addressing modes for vectors!
4675
4676   // PPC allows a sign-extended 16-bit immediate field.
4677   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
4678     return false;
4679
4680   // No global is ever allowed as a base.
4681   if (AM.BaseGV)
4682     return false;
4683
4684   // PPC only support r+r,
4685   switch (AM.Scale) {
4686   case 0:  // "r+i" or just "i", depending on HasBaseReg.
4687     break;
4688   case 1:
4689     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
4690       return false;
4691     // Otherwise we have r+r or r+i.
4692     break;
4693   case 2:
4694     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
4695       return false;
4696     // Allow 2*r as r+r.
4697     break;
4698   default:
4699     // No other scales are supported.
4700     return false;
4701   }
4702
4703   return true;
4704 }
4705
4706 /// isLegalAddressImmediate - Return true if the integer value can be used
4707 /// as the offset of the target addressing mode for load / store of the
4708 /// given type.
4709 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
4710   // PPC allows a sign-extended 16-bit immediate field.
4711   return (V > -(1 << 16) && V < (1 << 16)-1);
4712 }
4713
4714 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
4715   return false;
4716 }
4717
4718 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
4719   // Depths > 0 not supported yet!
4720   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4721     return SDValue();
4722
4723   MachineFunction &MF = DAG.getMachineFunction();
4724   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
4725
4726   // Just load the return address off the stack.
4727   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
4728
4729   // Make sure the function really does not optimize away the store of the RA
4730   // to the stack.
4731   FuncInfo->setLRStoreRequired();
4732   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4733 }
4734
4735 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
4736   // Depths > 0 not supported yet!
4737   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4738     return SDValue();
4739
4740   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4741   bool isPPC64 = PtrVT == MVT::i64;
4742
4743   MachineFunction &MF = DAG.getMachineFunction();
4744   MachineFrameInfo *MFI = MF.getFrameInfo();
4745   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
4746                   && MFI->getStackSize();
4747
4748   if (isPPC64)
4749     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
4750       MVT::i64);
4751   else
4752     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
4753       MVT::i32);
4754 }