lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no SREM/UREM instructions
  81   setOperationAction(ISD::SREM, MVT::i32, Expand);
  82   setOperationAction(ISD::UREM, MVT::i32, Expand);
  83   setOperationAction(ISD::SREM, MVT::i64, Expand);
  84   setOperationAction(ISD::UREM, MVT::i64, Expand);
  85
  86   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  87   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  88   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  89   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  90   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  91   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  92   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  93   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
  94   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
  95
  96   // We don't support sin/cos/sqrt/fmod/pow
  97   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  98   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  99   setOperationAction(ISD::FREM , MVT::f64, Expand);
 100   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 101   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 102   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 103   setOperationAction(ISD::FREM , MVT::f32, Expand);
 104   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 105
 106   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 107
 108   // If we're enabling GP optimizations, use hardware square root
 109   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 110     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 111     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 112   }
 113
 114   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 115   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 116
 117   // PowerPC does not have BSWAP, CTPOP or CTTZ
 118   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 119   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 120   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 121   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 122   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 123   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 124
 125   // PowerPC does not have ROTR
 126   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 127   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 128
 129   // PowerPC does not have Select
 130   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 131   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 132   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 133   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 134
 135   // PowerPC wants to turn select_cc of FP into fsel when possible.
 136   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 138
 139   // PowerPC wants to optimize integer setcc a bit
 140   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 141
 142   // PowerPC does not have BRCOND which requires SetCC
 143   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 144
 145   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 146
 147   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 148   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 149
 150   // PowerPC does not have [U|S]INT_TO_FP
 151   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 152   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 153
 154   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 155   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 156   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 157   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 158
 159   // We cannot sextinreg(i1).  Expand to shifts.
 160   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 161
 162   // Support label based line numbers.
 163   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 164   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 165
 166   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 167   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 168   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 169   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 170
 171
 172   // We want to legalize GlobalAddress and ConstantPool nodes into the
 173   // appropriate instructions to materialize the address.
 174   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 175   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 176   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 177   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 178   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 179   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 180   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 181   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 182
 183   // RET must be custom lowered, to meet ABI requirements.
 184   setOperationAction(ISD::RET               , MVT::Other, Custom);
 185
 186   // TRAP is legal.
 187   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 188
 189   // TRAMPOLINE is custom lowered.
 190   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 191
 192   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 193   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 194
 195   // VAARG is custom lowered with ELF 32 ABI
 196   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 197     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 198   else
 199     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 200
 201   // Use the default implementation.
 202   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 203   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 208
 209   // We want to custom lower some of our intrinsics.
 210   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 211
 212   // Comparisons that require checking two conditions.
 213   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 214   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 215   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 216   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 217   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 218   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 219   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 220   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 221   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 222   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 223   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 224   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 225
 226   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 227     // They also have instructions for converting between i64 and fp.
 228     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 229     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 230     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 231     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 232     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 233
 234     // FIXME: disable this lowered code.  This generates 64-bit register values,
 235     // and we don't model the fact that the top part is clobbered by calls.  We
 236     // need to flag these together so that the value isn't live across a call.
 237     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 238
 239     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 240     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 241   } else {
 242     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 243     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 244   }
 245
 246   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 247     // 64-bit PowerPC implementations can support i64 types directly
 248     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 249     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 250     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 251     // 64-bit PowerPC wants to expand i128 shifts itself.
 252     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 253     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 254     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 255   } else {
 256     // 32-bit PowerPC wants to expand i64 shifts itself.
 257     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 258     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 259     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 260   }
 261
 262   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 263     // First set operation action for all vector types to expand. Then we
 264     // will selectively turn on ones that can be effectively codegen'd.
 265     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 266          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 267       MVT VT = (MVT::SimpleValueType)i;
 268
 269       // add/sub are legal for all supported vector VT's.
 270       setOperationAction(ISD::ADD , VT, Legal);
 271       setOperationAction(ISD::SUB , VT, Legal);
 272
 273       // We promote all shuffles to v16i8.
 274       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 275       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 276
 277       // We promote all non-typed operations to v4i32.
 278       setOperationAction(ISD::AND   , VT, Promote);
 279       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 280       setOperationAction(ISD::OR    , VT, Promote);
 281       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 282       setOperationAction(ISD::XOR   , VT, Promote);
 283       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 284       setOperationAction(ISD::LOAD  , VT, Promote);
 285       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 286       setOperationAction(ISD::SELECT, VT, Promote);
 287       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 288       setOperationAction(ISD::STORE, VT, Promote);
 289       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 290
 291       // No other operations are legal.
 292       setOperationAction(ISD::MUL , VT, Expand);
 293       setOperationAction(ISD::SDIV, VT, Expand);
 294       setOperationAction(ISD::SREM, VT, Expand);
 295       setOperationAction(ISD::UDIV, VT, Expand);
 296       setOperationAction(ISD::UREM, VT, Expand);
 297       setOperationAction(ISD::FDIV, VT, Expand);
 298       setOperationAction(ISD::FNEG, VT, Expand);
 299       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 300       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 301       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 302       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 303       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 304       setOperationAction(ISD::UDIVREM, VT, Expand);
 305       setOperationAction(ISD::SDIVREM, VT, Expand);
 306       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 307       setOperationAction(ISD::FPOW, VT, Expand);
 308       setOperationAction(ISD::CTPOP, VT, Expand);
 309       setOperationAction(ISD::CTLZ, VT, Expand);
 310       setOperationAction(ISD::CTTZ, VT, Expand);
 311     }
 312
 313     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 314     // with merges, splats, etc.
 315     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 316
 317     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 318     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 319     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 320     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 321     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 322     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 323
 324     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 325     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 326     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 327     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 328
 329     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 330     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 331     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 332     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 333
 334     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 335     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 336
 337     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 338     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 339     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 340     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 341   }
 342
 343   setShiftAmountType(MVT::i32);
 344   setBooleanContents(ZeroOrOneBooleanContent);
 345
 346   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 347     setStackPointerRegisterToSaveRestore(PPC::X1);
 348     setExceptionPointerRegister(PPC::X3);
 349     setExceptionSelectorRegister(PPC::X4);
 350   } else {
 351     setStackPointerRegisterToSaveRestore(PPC::R1);
 352     setExceptionPointerRegister(PPC::R3);
 353     setExceptionSelectorRegister(PPC::R4);
 354   }
 355
 356   // We have target-specific dag combine patterns for the following nodes:
 357   setTargetDAGCombine(ISD::SINT_TO_FP);
 358   setTargetDAGCombine(ISD::STORE);
 359   setTargetDAGCombine(ISD::BR_CC);
 360   setTargetDAGCombine(ISD::BSWAP);
 361
 362   // Darwin long double math library functions have $LDBL128 appended.
 363   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 364     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 365     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 366     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 367     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 368     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 369     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 370     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 371     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 372     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 373     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 374   }
 375
 376   computeRegisterProperties();
 377 }
 378
 379 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 380 /// function arguments in the caller parameter area.
 381 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 382   TargetMachine &TM = getTargetMachine();
 383   // Darwin passes everything on 4 byte boundary.
 384   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 385     return 4;
 386   // FIXME Elf TBD
 387   return 4;
 388 }
 389
 390 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 391   switch (Opcode) {
 392   default: return 0;
 393   case PPCISD::FSEL:            return "PPCISD::FSEL";
 394   case PPCISD::FCFID:           return "PPCISD::FCFID";
 395   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 396   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 397   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 398   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 399   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 400   case PPCISD::VPERM:           return "PPCISD::VPERM";
 401   case PPCISD::Hi:              return "PPCISD::Hi";
 402   case PPCISD::Lo:              return "PPCISD::Lo";
 403   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 404   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 405   case PPCISD::SRL:             return "PPCISD::SRL";
 406   case PPCISD::SRA:             return "PPCISD::SRA";
 407   case PPCISD::SHL:             return "PPCISD::SHL";
 408   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 409   case PPCISD::STD_32:          return "PPCISD::STD_32";
 410   case PPCISD::CALL_ELF:        return "PPCISD::CALL_ELF";
 411   case PPCISD::CALL_Macho:      return "PPCISD::CALL_Macho";
 412   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 413   case PPCISD::BCTRL_Macho:     return "PPCISD::BCTRL_Macho";
 414   case PPCISD::BCTRL_ELF:       return "PPCISD::BCTRL_ELF";
 415   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 416   case PPCISD::MFCR:            return "PPCISD::MFCR";
 417   case PPCISD::VCMP:            return "PPCISD::VCMP";
 418   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 419   case PPCISD::LBRX:            return "PPCISD::LBRX";
 420   case PPCISD::STBRX:           return "PPCISD::STBRX";
 421   case PPCISD::LARX:            return "PPCISD::LARX";
 422   case PPCISD::STCX:            return "PPCISD::STCX";
 423   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 424   case PPCISD::MFFS:            return "PPCISD::MFFS";
 425   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 426   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 427   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 428   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 429   case PPCISD::TAILCALL:        return "PPCISD::TAILCALL";
 430   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 431   }
 432 }
 433
 434
 435 MVT PPCTargetLowering::getSetCCResultType(MVT VT) const {
 436   return MVT::i32;
 437 }
 438
 439
 440 //===----------------------------------------------------------------------===//
 441 // Node matching predicates, for use by the tblgen matching code.
 442 //===----------------------------------------------------------------------===//
 443
 444 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 445 static bool isFloatingPointZero(SDValue Op) {
 446   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 447     return CFP->getValueAPF().isZero();
 448   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 449     // Maybe this has already been legalized into the constant pool?
 450     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 451       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 452         return CFP->getValueAPF().isZero();
 453   }
 454   return false;
 455 }
 456
 457 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 458 /// true if Op is undef or if it matches the specified value.
 459 static bool isConstantOrUndef(SDValue Op, unsigned Val) {
 460   return Op.getOpcode() == ISD::UNDEF ||
 461          cast<ConstantSDNode>(Op)->getZExtValue() == Val;
 462 }
 463
 464 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 465 /// VPKUHUM instruction.
 466 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 467   if (!isUnary) {
 468     for (unsigned i = 0; i != 16; ++i)
 469       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 470         return false;
 471   } else {
 472     for (unsigned i = 0; i != 8; ++i)
 473       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 474           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 475         return false;
 476   }
 477   return true;
 478 }
 479
 480 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 481 /// VPKUWUM instruction.
 482 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 483   if (!isUnary) {
 484     for (unsigned i = 0; i != 16; i += 2)
 485       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 486           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 487         return false;
 488   } else {
 489     for (unsigned i = 0; i != 8; i += 2)
 490       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 491           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 492           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 493           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 494         return false;
 495   }
 496   return true;
 497 }
 498
 499 /// isVMerge - Common function, used to match vmrg* shuffles.
 500 ///
 501 static bool isVMerge(SDNode *N, unsigned UnitSize,
 502                      unsigned LHSStart, unsigned RHSStart) {
 503   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 504          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 505   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 506          "Unsupported merge size!");
 507
 508   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 509     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 510       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 511                              LHSStart+j+i*UnitSize) ||
 512           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 513                              RHSStart+j+i*UnitSize))
 514         return false;
 515     }
 516       return true;
 517 }
 518
 519 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 520 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 521 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 522   if (!isUnary)
 523     return isVMerge(N, UnitSize, 8, 24);
 524   return isVMerge(N, UnitSize, 8, 8);
 525 }
 526
 527 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 528 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 529 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 530   if (!isUnary)
 531     return isVMerge(N, UnitSize, 0, 16);
 532   return isVMerge(N, UnitSize, 0, 0);
 533 }
 534
 535
 536 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 537 /// amount, otherwise return -1.
 538 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 539   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 540          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 541   // Find the first non-undef value in the shuffle mask.
 542   unsigned i;
 543   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 544     /*search*/;
 545
 546   if (i == 16) return -1;  // all undef.
 547
 548   // Otherwise, check to see if the rest of the elements are consequtively
 549   // numbered from this value.
 550   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getZExtValue();
 551   if (ShiftAmt < i) return -1;
 552   ShiftAmt -= i;
 553
 554   if (!isUnary) {
 555     // Check the rest of the elements to see if they are consequtive.
 556     for (++i; i != 16; ++i)
 557       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 558         return -1;
 559   } else {
 560     // Check the rest of the elements to see if they are consequtive.
 561     for (++i; i != 16; ++i)
 562       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 563         return -1;
 564   }
 565
 566   return ShiftAmt;
 567 }
 568
 569 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 570 /// specifies a splat of a single element that is suitable for input to
 571 /// VSPLTB/VSPLTH/VSPLTW.
 572 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 573   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 574          N->getNumOperands() == 16 &&
 575          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 576
 577   // This is a splat operation if each element of the permute is the same, and
 578   // if the value doesn't reference the second vector.
 579   unsigned ElementBase = 0;
 580   SDValue Elt = N->getOperand(0);
 581   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 582     ElementBase = EltV->getZExtValue();
 583   else
 584     return false;   // FIXME: Handle UNDEF elements too!
 585
 586   if (cast<ConstantSDNode>(Elt)->getZExtValue() >= 16)
 587     return false;
 588
 589   // Check that they are consequtive.
 590   for (unsigned i = 1; i != EltSize; ++i) {
 591     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 592         cast<ConstantSDNode>(N->getOperand(i))->getZExtValue() != i+ElementBase)
 593       return false;
 594   }
 595
 596   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 597   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 598     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 599     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 600            "Invalid VECTOR_SHUFFLE mask!");
 601     for (unsigned j = 0; j != EltSize; ++j)
 602       if (N->getOperand(i+j) != N->getOperand(j))
 603         return false;
 604   }
 605
 606   return true;
 607 }
 608
 609 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 610 /// are -0.0.
 611 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 612   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 613   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 614     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 615       return CFP->getValueAPF().isNegZero();
 616   return false;
 617 }
 618
 619 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 620 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 621 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 622   assert(isSplatShuffleMask(N, EltSize));
 623   return cast<ConstantSDNode>(N->getOperand(0))->getZExtValue() / EltSize;
 624 }
 625
 626 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 627 /// by using a vspltis[bhw] instruction of the specified element size, return
 628 /// the constant being splatted.  The ByteSize field indicates the number of
 629 /// bytes of each element [124] -> [bhw].
 630 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 631   SDValue OpVal(0, 0);
 632
 633   // If ByteSize of the splat is bigger than the element size of the
 634   // build_vector, then we have a case where we are checking for a splat where
 635   // multiple elements of the buildvector are folded together into a single
 636   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 637   unsigned EltSize = 16/N->getNumOperands();
 638   if (EltSize < ByteSize) {
 639     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 640     SDValue UniquedVals[4];
 641     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 642
 643     // See if all of the elements in the buildvector agree across.
 644     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 645       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 646       // If the element isn't a constant, bail fully out.
 647       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 648
 649
 650       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 651         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 652       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 653         return SDValue();  // no match.
 654     }
 655
 656     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 657     // either constant or undef values that are identical for each chunk.  See
 658     // if these chunks can form into a larger vspltis*.
 659
 660     // Check to see if all of the leading entries are either 0 or -1.  If
 661     // neither, then this won't fit into the immediate field.
 662     bool LeadingZero = true;
 663     bool LeadingOnes = true;
 664     for (unsigned i = 0; i != Multiple-1; ++i) {
 665       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 666
 667       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 668       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 669     }
 670     // Finally, check the least significant entry.
 671     if (LeadingZero) {
 672       if (UniquedVals[Multiple-1].getNode() == 0)
 673         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 674       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 675       if (Val < 16)
 676         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 677     }
 678     if (LeadingOnes) {
 679       if (UniquedVals[Multiple-1].getNode() == 0)
 680         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 681       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 682       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 683         return DAG.getTargetConstant(Val, MVT::i32);
 684     }
 685
 686     return SDValue();
 687   }
 688
 689   // Check to see if this buildvec has a single non-undef value in its elements.
 690   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 691     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 692     if (OpVal.getNode() == 0)
 693       OpVal = N->getOperand(i);
 694     else if (OpVal != N->getOperand(i))
 695       return SDValue();
 696   }
 697
 698   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 699
 700   unsigned ValSizeInBytes = 0;
 701   uint64_t Value = 0;
 702   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 703     Value = CN->getZExtValue();
 704     ValSizeInBytes = CN->getValueType(0).getSizeInBits()/8;
 705   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 706     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 707     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 708     ValSizeInBytes = 4;
 709   }
 710
 711   // If the splat value is larger than the element value, then we can never do
 712   // this splat.  The only case that we could fit the replicated bits into our
 713   // immediate field for would be zero, and we prefer to use vxor for it.
 714   if (ValSizeInBytes < ByteSize) return SDValue();
 715
 716   // If the element value is larger than the splat value, cut it in half and
 717   // check to see if the two halves are equal.  Continue doing this until we
 718   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 719   while (ValSizeInBytes > ByteSize) {
 720     ValSizeInBytes >>= 1;
 721
 722     // If the top half equals the bottom half, we're still ok.
 723     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 724          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 725       return SDValue();
 726   }
 727
 728   // Properly sign extend the value.
 729   int ShAmt = (4-ByteSize)*8;
 730   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 731
 732   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 733   if (MaskVal == 0) return SDValue();
 734
 735   // Finally, if this value fits in a 5 bit sext field, return it
 736   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 737     return DAG.getTargetConstant(MaskVal, MVT::i32);
 738   return SDValue();
 739 }
 740
 741 //===----------------------------------------------------------------------===//
 742 //  Addressing Mode Selection
 743 //===----------------------------------------------------------------------===//
 744
 745 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 746 /// or 64-bit immediate, and if the value can be accurately represented as a
 747 /// sign extension from a 16-bit value.  If so, this returns true and the
 748 /// immediate.
 749 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 750   if (N->getOpcode() != ISD::Constant)
 751     return false;
 752
 753   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 754   if (N->getValueType(0) == MVT::i32)
 755     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 756   else
 757     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 758 }
 759 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 760   return isIntS16Immediate(Op.getNode(), Imm);
 761 }
 762
 763
 764 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 765 /// can be represented as an indexed [r+r] operation.  Returns false if it
 766 /// can be more efficiently represented with [r+imm].
 767 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 768                                             SDValue &Index,
 769                                             SelectionDAG &DAG) const {
 770   short imm = 0;
 771   if (N.getOpcode() == ISD::ADD) {
 772     if (isIntS16Immediate(N.getOperand(1), imm))
 773       return false;    // r+i
 774     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 775       return false;    // r+i
 776
 777     Base = N.getOperand(0);
 778     Index = N.getOperand(1);
 779     return true;
 780   } else if (N.getOpcode() == ISD::OR) {
 781     if (isIntS16Immediate(N.getOperand(1), imm))
 782       return false;    // r+i can fold it if we can.
 783
 784     // If this is an or of disjoint bitfields, we can codegen this as an add
 785     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 786     // disjoint.
 787     APInt LHSKnownZero, LHSKnownOne;
 788     APInt RHSKnownZero, RHSKnownOne;
 789     DAG.ComputeMaskedBits(N.getOperand(0),
 790                           APInt::getAllOnesValue(N.getOperand(0)
 791                             .getValueSizeInBits()),
 792                           LHSKnownZero, LHSKnownOne);
 793
 794     if (LHSKnownZero.getBoolValue()) {
 795       DAG.ComputeMaskedBits(N.getOperand(1),
 796                             APInt::getAllOnesValue(N.getOperand(1)
 797                               .getValueSizeInBits()),
 798                             RHSKnownZero, RHSKnownOne);
 799       // If all of the bits are known zero on the LHS or RHS, the add won't
 800       // carry.
 801       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 802         Base = N.getOperand(0);
 803         Index = N.getOperand(1);
 804         return true;
 805       }
 806     }
 807   }
 808
 809   return false;
 810 }
 811
 812 /// Returns true if the address N can be represented by a base register plus
 813 /// a signed 16-bit displacement [r+imm], and if it is not better
 814 /// represented as reg+reg.
 815 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 816                                             SDValue &Base,
 817                                             SelectionDAG &DAG) const {
 818   // FIXME dl should come from parent load or store, not from address
 819   DebugLoc dl = N.getDebugLoc();
 820   // If this can be more profitably realized as r+r, fail.
 821   if (SelectAddressRegReg(N, Disp, Base, DAG))
 822     return false;
 823
 824   if (N.getOpcode() == ISD::ADD) {
 825     short imm = 0;
 826     if (isIntS16Immediate(N.getOperand(1), imm)) {
 827       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 828       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 829         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 830       } else {
 831         Base = N.getOperand(0);
 832       }
 833       return true; // [r+i]
 834     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 835       // Match LOAD (ADD (X, Lo(G))).
 836      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 837              && "Cannot handle constant offsets yet!");
 838       Disp = N.getOperand(1).getOperand(0);  // The global address.
 839       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 840              Disp.getOpcode() == ISD::TargetConstantPool ||
 841              Disp.getOpcode() == ISD::TargetJumpTable);
 842       Base = N.getOperand(0);
 843       return true;  // [&g+r]
 844     }
 845   } else if (N.getOpcode() == ISD::OR) {
 846     short imm = 0;
 847     if (isIntS16Immediate(N.getOperand(1), imm)) {
 848       // If this is an or of disjoint bitfields, we can codegen this as an add
 849       // (for better address arithmetic) if the LHS and RHS of the OR are
 850       // provably disjoint.
 851       APInt LHSKnownZero, LHSKnownOne;
 852       DAG.ComputeMaskedBits(N.getOperand(0),
 853                             APInt::getAllOnesValue(N.getOperand(0)
 854                                                    .getValueSizeInBits()),
 855                             LHSKnownZero, LHSKnownOne);
 856
 857       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 858         // If all of the bits are known zero on the LHS or RHS, the add won't
 859         // carry.
 860         Base = N.getOperand(0);
 861         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 862         return true;
 863       }
 864     }
 865   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 866     // Loading from a constant address.
 867
 868     // If this address fits entirely in a 16-bit sext immediate field, codegen
 869     // this as "d, 0"
 870     short Imm;
 871     if (isIntS16Immediate(CN, Imm)) {
 872       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 873       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 874       return true;
 875     }
 876
 877     // Handle 32-bit sext immediates with LIS + addr mode.
 878     if (CN->getValueType(0) == MVT::i32 ||
 879         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 880       int Addr = (int)CN->getZExtValue();
 881
 882       // Otherwise, break this down into an LIS + disp.
 883       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 884
 885       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 886       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 887       Base = SDValue(DAG.getTargetNode(Opc, dl, CN->getValueType(0), Base), 0);
 888       return true;
 889     }
 890   }
 891
 892   Disp = DAG.getTargetConstant(0, getPointerTy());
 893   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 894     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 895   else
 896     Base = N;
 897   return true;      // [r+0]
 898 }
 899
 900 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 901 /// represented as an indexed [r+r] operation.
 902 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 903                                                 SDValue &Index,
 904                                                 SelectionDAG &DAG) const {
 905   // Check to see if we can easily represent this as an [r+r] address.  This
 906   // will fail if it thinks that the address is more profitably represented as
 907   // reg+imm, e.g. where imm = 0.
 908   if (SelectAddressRegReg(N, Base, Index, DAG))
 909     return true;
 910
 911   // If the operand is an addition, always emit this as [r+r], since this is
 912   // better (for code size, and execution, as the memop does the add for free)
 913   // than emitting an explicit add.
 914   if (N.getOpcode() == ISD::ADD) {
 915     Base = N.getOperand(0);
 916     Index = N.getOperand(1);
 917     return true;
 918   }
 919
 920   // Otherwise, do it the hard way, using R0 as the base register.
 921   Base = DAG.getRegister(PPC::R0, N.getValueType());
 922   Index = N;
 923   return true;
 924 }
 925
 926 /// SelectAddressRegImmShift - Returns true if the address N can be
 927 /// represented by a base register plus a signed 14-bit displacement
 928 /// [r+imm*4].  Suitable for use by STD and friends.
 929 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 930                                                  SDValue &Base,
 931                                                  SelectionDAG &DAG) const {
 932   // FIXME dl should come from the parent load or store, not the address
 933   DebugLoc dl = N.getDebugLoc();
 934   // If this can be more profitably realized as r+r, fail.
 935   if (SelectAddressRegReg(N, Disp, Base, DAG))
 936     return false;
 937
 938   if (N.getOpcode() == ISD::ADD) {
 939     short imm = 0;
 940     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 941       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 942       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 943         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 944       } else {
 945         Base = N.getOperand(0);
 946       }
 947       return true; // [r+i]
 948     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 949       // Match LOAD (ADD (X, Lo(G))).
 950      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 951              && "Cannot handle constant offsets yet!");
 952       Disp = N.getOperand(1).getOperand(0);  // The global address.
 953       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 954              Disp.getOpcode() == ISD::TargetConstantPool ||
 955              Disp.getOpcode() == ISD::TargetJumpTable);
 956       Base = N.getOperand(0);
 957       return true;  // [&g+r]
 958     }
 959   } else if (N.getOpcode() == ISD::OR) {
 960     short imm = 0;
 961     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 962       // If this is an or of disjoint bitfields, we can codegen this as an add
 963       // (for better address arithmetic) if the LHS and RHS of the OR are
 964       // provably disjoint.
 965       APInt LHSKnownZero, LHSKnownOne;
 966       DAG.ComputeMaskedBits(N.getOperand(0),
 967                             APInt::getAllOnesValue(N.getOperand(0)
 968                                                    .getValueSizeInBits()),
 969                             LHSKnownZero, LHSKnownOne);
 970       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 971         // If all of the bits are known zero on the LHS or RHS, the add won't
 972         // carry.
 973         Base = N.getOperand(0);
 974         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 975         return true;
 976       }
 977     }
 978   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 979     // Loading from a constant address.  Verify low two bits are clear.
 980     if ((CN->getZExtValue() & 3) == 0) {
 981       // If this address fits entirely in a 14-bit sext immediate field, codegen
 982       // this as "d, 0"
 983       short Imm;
 984       if (isIntS16Immediate(CN, Imm)) {
 985         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 986         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 987         return true;
 988       }
 989
 990       // Fold the low-part of 32-bit absolute addresses into addr mode.
 991       if (CN->getValueType(0) == MVT::i32 ||
 992           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 993         int Addr = (int)CN->getZExtValue();
 994
 995         // Otherwise, break this down into an LIS + disp.
 996         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 997         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 998         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 999         Base = SDValue(DAG.getTargetNode(Opc, dl, CN->getValueType(0), Base),0);
1000         return true;
1001       }
1002     }
1003   }
1004
1005   Disp = DAG.getTargetConstant(0, getPointerTy());
1006   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1007     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1008   else
1009     Base = N;
1010   return true;      // [r+0]
1011 }
1012
1013
1014 /// getPreIndexedAddressParts - returns true by value, base pointer and
1015 /// offset pointer and addressing mode by reference if the node's address
1016 /// can be legally represented as pre-indexed load / store address.
1017 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1018                                                   SDValue &Offset,
1019                                                   ISD::MemIndexedMode &AM,
1020                                                   SelectionDAG &DAG) const {
1021   // Disabled by default for now.
1022   if (!EnablePPCPreinc) return false;
1023
1024   SDValue Ptr;
1025   MVT VT;
1026   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1027     Ptr = LD->getBasePtr();
1028     VT = LD->getMemoryVT();
1029
1030   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1031     ST = ST;
1032     Ptr = ST->getBasePtr();
1033     VT  = ST->getMemoryVT();
1034   } else
1035     return false;
1036
1037   // PowerPC doesn't have preinc load/store instructions for vectors.
1038   if (VT.isVector())
1039     return false;
1040
1041   // TODO: Check reg+reg first.
1042
1043   // LDU/STU use reg+imm*4, others use reg+imm.
1044   if (VT != MVT::i64) {
1045     // reg + imm
1046     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1047       return false;
1048   } else {
1049     // reg + imm * 4.
1050     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1051       return false;
1052   }
1053
1054   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1055     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1056     // sext i32 to i64 when addr mode is r+i.
1057     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1058         LD->getExtensionType() == ISD::SEXTLOAD &&
1059         isa<ConstantSDNode>(Offset))
1060       return false;
1061   }
1062
1063   AM = ISD::PRE_INC;
1064   return true;
1065 }
1066
1067 //===----------------------------------------------------------------------===//
1068 //  LowerOperation implementation
1069 //===----------------------------------------------------------------------===//
1070
1071 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1072                                              SelectionDAG &DAG) {
1073   MVT PtrVT = Op.getValueType();
1074   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1075   Constant *C = CP->getConstVal();
1076   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1077   SDValue Zero = DAG.getConstant(0, PtrVT);
1078   // FIXME there isn't really any debug info here
1079   DebugLoc dl = Op.getDebugLoc();
1080
1081   const TargetMachine &TM = DAG.getTarget();
1082
1083   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, CPI, Zero);
1084   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, CPI, Zero);
1085
1086   // If this is a non-darwin platform, we don't support non-static relo models
1087   // yet.
1088   if (TM.getRelocationModel() == Reloc::Static ||
1089       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1090     // Generate non-pic code that has direct accesses to the constant pool.
1091     // The address of the global is just (hi(&g)+lo(&g)).
1092     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1093   }
1094
1095   if (TM.getRelocationModel() == Reloc::PIC_) {
1096     // With PIC, the first instruction is actually "GR+hi(&G)".
1097     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1098                      DAG.getNode(PPCISD::GlobalBaseReg,
1099                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1100   }
1101
1102   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1103   return Lo;
1104 }
1105
1106 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1107   MVT PtrVT = Op.getValueType();
1108   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1109   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1110   SDValue Zero = DAG.getConstant(0, PtrVT);
1111   // FIXME there isn't really any debug loc here
1112   DebugLoc dl = Op.getDebugLoc();
1113
1114   const TargetMachine &TM = DAG.getTarget();
1115
1116   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, JTI, Zero);
1117   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, JTI, Zero);
1118
1119   // If this is a non-darwin platform, we don't support non-static relo models
1120   // yet.
1121   if (TM.getRelocationModel() == Reloc::Static ||
1122       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1123     // Generate non-pic code that has direct accesses to the constant pool.
1124     // The address of the global is just (hi(&g)+lo(&g)).
1125     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1126   }
1127
1128   if (TM.getRelocationModel() == Reloc::PIC_) {
1129     // With PIC, the first instruction is actually "GR+hi(&G)".
1130     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1131                      DAG.getNode(PPCISD::GlobalBaseReg,
1132                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1133   }
1134
1135   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1136   return Lo;
1137 }
1138
1139 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1140                                                    SelectionDAG &DAG) {
1141   assert(0 && "TLS not implemented for PPC.");
1142   return SDValue(); // Not reached
1143 }
1144
1145 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1146                                               SelectionDAG &DAG) {
1147   MVT PtrVT = Op.getValueType();
1148   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1149   GlobalValue *GV = GSDN->getGlobal();
1150   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1151   SDValue Zero = DAG.getConstant(0, PtrVT);
1152   // FIXME there isn't really any debug info here
1153   DebugLoc dl = GSDN->getDebugLoc();
1154
1155   const TargetMachine &TM = DAG.getTarget();
1156
1157   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, GA, Zero);
1158   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, GA, Zero);
1159
1160   // If this is a non-darwin platform, we don't support non-static relo models
1161   // yet.
1162   if (TM.getRelocationModel() == Reloc::Static ||
1163       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1164     // Generate non-pic code that has direct accesses to globals.
1165     // The address of the global is just (hi(&g)+lo(&g)).
1166     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1167   }
1168
1169   if (TM.getRelocationModel() == Reloc::PIC_) {
1170     // With PIC, the first instruction is actually "GR+hi(&G)".
1171     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1172                      DAG.getNode(PPCISD::GlobalBaseReg,
1173                                  DebugLoc::getUnknownLoc(), PtrVT), Hi);
1174   }
1175
1176   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1177
1178   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1179     return Lo;
1180
1181   // If the global is weak or external, we have to go through the lazy
1182   // resolution stub.
1183   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Lo, NULL, 0);
1184 }
1185
1186 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1187   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1188   DebugLoc dl = Op.getNode()->getDebugLoc();
1189
1190   // If we're comparing for equality to zero, expose the fact that this is
1191   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1192   // fold the new nodes.
1193   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1194     if (C->isNullValue() && CC == ISD::SETEQ) {
1195       MVT VT = Op.getOperand(0).getValueType();
1196       SDValue Zext = Op.getOperand(0);
1197       if (VT.bitsLT(MVT::i32)) {
1198         VT = MVT::i32;
1199         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1200       }
1201       unsigned Log2b = Log2_32(VT.getSizeInBits());
1202       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1203       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1204                                 DAG.getConstant(Log2b, MVT::i32));
1205       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1206     }
1207     // Leave comparisons against 0 and -1 alone for now, since they're usually
1208     // optimized.  FIXME: revisit this when we can custom lower all setcc
1209     // optimizations.
1210     if (C->isAllOnesValue() || C->isNullValue())
1211       return SDValue();
1212   }
1213
1214   // If we have an integer seteq/setne, turn it into a compare against zero
1215   // by xor'ing the rhs with the lhs, which is faster than setting a
1216   // condition register, reading it back out, and masking the correct bit.  The
1217   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1218   // the result to other bit-twiddling opportunities.
1219   MVT LHSVT = Op.getOperand(0).getValueType();
1220   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1221     MVT VT = Op.getValueType();
1222     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1223                                 Op.getOperand(1));
1224     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1225   }
1226   return SDValue();
1227 }
1228
1229 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1230                               int VarArgsFrameIndex,
1231                               int VarArgsStackOffset,
1232                               unsigned VarArgsNumGPR,
1233                               unsigned VarArgsNumFPR,
1234                               const PPCSubtarget &Subtarget) {
1235
1236   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1237   return SDValue(); // Not reached
1238 }
1239
1240 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
1241   SDValue Chain = Op.getOperand(0);
1242   SDValue Trmp = Op.getOperand(1); // trampoline
1243   SDValue FPtr = Op.getOperand(2); // nested function
1244   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1245   DebugLoc dl = Op.getNode()->getDebugLoc();
1246
1247   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1248   bool isPPC64 = (PtrVT == MVT::i64);
1249   const Type *IntPtrTy =
1250     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType();
1251
1252   TargetLowering::ArgListTy Args;
1253   TargetLowering::ArgListEntry Entry;
1254
1255   Entry.Ty = IntPtrTy;
1256   Entry.Node = Trmp; Args.push_back(Entry);
1257
1258   // TrampSize == (isPPC64 ? 48 : 40);
1259   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1260                                isPPC64 ? MVT::i64 : MVT::i32);
1261   Args.push_back(Entry);
1262
1263   Entry.Node = FPtr; Args.push_back(Entry);
1264   Entry.Node = Nest; Args.push_back(Entry);
1265
1266   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1267   std::pair<SDValue, SDValue> CallResult =
1268     LowerCallTo(Chain, Op.getValueType().getTypeForMVT(), false, false,
1269                 false, false, CallingConv::C, false,
1270                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1271                 Args, DAG, dl);
1272
1273   SDValue Ops[] =
1274     { CallResult.first, CallResult.second };
1275
1276   return DAG.getMergeValues(Ops, 2, dl);
1277 }
1278
1279 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1280                                         int VarArgsFrameIndex,
1281                                         int VarArgsStackOffset,
1282                                         unsigned VarArgsNumGPR,
1283                                         unsigned VarArgsNumFPR,
1284                                         const PPCSubtarget &Subtarget) {
1285   DebugLoc dl = Op.getNode()->getDebugLoc();
1286
1287   if (Subtarget.isMachoABI()) {
1288     // vastart just stores the address of the VarArgsFrameIndex slot into the
1289     // memory location argument.
1290     MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1291     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1292     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1293     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1294   }
1295
1296   // For ELF 32 ABI we follow the layout of the va_list struct.
1297   // We suppose the given va_list is already allocated.
1298   //
1299   // typedef struct {
1300   //  char gpr;     /* index into the array of 8 GPRs
1301   //                 * stored in the register save area
1302   //                 * gpr=0 corresponds to r3,
1303   //                 * gpr=1 to r4, etc.
1304   //                 */
1305   //  char fpr;     /* index into the array of 8 FPRs
1306   //                 * stored in the register save area
1307   //                 * fpr=0 corresponds to f1,
1308   //                 * fpr=1 to f2, etc.
1309   //                 */
1310   //  char *overflow_arg_area;
1311   //                /* location on stack that holds
1312   //                 * the next overflow argument
1313   //                 */
1314   //  char *reg_save_area;
1315   //               /* where r3:r10 and f1:f8 (if saved)
1316   //                * are stored
1317   //                */
1318   // } va_list[1];
1319
1320
1321   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1322   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1323
1324
1325   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1326
1327   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1328   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1329
1330   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1331   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1332
1333   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1334   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1335
1336   uint64_t FPROffset = 1;
1337   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1338
1339   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1340
1341   // Store first byte : number of int regs
1342   SDValue firstStore = DAG.getStore(Op.getOperand(0), dl, ArgGPR,
1343                                       Op.getOperand(1), SV, 0);
1344   uint64_t nextOffset = FPROffset;
1345   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1346                                   ConstFPROffset);
1347
1348   // Store second byte : number of float regs
1349   SDValue secondStore =
1350     DAG.getStore(firstStore, dl, ArgFPR, nextPtr, SV, nextOffset);
1351   nextOffset += StackOffset;
1352   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1353
1354   // Store second word : arguments given on stack
1355   SDValue thirdStore =
1356     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr, SV, nextOffset);
1357   nextOffset += FrameOffset;
1358   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1359
1360   // Store third word : arguments given in registers
1361   return DAG.getStore(thirdStore, dl, FR, nextPtr, SV, nextOffset);
1362
1363 }
1364
1365 #include "PPCGenCallingConv.inc"
1366
1367 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1368 /// depending on which subtarget is selected.
1369 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1370   if (Subtarget.isMachoABI()) {
1371     static const unsigned FPR[] = {
1372       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1373       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1374     };
1375     return FPR;
1376   }
1377
1378
1379   static const unsigned FPR[] = {
1380     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1381     PPC::F8
1382   };
1383   return FPR;
1384 }
1385
1386 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1387 /// the stack.
1388 static unsigned CalculateStackSlotSize(SDValue Arg, ISD::ArgFlagsTy Flags,
1389                                        bool isVarArg, unsigned PtrByteSize) {
1390   MVT ArgVT = Arg.getValueType();
1391   unsigned ArgSize =ArgVT.getSizeInBits()/8;
1392   if (Flags.isByVal())
1393     ArgSize = Flags.getByValSize();
1394   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1395
1396   return ArgSize;
1397 }
1398
1399 SDValue
1400 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op,
1401                                          SelectionDAG &DAG,
1402                                          int &VarArgsFrameIndex,
1403                                          int &VarArgsStackOffset,
1404                                          unsigned &VarArgsNumGPR,
1405                                          unsigned &VarArgsNumFPR,
1406                                          const PPCSubtarget &Subtarget) {
1407   // TODO: add description of PPC stack frame format, or at least some docs.
1408   //
1409   MachineFunction &MF = DAG.getMachineFunction();
1410   MachineFrameInfo *MFI = MF.getFrameInfo();
1411   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1412   SmallVector<SDValue, 8> ArgValues;
1413   SDValue Root = Op.getOperand(0);
1414   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1415   DebugLoc dl = Op.getNode()->getDebugLoc();
1416
1417   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1418   bool isPPC64 = PtrVT == MVT::i64;
1419   bool isMachoABI = Subtarget.isMachoABI();
1420   bool isELF32_ABI = Subtarget.isELF32_ABI();
1421   // Potential tail calls could cause overwriting of argument stack slots.
1422   unsigned CC = MF.getFunction()->getCallingConv();
1423   bool isImmutable = !(PerformTailCallOpt && (CC==CallingConv::Fast));
1424   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1425
1426   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1427   // Area that is at least reserved in caller of this function.
1428   unsigned MinReservedArea = ArgOffset;
1429
1430   static const unsigned GPR_32[] = {           // 32-bit registers.
1431     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1432     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1433   };
1434   static const unsigned GPR_64[] = {           // 64-bit registers.
1435     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1436     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1437   };
1438
1439   static const unsigned *FPR = GetFPR(Subtarget);
1440
1441   static const unsigned VR[] = {
1442     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1443     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1444   };
1445
1446   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1447   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1448   const unsigned Num_VR_Regs  = array_lengthof( VR);
1449
1450   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1451
1452   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1453
1454   // In 32-bit non-varargs functions, the stack space for vectors is after the
1455   // stack space for non-vectors.  We do not use this space unless we have
1456   // too many vectors to fit in registers, something that only occurs in
1457   // constructed examples:), but we have to walk the arglist to figure
1458   // that out...for the pathological case, compute VecArgOffset as the
1459   // start of the vector parameter area.  Computing VecArgOffset is the
1460   // entire point of the following loop.
1461   // Altivec is not mentioned in the ppc32 Elf Supplement, so I'm not trying
1462   // to handle Elf here.
1463   unsigned VecArgOffset = ArgOffset;
1464   if (!isVarArg && !isPPC64) {
1465     for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e;
1466          ++ArgNo) {
1467       MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1468       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1469       ISD::ArgFlagsTy Flags =
1470         cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1471
1472       if (Flags.isByVal()) {
1473         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1474         ObjSize = Flags.getByValSize();
1475         unsigned ArgSize =
1476                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1477         VecArgOffset += ArgSize;
1478         continue;
1479       }
1480
1481       switch(ObjectVT.getSimpleVT()) {
1482       default: assert(0 && "Unhandled argument type!");
1483       case MVT::i32:
1484       case MVT::f32:
1485         VecArgOffset += isPPC64 ? 8 : 4;
1486         break;
1487       case MVT::i64:  // PPC64
1488       case MVT::f64:
1489         VecArgOffset += 8;
1490         break;
1491       case MVT::v4f32:
1492       case MVT::v4i32:
1493       case MVT::v8i16:
1494       case MVT::v16i8:
1495         // Nothing to do, we're only looking at Nonvector args here.
1496         break;
1497       }
1498     }
1499   }
1500   // We've found where the vector parameter area in memory is.  Skip the
1501   // first 12 parameters; these don't use that memory.
1502   VecArgOffset = ((VecArgOffset+15)/16)*16;
1503   VecArgOffset += 12*16;
1504
1505   // Add DAG nodes to load the arguments or copy them out of registers.  On
1506   // entry to a function on PPC, the arguments start after the linkage area,
1507   // although the first ones are often in registers.
1508   //
1509   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1510   // represented with two words (long long or double) must be copied to an
1511   // even GPR_idx value or to an even ArgOffset value.
1512
1513   SmallVector<SDValue, 8> MemOps;
1514   unsigned nAltivecParamsAtEnd = 0;
1515   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues() - 1;
1516        ArgNo != e; ++ArgNo) {
1517     SDValue ArgVal;
1518     bool needsLoad = false;
1519     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1520     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1521     unsigned ArgSize = ObjSize;
1522     ISD::ArgFlagsTy Flags =
1523       cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1524     // See if next argument requires stack alignment in ELF
1525     bool Align = Flags.isSplit();
1526
1527     unsigned CurArgOffset = ArgOffset;
1528
1529     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1530     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1531         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1532       if (isVarArg || isPPC64) {
1533         MinReservedArea = ((MinReservedArea+15)/16)*16;
1534         MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1535                                                   Flags,
1536                                                   isVarArg,
1537                                                   PtrByteSize);
1538       } else  nAltivecParamsAtEnd++;
1539     } else
1540       // Calculate min reserved area.
1541       MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1542                                                 Flags,
1543                                                 isVarArg,
1544                                                 PtrByteSize);
1545
1546     // FIXME alignment for ELF may not be right
1547     // FIXME the codegen can be much improved in some cases.
1548     // We do not have to keep everything in memory.
1549     if (Flags.isByVal()) {
1550       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1551       ObjSize = Flags.getByValSize();
1552       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1553       // Double word align in ELF
1554       if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1555       // Objects of size 1 and 2 are right justified, everything else is
1556       // left justified.  This means the memory address is adjusted forwards.
1557       if (ObjSize==1 || ObjSize==2) {
1558         CurArgOffset = CurArgOffset + (4 - ObjSize);
1559       }
1560       // The value of the object is its address.
1561       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1562       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1563       ArgValues.push_back(FIN);
1564       if (ObjSize==1 || ObjSize==2) {
1565         if (GPR_idx != Num_GPR_Regs) {
1566           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1567           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1568           SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1569           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1570                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1571           MemOps.push_back(Store);
1572           ++GPR_idx;
1573           if (isMachoABI) ArgOffset += PtrByteSize;
1574         } else {
1575           ArgOffset += PtrByteSize;
1576         }
1577         continue;
1578       }
1579       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1580         // Store whatever pieces of the object are in registers
1581         // to memory.  ArgVal will be address of the beginning of
1582         // the object.
1583         if (GPR_idx != Num_GPR_Regs) {
1584           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1585           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1586           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1587           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1588           SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1589           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1590           MemOps.push_back(Store);
1591           ++GPR_idx;
1592           if (isMachoABI) ArgOffset += PtrByteSize;
1593         } else {
1594           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1595           break;
1596         }
1597       }
1598       continue;
1599     }
1600
1601     switch (ObjectVT.getSimpleVT()) {
1602     default: assert(0 && "Unhandled argument type!");
1603     case MVT::i32:
1604       if (!isPPC64) {
1605         // Double word align in ELF
1606         if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1607
1608         if (GPR_idx != Num_GPR_Regs) {
1609           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1610           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1611           ArgVal = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
1612           ++GPR_idx;
1613         } else {
1614           needsLoad = true;
1615           ArgSize = PtrByteSize;
1616         }
1617         // Stack align in ELF
1618         if (needsLoad && Align && isELF32_ABI)
1619           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1620         // All int arguments reserve stack space in Macho ABI.
1621         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1622         break;
1623       }
1624       // FALLTHROUGH
1625     case MVT::i64:  // PPC64
1626       if (GPR_idx != Num_GPR_Regs) {
1627         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1628         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1629         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1630
1631         if (ObjectVT == MVT::i32) {
1632           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1633           // value to MVT::i64 and then truncate to the correct register size.
1634           if (Flags.isSExt())
1635             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1636                                  DAG.getValueType(ObjectVT));
1637           else if (Flags.isZExt())
1638             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1639                                  DAG.getValueType(ObjectVT));
1640
1641           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1642         }
1643
1644         ++GPR_idx;
1645       } else {
1646         needsLoad = true;
1647         ArgSize = PtrByteSize;
1648       }
1649       // All int arguments reserve stack space in Macho ABI.
1650       if (isMachoABI || needsLoad) ArgOffset += 8;
1651       break;
1652
1653     case MVT::f32:
1654     case MVT::f64:
1655       // Every 4 bytes of argument space consumes one of the GPRs available for
1656       // argument passing.
1657       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1658         ++GPR_idx;
1659         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1660           ++GPR_idx;
1661       }
1662       if (FPR_idx != Num_FPR_Regs) {
1663         unsigned VReg;
1664         if (ObjectVT == MVT::f32)
1665           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1666         else
1667           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1668         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1669         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, ObjectVT);
1670         ++FPR_idx;
1671       } else {
1672         needsLoad = true;
1673       }
1674
1675       // Stack align in ELF
1676       if (needsLoad && Align && isELF32_ABI)
1677         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1678       // All FP arguments reserve stack space in Macho ABI.
1679       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1680       break;
1681     case MVT::v4f32:
1682     case MVT::v4i32:
1683     case MVT::v8i16:
1684     case MVT::v16i8:
1685       // Note that vector arguments in registers don't reserve stack space,
1686       // except in varargs functions.
1687       if (VR_idx != Num_VR_Regs) {
1688         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1689         RegInfo.addLiveIn(VR[VR_idx], VReg);
1690         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, ObjectVT);
1691         if (isVarArg) {
1692           while ((ArgOffset % 16) != 0) {
1693             ArgOffset += PtrByteSize;
1694             if (GPR_idx != Num_GPR_Regs)
1695               GPR_idx++;
1696           }
1697           ArgOffset += 16;
1698           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs);
1699         }
1700         ++VR_idx;
1701       } else {
1702         if (!isVarArg && !isPPC64) {
1703           // Vectors go after all the nonvectors.
1704           CurArgOffset = VecArgOffset;
1705           VecArgOffset += 16;
1706         } else {
1707           // Vectors are aligned.
1708           ArgOffset = ((ArgOffset+15)/16)*16;
1709           CurArgOffset = ArgOffset;
1710           ArgOffset += 16;
1711         }
1712         needsLoad = true;
1713       }
1714       break;
1715     }
1716
1717     // We need to load the argument to a virtual register if we determined above
1718     // that we ran out of physical registers of the appropriate type.
1719     if (needsLoad) {
1720       int FI = MFI->CreateFixedObject(ObjSize,
1721                                       CurArgOffset + (ArgSize - ObjSize),
1722                                       isImmutable);
1723       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1724       ArgVal = DAG.getLoad(ObjectVT, dl, Root, FIN, NULL, 0);
1725     }
1726
1727     ArgValues.push_back(ArgVal);
1728   }
1729
1730   // Set the size that is at least reserved in caller of this function.  Tail
1731   // call optimized function's reserved stack space needs to be aligned so that
1732   // taking the difference between two stack areas will result in an aligned
1733   // stack.
1734   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1735   // Add the Altivec parameters at the end, if needed.
1736   if (nAltivecParamsAtEnd) {
1737     MinReservedArea = ((MinReservedArea+15)/16)*16;
1738     MinReservedArea += 16*nAltivecParamsAtEnd;
1739   }
1740   MinReservedArea =
1741     std::max(MinReservedArea,
1742              PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1743   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1744     getStackAlignment();
1745   unsigned AlignMask = TargetAlign-1;
1746   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1747   FI->setMinReservedArea(MinReservedArea);
1748
1749   // If the function takes variable number of arguments, make a frame index for
1750   // the start of the first vararg value... for expansion of llvm.va_start.
1751   if (isVarArg) {
1752
1753     int depth;
1754     if (isELF32_ABI) {
1755       VarArgsNumGPR = GPR_idx;
1756       VarArgsNumFPR = FPR_idx;
1757
1758       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1759       // pointer.
1760       depth = -(Num_GPR_Regs * PtrVT.getSizeInBits()/8 +
1761                 Num_FPR_Regs * MVT(MVT::f64).getSizeInBits()/8 +
1762                 PtrVT.getSizeInBits()/8);
1763
1764       VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1765                                                   ArgOffset);
1766
1767     }
1768     else
1769       depth = ArgOffset;
1770
1771     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1772                                                depth);
1773     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1774
1775     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1776     // stored to the VarArgsFrameIndex on the stack.
1777     if (isELF32_ABI) {
1778       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1779         SDValue Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1780         SDValue Store = DAG.getStore(Root, dl, Val, FIN, NULL, 0);
1781         MemOps.push_back(Store);
1782         // Increment the address by four for the next argument to store
1783         SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1784         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1785       }
1786     }
1787
1788     // If this function is vararg, store any remaining integer argument regs
1789     // to their spots on the stack so that they may be loaded by deferencing the
1790     // result of va_next.
1791     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1792       unsigned VReg;
1793       if (isPPC64)
1794         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1795       else
1796         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1797
1798       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1799       SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1800       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1801       MemOps.push_back(Store);
1802       // Increment the address by four for the next argument to store
1803       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1804       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1805     }
1806
1807     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1808     // on the stack.
1809     if (isELF32_ABI) {
1810       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1811         SDValue Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1812         SDValue Store = DAG.getStore(Root, dl, Val, FIN, NULL, 0);
1813         MemOps.push_back(Store);
1814         // Increment the address by eight for the next argument to store
1815         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1816                                            PtrVT);
1817         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1818       }
1819
1820       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1821         unsigned VReg;
1822         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1823
1824         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1825         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::f64);
1826         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1827         MemOps.push_back(Store);
1828         // Increment the address by eight for the next argument to store
1829         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1830                                            PtrVT);
1831         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1832       }
1833     }
1834   }
1835
1836   if (!MemOps.empty())
1837     Root = DAG.getNode(ISD::TokenFactor, dl,
1838                        MVT::Other, &MemOps[0], MemOps.size());
1839
1840   ArgValues.push_back(Root);
1841
1842   // Return the new list of results.
1843   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1844                      &ArgValues[0], ArgValues.size());
1845 }
1846
1847 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
1848 /// linkage area.
1849 static unsigned
1850 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
1851                                      bool isPPC64,
1852                                      bool isMachoABI,
1853                                      bool isVarArg,
1854                                      unsigned CC,
1855                                      CallSDNode *TheCall,
1856                                      unsigned &nAltivecParamsAtEnd) {
1857   // Count how many bytes are to be pushed on the stack, including the linkage
1858   // area, and parameter passing area.  We start with 24/48 bytes, which is
1859   // prereserved space for [SP][CR][LR][3 x unused].
1860   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1861   unsigned NumOps = TheCall->getNumArgs();
1862   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1863
1864   // Add up all the space actually used.
1865   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
1866   // they all go in registers, but we must reserve stack space for them for
1867   // possible use by the caller.  In varargs or 64-bit calls, parameters are
1868   // assigned stack space in order, with padding so Altivec parameters are
1869   // 16-byte aligned.
1870   nAltivecParamsAtEnd = 0;
1871   for (unsigned i = 0; i != NumOps; ++i) {
1872     SDValue Arg = TheCall->getArg(i);
1873     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1874     MVT ArgVT = Arg.getValueType();
1875     // Varargs Altivec parameters are padded to a 16 byte boundary.
1876     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
1877         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
1878       if (!isVarArg && !isPPC64) {
1879         // Non-varargs Altivec parameters go after all the non-Altivec
1880         // parameters; handle those later so we know how much padding we need.
1881         nAltivecParamsAtEnd++;
1882         continue;
1883       }
1884       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
1885       NumBytes = ((NumBytes+15)/16)*16;
1886     }
1887     NumBytes += CalculateStackSlotSize(Arg, Flags, isVarArg, PtrByteSize);
1888   }
1889
1890    // Allow for Altivec parameters at the end, if needed.
1891   if (nAltivecParamsAtEnd) {
1892     NumBytes = ((NumBytes+15)/16)*16;
1893     NumBytes += 16*nAltivecParamsAtEnd;
1894   }
1895
1896   // The prolog code of the callee may store up to 8 GPR argument registers to
1897   // the stack, allowing va_start to index over them in memory if its varargs.
1898   // Because we cannot tell if this is needed on the caller side, we have to
1899   // conservatively assume that it is needed.  As such, make sure we have at
1900   // least enough stack space for the caller to store the 8 GPRs.
1901   NumBytes = std::max(NumBytes,
1902                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1903
1904   // Tail call needs the stack to be aligned.
1905   if (CC==CallingConv::Fast && PerformTailCallOpt) {
1906     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1907       getStackAlignment();
1908     unsigned AlignMask = TargetAlign-1;
1909     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
1910   }
1911
1912   return NumBytes;
1913 }
1914
1915 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
1916 /// adjusted to accomodate the arguments for the tailcall.
1917 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool IsTailCall,
1918                                    unsigned ParamSize) {
1919
1920   if (!IsTailCall) return 0;
1921
1922   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
1923   unsigned CallerMinReservedArea = FI->getMinReservedArea();
1924   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
1925   // Remember only if the new adjustement is bigger.
1926   if (SPDiff < FI->getTailCallSPDelta())
1927     FI->setTailCallSPDelta(SPDiff);
1928
1929   return SPDiff;
1930 }
1931
1932 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1933 /// following the call is a return. A function is eligible if caller/callee
1934 /// calling conventions match, currently only fastcc supports tail calls, and
1935 /// the function CALL is immediatly followed by a RET.
1936 bool
1937 PPCTargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1938                                                      SDValue Ret,
1939                                                      SelectionDAG& DAG) const {
1940   // Variable argument functions are not supported.
1941   if (!PerformTailCallOpt || TheCall->isVarArg())
1942     return false;
1943
1944   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1945     MachineFunction &MF = DAG.getMachineFunction();
1946     unsigned CallerCC = MF.getFunction()->getCallingConv();
1947     unsigned CalleeCC = TheCall->getCallingConv();
1948     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1949       // Functions containing by val parameters are not supported.
1950       for (unsigned i = 0; i != TheCall->getNumArgs(); i++) {
1951          ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1952          if (Flags.isByVal()) return false;
1953       }
1954
1955       SDValue Callee = TheCall->getCallee();
1956       // Non PIC/GOT  tail calls are supported.
1957       if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1958         return true;
1959
1960       // At the moment we can only do local tail calls (in same module, hidden
1961       // or protected) if we are generating PIC.
1962       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1963         return G->getGlobal()->hasHiddenVisibility()
1964             || G->getGlobal()->hasProtectedVisibility();
1965     }
1966   }
1967
1968   return false;
1969 }
1970
1971 /// isCallCompatibleAddress - Return the immediate to use if the specified
1972 /// 32-bit value is representable in the immediate field of a BxA instruction.
1973 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
1974   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1975   if (!C) return 0;
1976
1977   int Addr = C->getZExtValue();
1978   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1979       (Addr << 6 >> 6) != Addr)
1980     return 0;  // Top 6 bits have to be sext of immediate.
1981
1982   return DAG.getConstant((int)C->getZExtValue() >> 2,
1983                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
1984 }
1985
1986 namespace {
1987
1988 struct TailCallArgumentInfo {
1989   SDValue Arg;
1990   SDValue FrameIdxOp;
1991   int       FrameIdx;
1992
1993   TailCallArgumentInfo() : FrameIdx(0) {}
1994 };
1995
1996 }
1997
1998 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
1999 static void
2000 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2001                                            SDValue Chain,
2002                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2003                    SmallVector<SDValue, 8> &MemOpChains,
2004                    DebugLoc dl) {
2005   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2006     SDValue Arg = TailCallArgs[i].Arg;
2007     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2008     int FI = TailCallArgs[i].FrameIdx;
2009     // Store relative to framepointer.
2010     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2011                                        PseudoSourceValue::getFixedStack(FI),
2012                                        0));
2013   }
2014 }
2015
2016 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2017 /// the appropriate stack slot for the tail call optimized function call.
2018 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2019                                                MachineFunction &MF,
2020                                                SDValue Chain,
2021                                                SDValue OldRetAddr,
2022                                                SDValue OldFP,
2023                                                int SPDiff,
2024                                                bool isPPC64,
2025                                                bool isMachoABI,
2026                                                DebugLoc dl) {
2027   if (SPDiff) {
2028     // Calculate the new stack slot for the return address.
2029     int SlotSize = isPPC64 ? 8 : 4;
2030     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2031                                                                    isMachoABI);
2032     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2033                                                           NewRetAddrLoc);
2034     int NewFPLoc = SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
2035                                                                     isMachoABI);
2036     int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc);
2037
2038     MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2039     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2040     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2041                          PseudoSourceValue::getFixedStack(NewRetAddr), 0);
2042     SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2043     Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2044                          PseudoSourceValue::getFixedStack(NewFPIdx), 0);
2045   }
2046   return Chain;
2047 }
2048
2049 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2050 /// the position of the argument.
2051 static void
2052 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2053                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2054                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2055   int Offset = ArgOffset + SPDiff;
2056   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2057   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
2058   MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2059   SDValue FIN = DAG.getFrameIndex(FI, VT);
2060   TailCallArgumentInfo Info;
2061   Info.Arg = Arg;
2062   Info.FrameIdxOp = FIN;
2063   Info.FrameIdx = FI;
2064   TailCallArguments.push_back(Info);
2065 }
2066
2067 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2068 /// stack slot. Returns the chain as result and the loaded frame pointers in
2069 /// LROpOut/FPOpout. Used when tail calling.
2070 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2071                                                         int SPDiff,
2072                                                         SDValue Chain,
2073                                                         SDValue &LROpOut,
2074                                                         SDValue &FPOpOut,
2075                                                         DebugLoc dl) {
2076   if (SPDiff) {
2077     // Load the LR and FP stack slot for later adjusting.
2078     MVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2079     LROpOut = getReturnAddrFrameIndex(DAG);
2080     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, NULL, 0);
2081     Chain = SDValue(LROpOut.getNode(), 1);
2082     FPOpOut = getFramePointerFrameIndex(DAG);
2083     FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, NULL, 0);
2084     Chain = SDValue(FPOpOut.getNode(), 1);
2085   }
2086   return Chain;
2087 }
2088
2089 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2090 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2091 /// specified by the specific parameter attribute. The copy will be passed as
2092 /// a byval function parameter.
2093 /// Sometimes what we are copying is the end of a larger object, the part that
2094 /// does not fit in registers.
2095 static SDValue
2096 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2097                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2098                           unsigned Size, DebugLoc dl) {
2099   SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
2100   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2101                        false, NULL, 0, NULL, 0);
2102 }
2103
2104 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2105 /// tail calls.
2106 static void
2107 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2108                  SDValue Arg, SDValue PtrOff, int SPDiff,
2109                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2110                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2111                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments,
2112                  DebugLoc dl) {
2113   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2114   if (!isTailCall) {
2115     if (isVector) {
2116       SDValue StackPtr;
2117       if (isPPC64)
2118         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2119       else
2120         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2121       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2122                            DAG.getConstant(ArgOffset, PtrVT));
2123     }
2124     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0));
2125   // Calculate and remember argument location.
2126   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2127                                   TailCallArguments);
2128 }
2129
2130 SDValue PPCTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG,
2131                                        const PPCSubtarget &Subtarget,
2132                                        TargetMachine &TM) {
2133   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
2134   SDValue Chain  = TheCall->getChain();
2135   bool isVarArg   = TheCall->isVarArg();
2136   unsigned CC     = TheCall->getCallingConv();
2137   bool isTailCall = TheCall->isTailCall()
2138                  && CC == CallingConv::Fast && PerformTailCallOpt;
2139   SDValue Callee = TheCall->getCallee();
2140   unsigned NumOps  = TheCall->getNumArgs();
2141   DebugLoc dl = TheCall->getDebugLoc();
2142
2143   bool isMachoABI = Subtarget.isMachoABI();
2144   bool isELF32_ABI  = Subtarget.isELF32_ABI();
2145
2146   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2147   bool isPPC64 = PtrVT == MVT::i64;
2148   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2149
2150   MachineFunction &MF = DAG.getMachineFunction();
2151
2152   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
2153   // SelectExpr to use to put the arguments in the appropriate registers.
2154   std::vector<SDValue> args_to_use;
2155
2156   // Mark this function as potentially containing a function that contains a
2157   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2158   // and restoring the callers stack pointer in this functions epilog. This is
2159   // done because by tail calling the called function might overwrite the value
2160   // in this function's (MF) stack pointer stack slot 0(SP).
2161   if (PerformTailCallOpt && CC==CallingConv::Fast)
2162     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2163
2164   unsigned nAltivecParamsAtEnd = 0;
2165
2166   // Count how many bytes are to be pushed on the stack, including the linkage
2167   // area, and parameter passing area.  We start with 24/48 bytes, which is
2168   // prereserved space for [SP][CR][LR][3 x unused].
2169   unsigned NumBytes =
2170     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isMachoABI, isVarArg, CC,
2171                                          TheCall, nAltivecParamsAtEnd);
2172
2173   // Calculate by how many bytes the stack has to be adjusted in case of tail
2174   // call optimization.
2175   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2176
2177   // Adjust the stack pointer for the new arguments...
2178   // These operations are automatically eliminated by the prolog/epilog pass
2179   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2180   SDValue CallSeqStart = Chain;
2181
2182   // Load the return address and frame pointer so it can be move somewhere else
2183   // later.
2184   SDValue LROp, FPOp;
2185   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, dl);
2186
2187   // Set up a copy of the stack pointer for use loading and storing any
2188   // arguments that may not fit in the registers available for argument
2189   // passing.
2190   SDValue StackPtr;
2191   if (isPPC64)
2192     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2193   else
2194     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2195
2196   // Figure out which arguments are going to go in registers, and which in
2197   // memory.  Also, if this is a vararg function, floating point operations
2198   // must be stored to our stack, and loaded into integer regs as well, if
2199   // any integer regs are available for argument passing.
2200   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
2201   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2202
2203   static const unsigned GPR_32[] = {           // 32-bit registers.
2204     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2205     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2206   };
2207   static const unsigned GPR_64[] = {           // 64-bit registers.
2208     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2209     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2210   };
2211   static const unsigned *FPR = GetFPR(Subtarget);
2212
2213   static const unsigned VR[] = {
2214     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2215     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2216   };
2217   const unsigned NumGPRs = array_lengthof(GPR_32);
2218   const unsigned NumFPRs = isMachoABI ? 13 : 8;
2219   const unsigned NumVRs  = array_lengthof( VR);
2220
2221   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
2222
2223   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
2224   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2225
2226   SmallVector<SDValue, 8> MemOpChains;
2227   for (unsigned i = 0; i != NumOps; ++i) {
2228     bool inMem = false;
2229     SDValue Arg = TheCall->getArg(i);
2230     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
2231     // See if next argument requires stack alignment in ELF
2232     bool Align = Flags.isSplit();
2233
2234     // PtrOff will be used to store the current argument to the stack if a
2235     // register cannot be found for it.
2236     SDValue PtrOff;
2237
2238     // Stack align in ELF 32
2239     if (isELF32_ABI && Align)
2240       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
2241                                StackPtr.getValueType());
2242     else
2243       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
2244
2245     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
2246
2247     // On PPC64, promote integers to 64-bit values.
2248     if (isPPC64 && Arg.getValueType() == MVT::i32) {
2249       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
2250       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2251       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
2252     }
2253
2254     // FIXME Elf untested, what are alignment rules?
2255     // FIXME memcpy is used way more than necessary.  Correctness first.
2256     if (Flags.isByVal()) {
2257       unsigned Size = Flags.getByValSize();
2258       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2259       if (Size==1 || Size==2) {
2260         // Very small objects are passed right-justified.
2261         // Everything else is passed left-justified.
2262         MVT VT = (Size==1) ? MVT::i8 : MVT::i16;
2263         if (GPR_idx != NumGPRs) {
2264           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
2265                                           NULL, 0, VT);
2266           MemOpChains.push_back(Load.getValue(1));
2267           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2268           if (isMachoABI)
2269             ArgOffset += PtrByteSize;
2270         } else {
2271           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
2272           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
2273           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
2274                                 CallSeqStart.getNode()->getOperand(0),
2275                                 Flags, DAG, Size, dl);
2276           // This must go outside the CALLSEQ_START..END.
2277           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2278                                CallSeqStart.getNode()->getOperand(1));
2279           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2280                                  NewCallSeqStart.getNode());
2281           Chain = CallSeqStart = NewCallSeqStart;
2282           ArgOffset += PtrByteSize;
2283         }
2284         continue;
2285       }
2286       // Copy entire object into memory.  There are cases where gcc-generated
2287       // code assumes it is there, even if it could be put entirely into
2288       // registers.  (This is not what the doc says.)
2289       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
2290                             CallSeqStart.getNode()->getOperand(0),
2291                             Flags, DAG, Size, dl);
2292       // This must go outside the CALLSEQ_START..END.
2293       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2294                            CallSeqStart.getNode()->getOperand(1));
2295       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
2296       Chain = CallSeqStart = NewCallSeqStart;
2297       // And copy the pieces of it that fit into registers.
2298       for (unsigned j=0; j<Size; j+=PtrByteSize) {
2299         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
2300         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
2301         if (GPR_idx != NumGPRs) {
2302           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg, NULL, 0);
2303           MemOpChains.push_back(Load.getValue(1));
2304           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2305           if (isMachoABI)
2306             ArgOffset += PtrByteSize;
2307         } else {
2308           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
2309           break;
2310         }
2311       }
2312       continue;
2313     }
2314
2315     switch (Arg.getValueType().getSimpleVT()) {
2316     default: assert(0 && "Unexpected ValueType for argument!");
2317     case MVT::i32:
2318     case MVT::i64:
2319       // Double word align in ELF
2320       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2321       if (GPR_idx != NumGPRs) {
2322         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
2323       } else {
2324         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2325                          isPPC64, isTailCall, false, MemOpChains,
2326                          TailCallArguments, dl);
2327         inMem = true;
2328       }
2329       if (inMem || isMachoABI) {
2330         // Stack align in ELF
2331         if (isELF32_ABI && Align)
2332           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2333
2334         ArgOffset += PtrByteSize;
2335       }
2336       break;
2337     case MVT::f32:
2338     case MVT::f64:
2339       if (FPR_idx != NumFPRs) {
2340         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
2341
2342         if (isVarArg) {
2343           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
2344           MemOpChains.push_back(Store);
2345
2346           // Float varargs are always shadowed in available integer registers
2347           if (GPR_idx != NumGPRs) {
2348             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
2349             MemOpChains.push_back(Load.getValue(1));
2350             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2351                                                                 Load));
2352           }
2353           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
2354             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
2355             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
2356             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
2357             MemOpChains.push_back(Load.getValue(1));
2358             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2359                                                                 Load));
2360           }
2361         } else {
2362           // If we have any FPRs remaining, we may also have GPRs remaining.
2363           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
2364           // GPRs.
2365           if (isMachoABI) {
2366             if (GPR_idx != NumGPRs)
2367               ++GPR_idx;
2368             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
2369                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
2370               ++GPR_idx;
2371           }
2372         }
2373       } else {
2374         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2375                          isPPC64, isTailCall, false, MemOpChains,
2376                          TailCallArguments, dl);
2377         inMem = true;
2378       }
2379       if (inMem || isMachoABI) {
2380         // Stack align in ELF
2381         if (isELF32_ABI && Align)
2382           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2383         if (isPPC64)
2384           ArgOffset += 8;
2385         else
2386           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
2387       }
2388       break;
2389     case MVT::v4f32:
2390     case MVT::v4i32:
2391     case MVT::v8i16:
2392     case MVT::v16i8:
2393       if (isVarArg) {
2394         // These go aligned on the stack, or in the corresponding R registers
2395         // when within range.  The Darwin PPC ABI doc claims they also go in
2396         // V registers; in fact gcc does this only for arguments that are
2397         // prototyped, not for those that match the ...  We do it for all
2398         // arguments, seems to work.
2399         while (ArgOffset % 16 !=0) {
2400           ArgOffset += PtrByteSize;
2401           if (GPR_idx != NumGPRs)
2402             GPR_idx++;
2403         }
2404         // We could elide this store in the case where the object fits
2405         // entirely in R registers.  Maybe later.
2406         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2407                             DAG.getConstant(ArgOffset, PtrVT));
2408         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
2409         MemOpChains.push_back(Store);
2410         if (VR_idx != NumVRs) {
2411           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff, NULL, 0);
2412           MemOpChains.push_back(Load.getValue(1));
2413           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
2414         }
2415         ArgOffset += 16;
2416         for (unsigned i=0; i<16; i+=PtrByteSize) {
2417           if (GPR_idx == NumGPRs)
2418             break;
2419           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
2420                                   DAG.getConstant(i, PtrVT));
2421           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, NULL, 0);
2422           MemOpChains.push_back(Load.getValue(1));
2423           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2424         }
2425         break;
2426       }
2427
2428       // Non-varargs Altivec params generally go in registers, but have
2429       // stack space allocated at the end.
2430       if (VR_idx != NumVRs) {
2431         // Doesn't have GPR space allocated.
2432         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
2433       } else if (nAltivecParamsAtEnd==0) {
2434         // We are emitting Altivec params in order.
2435         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2436                          isPPC64, isTailCall, true, MemOpChains,
2437                          TailCallArguments, dl);
2438         ArgOffset += 16;
2439       }
2440       break;
2441     }
2442   }
2443   // If all Altivec parameters fit in registers, as they usually do,
2444   // they get stack space following the non-Altivec parameters.  We
2445   // don't track this here because nobody below needs it.
2446   // If there are more Altivec parameters than fit in registers emit
2447   // the stores here.
2448   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
2449     unsigned j = 0;
2450     // Offset is aligned; skip 1st 12 params which go in V registers.
2451     ArgOffset = ((ArgOffset+15)/16)*16;
2452     ArgOffset += 12*16;
2453     for (unsigned i = 0; i != NumOps; ++i) {
2454       SDValue Arg = TheCall->getArg(i);
2455       MVT ArgType = Arg.getValueType();
2456       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
2457           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
2458         if (++j > NumVRs) {
2459           SDValue PtrOff;
2460           // We are emitting Altivec params in order.
2461           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2462                            isPPC64, isTailCall, true, MemOpChains,
2463                            TailCallArguments, dl);
2464           ArgOffset += 16;
2465         }
2466       }
2467     }
2468   }
2469
2470   if (!MemOpChains.empty())
2471     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2472                         &MemOpChains[0], MemOpChains.size());
2473
2474   // Build a sequence of copy-to-reg nodes chained together with token chain
2475   // and flag operands which copy the outgoing args into the appropriate regs.
2476   SDValue InFlag;
2477   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2478     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2479                              RegsToPass[i].second, InFlag);
2480     InFlag = Chain.getValue(1);
2481   }
2482
2483   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
2484   if (isVarArg && isELF32_ABI) {
2485     SDValue SetCR(DAG.getTargetNode(PPC::CRSET, dl, MVT::i32), 0);
2486     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2487     InFlag = Chain.getValue(1);
2488   }
2489
2490   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2491   // might overwrite each other in case of tail call optimization.
2492   if (isTailCall) {
2493     SmallVector<SDValue, 8> MemOpChains2;
2494     // Do not flag preceeding copytoreg stuff together with the following stuff.
2495     InFlag = SDValue();
2496     StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2497                                       MemOpChains2, dl);
2498     if (!MemOpChains2.empty())
2499       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2500                           &MemOpChains2[0], MemOpChains2.size());
2501
2502     // Store the return address to the appropriate stack slot.
2503     Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2504                                           isPPC64, isMachoABI, dl);
2505   }
2506
2507   // Emit callseq_end just before tailcall node.
2508   if (isTailCall) {
2509     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2510                                DAG.getIntPtrConstant(0, true), InFlag);
2511     InFlag = Chain.getValue(1);
2512   }
2513
2514   std::vector<MVT> NodeTys;
2515   NodeTys.push_back(MVT::Other);   // Returns a chain
2516   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2517
2518   SmallVector<SDValue, 8> Ops;
2519   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
2520
2521   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2522   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2523   // node so that legalize doesn't hack it.
2524   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2525     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2526   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2527     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2528   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2529     // If this is an absolute destination address, use the munged value.
2530     Callee = SDValue(Dest, 0);
2531   else {
2532     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2533     // to do the call, we can't use PPCISD::CALL.
2534     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2535     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2536                         2 + (InFlag.getNode() != 0));
2537     InFlag = Chain.getValue(1);
2538
2539     // Copy the callee address into R12/X12 on darwin.
2540     if (isMachoABI) {
2541       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
2542       Chain = DAG.getCopyToReg(Chain, dl, Reg, Callee, InFlag);
2543       InFlag = Chain.getValue(1);
2544     }
2545
2546     NodeTys.clear();
2547     NodeTys.push_back(MVT::Other);
2548     NodeTys.push_back(MVT::Flag);
2549     Ops.push_back(Chain);
2550     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
2551     Callee.setNode(0);
2552     // Add CTR register as callee so a bctr can be emitted later.
2553     if (isTailCall)
2554       Ops.push_back(DAG.getRegister(PPC::CTR, getPointerTy()));
2555   }
2556
2557   // If this is a direct call, pass the chain and the callee.
2558   if (Callee.getNode()) {
2559     Ops.push_back(Chain);
2560     Ops.push_back(Callee);
2561   }
2562   // If this is a tail call add stack pointer delta.
2563   if (isTailCall)
2564     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2565
2566   // Add argument registers to the end of the list so that they are known live
2567   // into the call.
2568   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2569     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2570                                   RegsToPass[i].second.getValueType()));
2571
2572   // When performing tail call optimization the callee pops its arguments off
2573   // the stack. Account for this here so these bytes can be pushed back on in
2574   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2575   int BytesCalleePops =
2576     (CC==CallingConv::Fast && PerformTailCallOpt) ? NumBytes : 0;
2577
2578   if (InFlag.getNode())
2579     Ops.push_back(InFlag);
2580
2581   // Emit tail call.
2582   if (isTailCall) {
2583     assert(InFlag.getNode() &&
2584            "Flag must be set. Depend on flag being set in LowerRET");
2585     Chain = DAG.getNode(PPCISD::TAILCALL, dl,
2586                         TheCall->getVTList(), &Ops[0], Ops.size());
2587     return SDValue(Chain.getNode(), Op.getResNo());
2588   }
2589
2590   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2591   InFlag = Chain.getValue(1);
2592
2593   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2594                              DAG.getIntPtrConstant(BytesCalleePops, true),
2595                              InFlag);
2596   if (TheCall->getValueType(0) != MVT::Other)
2597     InFlag = Chain.getValue(1);
2598
2599   SmallVector<SDValue, 16> ResultVals;
2600   SmallVector<CCValAssign, 16> RVLocs;
2601   unsigned CallerCC = DAG.getMachineFunction().getFunction()->getCallingConv();
2602   CCState CCInfo(CallerCC, isVarArg, TM, RVLocs);
2603   CCInfo.AnalyzeCallResult(TheCall, RetCC_PPC);
2604
2605   // Copy all of the result registers out of their specified physreg.
2606   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2607     CCValAssign &VA = RVLocs[i];
2608     MVT VT = VA.getValVT();
2609     assert(VA.isRegLoc() && "Can only return in registers!");
2610     Chain = DAG.getCopyFromReg(Chain, dl,
2611                                VA.getLocReg(), VT, InFlag).getValue(1);
2612     ResultVals.push_back(Chain.getValue(0));
2613     InFlag = Chain.getValue(2);
2614   }
2615
2616   // If the function returns void, just return the chain.
2617   if (RVLocs.empty())
2618     return Chain;
2619
2620   // Otherwise, merge everything together with a MERGE_VALUES node.
2621   ResultVals.push_back(Chain);
2622   SDValue Res = DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
2623                             &ResultVals[0], ResultVals.size());
2624   return Res.getValue(Op.getResNo());
2625 }
2626
2627 SDValue PPCTargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG,
2628                                       TargetMachine &TM) {
2629   SmallVector<CCValAssign, 16> RVLocs;
2630   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2631   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2632   DebugLoc dl = Op.getDebugLoc();
2633   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2634   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_PPC);
2635
2636   // If this is the first return lowered for this function, add the regs to the
2637   // liveout set for the function.
2638   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2639     for (unsigned i = 0; i != RVLocs.size(); ++i)
2640       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2641   }
2642
2643   SDValue Chain = Op.getOperand(0);
2644
2645   Chain = GetPossiblePreceedingTailCall(Chain, PPCISD::TAILCALL);
2646   if (Chain.getOpcode() == PPCISD::TAILCALL) {
2647     SDValue TailCall = Chain;
2648     SDValue TargetAddress = TailCall.getOperand(1);
2649     SDValue StackAdjustment = TailCall.getOperand(2);
2650
2651     assert(((TargetAddress.getOpcode() == ISD::Register &&
2652              cast<RegisterSDNode>(TargetAddress)->getReg() == PPC::CTR) ||
2653             TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
2654             TargetAddress.getOpcode() == ISD::TargetGlobalAddress ||
2655             isa<ConstantSDNode>(TargetAddress)) &&
2656     "Expecting an global address, external symbol, absolute value or register");
2657
2658     assert(StackAdjustment.getOpcode() == ISD::Constant &&
2659            "Expecting a const value");
2660
2661     SmallVector<SDValue,8> Operands;
2662     Operands.push_back(Chain.getOperand(0));
2663     Operands.push_back(TargetAddress);
2664     Operands.push_back(StackAdjustment);
2665     // Copy registers used by the call. Last operand is a flag so it is not
2666     // copied.
2667     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
2668       Operands.push_back(Chain.getOperand(i));
2669     }
2670     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Operands[0],
2671                        Operands.size());
2672   }
2673
2674   SDValue Flag;
2675
2676   // Copy the result values into the output registers.
2677   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2678     CCValAssign &VA = RVLocs[i];
2679     assert(VA.isRegLoc() && "Can only return in registers!");
2680     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2681                              Op.getOperand(i*2+1), Flag);
2682     Flag = Chain.getValue(1);
2683   }
2684
2685   if (Flag.getNode())
2686     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
2687   else
2688     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
2689 }
2690
2691 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
2692                                    const PPCSubtarget &Subtarget) {
2693   // When we pop the dynamic allocation we need to restore the SP link.
2694   DebugLoc dl = Op.getNode()->getDebugLoc();
2695
2696   // Get the corect type for pointers.
2697   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2698
2699   // Construct the stack pointer operand.
2700   bool IsPPC64 = Subtarget.isPPC64();
2701   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2702   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
2703
2704   // Get the operands for the STACKRESTORE.
2705   SDValue Chain = Op.getOperand(0);
2706   SDValue SaveSP = Op.getOperand(1);
2707
2708   // Load the old link SP.
2709   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr, NULL, 0);
2710
2711   // Restore the stack pointer.
2712   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
2713
2714   // Store the old link SP.
2715   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, NULL, 0);
2716 }
2717
2718
2719
2720 SDValue
2721 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
2722   MachineFunction &MF = DAG.getMachineFunction();
2723   bool IsPPC64 = PPCSubTarget.isPPC64();
2724   bool isMachoABI = PPCSubTarget.isMachoABI();
2725   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2726
2727   // Get current frame pointer save index.  The users of this index will be
2728   // primarily DYNALLOC instructions.
2729   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2730   int RASI = FI->getReturnAddrSaveIndex();
2731
2732   // If the frame pointer save index hasn't been defined yet.
2733   if (!RASI) {
2734     // Find out what the fix offset of the frame pointer save area.
2735     int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, isMachoABI);
2736     // Allocate the frame index for frame pointer save area.
2737     RASI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, LROffset);
2738     // Save the result.
2739     FI->setReturnAddrSaveIndex(RASI);
2740   }
2741   return DAG.getFrameIndex(RASI, PtrVT);
2742 }
2743
2744 SDValue
2745 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
2746   MachineFunction &MF = DAG.getMachineFunction();
2747   bool IsPPC64 = PPCSubTarget.isPPC64();
2748   bool isMachoABI = PPCSubTarget.isMachoABI();
2749   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2750
2751   // Get current frame pointer save index.  The users of this index will be
2752   // primarily DYNALLOC instructions.
2753   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2754   int FPSI = FI->getFramePointerSaveIndex();
2755
2756   // If the frame pointer save index hasn't been defined yet.
2757   if (!FPSI) {
2758     // Find out what the fix offset of the frame pointer save area.
2759     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2760
2761     // Allocate the frame index for frame pointer save area.
2762     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2763     // Save the result.
2764     FI->setFramePointerSaveIndex(FPSI);
2765   }
2766   return DAG.getFrameIndex(FPSI, PtrVT);
2767 }
2768
2769 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
2770                                          SelectionDAG &DAG,
2771                                          const PPCSubtarget &Subtarget) {
2772   // Get the inputs.
2773   SDValue Chain = Op.getOperand(0);
2774   SDValue Size  = Op.getOperand(1);
2775   DebugLoc dl = Op.getDebugLoc();
2776
2777   // Get the corect type for pointers.
2778   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2779   // Negate the size.
2780   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
2781                                   DAG.getConstant(0, PtrVT), Size);
2782   // Construct a node for the frame pointer save index.
2783   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
2784   // Build a DYNALLOC node.
2785   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
2786   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2787   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
2788 }
2789
2790 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2791 /// possible.
2792 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
2793   // Not FP? Not a fsel.
2794   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
2795       !Op.getOperand(2).getValueType().isFloatingPoint())
2796     return SDValue();
2797
2798   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2799
2800   // Cannot handle SETEQ/SETNE.
2801   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDValue();
2802
2803   MVT ResVT = Op.getValueType();
2804   MVT CmpVT = Op.getOperand(0).getValueType();
2805   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2806   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2807   DebugLoc dl = Op.getDebugLoc();
2808
2809   // If the RHS of the comparison is a 0.0, we don't need to do the
2810   // subtraction at all.
2811   if (isFloatingPointZero(RHS))
2812     switch (CC) {
2813     default: break;       // SETUO etc aren't handled by fsel.
2814     case ISD::SETULT:
2815     case ISD::SETLT:
2816       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2817     case ISD::SETOGE:
2818     case ISD::SETGE:
2819       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2820         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
2821       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
2822     case ISD::SETUGT:
2823     case ISD::SETGT:
2824       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2825     case ISD::SETOLE:
2826     case ISD::SETLE:
2827       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2828         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
2829       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
2830                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
2831     }
2832
2833   SDValue Cmp;
2834   switch (CC) {
2835   default: break;       // SETUO etc aren't handled by fsel.
2836   case ISD::SETULT:
2837   case ISD::SETLT:
2838     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
2839     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2840       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2841       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
2842   case ISD::SETOGE:
2843   case ISD::SETGE:
2844     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
2845     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2846       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2847       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
2848   case ISD::SETUGT:
2849   case ISD::SETGT:
2850     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
2851     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2852       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2853       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
2854   case ISD::SETOLE:
2855   case ISD::SETLE:
2856     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
2857     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2858       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
2859       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
2860   }
2861   return SDValue();
2862 }
2863
2864 // FIXME: Split this code up when LegalizeDAGTypes lands.
2865 SDValue PPCTargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG,
2866                                            DebugLoc dl) {
2867   assert(Op.getOperand(0).getValueType().isFloatingPoint());
2868   SDValue Src = Op.getOperand(0);
2869   if (Src.getValueType() == MVT::f32)
2870     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
2871
2872   SDValue Tmp;
2873   switch (Op.getValueType().getSimpleVT()) {
2874   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2875   case MVT::i32:
2876     Tmp = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Src);
2877     break;
2878   case MVT::i64:
2879     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
2880     break;
2881   }
2882
2883   // Convert the FP value to an int value through memory.
2884   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
2885
2886   // Emit a store to the stack slot.
2887   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr, NULL, 0);
2888
2889   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2890   // add in a bias.
2891   if (Op.getValueType() == MVT::i32)
2892     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
2893                         DAG.getConstant(4, FIPtr.getValueType()));
2894   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, NULL, 0);
2895 }
2896
2897 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2898   DebugLoc dl = Op.getNode()->getDebugLoc();
2899   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
2900   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
2901     return SDValue();
2902
2903   if (Op.getOperand(0).getValueType() == MVT::i64) {
2904     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, dl,
2905                                MVT::f64, Op.getOperand(0));
2906     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
2907     if (Op.getValueType() == MVT::f32)
2908       FP = DAG.getNode(ISD::FP_ROUND, dl,
2909                        MVT::f32, FP, DAG.getIntPtrConstant(0));
2910     return FP;
2911   }
2912
2913   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2914          "Unhandled SINT_TO_FP type in custom expander!");
2915   // Since we only generate this in 64-bit mode, we can take advantage of
2916   // 64-bit registers.  In particular, sign extend the input value into the
2917   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2918   // then lfd it and fcfid it.
2919   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2920   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2921   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2922   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2923
2924   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
2925                                 Op.getOperand(0));
2926
2927   // STD the extended value into the stack slot.
2928   MachineMemOperand MO(PseudoSourceValue::getFixedStack(FrameIdx),
2929                        MachineMemOperand::MOStore, 0, 8, 8);
2930   SDValue Store = DAG.getNode(PPCISD::STD_32, dl, MVT::Other,
2931                                 DAG.getEntryNode(), Ext64, FIdx,
2932                                 DAG.getMemOperand(MO));
2933   // Load the value as a double.
2934   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, NULL, 0);
2935
2936   // FCFID it and return it.
2937   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
2938   if (Op.getValueType() == MVT::f32)
2939     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
2940   return FP;
2941 }
2942
2943 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
2944   DebugLoc dl = Op.getNode()->getDebugLoc();
2945   /*
2946    The rounding mode is in bits 30:31 of FPSR, and has the following
2947    settings:
2948      00 Round to nearest
2949      01 Round to 0
2950      10 Round to +inf
2951      11 Round to -inf
2952
2953   FLT_ROUNDS, on the other hand, expects the following:
2954     -1 Undefined
2955      0 Round to 0
2956      1 Round to nearest
2957      2 Round to +inf
2958      3 Round to -inf
2959
2960   To perform the conversion, we do:
2961     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2962   */
2963
2964   MachineFunction &MF = DAG.getMachineFunction();
2965   MVT VT = Op.getValueType();
2966   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2967   std::vector<MVT> NodeTys;
2968   SDValue MFFSreg, InFlag;
2969
2970   // Save FP Control Word to register
2971   NodeTys.push_back(MVT::f64);    // return register
2972   NodeTys.push_back(MVT::Flag);   // unused in this context
2973   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
2974
2975   // Save FP register to stack slot
2976   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2977   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2978   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
2979                                  StackSlot, NULL, 0);
2980
2981   // Load FP Control Word from low 32 bits of stack slot.
2982   SDValue Four = DAG.getConstant(4, PtrVT);
2983   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
2984   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, NULL, 0);
2985
2986   // Transform as necessary
2987   SDValue CWD1 =
2988     DAG.getNode(ISD::AND, dl, MVT::i32,
2989                 CWD, DAG.getConstant(3, MVT::i32));
2990   SDValue CWD2 =
2991     DAG.getNode(ISD::SRL, dl, MVT::i32,
2992                 DAG.getNode(ISD::AND, dl, MVT::i32,
2993                             DAG.getNode(ISD::XOR, dl, MVT::i32,
2994                                         CWD, DAG.getConstant(3, MVT::i32)),
2995                             DAG.getConstant(3, MVT::i32)),
2996                 DAG.getConstant(1, MVT::i32));
2997
2998   SDValue RetVal =
2999     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3000
3001   return DAG.getNode((VT.getSizeInBits() < 16 ?
3002                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3003 }
3004
3005 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
3006   MVT VT = Op.getValueType();
3007   unsigned BitWidth = VT.getSizeInBits();
3008   DebugLoc dl = Op.getDebugLoc();
3009   assert(Op.getNumOperands() == 3 &&
3010          VT == Op.getOperand(1).getValueType() &&
3011          "Unexpected SHL!");
3012
3013   // Expand into a bunch of logical ops.  Note that these ops
3014   // depend on the PPC behavior for oversized shift amounts.
3015   SDValue Lo = Op.getOperand(0);
3016   SDValue Hi = Op.getOperand(1);
3017   SDValue Amt = Op.getOperand(2);
3018   MVT AmtVT = Amt.getValueType();
3019
3020   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3021                              DAG.getConstant(BitWidth, AmtVT), Amt);
3022   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3023   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3024   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3025   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3026                              DAG.getConstant(-BitWidth, AmtVT));
3027   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3028   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3029   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3030   SDValue OutOps[] = { OutLo, OutHi };
3031   return DAG.getMergeValues(OutOps, 2, dl);
3032 }
3033
3034 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3035   MVT VT = Op.getValueType();
3036   DebugLoc dl = Op.getDebugLoc();
3037   unsigned BitWidth = VT.getSizeInBits();
3038   assert(Op.getNumOperands() == 3 &&
3039          VT == Op.getOperand(1).getValueType() &&
3040          "Unexpected SRL!");
3041
3042   // Expand into a bunch of logical ops.  Note that these ops
3043   // depend on the PPC behavior for oversized shift amounts.
3044   SDValue Lo = Op.getOperand(0);
3045   SDValue Hi = Op.getOperand(1);
3046   SDValue Amt = Op.getOperand(2);
3047   MVT AmtVT = Amt.getValueType();
3048
3049   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3050                              DAG.getConstant(BitWidth, AmtVT), Amt);
3051   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3052   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3053   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3054   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3055                              DAG.getConstant(-BitWidth, AmtVT));
3056   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3057   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3058   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3059   SDValue OutOps[] = { OutLo, OutHi };
3060   return DAG.getMergeValues(OutOps, 2, dl);
3061 }
3062
3063 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3064   DebugLoc dl = Op.getNode()->getDebugLoc();
3065   MVT VT = Op.getValueType();
3066   unsigned BitWidth = VT.getSizeInBits();
3067   assert(Op.getNumOperands() == 3 &&
3068          VT == Op.getOperand(1).getValueType() &&
3069          "Unexpected SRA!");
3070
3071   // Expand into a bunch of logical ops, followed by a select_cc.
3072   SDValue Lo = Op.getOperand(0);
3073   SDValue Hi = Op.getOperand(1);
3074   SDValue Amt = Op.getOperand(2);
3075   MVT AmtVT = Amt.getValueType();
3076
3077   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3078                              DAG.getConstant(BitWidth, AmtVT), Amt);
3079   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3080   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3081   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3082   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3083                              DAG.getConstant(-BitWidth, AmtVT));
3084   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3085   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3086   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3087                                   Tmp4, Tmp6, ISD::SETLE);
3088   SDValue OutOps[] = { OutLo, OutHi };
3089   return DAG.getMergeValues(OutOps, 2, dl);
3090 }
3091
3092 //===----------------------------------------------------------------------===//
3093 // Vector related lowering.
3094 //
3095
3096 // If this is a vector of constants or undefs, get the bits.  A bit in
3097 // UndefBits is set if the corresponding element of the vector is an
3098 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3099 // zero.   Return true if this is not an array of constants, false if it is.
3100 //
3101 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
3102                                        uint64_t UndefBits[2]) {
3103   // Start with zero'd results.
3104   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
3105
3106   unsigned EltBitSize = BV->getOperand(0).getValueType().getSizeInBits();
3107   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
3108     SDValue OpVal = BV->getOperand(i);
3109
3110     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
3111     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
3112
3113     uint64_t EltBits = 0;
3114     if (OpVal.getOpcode() == ISD::UNDEF) {
3115       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
3116       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
3117       continue;
3118     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
3119       EltBits = CN->getZExtValue() & (~0U >> (32-EltBitSize));
3120     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
3121       assert(CN->getValueType(0) == MVT::f32 &&
3122              "Only one legal FP vector type!");
3123       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
3124     } else {
3125       // Nonconstant element.
3126       return true;
3127     }
3128
3129     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
3130   }
3131
3132   //printf("%llx %llx  %llx %llx\n",
3133   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
3134   return false;
3135 }
3136
3137 // If this is a splat (repetition) of a value across the whole vector, return
3138 // the smallest size that splats it.  For example, "0x01010101010101..." is a
3139 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3140 // SplatSize = 1 byte.
3141 static bool isConstantSplat(const uint64_t Bits128[2],
3142                             const uint64_t Undef128[2],
3143                             unsigned &SplatBits, unsigned &SplatUndef,
3144                             unsigned &SplatSize) {
3145
3146   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
3147   // the same as the lower 64-bits, ignoring undefs.
3148   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
3149     return false;  // Can't be a splat if two pieces don't match.
3150
3151   uint64_t Bits64  = Bits128[0] | Bits128[1];
3152   uint64_t Undef64 = Undef128[0] & Undef128[1];
3153
3154   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
3155   // undefs.
3156   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
3157     return false;  // Can't be a splat if two pieces don't match.
3158
3159   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
3160   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
3161
3162   // If the top 16-bits are different than the lower 16-bits, ignoring
3163   // undefs, we have an i32 splat.
3164   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
3165     SplatBits = Bits32;
3166     SplatUndef = Undef32;
3167     SplatSize = 4;
3168     return true;
3169   }
3170
3171   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
3172   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
3173
3174   // If the top 8-bits are different than the lower 8-bits, ignoring
3175   // undefs, we have an i16 splat.
3176   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
3177     SplatBits = Bits16;
3178     SplatUndef = Undef16;
3179     SplatSize = 2;
3180     return true;
3181   }
3182
3183   // Otherwise, we have an 8-bit splat.
3184   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
3185   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
3186   SplatSize = 1;
3187   return true;
3188 }
3189
3190 /// BuildSplatI - Build a canonical splati of Val with an element size of
3191 /// SplatSize.  Cast the result to VT.
3192 static SDValue BuildSplatI(int Val, unsigned SplatSize, MVT VT,
3193                              SelectionDAG &DAG, DebugLoc dl) {
3194   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3195
3196   static const MVT VTys[] = { // canonical VT to use for each size.
3197     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3198   };
3199
3200   MVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3201
3202   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3203   if (Val == -1)
3204     SplatSize = 1;
3205
3206   MVT CanonicalVT = VTys[SplatSize-1];
3207
3208   // Build a canonical splat for this value.
3209   SDValue Elt = DAG.getConstant(Val, CanonicalVT.getVectorElementType());
3210   SmallVector<SDValue, 8> Ops;
3211   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3212   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3213                               &Ops[0], Ops.size());
3214   return DAG.getNode(ISD::BIT_CONVERT, dl, ReqVT, Res);
3215 }
3216
3217 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3218 /// specified intrinsic ID.
3219 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3220                                 SelectionDAG &DAG, DebugLoc dl,
3221                                 MVT DestVT = MVT::Other) {
3222   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3223   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3224                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3225 }
3226
3227 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3228 /// specified intrinsic ID.
3229 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3230                                 SDValue Op2, SelectionDAG &DAG,
3231                                 DebugLoc dl, MVT DestVT = MVT::Other) {
3232   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3233   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3234                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3235 }
3236
3237
3238 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3239 /// amount.  The result has the specified value type.
3240 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3241                              MVT VT, SelectionDAG &DAG, DebugLoc dl) {
3242   // Force LHS/RHS to be the right type.
3243   LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, LHS);
3244   RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, RHS);
3245
3246   SDValue Ops[16];
3247   for (unsigned i = 0; i != 16; ++i)
3248     Ops[i] = DAG.getConstant(i+Amt, MVT::i8);
3249   SDValue T = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v16i8, LHS, RHS,
3250                         DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8, Ops,16));
3251   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3252 }
3253
3254 // If this is a case we can't handle, return null and let the default
3255 // expansion code take care of it.  If we CAN select this case, and if it
3256 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3257 // this case more efficiently than a constant pool load, lower it to the
3258 // sequence of ops that should be used.
3259 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3260                                                SelectionDAG &DAG) {
3261   // If this is a vector of constants or undefs, get the bits.  A bit in
3262   // UndefBits is set if the corresponding element of the vector is an
3263   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3264   // zero.
3265   uint64_t VectorBits[2];
3266   uint64_t UndefBits[2];
3267   DebugLoc dl = Op.getDebugLoc();
3268   if (GetConstantBuildVectorBits(Op.getNode(), VectorBits, UndefBits))
3269     return SDValue();   // Not a constant vector.
3270
3271   // If this is a splat (repetition) of a value across the whole vector, return
3272   // the smallest size that splats it.  For example, "0x01010101010101..." is a
3273   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3274   // SplatSize = 1 byte.
3275   unsigned SplatBits, SplatUndef, SplatSize;
3276   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
3277     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
3278
3279     // First, handle single instruction cases.
3280
3281     // All zeros?
3282     if (SplatBits == 0) {
3283       // Canonicalize all zero vectors to be v4i32.
3284       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3285         SDValue Z = DAG.getConstant(0, MVT::i32);
3286         Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3287         Op = DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Z);
3288       }
3289       return Op;
3290     }
3291
3292     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3293     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
3294     if (SextVal >= -16 && SextVal <= 15)
3295       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3296
3297
3298     // Two instruction sequences.
3299
3300     // If this value is in the range [-32,30] and is even, use:
3301     //    tmp = VSPLTI[bhw], result = add tmp, tmp
3302     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3303       SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3304       Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3305       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3306     }
3307
3308     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3309     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3310     // for fneg/fabs.
3311     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3312       // Make -1 and vspltisw -1:
3313       SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3314
3315       // Make the VSLW intrinsic, computing 0x8000_0000.
3316       SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3317                                        OnesV, DAG, dl);
3318
3319       // xor by OnesV to invert it.
3320       Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3321       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3322     }
3323
3324     // Check to see if this is a wide variety of vsplti*, binop self cases.
3325     unsigned SplatBitSize = SplatSize*8;
3326     static const signed char SplatCsts[] = {
3327       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3328       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3329     };
3330
3331     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3332       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3333       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3334       int i = SplatCsts[idx];
3335
3336       // Figure out what shift amount will be used by altivec if shifted by i in
3337       // this splat size.
3338       unsigned TypeShiftAmt = i & (SplatBitSize-1);
3339
3340       // vsplti + shl self.
3341       if (SextVal == (i << (int)TypeShiftAmt)) {
3342         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3343         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3344           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3345           Intrinsic::ppc_altivec_vslw
3346         };
3347         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3348         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3349       }
3350
3351       // vsplti + srl self.
3352       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3353         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3354         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3355           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3356           Intrinsic::ppc_altivec_vsrw
3357         };
3358         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3359         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3360       }
3361
3362       // vsplti + sra self.
3363       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3364         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3365         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3366           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3367           Intrinsic::ppc_altivec_vsraw
3368         };
3369         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3370         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3371       }
3372
3373       // vsplti + rol self.
3374       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3375                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3376         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3377         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3378           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3379           Intrinsic::ppc_altivec_vrlw
3380         };
3381         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3382         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3383       }
3384
3385       // t = vsplti c, result = vsldoi t, t, 1
3386       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3387         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3388         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3389       }
3390       // t = vsplti c, result = vsldoi t, t, 2
3391       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3392         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3393         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3394       }
3395       // t = vsplti c, result = vsldoi t, t, 3
3396       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3397         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3398         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3399       }
3400     }
3401
3402     // Three instruction sequences.
3403
3404     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3405     if (SextVal >= 0 && SextVal <= 31) {
3406       SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
3407       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3408       LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
3409       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3410     }
3411     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3412     if (SextVal >= -31 && SextVal <= 0) {
3413       SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
3414       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3415       LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
3416       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
3417     }
3418   }
3419
3420   return SDValue();
3421 }
3422
3423 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3424 /// the specified operations to build the shuffle.
3425 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3426                                       SDValue RHS, SelectionDAG &DAG,
3427                                       DebugLoc dl) {
3428   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3429   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3430   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3431
3432   enum {
3433     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3434     OP_VMRGHW,
3435     OP_VMRGLW,
3436     OP_VSPLTISW0,
3437     OP_VSPLTISW1,
3438     OP_VSPLTISW2,
3439     OP_VSPLTISW3,
3440     OP_VSLDOI4,
3441     OP_VSLDOI8,
3442     OP_VSLDOI12
3443   };
3444
3445   if (OpNum == OP_COPY) {
3446     if (LHSID == (1*9+2)*9+3) return LHS;
3447     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3448     return RHS;
3449   }
3450
3451   SDValue OpLHS, OpRHS;
3452   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3453   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3454
3455   unsigned ShufIdxs[16];
3456   switch (OpNum) {
3457   default: assert(0 && "Unknown i32 permute!");
3458   case OP_VMRGHW:
3459     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
3460     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
3461     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
3462     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
3463     break;
3464   case OP_VMRGLW:
3465     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
3466     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
3467     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
3468     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
3469     break;
3470   case OP_VSPLTISW0:
3471     for (unsigned i = 0; i != 16; ++i)
3472       ShufIdxs[i] = (i&3)+0;
3473     break;
3474   case OP_VSPLTISW1:
3475     for (unsigned i = 0; i != 16; ++i)
3476       ShufIdxs[i] = (i&3)+4;
3477     break;
3478   case OP_VSPLTISW2:
3479     for (unsigned i = 0; i != 16; ++i)
3480       ShufIdxs[i] = (i&3)+8;
3481     break;
3482   case OP_VSPLTISW3:
3483     for (unsigned i = 0; i != 16; ++i)
3484       ShufIdxs[i] = (i&3)+12;
3485     break;
3486   case OP_VSLDOI4:
3487     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
3488   case OP_VSLDOI8:
3489     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
3490   case OP_VSLDOI12:
3491     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
3492   }
3493   SDValue Ops[16];
3494   for (unsigned i = 0; i != 16; ++i)
3495     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i8);
3496
3497   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, OpLHS.getValueType(),
3498                      OpLHS, OpRHS,
3499                      DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8, Ops, 16));
3500 }
3501
3502 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
3503 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
3504 /// return the code it can be lowered into.  Worst case, it can always be
3505 /// lowered into a vperm.
3506 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
3507                                                  SelectionDAG &DAG) {
3508   DebugLoc dl = Op.getDebugLoc();
3509   SDValue V1 = Op.getOperand(0);
3510   SDValue V2 = Op.getOperand(1);
3511   SDValue PermMask = Op.getOperand(2);
3512
3513   // Cases that are handled by instructions that take permute immediates
3514   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
3515   // selected by the instruction selector.
3516   if (V2.getOpcode() == ISD::UNDEF) {
3517     if (PPC::isSplatShuffleMask(PermMask.getNode(), 1) ||
3518         PPC::isSplatShuffleMask(PermMask.getNode(), 2) ||
3519         PPC::isSplatShuffleMask(PermMask.getNode(), 4) ||
3520         PPC::isVPKUWUMShuffleMask(PermMask.getNode(), true) ||
3521         PPC::isVPKUHUMShuffleMask(PermMask.getNode(), true) ||
3522         PPC::isVSLDOIShuffleMask(PermMask.getNode(), true) != -1 ||
3523         PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, true) ||
3524         PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, true) ||
3525         PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, true) ||
3526         PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, true) ||
3527         PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, true) ||
3528         PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, true)) {
3529       return Op;
3530     }
3531   }
3532
3533   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3534   // and produce a fixed permutation.  If any of these match, do not lower to
3535   // VPERM.
3536   if (PPC::isVPKUWUMShuffleMask(PermMask.getNode(), false) ||
3537       PPC::isVPKUHUMShuffleMask(PermMask.getNode(), false) ||
3538       PPC::isVSLDOIShuffleMask(PermMask.getNode(), false) != -1 ||
3539       PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, false) ||
3540       PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, false) ||
3541       PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, false) ||
3542       PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, false) ||
3543       PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, false) ||
3544       PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, false))
3545     return Op;
3546
3547   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3548   // perfect shuffle table to emit an optimal matching sequence.
3549   unsigned PFIndexes[4];
3550   bool isFourElementShuffle = true;
3551   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3552     unsigned EltNo = 8;   // Start out undef.
3553     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3554       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
3555         continue;   // Undef, ignore it.
3556
3557       unsigned ByteSource =
3558         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getZExtValue();
3559       if ((ByteSource & 3) != j) {
3560         isFourElementShuffle = false;
3561         break;
3562       }
3563
3564       if (EltNo == 8) {
3565         EltNo = ByteSource/4;
3566       } else if (EltNo != ByteSource/4) {
3567         isFourElementShuffle = false;
3568         break;
3569       }
3570     }
3571     PFIndexes[i] = EltNo;
3572   }
3573
3574   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3575   // perfect shuffle vector to determine if it is cost effective to do this as
3576   // discrete instructions, or whether we should use a vperm.
3577   if (isFourElementShuffle) {
3578     // Compute the index in the perfect shuffle table.
3579     unsigned PFTableIndex =
3580       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3581
3582     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3583     unsigned Cost  = (PFEntry >> 30);
3584
3585     // Determining when to avoid vperm is tricky.  Many things affect the cost
3586     // of vperm, particularly how many times the perm mask needs to be computed.
3587     // For example, if the perm mask can be hoisted out of a loop or is already
3588     // used (perhaps because there are multiple permutes with the same shuffle
3589     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3590     // the loop requires an extra register.
3591     //
3592     // As a compromise, we only emit discrete instructions if the shuffle can be
3593     // generated in 3 or fewer operations.  When we have loop information
3594     // available, if this block is within a loop, we should avoid using vperm
3595     // for 3-operation perms and use a constant pool load instead.
3596     if (Cost < 3)
3597       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3598   }
3599
3600   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3601   // vector that will get spilled to the constant pool.
3602   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3603
3604   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3605   // that it is in input element units, not in bytes.  Convert now.
3606   MVT EltVT = V1.getValueType().getVectorElementType();
3607   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
3608
3609   SmallVector<SDValue, 16> ResultMask;
3610   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3611     unsigned SrcElt;
3612     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3613       SrcElt = 0;
3614     else
3615       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getZExtValue();
3616
3617     for (unsigned j = 0; j != BytesPerElement; ++j)
3618       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3619                                            MVT::i8));
3620   }
3621
3622   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
3623                                     &ResultMask[0], ResultMask.size());
3624   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
3625 }
3626
3627 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3628 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3629 /// information about the intrinsic.
3630 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
3631                                   bool &isDot) {
3632   unsigned IntrinsicID =
3633     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
3634   CompareOpc = -1;
3635   isDot = false;
3636   switch (IntrinsicID) {
3637   default: return false;
3638     // Comparison predicates.
3639   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3640   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3641   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3642   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3643   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3644   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3645   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3646   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3647   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3648   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3649   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3650   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3651   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3652
3653     // Normal Comparisons.
3654   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3655   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3656   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3657   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3658   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3659   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3660   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3661   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3662   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3663   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3664   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3665   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3666   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3667   }
3668   return true;
3669 }
3670
3671 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3672 /// lower, do it, otherwise return null.
3673 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
3674                                                      SelectionDAG &DAG) {
3675   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3676   // opcode number of the comparison.
3677   DebugLoc dl = Op.getDebugLoc();
3678   int CompareOpc;
3679   bool isDot;
3680   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3681     return SDValue();    // Don't custom lower most intrinsics.
3682
3683   // If this is a non-dot comparison, make the VCMP node and we are done.
3684   if (!isDot) {
3685     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
3686                                 Op.getOperand(1), Op.getOperand(2),
3687                                 DAG.getConstant(CompareOpc, MVT::i32));
3688     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Tmp);
3689   }
3690
3691   // Create the PPCISD altivec 'dot' comparison node.
3692   SDValue Ops[] = {
3693     Op.getOperand(2),  // LHS
3694     Op.getOperand(3),  // RHS
3695     DAG.getConstant(CompareOpc, MVT::i32)
3696   };
3697   std::vector<MVT> VTs;
3698   VTs.push_back(Op.getOperand(2).getValueType());
3699   VTs.push_back(MVT::Flag);
3700   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
3701
3702   // Now that we have the comparison, emit a copy from the CR to a GPR.
3703   // This is flagged to the above dot comparison.
3704   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
3705                                 DAG.getRegister(PPC::CR6, MVT::i32),
3706                                 CompNode.getValue(1));
3707
3708   // Unpack the result based on how the target uses it.
3709   unsigned BitNo;   // Bit # of CR6.
3710   bool InvertBit;   // Invert result?
3711   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
3712   default:  // Can't happen, don't crash on invalid number though.
3713   case 0:   // Return the value of the EQ bit of CR6.
3714     BitNo = 0; InvertBit = false;
3715     break;
3716   case 1:   // Return the inverted value of the EQ bit of CR6.
3717     BitNo = 0; InvertBit = true;
3718     break;
3719   case 2:   // Return the value of the LT bit of CR6.
3720     BitNo = 2; InvertBit = false;
3721     break;
3722   case 3:   // Return the inverted value of the LT bit of CR6.
3723     BitNo = 2; InvertBit = true;
3724     break;
3725   }
3726
3727   // Shift the bit into the low position.
3728   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
3729                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3730   // Isolate the bit.
3731   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
3732                       DAG.getConstant(1, MVT::i32));
3733
3734   // If we are supposed to, toggle the bit.
3735   if (InvertBit)
3736     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
3737                         DAG.getConstant(1, MVT::i32));
3738   return Flags;
3739 }
3740
3741 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
3742                                                    SelectionDAG &DAG) {
3743   DebugLoc dl = Op.getNode()->getDebugLoc();
3744   // Create a stack slot that is 16-byte aligned.
3745   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3746   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3747   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3748   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3749
3750   // Store the input value into Value#0 of the stack slot.
3751   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
3752                                  Op.getOperand(0), FIdx, NULL, 0);
3753   // Load it out.
3754   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, NULL, 0);
3755 }
3756
3757 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
3758   DebugLoc dl = Op.getDebugLoc();
3759   if (Op.getValueType() == MVT::v4i32) {
3760     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3761
3762     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
3763     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
3764
3765     SDValue RHSSwap =   // = vrlw RHS, 16
3766       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
3767
3768     // Shrinkify inputs to v8i16.
3769     LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, LHS);
3770     RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHS);
3771     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHSSwap);
3772
3773     // Low parts multiplied together, generating 32-bit results (we ignore the
3774     // top parts).
3775     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3776                                         LHS, RHS, DAG, dl, MVT::v4i32);
3777
3778     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3779                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
3780     // Shift the high parts up 16 bits.
3781     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
3782                               Neg16, DAG, dl);
3783     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
3784   } else if (Op.getValueType() == MVT::v8i16) {
3785     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3786
3787     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
3788
3789     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3790                             LHS, RHS, Zero, DAG, dl);
3791   } else if (Op.getValueType() == MVT::v16i8) {
3792     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3793
3794     // Multiply the even 8-bit parts, producing 16-bit sums.
3795     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3796                                            LHS, RHS, DAG, dl, MVT::v8i16);
3797     EvenParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, EvenParts);
3798
3799     // Multiply the odd 8-bit parts, producing 16-bit sums.
3800     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3801                                           LHS, RHS, DAG, dl, MVT::v8i16);
3802     OddParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OddParts);
3803
3804     // Merge the results together.
3805     SDValue Ops[16];
3806     for (unsigned i = 0; i != 8; ++i) {
3807       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3808       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3809     }
3810     return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v16i8, EvenParts, OddParts,
3811                        DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8, Ops, 16));
3812   } else {
3813     assert(0 && "Unknown mul to lower!");
3814     abort();
3815   }
3816 }
3817
3818 /// LowerOperation - Provide custom lowering hooks for some operations.
3819 ///
3820 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
3821   switch (Op.getOpcode()) {
3822   default: assert(0 && "Wasn't expecting to be able to lower this!");
3823   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3824   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3825   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3826   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3827   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3828   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
3829   case ISD::VASTART:
3830     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3831                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3832
3833   case ISD::VAARG:
3834     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3835                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3836
3837   case ISD::FORMAL_ARGUMENTS:
3838     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3839                                  VarArgsStackOffset, VarArgsNumGPR,
3840                                  VarArgsNumFPR, PPCSubTarget);
3841
3842   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget,
3843                                                  getTargetMachine());
3844   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3845   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3846   case ISD::DYNAMIC_STACKALLOC:
3847     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3848
3849   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3850   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG,
3851                                                        Op.getDebugLoc());
3852   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3853   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3854
3855   // Lower 64-bit shifts.
3856   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3857   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3858   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3859
3860   // Vector-related lowering.
3861   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3862   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3863   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3864   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3865   case ISD::MUL:                return LowerMUL(Op, DAG);
3866
3867   // Frame & Return address.
3868   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3869   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3870   }
3871   return SDValue();
3872 }
3873
3874 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
3875                                            SmallVectorImpl<SDValue>&Results,
3876                                            SelectionDAG &DAG) {
3877   DebugLoc dl = N->getDebugLoc();
3878   switch (N->getOpcode()) {
3879   default:
3880     assert(false && "Do not know how to custom type legalize this operation!");
3881     return;
3882   case ISD::FP_ROUND_INREG: {
3883     assert(N->getValueType(0) == MVT::ppcf128);
3884     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
3885     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
3886                              MVT::f64, N->getOperand(0),
3887                              DAG.getIntPtrConstant(0));
3888     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
3889                              MVT::f64, N->getOperand(0),
3890                              DAG.getIntPtrConstant(1));
3891
3892     // This sequence changes FPSCR to do round-to-zero, adds the two halves
3893     // of the long double, and puts FPSCR back the way it was.  We do not
3894     // actually model FPSCR.
3895     std::vector<MVT> NodeTys;
3896     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
3897
3898     NodeTys.push_back(MVT::f64);   // Return register
3899     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
3900     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3901     MFFSreg = Result.getValue(0);
3902     InFlag = Result.getValue(1);
3903
3904     NodeTys.clear();
3905     NodeTys.push_back(MVT::Flag);   // Returns a flag
3906     Ops[0] = DAG.getConstant(31, MVT::i32);
3907     Ops[1] = InFlag;
3908     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
3909     InFlag = Result.getValue(0);
3910
3911     NodeTys.clear();
3912     NodeTys.push_back(MVT::Flag);   // Returns a flag
3913     Ops[0] = DAG.getConstant(30, MVT::i32);
3914     Ops[1] = InFlag;
3915     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
3916     InFlag = Result.getValue(0);
3917
3918     NodeTys.clear();
3919     NodeTys.push_back(MVT::f64);    // result of add
3920     NodeTys.push_back(MVT::Flag);   // Returns a flag
3921     Ops[0] = Lo;
3922     Ops[1] = Hi;
3923     Ops[2] = InFlag;
3924     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
3925     FPreg = Result.getValue(0);
3926     InFlag = Result.getValue(1);
3927
3928     NodeTys.clear();
3929     NodeTys.push_back(MVT::f64);
3930     Ops[0] = DAG.getConstant(1, MVT::i32);
3931     Ops[1] = MFFSreg;
3932     Ops[2] = FPreg;
3933     Ops[3] = InFlag;
3934     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
3935     FPreg = Result.getValue(0);
3936
3937     // We know the low half is about to be thrown away, so just use something
3938     // convenient.
3939     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
3940                                 FPreg, FPreg));
3941     return;
3942   }
3943   case ISD::FP_TO_SINT:
3944     Results.push_back(LowerFP_TO_SINT(SDValue(N, 0), DAG, dl));
3945     return;
3946   }
3947 }
3948
3949
3950 //===----------------------------------------------------------------------===//
3951 //  Other Lowering Code
3952 //===----------------------------------------------------------------------===//
3953
3954 MachineBasicBlock *
3955 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3956                                     bool is64bit, unsigned BinOpcode) const {
3957   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3958   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3959
3960   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3961   MachineFunction *F = BB->getParent();
3962   MachineFunction::iterator It = BB;
3963   ++It;
3964
3965   unsigned dest = MI->getOperand(0).getReg();
3966   unsigned ptrA = MI->getOperand(1).getReg();
3967   unsigned ptrB = MI->getOperand(2).getReg();
3968   unsigned incr = MI->getOperand(3).getReg();
3969
3970   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3971   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3972   F->insert(It, loopMBB);
3973   F->insert(It, exitMBB);
3974   exitMBB->transferSuccessors(BB);
3975
3976   MachineRegisterInfo &RegInfo = F->getRegInfo();
3977   unsigned TmpReg = (!BinOpcode) ? incr :
3978     RegInfo.createVirtualRegister(
3979        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3980                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
3981
3982   //  thisMBB:
3983   //   ...
3984   //   fallthrough --> loopMBB
3985   BB->addSuccessor(loopMBB);
3986
3987   //  loopMBB:
3988   //   l[wd]arx dest, ptr
3989   //   add r0, dest, incr
3990   //   st[wd]cx. r0, ptr
3991   //   bne- loopMBB
3992   //   fallthrough --> exitMBB
3993   BB = loopMBB;
3994   BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
3995     .addReg(ptrA).addReg(ptrB);
3996   if (BinOpcode)
3997     BuildMI(BB, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
3998   BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
3999     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4000   BuildMI(BB, TII->get(PPC::BCC))
4001     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4002   BB->addSuccessor(loopMBB);
4003   BB->addSuccessor(exitMBB);
4004
4005   //  exitMBB:
4006   //   ...
4007   BB = exitMBB;
4008   return BB;
4009 }
4010
4011 MachineBasicBlock *
4012 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4013                                             MachineBasicBlock *BB,
4014                                             bool is8bit,    // operation
4015                                             unsigned BinOpcode) const {
4016   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4017   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4018   // In 64 bit mode we have to use 64 bits for addresses, even though the
4019   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4020   // registers without caring whether they're 32 or 64, but here we're
4021   // doing actual arithmetic on the addresses.
4022   bool is64bit = PPCSubTarget.isPPC64();
4023
4024   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4025   MachineFunction *F = BB->getParent();
4026   MachineFunction::iterator It = BB;
4027   ++It;
4028
4029   unsigned dest = MI->getOperand(0).getReg();
4030   unsigned ptrA = MI->getOperand(1).getReg();
4031   unsigned ptrB = MI->getOperand(2).getReg();
4032   unsigned incr = MI->getOperand(3).getReg();
4033
4034   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4035   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4036   F->insert(It, loopMBB);
4037   F->insert(It, exitMBB);
4038   exitMBB->transferSuccessors(BB);
4039
4040   MachineRegisterInfo &RegInfo = F->getRegInfo();
4041   const TargetRegisterClass *RC =
4042     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4043               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4044   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4045   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4046   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4047   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4048   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4049   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4050   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4051   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4052   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4053   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4054   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4055   unsigned Ptr1Reg;
4056   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4057
4058   //  thisMBB:
4059   //   ...
4060   //   fallthrough --> loopMBB
4061   BB->addSuccessor(loopMBB);
4062
4063   // The 4-byte load must be aligned, while a char or short may be
4064   // anywhere in the word.  Hence all this nasty bookkeeping code.
4065   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4066   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4067   //   xori shift, shift1, 24 [16]
4068   //   rlwinm ptr, ptr1, 0, 0, 29
4069   //   slw incr2, incr, shift
4070   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4071   //   slw mask, mask2, shift
4072   //  loopMBB:
4073   //   lwarx tmpDest, ptr
4074   //   add tmp, tmpDest, incr2
4075   //   andc tmp2, tmpDest, mask
4076   //   and tmp3, tmp, mask
4077   //   or tmp4, tmp3, tmp2
4078   //   stwcx. tmp4, ptr
4079   //   bne- loopMBB
4080   //   fallthrough --> exitMBB
4081   //   srw dest, tmpDest, shift
4082
4083   if (ptrA!=PPC::R0) {
4084     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4085     BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4086       .addReg(ptrA).addReg(ptrB);
4087   } else {
4088     Ptr1Reg = ptrB;
4089   }
4090   BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4091       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4092   BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4093       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4094   if (is64bit)
4095     BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4096       .addReg(Ptr1Reg).addImm(0).addImm(61);
4097   else
4098     BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4099       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4100   BuildMI(BB, TII->get(PPC::SLW), Incr2Reg)
4101       .addReg(incr).addReg(ShiftReg);
4102   if (is8bit)
4103     BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4104   else {
4105     BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4106     BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4107   }
4108   BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4109       .addReg(Mask2Reg).addReg(ShiftReg);
4110
4111   BB = loopMBB;
4112   BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4113     .addReg(PPC::R0).addReg(PtrReg);
4114   if (BinOpcode)
4115     BuildMI(BB, TII->get(BinOpcode), TmpReg)
4116       .addReg(Incr2Reg).addReg(TmpDestReg);
4117   BuildMI(BB, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4118     .addReg(TmpDestReg).addReg(MaskReg);
4119   BuildMI(BB, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4120     .addReg(TmpReg).addReg(MaskReg);
4121   BuildMI(BB, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4122     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4123   BuildMI(BB, TII->get(PPC::STWCX))
4124     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4125   BuildMI(BB, TII->get(PPC::BCC))
4126     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4127   BB->addSuccessor(loopMBB);
4128   BB->addSuccessor(exitMBB);
4129
4130   //  exitMBB:
4131   //   ...
4132   BB = exitMBB;
4133   BuildMI(BB, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4134   return BB;
4135 }
4136
4137 MachineBasicBlock *
4138 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4139                                                MachineBasicBlock *BB) const {
4140   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4141
4142   // To "insert" these instructions we actually have to insert their
4143   // control-flow patterns.
4144   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4145   MachineFunction::iterator It = BB;
4146   ++It;
4147
4148   MachineFunction *F = BB->getParent();
4149
4150   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4151       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4152       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4153       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4154       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4155
4156     // The incoming instruction knows the destination vreg to set, the
4157     // condition code register to branch on, the true/false values to
4158     // select between, and a branch opcode to use.
4159
4160     //  thisMBB:
4161     //  ...
4162     //   TrueVal = ...
4163     //   cmpTY ccX, r1, r2
4164     //   bCC copy1MBB
4165     //   fallthrough --> copy0MBB
4166     MachineBasicBlock *thisMBB = BB;
4167     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4168     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4169     unsigned SelectPred = MI->getOperand(4).getImm();
4170     BuildMI(BB, TII->get(PPC::BCC))
4171       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4172     F->insert(It, copy0MBB);
4173     F->insert(It, sinkMBB);
4174     // Update machine-CFG edges by transferring all successors of the current
4175     // block to the new block which will contain the Phi node for the select.
4176     sinkMBB->transferSuccessors(BB);
4177     // Next, add the true and fallthrough blocks as its successors.
4178     BB->addSuccessor(copy0MBB);
4179     BB->addSuccessor(sinkMBB);
4180
4181     //  copy0MBB:
4182     //   %FalseValue = ...
4183     //   # fallthrough to sinkMBB
4184     BB = copy0MBB;
4185
4186     // Update machine-CFG edges
4187     BB->addSuccessor(sinkMBB);
4188
4189     //  sinkMBB:
4190     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4191     //  ...
4192     BB = sinkMBB;
4193     BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4194       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4195       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4196   }
4197   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4198     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4199   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4200     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4201   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4202     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4203   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4204     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4205
4206   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4207     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4208   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4209     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4210   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4211     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4212   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4213     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4214
4215   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4216     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4217   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4218     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4219   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4220     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4221   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4222     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4223
4224   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4225     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4226   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4227     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4228   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4229     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4230   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4231     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4232
4233   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4234     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4235   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4236     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4237   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4238     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4239   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4240     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4241
4242   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4243     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4244   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4245     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4246   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4247     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4248   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4249     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4250
4251   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4252     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4253   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4254     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4255   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4256     BB = EmitAtomicBinary(MI, BB, false, 0);
4257   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4258     BB = EmitAtomicBinary(MI, BB, true, 0);
4259
4260   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4261            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4262     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4263
4264     unsigned dest   = MI->getOperand(0).getReg();
4265     unsigned ptrA   = MI->getOperand(1).getReg();
4266     unsigned ptrB   = MI->getOperand(2).getReg();
4267     unsigned oldval = MI->getOperand(3).getReg();
4268     unsigned newval = MI->getOperand(4).getReg();
4269
4270     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4271     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4272     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4273     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4274     F->insert(It, loop1MBB);
4275     F->insert(It, loop2MBB);
4276     F->insert(It, midMBB);
4277     F->insert(It, exitMBB);
4278     exitMBB->transferSuccessors(BB);
4279
4280     //  thisMBB:
4281     //   ...
4282     //   fallthrough --> loopMBB
4283     BB->addSuccessor(loop1MBB);
4284
4285     // loop1MBB:
4286     //   l[wd]arx dest, ptr
4287     //   cmp[wd] dest, oldval
4288     //   bne- midMBB
4289     // loop2MBB:
4290     //   st[wd]cx. newval, ptr
4291     //   bne- loopMBB
4292     //   b exitBB
4293     // midMBB:
4294     //   st[wd]cx. dest, ptr
4295     // exitBB:
4296     BB = loop1MBB;
4297     BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4298       .addReg(ptrA).addReg(ptrB);
4299     BuildMI(BB, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4300       .addReg(oldval).addReg(dest);
4301     BuildMI(BB, TII->get(PPC::BCC))
4302       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4303     BB->addSuccessor(loop2MBB);
4304     BB->addSuccessor(midMBB);
4305
4306     BB = loop2MBB;
4307     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4308       .addReg(newval).addReg(ptrA).addReg(ptrB);
4309     BuildMI(BB, TII->get(PPC::BCC))
4310       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4311     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4312     BB->addSuccessor(loop1MBB);
4313     BB->addSuccessor(exitMBB);
4314
4315     BB = midMBB;
4316     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4317       .addReg(dest).addReg(ptrA).addReg(ptrB);
4318     BB->addSuccessor(exitMBB);
4319
4320     //  exitMBB:
4321     //   ...
4322     BB = exitMBB;
4323   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4324              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4325     // We must use 64-bit registers for addresses when targeting 64-bit,
4326     // since we're actually doing arithmetic on them.  Other registers
4327     // can be 32-bit.
4328     bool is64bit = PPCSubTarget.isPPC64();
4329     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4330
4331     unsigned dest   = MI->getOperand(0).getReg();
4332     unsigned ptrA   = MI->getOperand(1).getReg();
4333     unsigned ptrB   = MI->getOperand(2).getReg();
4334     unsigned oldval = MI->getOperand(3).getReg();
4335     unsigned newval = MI->getOperand(4).getReg();
4336
4337     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4338     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4339     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4340     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4341     F->insert(It, loop1MBB);
4342     F->insert(It, loop2MBB);
4343     F->insert(It, midMBB);
4344     F->insert(It, exitMBB);
4345     exitMBB->transferSuccessors(BB);
4346
4347     MachineRegisterInfo &RegInfo = F->getRegInfo();
4348     const TargetRegisterClass *RC =
4349       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4350                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4351     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4352     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4353     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4354     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4355     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4356     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4357     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4358     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4359     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4360     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4361     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4362     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4363     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4364     unsigned Ptr1Reg;
4365     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4366     //  thisMBB:
4367     //   ...
4368     //   fallthrough --> loopMBB
4369     BB->addSuccessor(loop1MBB);
4370
4371     // The 4-byte load must be aligned, while a char or short may be
4372     // anywhere in the word.  Hence all this nasty bookkeeping code.
4373     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4374     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4375     //   xori shift, shift1, 24 [16]
4376     //   rlwinm ptr, ptr1, 0, 0, 29
4377     //   slw newval2, newval, shift
4378     //   slw oldval2, oldval,shift
4379     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4380     //   slw mask, mask2, shift
4381     //   and newval3, newval2, mask
4382     //   and oldval3, oldval2, mask
4383     // loop1MBB:
4384     //   lwarx tmpDest, ptr
4385     //   and tmp, tmpDest, mask
4386     //   cmpw tmp, oldval3
4387     //   bne- midMBB
4388     // loop2MBB:
4389     //   andc tmp2, tmpDest, mask
4390     //   or tmp4, tmp2, newval3
4391     //   stwcx. tmp4, ptr
4392     //   bne- loop1MBB
4393     //   b exitBB
4394     // midMBB:
4395     //   stwcx. tmpDest, ptr
4396     // exitBB:
4397     //   srw dest, tmpDest, shift
4398     if (ptrA!=PPC::R0) {
4399       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4400       BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4401         .addReg(ptrA).addReg(ptrB);
4402     } else {
4403       Ptr1Reg = ptrB;
4404     }
4405     BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4406         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4407     BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4408         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4409     if (is64bit)
4410       BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4411         .addReg(Ptr1Reg).addImm(0).addImm(61);
4412     else
4413       BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4414         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4415     BuildMI(BB, TII->get(PPC::SLW), NewVal2Reg)
4416         .addReg(newval).addReg(ShiftReg);
4417     BuildMI(BB, TII->get(PPC::SLW), OldVal2Reg)
4418         .addReg(oldval).addReg(ShiftReg);
4419     if (is8bit)
4420       BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4421     else {
4422       BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4423       BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4424     }
4425     BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4426         .addReg(Mask2Reg).addReg(ShiftReg);
4427     BuildMI(BB, TII->get(PPC::AND), NewVal3Reg)
4428         .addReg(NewVal2Reg).addReg(MaskReg);
4429     BuildMI(BB, TII->get(PPC::AND), OldVal3Reg)
4430         .addReg(OldVal2Reg).addReg(MaskReg);
4431
4432     BB = loop1MBB;
4433     BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4434         .addReg(PPC::R0).addReg(PtrReg);
4435     BuildMI(BB, TII->get(PPC::AND),TmpReg).addReg(TmpDestReg).addReg(MaskReg);
4436     BuildMI(BB, TII->get(PPC::CMPW), PPC::CR0)
4437         .addReg(TmpReg).addReg(OldVal3Reg);
4438     BuildMI(BB, TII->get(PPC::BCC))
4439         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4440     BB->addSuccessor(loop2MBB);
4441     BB->addSuccessor(midMBB);
4442
4443     BB = loop2MBB;
4444     BuildMI(BB, TII->get(PPC::ANDC),Tmp2Reg).addReg(TmpDestReg).addReg(MaskReg);
4445     BuildMI(BB, TII->get(PPC::OR),Tmp4Reg).addReg(Tmp2Reg).addReg(NewVal3Reg);
4446     BuildMI(BB, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
4447         .addReg(PPC::R0).addReg(PtrReg);
4448     BuildMI(BB, TII->get(PPC::BCC))
4449       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4450     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4451     BB->addSuccessor(loop1MBB);
4452     BB->addSuccessor(exitMBB);
4453
4454     BB = midMBB;
4455     BuildMI(BB, TII->get(PPC::STWCX)).addReg(TmpDestReg)
4456       .addReg(PPC::R0).addReg(PtrReg);
4457     BB->addSuccessor(exitMBB);
4458
4459     //  exitMBB:
4460     //   ...
4461     BB = exitMBB;
4462     BuildMI(BB, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
4463   } else {
4464     assert(0 && "Unexpected instr type to insert");
4465   }
4466
4467   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
4468   return BB;
4469 }
4470
4471 //===----------------------------------------------------------------------===//
4472 // Target Optimization Hooks
4473 //===----------------------------------------------------------------------===//
4474
4475 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
4476                                              DAGCombinerInfo &DCI) const {
4477   TargetMachine &TM = getTargetMachine();
4478   SelectionDAG &DAG = DCI.DAG;
4479   DebugLoc dl = N->getDebugLoc();
4480   switch (N->getOpcode()) {
4481   default: break;
4482   case PPCISD::SHL:
4483     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4484       if (C->getZExtValue() == 0)   // 0 << V -> 0.
4485         return N->getOperand(0);
4486     }
4487     break;
4488   case PPCISD::SRL:
4489     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4490       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
4491         return N->getOperand(0);
4492     }
4493     break;
4494   case PPCISD::SRA:
4495     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4496       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
4497           C->isAllOnesValue())    // -1 >>s V -> -1.
4498         return N->getOperand(0);
4499     }
4500     break;
4501
4502   case ISD::SINT_TO_FP:
4503     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
4504       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
4505         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
4506         // We allow the src/dst to be either f32/f64, but the intermediate
4507         // type must be i64.
4508         if (N->getOperand(0).getValueType() == MVT::i64 &&
4509             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
4510           SDValue Val = N->getOperand(0).getOperand(0);
4511           if (Val.getValueType() == MVT::f32) {
4512             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
4513             DCI.AddToWorklist(Val.getNode());
4514           }
4515
4516           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
4517           DCI.AddToWorklist(Val.getNode());
4518           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
4519           DCI.AddToWorklist(Val.getNode());
4520           if (N->getValueType(0) == MVT::f32) {
4521             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
4522                               DAG.getIntPtrConstant(0));
4523             DCI.AddToWorklist(Val.getNode());
4524           }
4525           return Val;
4526         } else if (N->getOperand(0).getValueType() == MVT::i32) {
4527           // If the intermediate type is i32, we can avoid the load/store here
4528           // too.
4529         }
4530       }
4531     }
4532     break;
4533   case ISD::STORE:
4534     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
4535     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
4536         !cast<StoreSDNode>(N)->isTruncatingStore() &&
4537         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
4538         N->getOperand(1).getValueType() == MVT::i32 &&
4539         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
4540       SDValue Val = N->getOperand(1).getOperand(0);
4541       if (Val.getValueType() == MVT::f32) {
4542         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
4543         DCI.AddToWorklist(Val.getNode());
4544       }
4545       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
4546       DCI.AddToWorklist(Val.getNode());
4547
4548       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
4549                         N->getOperand(2), N->getOperand(3));
4550       DCI.AddToWorklist(Val.getNode());
4551       return Val;
4552     }
4553
4554     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
4555     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
4556         N->getOperand(1).getNode()->hasOneUse() &&
4557         (N->getOperand(1).getValueType() == MVT::i32 ||
4558          N->getOperand(1).getValueType() == MVT::i16)) {
4559       SDValue BSwapOp = N->getOperand(1).getOperand(0);
4560       // Do an any-extend to 32-bits if this is a half-word input.
4561       if (BSwapOp.getValueType() == MVT::i16)
4562         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
4563
4564       return DAG.getNode(PPCISD::STBRX, dl, MVT::Other, N->getOperand(0),
4565                          BSwapOp, N->getOperand(2), N->getOperand(3),
4566                          DAG.getValueType(N->getOperand(1).getValueType()));
4567     }
4568     break;
4569   case ISD::BSWAP:
4570     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
4571     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
4572         N->getOperand(0).hasOneUse() &&
4573         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
4574       SDValue Load = N->getOperand(0);
4575       LoadSDNode *LD = cast<LoadSDNode>(Load);
4576       // Create the byte-swapping load.
4577       std::vector<MVT> VTs;
4578       VTs.push_back(MVT::i32);
4579       VTs.push_back(MVT::Other);
4580       SDValue MO = DAG.getMemOperand(LD->getMemOperand());
4581       SDValue Ops[] = {
4582         LD->getChain(),    // Chain
4583         LD->getBasePtr(),  // Ptr
4584         MO,                // MemOperand
4585         DAG.getValueType(N->getValueType(0)) // VT
4586       };
4587       SDValue BSLoad = DAG.getNode(PPCISD::LBRX, dl, VTs, Ops, 4);
4588
4589       // If this is an i16 load, insert the truncate.
4590       SDValue ResVal = BSLoad;
4591       if (N->getValueType(0) == MVT::i16)
4592         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
4593
4594       // First, combine the bswap away.  This makes the value produced by the
4595       // load dead.
4596       DCI.CombineTo(N, ResVal);
4597
4598       // Next, combine the load away, we give it a bogus result value but a real
4599       // chain result.  The result value is dead because the bswap is dead.
4600       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
4601
4602       // Return N so it doesn't get rechecked!
4603       return SDValue(N, 0);
4604     }
4605
4606     break;
4607   case PPCISD::VCMP: {
4608     // If a VCMPo node already exists with exactly the same operands as this
4609     // node, use its result instead of this node (VCMPo computes both a CR6 and
4610     // a normal output).
4611     //
4612     if (!N->getOperand(0).hasOneUse() &&
4613         !N->getOperand(1).hasOneUse() &&
4614         !N->getOperand(2).hasOneUse()) {
4615
4616       // Scan all of the users of the LHS, looking for VCMPo's that match.
4617       SDNode *VCMPoNode = 0;
4618
4619       SDNode *LHSN = N->getOperand(0).getNode();
4620       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
4621            UI != E; ++UI)
4622         if (UI->getOpcode() == PPCISD::VCMPo &&
4623             UI->getOperand(1) == N->getOperand(1) &&
4624             UI->getOperand(2) == N->getOperand(2) &&
4625             UI->getOperand(0) == N->getOperand(0)) {
4626           VCMPoNode = *UI;
4627           break;
4628         }
4629
4630       // If there is no VCMPo node, or if the flag value has a single use, don't
4631       // transform this.
4632       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
4633         break;
4634
4635       // Look at the (necessarily single) use of the flag value.  If it has a
4636       // chain, this transformation is more complex.  Note that multiple things
4637       // could use the value result, which we should ignore.
4638       SDNode *FlagUser = 0;
4639       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
4640            FlagUser == 0; ++UI) {
4641         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
4642         SDNode *User = *UI;
4643         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
4644           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
4645             FlagUser = User;
4646             break;
4647           }
4648         }
4649       }
4650
4651       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
4652       // give up for right now.
4653       if (FlagUser->getOpcode() == PPCISD::MFCR)
4654         return SDValue(VCMPoNode, 0);
4655     }
4656     break;
4657   }
4658   case ISD::BR_CC: {
4659     // If this is a branch on an altivec predicate comparison, lower this so
4660     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
4661     // lowering is done pre-legalize, because the legalizer lowers the predicate
4662     // compare down to code that is difficult to reassemble.
4663     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
4664     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
4665     int CompareOpc;
4666     bool isDot;
4667
4668     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
4669         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
4670         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
4671       assert(isDot && "Can't compare against a vector result!");
4672
4673       // If this is a comparison against something other than 0/1, then we know
4674       // that the condition is never/always true.
4675       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
4676       if (Val != 0 && Val != 1) {
4677         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
4678           return N->getOperand(0);
4679         // Always !=, turn it into an unconditional branch.
4680         return DAG.getNode(ISD::BR, dl, MVT::Other,
4681                            N->getOperand(0), N->getOperand(4));
4682       }
4683
4684       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
4685
4686       // Create the PPCISD altivec 'dot' comparison node.
4687       std::vector<MVT> VTs;
4688       SDValue Ops[] = {
4689         LHS.getOperand(2),  // LHS of compare
4690         LHS.getOperand(3),  // RHS of compare
4691         DAG.getConstant(CompareOpc, MVT::i32)
4692       };
4693       VTs.push_back(LHS.getOperand(2).getValueType());
4694       VTs.push_back(MVT::Flag);
4695       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4696
4697       // Unpack the result based on how the target uses it.
4698       PPC::Predicate CompOpc;
4699       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
4700       default:  // Can't happen, don't crash on invalid number though.
4701       case 0:   // Branch on the value of the EQ bit of CR6.
4702         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
4703         break;
4704       case 1:   // Branch on the inverted value of the EQ bit of CR6.
4705         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
4706         break;
4707       case 2:   // Branch on the value of the LT bit of CR6.
4708         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
4709         break;
4710       case 3:   // Branch on the inverted value of the LT bit of CR6.
4711         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
4712         break;
4713       }
4714
4715       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
4716                          DAG.getConstant(CompOpc, MVT::i32),
4717                          DAG.getRegister(PPC::CR6, MVT::i32),
4718                          N->getOperand(4), CompNode.getValue(1));
4719     }
4720     break;
4721   }
4722   }
4723
4724   return SDValue();
4725 }
4726
4727 //===----------------------------------------------------------------------===//
4728 // Inline Assembly Support
4729 //===----------------------------------------------------------------------===//
4730
4731 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4732                                                        const APInt &Mask,
4733                                                        APInt &KnownZero,
4734                                                        APInt &KnownOne,
4735                                                        const SelectionDAG &DAG,
4736                                                        unsigned Depth) const {
4737   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4738   switch (Op.getOpcode()) {
4739   default: break;
4740   case PPCISD::LBRX: {
4741     // lhbrx is known to have the top bits cleared out.
4742     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
4743       KnownZero = 0xFFFF0000;
4744     break;
4745   }
4746   case ISD::INTRINSIC_WO_CHAIN: {
4747     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
4748     default: break;
4749     case Intrinsic::ppc_altivec_vcmpbfp_p:
4750     case Intrinsic::ppc_altivec_vcmpeqfp_p:
4751     case Intrinsic::ppc_altivec_vcmpequb_p:
4752     case Intrinsic::ppc_altivec_vcmpequh_p:
4753     case Intrinsic::ppc_altivec_vcmpequw_p:
4754     case Intrinsic::ppc_altivec_vcmpgefp_p:
4755     case Intrinsic::ppc_altivec_vcmpgtfp_p:
4756     case Intrinsic::ppc_altivec_vcmpgtsb_p:
4757     case Intrinsic::ppc_altivec_vcmpgtsh_p:
4758     case Intrinsic::ppc_altivec_vcmpgtsw_p:
4759     case Intrinsic::ppc_altivec_vcmpgtub_p:
4760     case Intrinsic::ppc_altivec_vcmpgtuh_p:
4761     case Intrinsic::ppc_altivec_vcmpgtuw_p:
4762       KnownZero = ~1U;  // All bits but the low one are known to be zero.
4763       break;
4764     }
4765   }
4766   }
4767 }
4768
4769
4770 /// getConstraintType - Given a constraint, return the type of
4771 /// constraint it is for this target.
4772 PPCTargetLowering::ConstraintType
4773 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
4774   if (Constraint.size() == 1) {
4775     switch (Constraint[0]) {
4776     default: break;
4777     case 'b':
4778     case 'r':
4779     case 'f':
4780     case 'v':
4781     case 'y':
4782       return C_RegisterClass;
4783     }
4784   }
4785   return TargetLowering::getConstraintType(Constraint);
4786 }
4787
4788 std::pair<unsigned, const TargetRegisterClass*>
4789 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4790                                                 MVT VT) const {
4791   if (Constraint.size() == 1) {
4792     // GCC RS6000 Constraint Letters
4793     switch (Constraint[0]) {
4794     case 'b':   // R1-R31
4795     case 'r':   // R0-R31
4796       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
4797         return std::make_pair(0U, PPC::G8RCRegisterClass);
4798       return std::make_pair(0U, PPC::GPRCRegisterClass);
4799     case 'f':
4800       if (VT == MVT::f32)
4801         return std::make_pair(0U, PPC::F4RCRegisterClass);
4802       else if (VT == MVT::f64)
4803         return std::make_pair(0U, PPC::F8RCRegisterClass);
4804       break;
4805     case 'v':
4806       return std::make_pair(0U, PPC::VRRCRegisterClass);
4807     case 'y':   // crrc
4808       return std::make_pair(0U, PPC::CRRCRegisterClass);
4809     }
4810   }
4811
4812   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4813 }
4814
4815
4816 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4817 /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is true
4818 /// it means one of the asm constraint of the inline asm instruction being
4819 /// processed is 'm'.
4820 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
4821                                                      bool hasMemory,
4822                                                      std::vector<SDValue>&Ops,
4823                                                      SelectionDAG &DAG) const {
4824   SDValue Result(0,0);
4825   switch (Letter) {
4826   default: break;
4827   case 'I':
4828   case 'J':
4829   case 'K':
4830   case 'L':
4831   case 'M':
4832   case 'N':
4833   case 'O':
4834   case 'P': {
4835     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
4836     if (!CST) return; // Must be an immediate to match.
4837     unsigned Value = CST->getZExtValue();
4838     switch (Letter) {
4839     default: assert(0 && "Unknown constraint letter!");
4840     case 'I':  // "I" is a signed 16-bit constant.
4841       if ((short)Value == (int)Value)
4842         Result = DAG.getTargetConstant(Value, Op.getValueType());
4843       break;
4844     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
4845     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
4846       if ((short)Value == 0)
4847         Result = DAG.getTargetConstant(Value, Op.getValueType());
4848       break;
4849     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
4850       if ((Value >> 16) == 0)
4851         Result = DAG.getTargetConstant(Value, Op.getValueType());
4852       break;
4853     case 'M':  // "M" is a constant that is greater than 31.
4854       if (Value > 31)
4855         Result = DAG.getTargetConstant(Value, Op.getValueType());
4856       break;
4857     case 'N':  // "N" is a positive constant that is an exact power of two.
4858       if ((int)Value > 0 && isPowerOf2_32(Value))
4859         Result = DAG.getTargetConstant(Value, Op.getValueType());
4860       break;
4861     case 'O':  // "O" is the constant zero.
4862       if (Value == 0)
4863         Result = DAG.getTargetConstant(Value, Op.getValueType());
4864       break;
4865     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
4866       if ((short)-Value == (int)-Value)
4867         Result = DAG.getTargetConstant(Value, Op.getValueType());
4868       break;
4869     }
4870     break;
4871   }
4872   }
4873
4874   if (Result.getNode()) {
4875     Ops.push_back(Result);
4876     return;
4877   }
4878
4879   // Handle standard constraint letters.
4880   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, hasMemory, Ops, DAG);
4881 }
4882
4883 // isLegalAddressingMode - Return true if the addressing mode represented
4884 // by AM is legal for this target, for a load/store of the specified type.
4885 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4886                                               const Type *Ty) const {
4887   // FIXME: PPC does not allow r+i addressing modes for vectors!
4888
4889   // PPC allows a sign-extended 16-bit immediate field.
4890   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
4891     return false;
4892
4893   // No global is ever allowed as a base.
4894   if (AM.BaseGV)
4895     return false;
4896
4897   // PPC only support r+r,
4898   switch (AM.Scale) {
4899   case 0:  // "r+i" or just "i", depending on HasBaseReg.
4900     break;
4901   case 1:
4902     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
4903       return false;
4904     // Otherwise we have r+r or r+i.
4905     break;
4906   case 2:
4907     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
4908       return false;
4909     // Allow 2*r as r+r.
4910     break;
4911   default:
4912     // No other scales are supported.
4913     return false;
4914   }
4915
4916   return true;
4917 }
4918
4919 /// isLegalAddressImmediate - Return true if the integer value can be used
4920 /// as the offset of the target addressing mode for load / store of the
4921 /// given type.
4922 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
4923   // PPC allows a sign-extended 16-bit immediate field.
4924   return (V > -(1 << 16) && V < (1 << 16)-1);
4925 }
4926
4927 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
4928   return false;
4929 }
4930
4931 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
4932   DebugLoc dl = Op.getNode()->getDebugLoc();
4933   // Depths > 0 not supported yet!
4934   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4935     return SDValue();
4936
4937   MachineFunction &MF = DAG.getMachineFunction();
4938   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
4939
4940   // Just load the return address off the stack.
4941   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
4942
4943   // Make sure the function really does not optimize away the store of the RA
4944   // to the stack.
4945   FuncInfo->setLRStoreRequired();
4946   return DAG.getLoad(getPointerTy(), dl,
4947                      DAG.getEntryNode(), RetAddrFI, NULL, 0);
4948 }
4949
4950 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
4951   DebugLoc dl = Op.getDebugLoc();
4952   // Depths > 0 not supported yet!
4953   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4954     return SDValue();
4955
4956   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4957   bool isPPC64 = PtrVT == MVT::i64;
4958
4959   MachineFunction &MF = DAG.getMachineFunction();
4960   MachineFrameInfo *MFI = MF.getFrameInfo();
4961   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
4962                   && MFI->getStackSize();
4963
4964   if (isPPC64)
4965     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::X31 : PPC::X1,
4966       MVT::i64);
4967   else
4968     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, is31 ? PPC::R31 : PPC::R1,
4969       MVT::i32);
4970 }
4971
4972 bool
4973 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
4974   // The PowerPC target isn't yet aware of offsets.
4975   return false;
4976 }