lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no intrinsics for these particular operations
  81   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  82   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  83   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  84   setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
  85
  86   // PowerPC has no SREM/UREM instructions
  87   setOperationAction(ISD::SREM, MVT::i32, Expand);
  88   setOperationAction(ISD::UREM, MVT::i32, Expand);
  89   setOperationAction(ISD::SREM, MVT::i64, Expand);
  90   setOperationAction(ISD::UREM, MVT::i64, Expand);
  91
  92   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  93   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  94   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  95   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  96   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  97   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  98   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  99   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 100   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 101
 102   // We don't support sin/cos/sqrt/fmod/pow
 103   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 104   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 105   setOperationAction(ISD::FREM , MVT::f64, Expand);
 106   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 107   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 108   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 109   setOperationAction(ISD::FREM , MVT::f32, Expand);
 110   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 111
 112   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 113
 114   // If we're enabling GP optimizations, use hardware square root
 115   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 116     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 117     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 118   }
 119
 120   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 121   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 122
 123   // PowerPC does not have BSWAP, CTPOP or CTTZ
 124   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 125   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 126   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 127   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 128   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 129   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 130
 131   // PowerPC does not have ROTR
 132   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 133
 134   // PowerPC does not have Select
 135   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 136   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 137   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 138   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 139
 140   // PowerPC wants to turn select_cc of FP into fsel when possible.
 141   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 143
 144   // PowerPC wants to optimize integer setcc a bit
 145   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 146
 147   // PowerPC does not have BRCOND which requires SetCC
 148   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 149
 150   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 151
 152   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 153   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 154
 155   // PowerPC does not have [U|S]INT_TO_FP
 156   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 157   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 158
 159   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 160   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 162   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 163
 164   // We cannot sextinreg(i1).  Expand to shifts.
 165   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 166
 167   // Support label based line numbers.
 168   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 169   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 170
 171   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 172   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 173   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 174   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 175
 176
 177   // We want to legalize GlobalAddress and ConstantPool nodes into the
 178   // appropriate instructions to materialize the address.
 179   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 180   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 181   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 182   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 183   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 184   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 185   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 186   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 187
 188   // RET must be custom lowered, to meet ABI requirements
 189   setOperationAction(ISD::RET               , MVT::Other, Custom);
 190
 191   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 192   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 193
 194   // VAARG is custom lowered with ELF 32 ABI
 195   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 196     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   else
 198     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 199
 200   // Use the default implementation.
 201   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 202   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 203   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 205   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 207
 208   // We want to custom lower some of our intrinsics.
 209   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 210
 211   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 212     // They also have instructions for converting between i64 and fp.
 213     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 214     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 215     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 216     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 217     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 218
 219     // FIXME: disable this lowered code.  This generates 64-bit register values,
 220     // and we don't model the fact that the top part is clobbered by calls.  We
 221     // need to flag these together so that the value isn't live across a call.
 222     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 223
 224     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 225     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 226   } else {
 227     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 228     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 229   }
 230
 231   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 232     // 64-bit PowerPC implementations can support i64 types directly
 233     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 234     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 235     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 236   } else {
 237     // 32-bit PowerPC wants to expand i64 shifts itself.
 238     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 239     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 240     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 241   }
 242
 243   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 244     // First set operation action for all vector types to expand. Then we
 245     // will selectively turn on ones that can be effectively codegen'd.
 246     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 247          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 248       // add/sub are legal for all supported vector VT's.
 249       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 250       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 251
 252       // We promote all shuffles to v16i8.
 253       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 254       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 255
 256       // We promote all non-typed operations to v4i32.
 257       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 258       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 259       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 260       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 261       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 262       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 263       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 264       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 265       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 266       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 267       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 268       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 269
 270       // No other operations are legal.
 271       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 272       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 273       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 274       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 275       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 276       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 287       setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 288       setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 289       setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 290     }
 291
 292     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 293     // with merges, splats, etc.
 294     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 295
 296     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 297     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 298     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 299     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 300     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 301     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 302
 303     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 304     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 305     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 306     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 307
 308     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 309     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 310     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 311     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 312
 313     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 314     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 315
 316     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 317     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 318     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 319     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 320   }
 321
 322   setSetCCResultType(MVT::i32);
 323   setShiftAmountType(MVT::i32);
 324   setSetCCResultContents(ZeroOrOneSetCCResult);
 325
 326   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 327     setStackPointerRegisterToSaveRestore(PPC::X1);
 328     setExceptionPointerRegister(PPC::X3);
 329     setExceptionSelectorRegister(PPC::X4);
 330   } else {
 331     setStackPointerRegisterToSaveRestore(PPC::R1);
 332     setExceptionPointerRegister(PPC::R3);
 333     setExceptionSelectorRegister(PPC::R4);
 334   }
 335
 336   // We have target-specific dag combine patterns for the following nodes:
 337   setTargetDAGCombine(ISD::SINT_TO_FP);
 338   setTargetDAGCombine(ISD::STORE);
 339   setTargetDAGCombine(ISD::BR_CC);
 340   setTargetDAGCombine(ISD::BSWAP);
 341
 342   // Darwin long double math library functions have $LDBL128 appended.
 343   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 344     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 345     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 346     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 347     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 348     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 349   }
 350
 351   computeRegisterProperties();
 352 }
 353
 354 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 355 /// function arguments in the caller parameter area.
 356 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 357   TargetMachine &TM = getTargetMachine();
 358   // Darwin passes everything on 4 byte boundary.
 359   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 360     return 4;
 361   // FIXME Elf TBD
 362   return 4;
 363 }
 364
 365 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 366   switch (Opcode) {
 367   default: return 0;
 368   case PPCISD::FSEL:          return "PPCISD::FSEL";
 369   case PPCISD::FCFID:         return "PPCISD::FCFID";
 370   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 371   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 372   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 373   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 374   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 375   case PPCISD::VPERM:         return "PPCISD::VPERM";
 376   case PPCISD::Hi:            return "PPCISD::Hi";
 377   case PPCISD::Lo:            return "PPCISD::Lo";
 378   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 379   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 380   case PPCISD::SRL:           return "PPCISD::SRL";
 381   case PPCISD::SRA:           return "PPCISD::SRA";
 382   case PPCISD::SHL:           return "PPCISD::SHL";
 383   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 384   case PPCISD::STD_32:        return "PPCISD::STD_32";
 385   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 386   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 387   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 388   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 389   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 390   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 391   case PPCISD::MFCR:          return "PPCISD::MFCR";
 392   case PPCISD::VCMP:          return "PPCISD::VCMP";
 393   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 394   case PPCISD::LBRX:          return "PPCISD::LBRX";
 395   case PPCISD::STBRX:         return "PPCISD::STBRX";
 396   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 397   case PPCISD::MFFS:          return "PPCISD::MFFS";
 398   case PPCISD::MTFSB0:        return "PPCISD::MTFSB0";
 399   case PPCISD::MTFSB1:        return "PPCISD::MTFSB1";
 400   case PPCISD::FADDRTZ:       return "PPCISD::FADDRTZ";
 401   case PPCISD::MTFSF:         return "PPCISD::MTFSF";
 402   }
 403 }
 404
 405 //===----------------------------------------------------------------------===//
 406 // Node matching predicates, for use by the tblgen matching code.
 407 //===----------------------------------------------------------------------===//
 408
 409 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 410 static bool isFloatingPointZero(SDOperand Op) {
 411   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 412     return CFP->getValueAPF().isZero();
 413   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 414     // Maybe this has already been legalized into the constant pool?
 415     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 416       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 417         return CFP->getValueAPF().isZero();
 418   }
 419   return false;
 420 }
 421
 422 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 423 /// true if Op is undef or if it matches the specified value.
 424 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 425   return Op.getOpcode() == ISD::UNDEF ||
 426          cast<ConstantSDNode>(Op)->getValue() == Val;
 427 }
 428
 429 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 430 /// VPKUHUM instruction.
 431 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 432   if (!isUnary) {
 433     for (unsigned i = 0; i != 16; ++i)
 434       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 435         return false;
 436   } else {
 437     for (unsigned i = 0; i != 8; ++i)
 438       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 439           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 440         return false;
 441   }
 442   return true;
 443 }
 444
 445 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 446 /// VPKUWUM instruction.
 447 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 448   if (!isUnary) {
 449     for (unsigned i = 0; i != 16; i += 2)
 450       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 451           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 452         return false;
 453   } else {
 454     for (unsigned i = 0; i != 8; i += 2)
 455       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 456           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 457           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 458           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 459         return false;
 460   }
 461   return true;
 462 }
 463
 464 /// isVMerge - Common function, used to match vmrg* shuffles.
 465 ///
 466 static bool isVMerge(SDNode *N, unsigned UnitSize,
 467                      unsigned LHSStart, unsigned RHSStart) {
 468   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 469          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 470   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 471          "Unsupported merge size!");
 472
 473   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 474     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 475       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 476                              LHSStart+j+i*UnitSize) ||
 477           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 478                              RHSStart+j+i*UnitSize))
 479         return false;
 480     }
 481       return true;
 482 }
 483
 484 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 485 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 486 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 487   if (!isUnary)
 488     return isVMerge(N, UnitSize, 8, 24);
 489   return isVMerge(N, UnitSize, 8, 8);
 490 }
 491
 492 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 493 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 494 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 495   if (!isUnary)
 496     return isVMerge(N, UnitSize, 0, 16);
 497   return isVMerge(N, UnitSize, 0, 0);
 498 }
 499
 500
 501 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 502 /// amount, otherwise return -1.
 503 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 504   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 505          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 506   // Find the first non-undef value in the shuffle mask.
 507   unsigned i;
 508   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 509     /*search*/;
 510
 511   if (i == 16) return -1;  // all undef.
 512
 513   // Otherwise, check to see if the rest of the elements are consequtively
 514   // numbered from this value.
 515   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 516   if (ShiftAmt < i) return -1;
 517   ShiftAmt -= i;
 518
 519   if (!isUnary) {
 520     // Check the rest of the elements to see if they are consequtive.
 521     for (++i; i != 16; ++i)
 522       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 523         return -1;
 524   } else {
 525     // Check the rest of the elements to see if they are consequtive.
 526     for (++i; i != 16; ++i)
 527       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 528         return -1;
 529   }
 530
 531   return ShiftAmt;
 532 }
 533
 534 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 535 /// specifies a splat of a single element that is suitable for input to
 536 /// VSPLTB/VSPLTH/VSPLTW.
 537 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 538   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 539          N->getNumOperands() == 16 &&
 540          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 541
 542   // This is a splat operation if each element of the permute is the same, and
 543   // if the value doesn't reference the second vector.
 544   unsigned ElementBase = 0;
 545   SDOperand Elt = N->getOperand(0);
 546   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 547     ElementBase = EltV->getValue();
 548   else
 549     return false;   // FIXME: Handle UNDEF elements too!
 550
 551   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 552     return false;
 553
 554   // Check that they are consequtive.
 555   for (unsigned i = 1; i != EltSize; ++i) {
 556     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 557         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 558       return false;
 559   }
 560
 561   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 562   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 563     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 564     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 565            "Invalid VECTOR_SHUFFLE mask!");
 566     for (unsigned j = 0; j != EltSize; ++j)
 567       if (N->getOperand(i+j) != N->getOperand(j))
 568         return false;
 569   }
 570
 571   return true;
 572 }
 573
 574 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 575 /// are -0.0.
 576 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 577   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 578   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 579     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 580       return CFP->getValueAPF().isNegZero();
 581   return false;
 582 }
 583
 584 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 585 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 586 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 587   assert(isSplatShuffleMask(N, EltSize));
 588   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 589 }
 590
 591 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 592 /// by using a vspltis[bhw] instruction of the specified element size, return
 593 /// the constant being splatted.  The ByteSize field indicates the number of
 594 /// bytes of each element [124] -> [bhw].
 595 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 596   SDOperand OpVal(0, 0);
 597
 598   // If ByteSize of the splat is bigger than the element size of the
 599   // build_vector, then we have a case where we are checking for a splat where
 600   // multiple elements of the buildvector are folded together into a single
 601   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 602   unsigned EltSize = 16/N->getNumOperands();
 603   if (EltSize < ByteSize) {
 604     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 605     SDOperand UniquedVals[4];
 606     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 607
 608     // See if all of the elements in the buildvector agree across.
 609     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 610       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 611       // If the element isn't a constant, bail fully out.
 612       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 613
 614
 615       if (UniquedVals[i&(Multiple-1)].Val == 0)
 616         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 617       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 618         return SDOperand();  // no match.
 619     }
 620
 621     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 622     // either constant or undef values that are identical for each chunk.  See
 623     // if these chunks can form into a larger vspltis*.
 624
 625     // Check to see if all of the leading entries are either 0 or -1.  If
 626     // neither, then this won't fit into the immediate field.
 627     bool LeadingZero = true;
 628     bool LeadingOnes = true;
 629     for (unsigned i = 0; i != Multiple-1; ++i) {
 630       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 631
 632       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 633       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 634     }
 635     // Finally, check the least significant entry.
 636     if (LeadingZero) {
 637       if (UniquedVals[Multiple-1].Val == 0)
 638         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 639       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 640       if (Val < 16)
 641         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 642     }
 643     if (LeadingOnes) {
 644       if (UniquedVals[Multiple-1].Val == 0)
 645         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 646       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 647       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 648         return DAG.getTargetConstant(Val, MVT::i32);
 649     }
 650
 651     return SDOperand();
 652   }
 653
 654   // Check to see if this buildvec has a single non-undef value in its elements.
 655   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 656     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 657     if (OpVal.Val == 0)
 658       OpVal = N->getOperand(i);
 659     else if (OpVal != N->getOperand(i))
 660       return SDOperand();
 661   }
 662
 663   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 664
 665   unsigned ValSizeInBytes = 0;
 666   uint64_t Value = 0;
 667   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 668     Value = CN->getValue();
 669     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 670   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 671     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 672     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 673     ValSizeInBytes = 4;
 674   }
 675
 676   // If the splat value is larger than the element value, then we can never do
 677   // this splat.  The only case that we could fit the replicated bits into our
 678   // immediate field for would be zero, and we prefer to use vxor for it.
 679   if (ValSizeInBytes < ByteSize) return SDOperand();
 680
 681   // If the element value is larger than the splat value, cut it in half and
 682   // check to see if the two halves are equal.  Continue doing this until we
 683   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 684   while (ValSizeInBytes > ByteSize) {
 685     ValSizeInBytes >>= 1;
 686
 687     // If the top half equals the bottom half, we're still ok.
 688     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 689          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 690       return SDOperand();
 691   }
 692
 693   // Properly sign extend the value.
 694   int ShAmt = (4-ByteSize)*8;
 695   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 696
 697   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 698   if (MaskVal == 0) return SDOperand();
 699
 700   // Finally, if this value fits in a 5 bit sext field, return it
 701   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 702     return DAG.getTargetConstant(MaskVal, MVT::i32);
 703   return SDOperand();
 704 }
 705
 706 //===----------------------------------------------------------------------===//
 707 //  Addressing Mode Selection
 708 //===----------------------------------------------------------------------===//
 709
 710 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 711 /// or 64-bit immediate, and if the value can be accurately represented as a
 712 /// sign extension from a 16-bit value.  If so, this returns true and the
 713 /// immediate.
 714 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 715   if (N->getOpcode() != ISD::Constant)
 716     return false;
 717
 718   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 719   if (N->getValueType(0) == MVT::i32)
 720     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 721   else
 722     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 723 }
 724 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 725   return isIntS16Immediate(Op.Val, Imm);
 726 }
 727
 728
 729 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 730 /// can be represented as an indexed [r+r] operation.  Returns false if it
 731 /// can be more efficiently represented with [r+imm].
 732 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 733                                             SDOperand &Index,
 734                                             SelectionDAG &DAG) {
 735   short imm = 0;
 736   if (N.getOpcode() == ISD::ADD) {
 737     if (isIntS16Immediate(N.getOperand(1), imm))
 738       return false;    // r+i
 739     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 740       return false;    // r+i
 741
 742     Base = N.getOperand(0);
 743     Index = N.getOperand(1);
 744     return true;
 745   } else if (N.getOpcode() == ISD::OR) {
 746     if (isIntS16Immediate(N.getOperand(1), imm))
 747       return false;    // r+i can fold it if we can.
 748
 749     // If this is an or of disjoint bitfields, we can codegen this as an add
 750     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 751     // disjoint.
 752     APInt LHSKnownZero, LHSKnownOne;
 753     APInt RHSKnownZero, RHSKnownOne;
 754     DAG.ComputeMaskedBits(N.getOperand(0),
 755                           APInt::getAllOnesValue(N.getOperand(0)
 756                             .getValueSizeInBits()),
 757                           LHSKnownZero, LHSKnownOne);
 758
 759     if (LHSKnownZero.getBoolValue()) {
 760       DAG.ComputeMaskedBits(N.getOperand(1),
 761                             APInt::getAllOnesValue(N.getOperand(1)
 762                               .getValueSizeInBits()),
 763                             RHSKnownZero, RHSKnownOne);
 764       // If all of the bits are known zero on the LHS or RHS, the add won't
 765       // carry.
 766       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 767         Base = N.getOperand(0);
 768         Index = N.getOperand(1);
 769         return true;
 770       }
 771     }
 772   }
 773
 774   return false;
 775 }
 776
 777 /// Returns true if the address N can be represented by a base register plus
 778 /// a signed 16-bit displacement [r+imm], and if it is not better
 779 /// represented as reg+reg.
 780 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 781                                             SDOperand &Base, SelectionDAG &DAG){
 782   // If this can be more profitably realized as r+r, fail.
 783   if (SelectAddressRegReg(N, Disp, Base, DAG))
 784     return false;
 785
 786   if (N.getOpcode() == ISD::ADD) {
 787     short imm = 0;
 788     if (isIntS16Immediate(N.getOperand(1), imm)) {
 789       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 790       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 791         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 792       } else {
 793         Base = N.getOperand(0);
 794       }
 795       return true; // [r+i]
 796     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 797       // Match LOAD (ADD (X, Lo(G))).
 798       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 799              && "Cannot handle constant offsets yet!");
 800       Disp = N.getOperand(1).getOperand(0);  // The global address.
 801       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 802              Disp.getOpcode() == ISD::TargetConstantPool ||
 803              Disp.getOpcode() == ISD::TargetJumpTable);
 804       Base = N.getOperand(0);
 805       return true;  // [&g+r]
 806     }
 807   } else if (N.getOpcode() == ISD::OR) {
 808     short imm = 0;
 809     if (isIntS16Immediate(N.getOperand(1), imm)) {
 810       // If this is an or of disjoint bitfields, we can codegen this as an add
 811       // (for better address arithmetic) if the LHS and RHS of the OR are
 812       // provably disjoint.
 813       APInt LHSKnownZero, LHSKnownOne;
 814       DAG.ComputeMaskedBits(N.getOperand(0),
 815                             APInt::getAllOnesValue(32),
 816                             LHSKnownZero, LHSKnownOne);
 817       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 818         // If all of the bits are known zero on the LHS or RHS, the add won't
 819         // carry.
 820         Base = N.getOperand(0);
 821         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 822         return true;
 823       }
 824     }
 825   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 826     // Loading from a constant address.
 827
 828     // If this address fits entirely in a 16-bit sext immediate field, codegen
 829     // this as "d, 0"
 830     short Imm;
 831     if (isIntS16Immediate(CN, Imm)) {
 832       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 833       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 834       return true;
 835     }
 836
 837     // Handle 32-bit sext immediates with LIS + addr mode.
 838     if (CN->getValueType(0) == MVT::i32 ||
 839         (int64_t)CN->getValue() == (int)CN->getValue()) {
 840       int Addr = (int)CN->getValue();
 841
 842       // Otherwise, break this down into an LIS + disp.
 843       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 844
 845       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 846       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 847       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 848       return true;
 849     }
 850   }
 851
 852   Disp = DAG.getTargetConstant(0, getPointerTy());
 853   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 854     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 855   else
 856     Base = N;
 857   return true;      // [r+0]
 858 }
 859
 860 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 861 /// represented as an indexed [r+r] operation.
 862 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 863                                                 SDOperand &Index,
 864                                                 SelectionDAG &DAG) {
 865   // Check to see if we can easily represent this as an [r+r] address.  This
 866   // will fail if it thinks that the address is more profitably represented as
 867   // reg+imm, e.g. where imm = 0.
 868   if (SelectAddressRegReg(N, Base, Index, DAG))
 869     return true;
 870
 871   // If the operand is an addition, always emit this as [r+r], since this is
 872   // better (for code size, and execution, as the memop does the add for free)
 873   // than emitting an explicit add.
 874   if (N.getOpcode() == ISD::ADD) {
 875     Base = N.getOperand(0);
 876     Index = N.getOperand(1);
 877     return true;
 878   }
 879
 880   // Otherwise, do it the hard way, using R0 as the base register.
 881   Base = DAG.getRegister(PPC::R0, N.getValueType());
 882   Index = N;
 883   return true;
 884 }
 885
 886 /// SelectAddressRegImmShift - Returns true if the address N can be
 887 /// represented by a base register plus a signed 14-bit displacement
 888 /// [r+imm*4].  Suitable for use by STD and friends.
 889 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 890                                                  SDOperand &Base,
 891                                                  SelectionDAG &DAG) {
 892   // If this can be more profitably realized as r+r, fail.
 893   if (SelectAddressRegReg(N, Disp, Base, DAG))
 894     return false;
 895
 896   if (N.getOpcode() == ISD::ADD) {
 897     short imm = 0;
 898     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 899       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 900       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 901         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 902       } else {
 903         Base = N.getOperand(0);
 904       }
 905       return true; // [r+i]
 906     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 907       // Match LOAD (ADD (X, Lo(G))).
 908       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 909              && "Cannot handle constant offsets yet!");
 910       Disp = N.getOperand(1).getOperand(0);  // The global address.
 911       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 912              Disp.getOpcode() == ISD::TargetConstantPool ||
 913              Disp.getOpcode() == ISD::TargetJumpTable);
 914       Base = N.getOperand(0);
 915       return true;  // [&g+r]
 916     }
 917   } else if (N.getOpcode() == ISD::OR) {
 918     short imm = 0;
 919     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 920       // If this is an or of disjoint bitfields, we can codegen this as an add
 921       // (for better address arithmetic) if the LHS and RHS of the OR are
 922       // provably disjoint.
 923       APInt LHSKnownZero, LHSKnownOne;
 924       DAG.ComputeMaskedBits(N.getOperand(0),
 925                             APInt::getAllOnesValue(32),
 926                             LHSKnownZero, LHSKnownOne);
 927       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 928         // If all of the bits are known zero on the LHS or RHS, the add won't
 929         // carry.
 930         Base = N.getOperand(0);
 931         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 932         return true;
 933       }
 934     }
 935   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 936     // Loading from a constant address.  Verify low two bits are clear.
 937     if ((CN->getValue() & 3) == 0) {
 938       // If this address fits entirely in a 14-bit sext immediate field, codegen
 939       // this as "d, 0"
 940       short Imm;
 941       if (isIntS16Immediate(CN, Imm)) {
 942         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 943         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 944         return true;
 945       }
 946
 947       // Fold the low-part of 32-bit absolute addresses into addr mode.
 948       if (CN->getValueType(0) == MVT::i32 ||
 949           (int64_t)CN->getValue() == (int)CN->getValue()) {
 950         int Addr = (int)CN->getValue();
 951
 952         // Otherwise, break this down into an LIS + disp.
 953         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 954
 955         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 956         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 957         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 958         return true;
 959       }
 960     }
 961   }
 962
 963   Disp = DAG.getTargetConstant(0, getPointerTy());
 964   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 965     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 966   else
 967     Base = N;
 968   return true;      // [r+0]
 969 }
 970
 971
 972 /// getPreIndexedAddressParts - returns true by value, base pointer and
 973 /// offset pointer and addressing mode by reference if the node's address
 974 /// can be legally represented as pre-indexed load / store address.
 975 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 976                                                   SDOperand &Offset,
 977                                                   ISD::MemIndexedMode &AM,
 978                                                   SelectionDAG &DAG) {
 979   // Disabled by default for now.
 980   if (!EnablePPCPreinc) return false;
 981
 982   SDOperand Ptr;
 983   MVT::ValueType VT;
 984   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 985     Ptr = LD->getBasePtr();
 986     VT = LD->getMemoryVT();
 987
 988   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 989     ST = ST;
 990     Ptr = ST->getBasePtr();
 991     VT  = ST->getMemoryVT();
 992   } else
 993     return false;
 994
 995   // PowerPC doesn't have preinc load/store instructions for vectors.
 996   if (MVT::isVector(VT))
 997     return false;
 998
 999   // TODO: Check reg+reg first.
1000
1001   // LDU/STU use reg+imm*4, others use reg+imm.
1002   if (VT != MVT::i64) {
1003     // reg + imm
1004     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1005       return false;
1006   } else {
1007     // reg + imm * 4.
1008     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1009       return false;
1010   }
1011
1012   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1013     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1014     // sext i32 to i64 when addr mode is r+i.
1015     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1016         LD->getExtensionType() == ISD::SEXTLOAD &&
1017         isa<ConstantSDNode>(Offset))
1018       return false;
1019   }
1020
1021   AM = ISD::PRE_INC;
1022   return true;
1023 }
1024
1025 //===----------------------------------------------------------------------===//
1026 //  LowerOperation implementation
1027 //===----------------------------------------------------------------------===//
1028
1029 SDOperand PPCTargetLowering::LowerConstantPool(SDOperand Op,
1030                                              SelectionDAG &DAG) {
1031   MVT::ValueType PtrVT = Op.getValueType();
1032   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1033   Constant *C = CP->getConstVal();
1034   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1035   SDOperand Zero = DAG.getConstant(0, PtrVT);
1036
1037   const TargetMachine &TM = DAG.getTarget();
1038
1039   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1040   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1041
1042   // If this is a non-darwin platform, we don't support non-static relo models
1043   // yet.
1044   if (TM.getRelocationModel() == Reloc::Static ||
1045       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1046     // Generate non-pic code that has direct accesses to the constant pool.
1047     // The address of the global is just (hi(&g)+lo(&g)).
1048     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1049   }
1050
1051   if (TM.getRelocationModel() == Reloc::PIC_) {
1052     // With PIC, the first instruction is actually "GR+hi(&G)".
1053     Hi = DAG.getNode(ISD::ADD, PtrVT,
1054                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1055   }
1056
1057   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1058   return Lo;
1059 }
1060
1061 SDOperand PPCTargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1062   MVT::ValueType PtrVT = Op.getValueType();
1063   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1064   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1065   SDOperand Zero = DAG.getConstant(0, PtrVT);
1066
1067   const TargetMachine &TM = DAG.getTarget();
1068
1069   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1070   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1071
1072   // If this is a non-darwin platform, we don't support non-static relo models
1073   // yet.
1074   if (TM.getRelocationModel() == Reloc::Static ||
1075       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1076     // Generate non-pic code that has direct accesses to the constant pool.
1077     // The address of the global is just (hi(&g)+lo(&g)).
1078     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1079   }
1080
1081   if (TM.getRelocationModel() == Reloc::PIC_) {
1082     // With PIC, the first instruction is actually "GR+hi(&G)".
1083     Hi = DAG.getNode(ISD::ADD, PtrVT,
1084                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1085   }
1086
1087   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1088   return Lo;
1089 }
1090
1091 SDOperand PPCTargetLowering::LowerGlobalTLSAddress(SDOperand Op,
1092                                                    SelectionDAG &DAG) {
1093   assert(0 && "TLS not implemented for PPC.");
1094 }
1095
1096 SDOperand PPCTargetLowering::LowerGlobalAddress(SDOperand Op,
1097                                                 SelectionDAG &DAG) {
1098   MVT::ValueType PtrVT = Op.getValueType();
1099   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1100   GlobalValue *GV = GSDN->getGlobal();
1101   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1102   // If it's a debug information descriptor, don't mess with it.
1103   if (DAG.isVerifiedDebugInfoDesc(Op))
1104     return GA;
1105   SDOperand Zero = DAG.getConstant(0, PtrVT);
1106
1107   const TargetMachine &TM = DAG.getTarget();
1108
1109   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1110   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1111
1112   // If this is a non-darwin platform, we don't support non-static relo models
1113   // yet.
1114   if (TM.getRelocationModel() == Reloc::Static ||
1115       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1116     // Generate non-pic code that has direct accesses to globals.
1117     // The address of the global is just (hi(&g)+lo(&g)).
1118     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1119   }
1120
1121   if (TM.getRelocationModel() == Reloc::PIC_) {
1122     // With PIC, the first instruction is actually "GR+hi(&G)".
1123     Hi = DAG.getNode(ISD::ADD, PtrVT,
1124                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1125   }
1126
1127   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1128
1129   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1130     return Lo;
1131
1132   // If the global is weak or external, we have to go through the lazy
1133   // resolution stub.
1134   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1135 }
1136
1137 SDOperand PPCTargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1138   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1139
1140   // If we're comparing for equality to zero, expose the fact that this is
1141   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1142   // fold the new nodes.
1143   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1144     if (C->isNullValue() && CC == ISD::SETEQ) {
1145       MVT::ValueType VT = Op.getOperand(0).getValueType();
1146       SDOperand Zext = Op.getOperand(0);
1147       if (VT < MVT::i32) {
1148         VT = MVT::i32;
1149         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1150       }
1151       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1152       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1153       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1154                                   DAG.getConstant(Log2b, MVT::i32));
1155       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1156     }
1157     // Leave comparisons against 0 and -1 alone for now, since they're usually
1158     // optimized.  FIXME: revisit this when we can custom lower all setcc
1159     // optimizations.
1160     if (C->isAllOnesValue() || C->isNullValue())
1161       return SDOperand();
1162   }
1163
1164   // If we have an integer seteq/setne, turn it into a compare against zero
1165   // by xor'ing the rhs with the lhs, which is faster than setting a
1166   // condition register, reading it back out, and masking the correct bit.  The
1167   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1168   // the result to other bit-twiddling opportunities.
1169   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1170   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1171     MVT::ValueType VT = Op.getValueType();
1172     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1173                                 Op.getOperand(1));
1174     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1175   }
1176   return SDOperand();
1177 }
1178
1179 SDOperand PPCTargetLowering::LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1180                               int VarArgsFrameIndex,
1181                               int VarArgsStackOffset,
1182                               unsigned VarArgsNumGPR,
1183                               unsigned VarArgsNumFPR,
1184                               const PPCSubtarget &Subtarget) {
1185
1186   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1187 }
1188
1189 SDOperand PPCTargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1190                               int VarArgsFrameIndex,
1191                               int VarArgsStackOffset,
1192                               unsigned VarArgsNumGPR,
1193                               unsigned VarArgsNumFPR,
1194                               const PPCSubtarget &Subtarget) {
1195
1196   if (Subtarget.isMachoABI()) {
1197     // vastart just stores the address of the VarArgsFrameIndex slot into the
1198     // memory location argument.
1199     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1200     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1201     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1202     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1203   }
1204
1205   // For ELF 32 ABI we follow the layout of the va_list struct.
1206   // We suppose the given va_list is already allocated.
1207   //
1208   // typedef struct {
1209   //  char gpr;     /* index into the array of 8 GPRs
1210   //                 * stored in the register save area
1211   //                 * gpr=0 corresponds to r3,
1212   //                 * gpr=1 to r4, etc.
1213   //                 */
1214   //  char fpr;     /* index into the array of 8 FPRs
1215   //                 * stored in the register save area
1216   //                 * fpr=0 corresponds to f1,
1217   //                 * fpr=1 to f2, etc.
1218   //                 */
1219   //  char *overflow_arg_area;
1220   //                /* location on stack that holds
1221   //                 * the next overflow argument
1222   //                 */
1223   //  char *reg_save_area;
1224   //               /* where r3:r10 and f1:f8 (if saved)
1225   //                * are stored
1226   //                */
1227   // } va_list[1];
1228
1229
1230   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1231   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1232
1233
1234   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1235
1236   SDOperand StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1237   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1238
1239   uint64_t FrameOffset = MVT::getSizeInBits(PtrVT)/8;
1240   SDOperand ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1241
1242   uint64_t StackOffset = MVT::getSizeInBits(PtrVT)/8 - 1;
1243   SDOperand ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1244
1245   uint64_t FPROffset = 1;
1246   SDOperand ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1247
1248   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1249
1250   // Store first byte : number of int regs
1251   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1252                                       Op.getOperand(1), SV, 0);
1253   uint64_t nextOffset = FPROffset;
1254   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1255                                   ConstFPROffset);
1256
1257   // Store second byte : number of float regs
1258   SDOperand secondStore =
1259     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1260   nextOffset += StackOffset;
1261   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1262
1263   // Store second word : arguments given on stack
1264   SDOperand thirdStore =
1265     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1266   nextOffset += FrameOffset;
1267   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1268
1269   // Store third word : arguments given in registers
1270   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1271
1272 }
1273
1274 #include "PPCGenCallingConv.inc"
1275
1276 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1277 /// depending on which subtarget is selected.
1278 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1279   if (Subtarget.isMachoABI()) {
1280     static const unsigned FPR[] = {
1281       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1282       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1283     };
1284     return FPR;
1285   }
1286
1287
1288   static const unsigned FPR[] = {
1289     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1290     PPC::F8
1291   };
1292   return FPR;
1293 }
1294
1295 SDOperand PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op,
1296                                        SelectionDAG &DAG,
1297                                        int &VarArgsFrameIndex,
1298                                        int &VarArgsStackOffset,
1299                                        unsigned &VarArgsNumGPR,
1300                                        unsigned &VarArgsNumFPR,
1301                                        const PPCSubtarget &Subtarget) {
1302   // TODO: add description of PPC stack frame format, or at least some docs.
1303   //
1304   MachineFunction &MF = DAG.getMachineFunction();
1305   MachineFrameInfo *MFI = MF.getFrameInfo();
1306   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1307   SmallVector<SDOperand, 8> ArgValues;
1308   SDOperand Root = Op.getOperand(0);
1309
1310   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1311   bool isPPC64 = PtrVT == MVT::i64;
1312   bool isMachoABI = Subtarget.isMachoABI();
1313   bool isELF32_ABI = Subtarget.isELF32_ABI();
1314   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1315
1316   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1317
1318   static const unsigned GPR_32[] = {           // 32-bit registers.
1319     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1320     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1321   };
1322   static const unsigned GPR_64[] = {           // 64-bit registers.
1323     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1324     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1325   };
1326
1327   static const unsigned *FPR = GetFPR(Subtarget);
1328
1329   static const unsigned VR[] = {
1330     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1331     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1332   };
1333
1334   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1335   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1336   const unsigned Num_VR_Regs  = array_lengthof( VR);
1337
1338   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1339
1340   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1341
1342   // Add DAG nodes to load the arguments or copy them out of registers.  On
1343   // entry to a function on PPC, the arguments start after the linkage area,
1344   // although the first ones are often in registers.
1345   //
1346   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1347   // represented with two words (long long or double) must be copied to an
1348   // even GPR_idx value or to an even ArgOffset value.
1349
1350   SmallVector<SDOperand, 8> MemOps;
1351
1352   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1353     SDOperand ArgVal;
1354     bool needsLoad = false;
1355     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1356     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1357     unsigned ArgSize = ObjSize;
1358     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1359     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1360     unsigned isByVal = Flags & ISD::ParamFlags::ByVal;
1361     // See if next argument requires stack alignment in ELF
1362     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1363       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1364       (!(Flags & AlignFlag)));
1365
1366     unsigned CurArgOffset = ArgOffset;
1367
1368     // FIXME alignment for ELF may not be right
1369     // FIXME the codegen can be much improved in some cases.
1370     // We do not have to keep everything in memory.
1371     if (isByVal) {
1372       // Double word align in ELF
1373       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1374       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1375       ObjSize = (Flags & ISD::ParamFlags::ByValSize) >>
1376                       ISD::ParamFlags::ByValSizeOffs;
1377       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1378       // The value of the object is its address.
1379       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1380       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1381       ArgValues.push_back(FIN);
1382       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1383         // Store whatever pieces of the object are in registers
1384         // to memory.  ArgVal will be address of the beginning of
1385         // the object.
1386         if (GPR_idx != Num_GPR_Regs) {
1387           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1388           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1389           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1390           SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1391           SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1392           SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1393           MemOps.push_back(Store);
1394           ++GPR_idx;
1395           if (isMachoABI) ArgOffset += PtrByteSize;
1396         } else {
1397           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1398           break;
1399         }
1400       }
1401       continue;
1402     }
1403
1404     switch (ObjectVT) {
1405     default: assert(0 && "Unhandled argument type!");
1406     case MVT::i32:
1407       // Double word align in ELF
1408       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1409       if (GPR_idx != Num_GPR_Regs) {
1410         unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1411         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1412         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1413         ++GPR_idx;
1414       } else {
1415         needsLoad = true;
1416         ArgSize = PtrByteSize;
1417       }
1418       // Stack align in ELF
1419       if (needsLoad && Expand && isELF32_ABI)
1420         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1421       // All int arguments reserve stack space in Macho ABI.
1422       if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1423       break;
1424
1425     case MVT::i64:  // PPC64
1426       if (GPR_idx != Num_GPR_Regs) {
1427         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1428         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1429         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1430         ++GPR_idx;
1431       } else {
1432         needsLoad = true;
1433       }
1434       // All int arguments reserve stack space in Macho ABI.
1435       if (isMachoABI || needsLoad) ArgOffset += 8;
1436       break;
1437
1438     case MVT::f32:
1439     case MVT::f64:
1440       // Every 4 bytes of argument space consumes one of the GPRs available for
1441       // argument passing.
1442       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1443         ++GPR_idx;
1444         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1445           ++GPR_idx;
1446       }
1447       if (FPR_idx != Num_FPR_Regs) {
1448         unsigned VReg;
1449         if (ObjectVT == MVT::f32)
1450           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1451         else
1452           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1453         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1454         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1455         ++FPR_idx;
1456       } else {
1457         needsLoad = true;
1458       }
1459
1460       // Stack align in ELF
1461       if (needsLoad && Expand && isELF32_ABI)
1462         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1463       // All FP arguments reserve stack space in Macho ABI.
1464       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1465       break;
1466     case MVT::v4f32:
1467     case MVT::v4i32:
1468     case MVT::v8i16:
1469     case MVT::v16i8:
1470       // Note that vector arguments in registers don't reserve stack space.
1471       if (VR_idx != Num_VR_Regs) {
1472         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1473         RegInfo.addLiveIn(VR[VR_idx], VReg);
1474         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1475         ++VR_idx;
1476       } else {
1477         // This should be simple, but requires getting 16-byte aligned stack
1478         // values.
1479         assert(0 && "Loading VR argument not implemented yet!");
1480         needsLoad = true;
1481       }
1482       break;
1483     }
1484
1485     // We need to load the argument to a virtual register if we determined above
1486     // that we ran out of physical registers of the appropriate type.
1487     if (needsLoad) {
1488       int FI = MFI->CreateFixedObject(ObjSize,
1489                                       CurArgOffset + (ArgSize - ObjSize));
1490       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1491       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1492     }
1493
1494     ArgValues.push_back(ArgVal);
1495   }
1496
1497   // If the function takes variable number of arguments, make a frame index for
1498   // the start of the first vararg value... for expansion of llvm.va_start.
1499   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1500   if (isVarArg) {
1501
1502     int depth;
1503     if (isELF32_ABI) {
1504       VarArgsNumGPR = GPR_idx;
1505       VarArgsNumFPR = FPR_idx;
1506
1507       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1508       // pointer.
1509       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1510                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1511                 MVT::getSizeInBits(PtrVT)/8);
1512
1513       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1514                                                   ArgOffset);
1515
1516     }
1517     else
1518       depth = ArgOffset;
1519
1520     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1521                                                depth);
1522     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1523
1524     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1525     // stored to the VarArgsFrameIndex on the stack.
1526     if (isELF32_ABI) {
1527       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1528         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1529         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1530         MemOps.push_back(Store);
1531         // Increment the address by four for the next argument to store
1532         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1533         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1534       }
1535     }
1536
1537     // If this function is vararg, store any remaining integer argument regs
1538     // to their spots on the stack so that they may be loaded by deferencing the
1539     // result of va_next.
1540     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1541       unsigned VReg;
1542       if (isPPC64)
1543         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1544       else
1545         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1546
1547       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1548       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1549       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1550       MemOps.push_back(Store);
1551       // Increment the address by four for the next argument to store
1552       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1553       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1554     }
1555
1556     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1557     // on the stack.
1558     if (isELF32_ABI) {
1559       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1560         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1561         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1562         MemOps.push_back(Store);
1563         // Increment the address by eight for the next argument to store
1564         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1565                                            PtrVT);
1566         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1567       }
1568
1569       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1570         unsigned VReg;
1571         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1572
1573         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1574         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1575         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1576         MemOps.push_back(Store);
1577         // Increment the address by eight for the next argument to store
1578         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1579                                            PtrVT);
1580         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1581       }
1582     }
1583   }
1584
1585   if (!MemOps.empty())
1586     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1587
1588   ArgValues.push_back(Root);
1589
1590   // Return the new list of results.
1591   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1592                                     Op.Val->value_end());
1593   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1594 }
1595
1596 /// isCallCompatibleAddress - Return the immediate to use if the specified
1597 /// 32-bit value is representable in the immediate field of a BxA instruction.
1598 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1599   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1600   if (!C) return 0;
1601
1602   int Addr = C->getValue();
1603   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1604       (Addr << 6 >> 6) != Addr)
1605     return 0;  // Top 6 bits have to be sext of immediate.
1606
1607   return DAG.getConstant((int)C->getValue() >> 2,
1608                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1609 }
1610
1611 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1612 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1613 /// specified by the specific parameter attribute. The copy will be passed as
1614 /// a byval function parameter.
1615 /// Sometimes what we are copying is the end of a larger object, the part that
1616 /// does not fit in registers.
1617 static SDOperand
1618 CreateCopyOfByValArgument(SDOperand Src, SDOperand Dst, SDOperand Chain,
1619                            unsigned Flags, SelectionDAG &DAG, unsigned Size) {
1620   unsigned Align = 1 <<
1621     ((Flags & ISD::ParamFlags::ByValAlign) >> ISD::ParamFlags::ByValAlignOffs);
1622   SDOperand AlignNode    = DAG.getConstant(Align, MVT::i32);
1623   SDOperand SizeNode     = DAG.getConstant(Size, MVT::i32);
1624   SDOperand AlwaysInline = DAG.getConstant(0, MVT::i32);
1625   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, AlignNode, AlwaysInline);
1626 }
1627
1628 SDOperand PPCTargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG,
1629                                        const PPCSubtarget &Subtarget) {
1630   SDOperand Chain  = Op.getOperand(0);
1631   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1632   SDOperand Callee = Op.getOperand(4);
1633   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1634
1635   bool isMachoABI = Subtarget.isMachoABI();
1636   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1637
1638   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1639   bool isPPC64 = PtrVT == MVT::i64;
1640   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1641
1642   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1643   // SelectExpr to use to put the arguments in the appropriate registers.
1644   std::vector<SDOperand> args_to_use;
1645
1646   // Count how many bytes are to be pushed on the stack, including the linkage
1647   // area, and parameter passing area.  We start with 24/48 bytes, which is
1648   // prereserved space for [SP][CR][LR][3 x unused].
1649   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1650
1651   // Add up all the space actually used.
1652   for (unsigned i = 0; i != NumOps; ++i) {
1653     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1654     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1655     if (Flags & ISD::ParamFlags::ByVal)
1656       ArgSize = (Flags & ISD::ParamFlags::ByValSize) >>
1657                 ISD::ParamFlags::ByValSizeOffs;
1658     ArgSize = std::max(ArgSize, PtrByteSize);
1659     NumBytes += ArgSize;
1660   }
1661
1662   // The prolog code of the callee may store up to 8 GPR argument registers to
1663   // the stack, allowing va_start to index over them in memory if its varargs.
1664   // Because we cannot tell if this is needed on the caller side, we have to
1665   // conservatively assume that it is needed.  As such, make sure we have at
1666   // least enough stack space for the caller to store the 8 GPRs.
1667   NumBytes = std::max(NumBytes,
1668                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1669
1670   // Adjust the stack pointer for the new arguments...
1671   // These operations are automatically eliminated by the prolog/epilog pass
1672   Chain = DAG.getCALLSEQ_START(Chain,
1673                                DAG.getConstant(NumBytes, PtrVT));
1674   SDOperand CallSeqStart = Chain;
1675
1676   // Set up a copy of the stack pointer for use loading and storing any
1677   // arguments that may not fit in the registers available for argument
1678   // passing.
1679   SDOperand StackPtr;
1680   if (isPPC64)
1681     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1682   else
1683     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1684
1685   // Figure out which arguments are going to go in registers, and which in
1686   // memory.  Also, if this is a vararg function, floating point operations
1687   // must be stored to our stack, and loaded into integer regs as well, if
1688   // any integer regs are available for argument passing.
1689   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1690   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1691
1692   static const unsigned GPR_32[] = {           // 32-bit registers.
1693     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1694     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1695   };
1696   static const unsigned GPR_64[] = {           // 64-bit registers.
1697     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1698     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1699   };
1700   static const unsigned *FPR = GetFPR(Subtarget);
1701
1702   static const unsigned VR[] = {
1703     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1704     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1705   };
1706   const unsigned NumGPRs = array_lengthof(GPR_32);
1707   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1708   const unsigned NumVRs  = array_lengthof( VR);
1709
1710   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1711
1712   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1713   SmallVector<SDOperand, 8> MemOpChains;
1714   for (unsigned i = 0; i != NumOps; ++i) {
1715     bool inMem = false;
1716     SDOperand Arg = Op.getOperand(5+2*i);
1717     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1718     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1719     // See if next argument requires stack alignment in ELF
1720     unsigned next = 5+2*(i+1)+1;
1721     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1722       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1723       (!(Flags & AlignFlag)));
1724
1725     // PtrOff will be used to store the current argument to the stack if a
1726     // register cannot be found for it.
1727     SDOperand PtrOff;
1728
1729     // Stack align in ELF 32
1730     if (isELF32_ABI && Expand)
1731       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1732                                StackPtr.getValueType());
1733     else
1734       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1735
1736     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1737
1738     // On PPC64, promote integers to 64-bit values.
1739     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1740       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1741
1742       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1743     }
1744
1745     // FIXME Elf untested, what are alignment rules?
1746     // FIXME memcpy is used way more than necessary.  Correctness first.
1747     if (Flags & ISD::ParamFlags::ByVal) {
1748       unsigned Size = (Flags & ISD::ParamFlags::ByValSize) >>
1749                       ISD::ParamFlags::ByValSizeOffs;
1750       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1751       if (Size==1 || Size==2) {
1752         // Very small objects are passed right-justified.
1753         // Everything else is passed left-justified.
1754         MVT::ValueType VT = (Size==1) ? MVT::i8 : MVT::i16;
1755         if (GPR_idx != NumGPRs) {
1756           SDOperand Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, Chain, Arg,
1757                                           NULL, 0, VT);
1758           MemOpChains.push_back(Load.getValue(1));
1759           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1760           if (isMachoABI)
1761             ArgOffset += PtrByteSize;
1762         } else {
1763           SDOperand Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
1764           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1765           SDOperand MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
1766                                 CallSeqStart.Val->getOperand(0),
1767                                 Flags, DAG, Size);
1768           // This must go outside the CALLSEQ_START..END.
1769           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1770                                CallSeqStart.Val->getOperand(1));
1771           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1772           Chain = CallSeqStart = NewCallSeqStart;
1773           ArgOffset += PtrByteSize;
1774         }
1775         continue;
1776       }
1777       for (unsigned j=0; j<Size; j+=PtrByteSize) {
1778         SDOperand Const = DAG.getConstant(j, PtrOff.getValueType());
1779         SDOperand AddArg = DAG.getNode(ISD::ADD, PtrVT, Arg, Const);
1780         if (GPR_idx != NumGPRs) {
1781           SDOperand Load = DAG.getLoad(PtrVT, Chain, AddArg, NULL, 0);
1782           MemOpChains.push_back(Load.getValue(1));
1783           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1784           if (isMachoABI)
1785             ArgOffset += PtrByteSize;
1786         } else {
1787           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1788           SDOperand MemcpyCall = CreateCopyOfByValArgument(AddArg, AddPtr,
1789                                 CallSeqStart.Val->getOperand(0),
1790                                 Flags, DAG, Size - j);
1791           // This must go outside the CALLSEQ_START..END.
1792           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1793                                CallSeqStart.Val->getOperand(1));
1794           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1795           Chain = CallSeqStart = NewCallSeqStart;
1796           ArgOffset += ((Size - j + 3)/4)*4;
1797           break;
1798         }
1799       }
1800       continue;
1801     }
1802
1803     switch (Arg.getValueType()) {
1804     default: assert(0 && "Unexpected ValueType for argument!");
1805     case MVT::i32:
1806     case MVT::i64:
1807       // Double word align in ELF
1808       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1809       if (GPR_idx != NumGPRs) {
1810         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1811       } else {
1812         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1813         inMem = true;
1814       }
1815       if (inMem || isMachoABI) {
1816         // Stack align in ELF
1817         if (isELF32_ABI && Expand)
1818           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1819
1820         ArgOffset += PtrByteSize;
1821       }
1822       break;
1823     case MVT::f32:
1824     case MVT::f64:
1825       if (isVarArg) {
1826         // Float varargs need to be promoted to double.
1827         if (Arg.getValueType() == MVT::f32)
1828           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1829       }
1830
1831       if (FPR_idx != NumFPRs) {
1832         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1833
1834         if (isVarArg) {
1835           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1836           MemOpChains.push_back(Store);
1837
1838           // Float varargs are always shadowed in available integer registers
1839           if (GPR_idx != NumGPRs) {
1840             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1841             MemOpChains.push_back(Load.getValue(1));
1842             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1843                                                                 Load));
1844           }
1845           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1846             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1847             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1848             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1849             MemOpChains.push_back(Load.getValue(1));
1850             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1851                                                                 Load));
1852           }
1853         } else {
1854           // If we have any FPRs remaining, we may also have GPRs remaining.
1855           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1856           // GPRs.
1857           if (isMachoABI) {
1858             if (GPR_idx != NumGPRs)
1859               ++GPR_idx;
1860             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1861                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1862               ++GPR_idx;
1863           }
1864         }
1865       } else {
1866         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1867         inMem = true;
1868       }
1869       if (inMem || isMachoABI) {
1870         // Stack align in ELF
1871         if (isELF32_ABI && Expand)
1872           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1873         if (isPPC64)
1874           ArgOffset += 8;
1875         else
1876           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1877       }
1878       break;
1879     case MVT::v4f32:
1880     case MVT::v4i32:
1881     case MVT::v8i16:
1882     case MVT::v16i8:
1883       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1884       assert(VR_idx != NumVRs &&
1885              "Don't support passing more than 12 vector args yet!");
1886       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1887       break;
1888     }
1889   }
1890   if (!MemOpChains.empty())
1891     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1892                         &MemOpChains[0], MemOpChains.size());
1893
1894   // Build a sequence of copy-to-reg nodes chained together with token chain
1895   // and flag operands which copy the outgoing args into the appropriate regs.
1896   SDOperand InFlag;
1897   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1898     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1899                              InFlag);
1900     InFlag = Chain.getValue(1);
1901   }
1902
1903   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1904   if (isVarArg && isELF32_ABI) {
1905     SDOperand SetCR(DAG.getTargetNode(PPC::SETCR, MVT::i32), 0);
1906     Chain = DAG.getCopyToReg(Chain, PPC::CR6, SetCR, InFlag);
1907     InFlag = Chain.getValue(1);
1908   }
1909
1910   std::vector<MVT::ValueType> NodeTys;
1911   NodeTys.push_back(MVT::Other);   // Returns a chain
1912   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1913
1914   SmallVector<SDOperand, 8> Ops;
1915   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1916
1917   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1918   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1919   // node so that legalize doesn't hack it.
1920   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1921     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1922   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1923     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1924   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1925     // If this is an absolute destination address, use the munged value.
1926     Callee = SDOperand(Dest, 0);
1927   else {
1928     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1929     // to do the call, we can't use PPCISD::CALL.
1930     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1931     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1932     InFlag = Chain.getValue(1);
1933
1934     // Copy the callee address into R12 on darwin.
1935     if (isMachoABI) {
1936       Chain = DAG.getCopyToReg(Chain, PPC::R12, Callee, InFlag);
1937       InFlag = Chain.getValue(1);
1938     }
1939
1940     NodeTys.clear();
1941     NodeTys.push_back(MVT::Other);
1942     NodeTys.push_back(MVT::Flag);
1943     Ops.push_back(Chain);
1944     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
1945     Callee.Val = 0;
1946   }
1947
1948   // If this is a direct call, pass the chain and the callee.
1949   if (Callee.Val) {
1950     Ops.push_back(Chain);
1951     Ops.push_back(Callee);
1952   }
1953
1954   // Add argument registers to the end of the list so that they are known live
1955   // into the call.
1956   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1957     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1958                                   RegsToPass[i].second.getValueType()));
1959
1960   if (InFlag.Val)
1961     Ops.push_back(InFlag);
1962   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
1963   InFlag = Chain.getValue(1);
1964
1965   Chain = DAG.getCALLSEQ_END(Chain,
1966                              DAG.getConstant(NumBytes, PtrVT),
1967                              DAG.getConstant(0, PtrVT),
1968                              InFlag);
1969   if (Op.Val->getValueType(0) != MVT::Other)
1970     InFlag = Chain.getValue(1);
1971
1972   SDOperand ResultVals[3];
1973   unsigned NumResults = 0;
1974   NodeTys.clear();
1975
1976   // If the call has results, copy the values out of the ret val registers.
1977   switch (Op.Val->getValueType(0)) {
1978   default: assert(0 && "Unexpected ret value!");
1979   case MVT::Other: break;
1980   case MVT::i32:
1981     if (Op.Val->getValueType(1) == MVT::i32) {
1982       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1983       ResultVals[0] = Chain.getValue(0);
1984       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
1985                                  Chain.getValue(2)).getValue(1);
1986       ResultVals[1] = Chain.getValue(0);
1987       NumResults = 2;
1988       NodeTys.push_back(MVT::i32);
1989     } else {
1990       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1991       ResultVals[0] = Chain.getValue(0);
1992       NumResults = 1;
1993     }
1994     NodeTys.push_back(MVT::i32);
1995     break;
1996   case MVT::i64:
1997     Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
1998     ResultVals[0] = Chain.getValue(0);
1999     NumResults = 1;
2000     NodeTys.push_back(MVT::i64);
2001     break;
2002   case MVT::f64:
2003     if (Op.Val->getValueType(1) == MVT::f64) {
2004       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
2005       ResultVals[0] = Chain.getValue(0);
2006       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
2007                                  Chain.getValue(2)).getValue(1);
2008       ResultVals[1] = Chain.getValue(0);
2009       NumResults = 2;
2010       NodeTys.push_back(MVT::f64);
2011       NodeTys.push_back(MVT::f64);
2012       break;
2013     }
2014     // else fall through
2015   case MVT::f32:
2016     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
2017                                InFlag).getValue(1);
2018     ResultVals[0] = Chain.getValue(0);
2019     NumResults = 1;
2020     NodeTys.push_back(Op.Val->getValueType(0));
2021     break;
2022   case MVT::v4f32:
2023   case MVT::v4i32:
2024   case MVT::v8i16:
2025   case MVT::v16i8:
2026     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
2027                                    InFlag).getValue(1);
2028     ResultVals[0] = Chain.getValue(0);
2029     NumResults = 1;
2030     NodeTys.push_back(Op.Val->getValueType(0));
2031     break;
2032   }
2033
2034   NodeTys.push_back(MVT::Other);
2035
2036   // If the function returns void, just return the chain.
2037   if (NumResults == 0)
2038     return Chain;
2039
2040   // Otherwise, merge everything together with a MERGE_VALUES node.
2041   ResultVals[NumResults++] = Chain;
2042   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
2043                               ResultVals, NumResults);
2044   return Res.getValue(Op.ResNo);
2045 }
2046
2047 SDOperand PPCTargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG,
2048                                       TargetMachine &TM) {
2049   SmallVector<CCValAssign, 16> RVLocs;
2050   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2051   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2052   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2053   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
2054
2055   // If this is the first return lowered for this function, add the regs to the
2056   // liveout set for the function.
2057   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2058     for (unsigned i = 0; i != RVLocs.size(); ++i)
2059       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2060   }
2061
2062   SDOperand Chain = Op.getOperand(0);
2063   SDOperand Flag;
2064
2065   // Copy the result values into the output registers.
2066   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2067     CCValAssign &VA = RVLocs[i];
2068     assert(VA.isRegLoc() && "Can only return in registers!");
2069     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2070     Flag = Chain.getValue(1);
2071   }
2072
2073   if (Flag.Val)
2074     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2075   else
2076     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2077 }
2078
2079 SDOperand PPCTargetLowering::LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
2080                                    const PPCSubtarget &Subtarget) {
2081   // When we pop the dynamic allocation we need to restore the SP link.
2082
2083   // Get the corect type for pointers.
2084   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2085
2086   // Construct the stack pointer operand.
2087   bool IsPPC64 = Subtarget.isPPC64();
2088   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2089   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
2090
2091   // Get the operands for the STACKRESTORE.
2092   SDOperand Chain = Op.getOperand(0);
2093   SDOperand SaveSP = Op.getOperand(1);
2094
2095   // Load the old link SP.
2096   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
2097
2098   // Restore the stack pointer.
2099   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
2100
2101   // Store the old link SP.
2102   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
2103 }
2104
2105 SDOperand PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDOperand Op,
2106                                          SelectionDAG &DAG,
2107                                          const PPCSubtarget &Subtarget) {
2108   MachineFunction &MF = DAG.getMachineFunction();
2109   bool IsPPC64 = Subtarget.isPPC64();
2110   bool isMachoABI = Subtarget.isMachoABI();
2111
2112   // Get current frame pointer save index.  The users of this index will be
2113   // primarily DYNALLOC instructions.
2114   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2115   int FPSI = FI->getFramePointerSaveIndex();
2116
2117   // If the frame pointer save index hasn't been defined yet.
2118   if (!FPSI) {
2119     // Find out what the fix offset of the frame pointer save area.
2120     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2121
2122     // Allocate the frame index for frame pointer save area.
2123     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2124     // Save the result.
2125     FI->setFramePointerSaveIndex(FPSI);
2126   }
2127
2128   // Get the inputs.
2129   SDOperand Chain = Op.getOperand(0);
2130   SDOperand Size  = Op.getOperand(1);
2131
2132   // Get the corect type for pointers.
2133   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2134   // Negate the size.
2135   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
2136                                   DAG.getConstant(0, PtrVT), Size);
2137   // Construct a node for the frame pointer save index.
2138   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
2139   // Build a DYNALLOC node.
2140   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
2141   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2142   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2143 }
2144
2145
2146 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2147 /// possible.
2148 SDOperand PPCTargetLowering::LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
2149   // Not FP? Not a fsel.
2150   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
2151       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
2152     return SDOperand();
2153
2154   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2155
2156   // Cannot handle SETEQ/SETNE.
2157   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
2158
2159   MVT::ValueType ResVT = Op.getValueType();
2160   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
2161   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2162   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2163
2164   // If the RHS of the comparison is a 0.0, we don't need to do the
2165   // subtraction at all.
2166   if (isFloatingPointZero(RHS))
2167     switch (CC) {
2168     default: break;       // SETUO etc aren't handled by fsel.
2169     case ISD::SETULT:
2170     case ISD::SETOLT:
2171     case ISD::SETLT:
2172       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2173     case ISD::SETUGE:
2174     case ISD::SETOGE:
2175     case ISD::SETGE:
2176       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2177         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2178       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2179     case ISD::SETUGT:
2180     case ISD::SETOGT:
2181     case ISD::SETGT:
2182       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2183     case ISD::SETULE:
2184     case ISD::SETOLE:
2185     case ISD::SETLE:
2186       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2187         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2188       return DAG.getNode(PPCISD::FSEL, ResVT,
2189                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2190     }
2191
2192   SDOperand Cmp;
2193   switch (CC) {
2194   default: break;       // SETUO etc aren't handled by fsel.
2195   case ISD::SETULT:
2196   case ISD::SETOLT:
2197   case ISD::SETLT:
2198     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2199     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2200       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2201       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2202   case ISD::SETUGE:
2203   case ISD::SETOGE:
2204   case ISD::SETGE:
2205     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2206     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2207       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2208       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2209   case ISD::SETUGT:
2210   case ISD::SETOGT:
2211   case ISD::SETGT:
2212     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2213     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2214       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2215       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2216   case ISD::SETULE:
2217   case ISD::SETOLE:
2218   case ISD::SETLE:
2219     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2220     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2221       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2222       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2223   }
2224   return SDOperand();
2225 }
2226
2227 // FIXME: Split this code up when LegalizeDAGTypes lands.
2228 SDOperand PPCTargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2229   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2230   SDOperand Src = Op.getOperand(0);
2231   if (Src.getValueType() == MVT::f32)
2232     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2233
2234   SDOperand Tmp;
2235   switch (Op.getValueType()) {
2236   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2237   case MVT::i32:
2238     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2239     break;
2240   case MVT::i64:
2241     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2242     break;
2243   }
2244
2245   // Convert the FP value to an int value through memory.
2246   SDOperand FIPtr = DAG.CreateStackTemporary(MVT::f64);
2247
2248   // Emit a store to the stack slot.
2249   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2250
2251   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2252   // add in a bias.
2253   if (Op.getValueType() == MVT::i32)
2254     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2255                         DAG.getConstant(4, FIPtr.getValueType()));
2256   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2257 }
2258
2259 SDOperand PPCTargetLowering::LowerFP_ROUND_INREG(SDOperand Op,
2260                                                  SelectionDAG &DAG) {
2261   assert(Op.getValueType() == MVT::ppcf128);
2262   SDNode *Node = Op.Val;
2263   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2264   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2265   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2266   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2267
2268   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2269   // of the long double, and puts FPSCR back the way it was.  We do not
2270   // actually model FPSCR.
2271   std::vector<MVT::ValueType> NodeTys;
2272   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2273
2274   NodeTys.push_back(MVT::f64);   // Return register
2275   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2276   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2277   MFFSreg = Result.getValue(0);
2278   InFlag = Result.getValue(1);
2279
2280   NodeTys.clear();
2281   NodeTys.push_back(MVT::Flag);   // Returns a flag
2282   Ops[0] = DAG.getConstant(31, MVT::i32);
2283   Ops[1] = InFlag;
2284   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2285   InFlag = Result.getValue(0);
2286
2287   NodeTys.clear();
2288   NodeTys.push_back(MVT::Flag);   // Returns a flag
2289   Ops[0] = DAG.getConstant(30, MVT::i32);
2290   Ops[1] = InFlag;
2291   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2292   InFlag = Result.getValue(0);
2293
2294   NodeTys.clear();
2295   NodeTys.push_back(MVT::f64);    // result of add
2296   NodeTys.push_back(MVT::Flag);   // Returns a flag
2297   Ops[0] = Lo;
2298   Ops[1] = Hi;
2299   Ops[2] = InFlag;
2300   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2301   FPreg = Result.getValue(0);
2302   InFlag = Result.getValue(1);
2303
2304   NodeTys.clear();
2305   NodeTys.push_back(MVT::f64);
2306   Ops[0] = DAG.getConstant(1, MVT::i32);
2307   Ops[1] = MFFSreg;
2308   Ops[2] = FPreg;
2309   Ops[3] = InFlag;
2310   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2311   FPreg = Result.getValue(0);
2312
2313   // We know the low half is about to be thrown away, so just use something
2314   // convenient.
2315   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2316 }
2317
2318 SDOperand PPCTargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2319   if (Op.getOperand(0).getValueType() == MVT::i64) {
2320     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2321     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2322     if (Op.getValueType() == MVT::f32)
2323       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2324     return FP;
2325   }
2326
2327   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2328          "Unhandled SINT_TO_FP type in custom expander!");
2329   // Since we only generate this in 64-bit mode, we can take advantage of
2330   // 64-bit registers.  In particular, sign extend the input value into the
2331   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2332   // then lfd it and fcfid it.
2333   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2334   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2335   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2336   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2337
2338   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2339                                 Op.getOperand(0));
2340
2341   // STD the extended value into the stack slot.
2342   MemOperand MO(PseudoSourceValue::getFixedStack(),
2343                 MemOperand::MOStore, FrameIdx, 8, 8);
2344   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2345                                 DAG.getEntryNode(), Ext64, FIdx,
2346                                 DAG.getMemOperand(MO));
2347   // Load the value as a double.
2348   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2349
2350   // FCFID it and return it.
2351   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2352   if (Op.getValueType() == MVT::f32)
2353     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2354   return FP;
2355 }
2356
2357 SDOperand PPCTargetLowering::LowerFLT_ROUNDS_(SDOperand Op, SelectionDAG &DAG) {
2358   /*
2359    The rounding mode is in bits 30:31 of FPSR, and has the following
2360    settings:
2361      00 Round to nearest
2362      01 Round to 0
2363      10 Round to +inf
2364      11 Round to -inf
2365
2366   FLT_ROUNDS, on the other hand, expects the following:
2367     -1 Undefined
2368      0 Round to 0
2369      1 Round to nearest
2370      2 Round to +inf
2371      3 Round to -inf
2372
2373   To perform the conversion, we do:
2374     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2375   */
2376
2377   MachineFunction &MF = DAG.getMachineFunction();
2378   MVT::ValueType VT = Op.getValueType();
2379   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2380   std::vector<MVT::ValueType> NodeTys;
2381   SDOperand MFFSreg, InFlag;
2382
2383   // Save FP Control Word to register
2384   NodeTys.push_back(MVT::f64);    // return register
2385   NodeTys.push_back(MVT::Flag);   // unused in this context
2386   SDOperand Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2387
2388   // Save FP register to stack slot
2389   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2390   SDOperand StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2391   SDOperand Store = DAG.getStore(DAG.getEntryNode(), Chain,
2392                                  StackSlot, NULL, 0);
2393
2394   // Load FP Control Word from low 32 bits of stack slot.
2395   SDOperand Four = DAG.getConstant(4, PtrVT);
2396   SDOperand Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2397   SDOperand CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2398
2399   // Transform as necessary
2400   SDOperand CWD1 =
2401     DAG.getNode(ISD::AND, MVT::i32,
2402                 CWD, DAG.getConstant(3, MVT::i32));
2403   SDOperand CWD2 =
2404     DAG.getNode(ISD::SRL, MVT::i32,
2405                 DAG.getNode(ISD::AND, MVT::i32,
2406                             DAG.getNode(ISD::XOR, MVT::i32,
2407                                         CWD, DAG.getConstant(3, MVT::i32)),
2408                             DAG.getConstant(3, MVT::i32)),
2409                 DAG.getConstant(1, MVT::i8));
2410
2411   SDOperand RetVal =
2412     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2413
2414   return DAG.getNode((MVT::getSizeInBits(VT) < 16 ?
2415                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2416 }
2417
2418 SDOperand PPCTargetLowering::LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2419   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2420          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SHL!");
2421
2422   // Expand into a bunch of logical ops.  Note that these ops
2423   // depend on the PPC behavior for oversized shift amounts.
2424   SDOperand Lo = Op.getOperand(0);
2425   SDOperand Hi = Op.getOperand(1);
2426   SDOperand Amt = Op.getOperand(2);
2427
2428   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2429                                DAG.getConstant(32, MVT::i32), Amt);
2430   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Amt);
2431   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Tmp1);
2432   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2433   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2434                                DAG.getConstant(-32U, MVT::i32));
2435   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Tmp5);
2436   SDOperand OutHi = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2437   SDOperand OutLo = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Amt);
2438   SDOperand OutOps[] = { OutLo, OutHi };
2439   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2440                      OutOps, 2);
2441 }
2442
2443 SDOperand PPCTargetLowering::LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2444   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2445          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRL!");
2446
2447   // Otherwise, expand into a bunch of logical ops.  Note that these ops
2448   // depend on the PPC behavior for oversized shift amounts.
2449   SDOperand Lo = Op.getOperand(0);
2450   SDOperand Hi = Op.getOperand(1);
2451   SDOperand Amt = Op.getOperand(2);
2452
2453   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2454                                DAG.getConstant(32, MVT::i32), Amt);
2455   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2456   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2457   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2458   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2459                                DAG.getConstant(-32U, MVT::i32));
2460   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Tmp5);
2461   SDOperand OutLo = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2462   SDOperand OutHi = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Amt);
2463   SDOperand OutOps[] = { OutLo, OutHi };
2464   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2465                      OutOps, 2);
2466 }
2467
2468 SDOperand PPCTargetLowering::LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2469   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2470          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRA!");
2471
2472   // Otherwise, expand into a bunch of logical ops, followed by a select_cc.
2473   SDOperand Lo = Op.getOperand(0);
2474   SDOperand Hi = Op.getOperand(1);
2475   SDOperand Amt = Op.getOperand(2);
2476
2477   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2478                                DAG.getConstant(32, MVT::i32), Amt);
2479   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2480   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2481   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2482   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2483                                DAG.getConstant(-32U, MVT::i32));
2484   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Tmp5);
2485   SDOperand OutHi = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Amt);
2486   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, MVT::i32),
2487                                     Tmp4, Tmp6, ISD::SETLE);
2488   SDOperand OutOps[] = { OutLo, OutHi };
2489   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2490                      OutOps, 2);
2491 }
2492
2493 //===----------------------------------------------------------------------===//
2494 // Vector related lowering.
2495 //
2496
2497 // If this is a vector of constants or undefs, get the bits.  A bit in
2498 // UndefBits is set if the corresponding element of the vector is an
2499 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2500 // zero.   Return true if this is not an array of constants, false if it is.
2501 //
2502 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2503                                        uint64_t UndefBits[2]) {
2504   // Start with zero'd results.
2505   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2506
2507   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2508   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2509     SDOperand OpVal = BV->getOperand(i);
2510
2511     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2512     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2513
2514     uint64_t EltBits = 0;
2515     if (OpVal.getOpcode() == ISD::UNDEF) {
2516       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2517       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2518       continue;
2519     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2520       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2521     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2522       assert(CN->getValueType(0) == MVT::f32 &&
2523              "Only one legal FP vector type!");
2524       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2525     } else {
2526       // Nonconstant element.
2527       return true;
2528     }
2529
2530     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2531   }
2532
2533   //printf("%llx %llx  %llx %llx\n",
2534   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2535   return false;
2536 }
2537
2538 // If this is a splat (repetition) of a value across the whole vector, return
2539 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2540 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2541 // SplatSize = 1 byte.
2542 static bool isConstantSplat(const uint64_t Bits128[2],
2543                             const uint64_t Undef128[2],
2544                             unsigned &SplatBits, unsigned &SplatUndef,
2545                             unsigned &SplatSize) {
2546
2547   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2548   // the same as the lower 64-bits, ignoring undefs.
2549   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2550     return false;  // Can't be a splat if two pieces don't match.
2551
2552   uint64_t Bits64  = Bits128[0] | Bits128[1];
2553   uint64_t Undef64 = Undef128[0] & Undef128[1];
2554
2555   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2556   // undefs.
2557   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2558     return false;  // Can't be a splat if two pieces don't match.
2559
2560   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2561   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2562
2563   // If the top 16-bits are different than the lower 16-bits, ignoring
2564   // undefs, we have an i32 splat.
2565   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2566     SplatBits = Bits32;
2567     SplatUndef = Undef32;
2568     SplatSize = 4;
2569     return true;
2570   }
2571
2572   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2573   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2574
2575   // If the top 8-bits are different than the lower 8-bits, ignoring
2576   // undefs, we have an i16 splat.
2577   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2578     SplatBits = Bits16;
2579     SplatUndef = Undef16;
2580     SplatSize = 2;
2581     return true;
2582   }
2583
2584   // Otherwise, we have an 8-bit splat.
2585   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2586   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2587   SplatSize = 1;
2588   return true;
2589 }
2590
2591 /// BuildSplatI - Build a canonical splati of Val with an element size of
2592 /// SplatSize.  Cast the result to VT.
2593 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2594                              SelectionDAG &DAG) {
2595   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2596
2597   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2598     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2599   };
2600
2601   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2602
2603   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2604   if (Val == -1)
2605     SplatSize = 1;
2606
2607   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2608
2609   // Build a canonical splat for this value.
2610   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2611   SmallVector<SDOperand, 8> Ops;
2612   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2613   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2614                               &Ops[0], Ops.size());
2615   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2616 }
2617
2618 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2619 /// specified intrinsic ID.
2620 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2621                                   SelectionDAG &DAG,
2622                                   MVT::ValueType DestVT = MVT::Other) {
2623   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2624   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2625                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2626 }
2627
2628 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2629 /// specified intrinsic ID.
2630 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2631                                   SDOperand Op2, SelectionDAG &DAG,
2632                                   MVT::ValueType DestVT = MVT::Other) {
2633   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2634   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2635                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2636 }
2637
2638
2639 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2640 /// amount.  The result has the specified value type.
2641 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2642                              MVT::ValueType VT, SelectionDAG &DAG) {
2643   // Force LHS/RHS to be the right type.
2644   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2645   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2646
2647   SDOperand Ops[16];
2648   for (unsigned i = 0; i != 16; ++i)
2649     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2650   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2651                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2652   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2653 }
2654
2655 // If this is a case we can't handle, return null and let the default
2656 // expansion code take care of it.  If we CAN select this case, and if it
2657 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2658 // this case more efficiently than a constant pool load, lower it to the
2659 // sequence of ops that should be used.
2660 SDOperand PPCTargetLowering::LowerBUILD_VECTOR(SDOperand Op,
2661                                                SelectionDAG &DAG) {
2662   // If this is a vector of constants or undefs, get the bits.  A bit in
2663   // UndefBits is set if the corresponding element of the vector is an
2664   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2665   // zero.
2666   uint64_t VectorBits[2];
2667   uint64_t UndefBits[2];
2668   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2669     return SDOperand();   // Not a constant vector.
2670
2671   // If this is a splat (repetition) of a value across the whole vector, return
2672   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2673   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2674   // SplatSize = 1 byte.
2675   unsigned SplatBits, SplatUndef, SplatSize;
2676   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2677     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2678
2679     // First, handle single instruction cases.
2680
2681     // All zeros?
2682     if (SplatBits == 0) {
2683       // Canonicalize all zero vectors to be v4i32.
2684       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2685         SDOperand Z = DAG.getConstant(0, MVT::i32);
2686         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2687         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2688       }
2689       return Op;
2690     }
2691
2692     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2693     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2694     if (SextVal >= -16 && SextVal <= 15)
2695       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2696
2697
2698     // Two instruction sequences.
2699
2700     // If this value is in the range [-32,30] and is even, use:
2701     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2702     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2703       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2704       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2705     }
2706
2707     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2708     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2709     // for fneg/fabs.
2710     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2711       // Make -1 and vspltisw -1:
2712       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2713
2714       // Make the VSLW intrinsic, computing 0x8000_0000.
2715       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2716                                        OnesV, DAG);
2717
2718       // xor by OnesV to invert it.
2719       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2720       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2721     }
2722
2723     // Check to see if this is a wide variety of vsplti*, binop self cases.
2724     unsigned SplatBitSize = SplatSize*8;
2725     static const signed char SplatCsts[] = {
2726       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2727       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2728     };
2729
2730     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2731       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2732       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2733       int i = SplatCsts[idx];
2734
2735       // Figure out what shift amount will be used by altivec if shifted by i in
2736       // this splat size.
2737       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2738
2739       // vsplti + shl self.
2740       if (SextVal == (i << (int)TypeShiftAmt)) {
2741         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2742         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2743           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2744           Intrinsic::ppc_altivec_vslw
2745         };
2746         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2747         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2748       }
2749
2750       // vsplti + srl self.
2751       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2752         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2753         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2754           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2755           Intrinsic::ppc_altivec_vsrw
2756         };
2757         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2758         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2759       }
2760
2761       // vsplti + sra self.
2762       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2763         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2764         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2765           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2766           Intrinsic::ppc_altivec_vsraw
2767         };
2768         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2769         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2770       }
2771
2772       // vsplti + rol self.
2773       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2774                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2775         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2776         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2777           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2778           Intrinsic::ppc_altivec_vrlw
2779         };
2780         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2781         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2782       }
2783
2784       // t = vsplti c, result = vsldoi t, t, 1
2785       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2786         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2787         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2788       }
2789       // t = vsplti c, result = vsldoi t, t, 2
2790       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2791         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2792         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2793       }
2794       // t = vsplti c, result = vsldoi t, t, 3
2795       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2796         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2797         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2798       }
2799     }
2800
2801     // Three instruction sequences.
2802
2803     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2804     if (SextVal >= 0 && SextVal <= 31) {
2805       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2806       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2807       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
2808       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2809     }
2810     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2811     if (SextVal >= -31 && SextVal <= 0) {
2812       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2813       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2814       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
2815       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2816     }
2817   }
2818
2819   return SDOperand();
2820 }
2821
2822 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2823 /// the specified operations to build the shuffle.
2824 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2825                                         SDOperand RHS, SelectionDAG &DAG) {
2826   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2827   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2828   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2829
2830   enum {
2831     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2832     OP_VMRGHW,
2833     OP_VMRGLW,
2834     OP_VSPLTISW0,
2835     OP_VSPLTISW1,
2836     OP_VSPLTISW2,
2837     OP_VSPLTISW3,
2838     OP_VSLDOI4,
2839     OP_VSLDOI8,
2840     OP_VSLDOI12
2841   };
2842
2843   if (OpNum == OP_COPY) {
2844     if (LHSID == (1*9+2)*9+3) return LHS;
2845     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2846     return RHS;
2847   }
2848
2849   SDOperand OpLHS, OpRHS;
2850   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2851   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2852
2853   unsigned ShufIdxs[16];
2854   switch (OpNum) {
2855   default: assert(0 && "Unknown i32 permute!");
2856   case OP_VMRGHW:
2857     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2858     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2859     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2860     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2861     break;
2862   case OP_VMRGLW:
2863     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2864     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2865     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2866     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2867     break;
2868   case OP_VSPLTISW0:
2869     for (unsigned i = 0; i != 16; ++i)
2870       ShufIdxs[i] = (i&3)+0;
2871     break;
2872   case OP_VSPLTISW1:
2873     for (unsigned i = 0; i != 16; ++i)
2874       ShufIdxs[i] = (i&3)+4;
2875     break;
2876   case OP_VSPLTISW2:
2877     for (unsigned i = 0; i != 16; ++i)
2878       ShufIdxs[i] = (i&3)+8;
2879     break;
2880   case OP_VSPLTISW3:
2881     for (unsigned i = 0; i != 16; ++i)
2882       ShufIdxs[i] = (i&3)+12;
2883     break;
2884   case OP_VSLDOI4:
2885     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2886   case OP_VSLDOI8:
2887     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2888   case OP_VSLDOI12:
2889     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2890   }
2891   SDOperand Ops[16];
2892   for (unsigned i = 0; i != 16; ++i)
2893     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2894
2895   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2896                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2897 }
2898
2899 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2900 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2901 /// return the code it can be lowered into.  Worst case, it can always be
2902 /// lowered into a vperm.
2903 SDOperand PPCTargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op,
2904                                                  SelectionDAG &DAG) {
2905   SDOperand V1 = Op.getOperand(0);
2906   SDOperand V2 = Op.getOperand(1);
2907   SDOperand PermMask = Op.getOperand(2);
2908
2909   // Cases that are handled by instructions that take permute immediates
2910   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2911   // selected by the instruction selector.
2912   if (V2.getOpcode() == ISD::UNDEF) {
2913     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2914         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2915         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2916         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2917         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2918         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2919         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2920         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2921         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2922         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
2923         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
2924         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
2925       return Op;
2926     }
2927   }
2928
2929   // Altivec has a variety of "shuffle immediates" that take two vector inputs
2930   // and produce a fixed permutation.  If any of these match, do not lower to
2931   // VPERM.
2932   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
2933       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
2934       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
2935       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
2936       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
2937       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
2938       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
2939       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
2940       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
2941     return Op;
2942
2943   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
2944   // perfect shuffle table to emit an optimal matching sequence.
2945   unsigned PFIndexes[4];
2946   bool isFourElementShuffle = true;
2947   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
2948     unsigned EltNo = 8;   // Start out undef.
2949     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
2950       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
2951         continue;   // Undef, ignore it.
2952
2953       unsigned ByteSource =
2954         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
2955       if ((ByteSource & 3) != j) {
2956         isFourElementShuffle = false;
2957         break;
2958       }
2959
2960       if (EltNo == 8) {
2961         EltNo = ByteSource/4;
2962       } else if (EltNo != ByteSource/4) {
2963         isFourElementShuffle = false;
2964         break;
2965       }
2966     }
2967     PFIndexes[i] = EltNo;
2968   }
2969
2970   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
2971   // perfect shuffle vector to determine if it is cost effective to do this as
2972   // discrete instructions, or whether we should use a vperm.
2973   if (isFourElementShuffle) {
2974     // Compute the index in the perfect shuffle table.
2975     unsigned PFTableIndex =
2976       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2977
2978     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2979     unsigned Cost  = (PFEntry >> 30);
2980
2981     // Determining when to avoid vperm is tricky.  Many things affect the cost
2982     // of vperm, particularly how many times the perm mask needs to be computed.
2983     // For example, if the perm mask can be hoisted out of a loop or is already
2984     // used (perhaps because there are multiple permutes with the same shuffle
2985     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
2986     // the loop requires an extra register.
2987     //
2988     // As a compromise, we only emit discrete instructions if the shuffle can be
2989     // generated in 3 or fewer operations.  When we have loop information
2990     // available, if this block is within a loop, we should avoid using vperm
2991     // for 3-operation perms and use a constant pool load instead.
2992     if (Cost < 3)
2993       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
2994   }
2995
2996   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
2997   // vector that will get spilled to the constant pool.
2998   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
2999
3000   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3001   // that it is in input element units, not in bytes.  Convert now.
3002   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
3003   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
3004
3005   SmallVector<SDOperand, 16> ResultMask;
3006   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3007     unsigned SrcElt;
3008     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3009       SrcElt = 0;
3010     else
3011       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
3012
3013     for (unsigned j = 0; j != BytesPerElement; ++j)
3014       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3015                                            MVT::i8));
3016   }
3017
3018   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3019                                     &ResultMask[0], ResultMask.size());
3020   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3021 }
3022
3023 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3024 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3025 /// information about the intrinsic.
3026 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
3027                                   bool &isDot) {
3028   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
3029   CompareOpc = -1;
3030   isDot = false;
3031   switch (IntrinsicID) {
3032   default: return false;
3033     // Comparison predicates.
3034   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3035   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3036   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3037   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3038   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3039   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3040   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3041   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3042   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3043   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3044   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3045   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3046   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3047
3048     // Normal Comparisons.
3049   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3050   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3051   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3052   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3053   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3054   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3055   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3056   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3057   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3058   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3059   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3060   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3061   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3062   }
3063   return true;
3064 }
3065
3066 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3067 /// lower, do it, otherwise return null.
3068 SDOperand PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op,
3069                                                      SelectionDAG &DAG) {
3070   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3071   // opcode number of the comparison.
3072   int CompareOpc;
3073   bool isDot;
3074   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3075     return SDOperand();    // Don't custom lower most intrinsics.
3076
3077   // If this is a non-dot comparison, make the VCMP node and we are done.
3078   if (!isDot) {
3079     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3080                                 Op.getOperand(1), Op.getOperand(2),
3081                                 DAG.getConstant(CompareOpc, MVT::i32));
3082     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3083   }
3084
3085   // Create the PPCISD altivec 'dot' comparison node.
3086   SDOperand Ops[] = {
3087     Op.getOperand(2),  // LHS
3088     Op.getOperand(3),  // RHS
3089     DAG.getConstant(CompareOpc, MVT::i32)
3090   };
3091   std::vector<MVT::ValueType> VTs;
3092   VTs.push_back(Op.getOperand(2).getValueType());
3093   VTs.push_back(MVT::Flag);
3094   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3095
3096   // Now that we have the comparison, emit a copy from the CR to a GPR.
3097   // This is flagged to the above dot comparison.
3098   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3099                                 DAG.getRegister(PPC::CR6, MVT::i32),
3100                                 CompNode.getValue(1));
3101
3102   // Unpack the result based on how the target uses it.
3103   unsigned BitNo;   // Bit # of CR6.
3104   bool InvertBit;   // Invert result?
3105   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
3106   default:  // Can't happen, don't crash on invalid number though.
3107   case 0:   // Return the value of the EQ bit of CR6.
3108     BitNo = 0; InvertBit = false;
3109     break;
3110   case 1:   // Return the inverted value of the EQ bit of CR6.
3111     BitNo = 0; InvertBit = true;
3112     break;
3113   case 2:   // Return the value of the LT bit of CR6.
3114     BitNo = 2; InvertBit = false;
3115     break;
3116   case 3:   // Return the inverted value of the LT bit of CR6.
3117     BitNo = 2; InvertBit = true;
3118     break;
3119   }
3120
3121   // Shift the bit into the low position.
3122   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3123                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3124   // Isolate the bit.
3125   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3126                       DAG.getConstant(1, MVT::i32));
3127
3128   // If we are supposed to, toggle the bit.
3129   if (InvertBit)
3130     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3131                         DAG.getConstant(1, MVT::i32));
3132   return Flags;
3133 }
3134
3135 SDOperand PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op,
3136                                                    SelectionDAG &DAG) {
3137   // Create a stack slot that is 16-byte aligned.
3138   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3139   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3140   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3141   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3142
3143   // Store the input value into Value#0 of the stack slot.
3144   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
3145                                  Op.getOperand(0), FIdx, NULL, 0);
3146   // Load it out.
3147   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3148 }
3149
3150 SDOperand PPCTargetLowering::LowerMUL(SDOperand Op, SelectionDAG &DAG) {
3151   if (Op.getValueType() == MVT::v4i32) {
3152     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3153
3154     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3155     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3156
3157     SDOperand RHSSwap =   // = vrlw RHS, 16
3158       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3159
3160     // Shrinkify inputs to v8i16.
3161     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3162     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3163     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3164
3165     // Low parts multiplied together, generating 32-bit results (we ignore the
3166     // top parts).
3167     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3168                                         LHS, RHS, DAG, MVT::v4i32);
3169
3170     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3171                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3172     // Shift the high parts up 16 bits.
3173     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3174     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3175   } else if (Op.getValueType() == MVT::v8i16) {
3176     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3177
3178     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3179
3180     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3181                             LHS, RHS, Zero, DAG);
3182   } else if (Op.getValueType() == MVT::v16i8) {
3183     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3184
3185     // Multiply the even 8-bit parts, producing 16-bit sums.
3186     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3187                                            LHS, RHS, DAG, MVT::v8i16);
3188     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3189
3190     // Multiply the odd 8-bit parts, producing 16-bit sums.
3191     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3192                                           LHS, RHS, DAG, MVT::v8i16);
3193     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3194
3195     // Merge the results together.
3196     SDOperand Ops[16];
3197     for (unsigned i = 0; i != 8; ++i) {
3198       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3199       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3200     }
3201     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3202                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3203   } else {
3204     assert(0 && "Unknown mul to lower!");
3205     abort();
3206   }
3207 }
3208
3209 /// LowerOperation - Provide custom lowering hooks for some operations.
3210 ///
3211 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
3212   switch (Op.getOpcode()) {
3213   default: assert(0 && "Wasn't expecting to be able to lower this!");
3214   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3215   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3216   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3217   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3218   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3219   case ISD::VASTART:
3220     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3221                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3222
3223   case ISD::VAARG:
3224     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3225                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3226
3227   case ISD::FORMAL_ARGUMENTS:
3228     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3229                                  VarArgsStackOffset, VarArgsNumGPR,
3230                                  VarArgsNumFPR, PPCSubTarget);
3231
3232   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
3233   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3234   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3235   case ISD::DYNAMIC_STACKALLOC:
3236     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3237
3238   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3239   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3240   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3241   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3242   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3243
3244   // Lower 64-bit shifts.
3245   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3246   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3247   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3248
3249   // Vector-related lowering.
3250   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3251   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3252   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3253   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3254   case ISD::MUL:                return LowerMUL(Op, DAG);
3255
3256   // Frame & Return address.
3257   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3258   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3259   }
3260   return SDOperand();
3261 }
3262
3263 SDNode *PPCTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
3264   switch (N->getOpcode()) {
3265   default: assert(0 && "Wasn't expecting to be able to lower this!");
3266   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(SDOperand(N, 0), DAG).Val;
3267   }
3268 }
3269
3270
3271 //===----------------------------------------------------------------------===//
3272 //  Other Lowering Code
3273 //===----------------------------------------------------------------------===//
3274
3275 MachineBasicBlock *
3276 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3277                                                MachineBasicBlock *BB) {
3278   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3279   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3280           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3281           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3282           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3283           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3284          "Unexpected instr type to insert");
3285
3286   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3287   // control-flow pattern.  The incoming instruction knows the destination vreg
3288   // to set, the condition code register to branch on, the true/false values to
3289   // select between, and a branch opcode to use.
3290   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3291   ilist<MachineBasicBlock>::iterator It = BB;
3292   ++It;
3293
3294   //  thisMBB:
3295   //  ...
3296   //   TrueVal = ...
3297   //   cmpTY ccX, r1, r2
3298   //   bCC copy1MBB
3299   //   fallthrough --> copy0MBB
3300   MachineBasicBlock *thisMBB = BB;
3301   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3302   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3303   unsigned SelectPred = MI->getOperand(4).getImm();
3304   BuildMI(BB, TII->get(PPC::BCC))
3305     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3306   MachineFunction *F = BB->getParent();
3307   F->getBasicBlockList().insert(It, copy0MBB);
3308   F->getBasicBlockList().insert(It, sinkMBB);
3309   // Update machine-CFG edges by first adding all successors of the current
3310   // block to the new block which will contain the Phi node for the select.
3311   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3312       e = BB->succ_end(); i != e; ++i)
3313     sinkMBB->addSuccessor(*i);
3314   // Next, remove all successors of the current block, and add the true
3315   // and fallthrough blocks as its successors.
3316   while(!BB->succ_empty())
3317     BB->removeSuccessor(BB->succ_begin());
3318   BB->addSuccessor(copy0MBB);
3319   BB->addSuccessor(sinkMBB);
3320
3321   //  copy0MBB:
3322   //   %FalseValue = ...
3323   //   # fallthrough to sinkMBB
3324   BB = copy0MBB;
3325
3326   // Update machine-CFG edges
3327   BB->addSuccessor(sinkMBB);
3328
3329   //  sinkMBB:
3330   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3331   //  ...
3332   BB = sinkMBB;
3333   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3334     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3335     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3336
3337   delete MI;   // The pseudo instruction is gone now.
3338   return BB;
3339 }
3340
3341 //===----------------------------------------------------------------------===//
3342 // Target Optimization Hooks
3343 //===----------------------------------------------------------------------===//
3344
3345 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3346                                                DAGCombinerInfo &DCI) const {
3347   TargetMachine &TM = getTargetMachine();
3348   SelectionDAG &DAG = DCI.DAG;
3349   switch (N->getOpcode()) {
3350   default: break;
3351   case PPCISD::SHL:
3352     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3353       if (C->getValue() == 0)   // 0 << V -> 0.
3354         return N->getOperand(0);
3355     }
3356     break;
3357   case PPCISD::SRL:
3358     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3359       if (C->getValue() == 0)   // 0 >>u V -> 0.
3360         return N->getOperand(0);
3361     }
3362     break;
3363   case PPCISD::SRA:
3364     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3365       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3366           C->isAllOnesValue())    // -1 >>s V -> -1.
3367         return N->getOperand(0);
3368     }
3369     break;
3370
3371   case ISD::SINT_TO_FP:
3372     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3373       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3374         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3375         // We allow the src/dst to be either f32/f64, but the intermediate
3376         // type must be i64.
3377         if (N->getOperand(0).getValueType() == MVT::i64 &&
3378             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
3379           SDOperand Val = N->getOperand(0).getOperand(0);
3380           if (Val.getValueType() == MVT::f32) {
3381             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3382             DCI.AddToWorklist(Val.Val);
3383           }
3384
3385           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3386           DCI.AddToWorklist(Val.Val);
3387           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3388           DCI.AddToWorklist(Val.Val);
3389           if (N->getValueType(0) == MVT::f32) {
3390             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
3391                               DAG.getIntPtrConstant(0));
3392             DCI.AddToWorklist(Val.Val);
3393           }
3394           return Val;
3395         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3396           // If the intermediate type is i32, we can avoid the load/store here
3397           // too.
3398         }
3399       }
3400     }
3401     break;
3402   case ISD::STORE:
3403     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3404     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3405         !cast<StoreSDNode>(N)->isTruncatingStore() &&
3406         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3407         N->getOperand(1).getValueType() == MVT::i32 &&
3408         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
3409       SDOperand Val = N->getOperand(1).getOperand(0);
3410       if (Val.getValueType() == MVT::f32) {
3411         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3412         DCI.AddToWorklist(Val.Val);
3413       }
3414       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3415       DCI.AddToWorklist(Val.Val);
3416
3417       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3418                         N->getOperand(2), N->getOperand(3));
3419       DCI.AddToWorklist(Val.Val);
3420       return Val;
3421     }
3422
3423     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3424     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3425         N->getOperand(1).Val->hasOneUse() &&
3426         (N->getOperand(1).getValueType() == MVT::i32 ||
3427          N->getOperand(1).getValueType() == MVT::i16)) {
3428       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3429       // Do an any-extend to 32-bits if this is a half-word input.
3430       if (BSwapOp.getValueType() == MVT::i16)
3431         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3432
3433       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3434                          N->getOperand(2), N->getOperand(3),
3435                          DAG.getValueType(N->getOperand(1).getValueType()));
3436     }
3437     break;
3438   case ISD::BSWAP:
3439     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3440     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3441         N->getOperand(0).hasOneUse() &&
3442         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3443       SDOperand Load = N->getOperand(0);
3444       LoadSDNode *LD = cast<LoadSDNode>(Load);
3445       // Create the byte-swapping load.
3446       std::vector<MVT::ValueType> VTs;
3447       VTs.push_back(MVT::i32);
3448       VTs.push_back(MVT::Other);
3449       SDOperand MO = DAG.getMemOperand(LD->getMemOperand());
3450       SDOperand Ops[] = {
3451         LD->getChain(),    // Chain
3452         LD->getBasePtr(),  // Ptr
3453         MO,                // MemOperand
3454         DAG.getValueType(N->getValueType(0)) // VT
3455       };
3456       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3457
3458       // If this is an i16 load, insert the truncate.
3459       SDOperand ResVal = BSLoad;
3460       if (N->getValueType(0) == MVT::i16)
3461         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3462
3463       // First, combine the bswap away.  This makes the value produced by the
3464       // load dead.
3465       DCI.CombineTo(N, ResVal);
3466
3467       // Next, combine the load away, we give it a bogus result value but a real
3468       // chain result.  The result value is dead because the bswap is dead.
3469       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3470
3471       // Return N so it doesn't get rechecked!
3472       return SDOperand(N, 0);
3473     }
3474
3475     break;
3476   case PPCISD::VCMP: {
3477     // If a VCMPo node already exists with exactly the same operands as this
3478     // node, use its result instead of this node (VCMPo computes both a CR6 and
3479     // a normal output).
3480     //
3481     if (!N->getOperand(0).hasOneUse() &&
3482         !N->getOperand(1).hasOneUse() &&
3483         !N->getOperand(2).hasOneUse()) {
3484
3485       // Scan all of the users of the LHS, looking for VCMPo's that match.
3486       SDNode *VCMPoNode = 0;
3487
3488       SDNode *LHSN = N->getOperand(0).Val;
3489       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3490            UI != E; ++UI)
3491         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3492             (*UI)->getOperand(1) == N->getOperand(1) &&
3493             (*UI)->getOperand(2) == N->getOperand(2) &&
3494             (*UI)->getOperand(0) == N->getOperand(0)) {
3495           VCMPoNode = *UI;
3496           break;
3497         }
3498
3499       // If there is no VCMPo node, or if the flag value has a single use, don't
3500       // transform this.
3501       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3502         break;
3503
3504       // Look at the (necessarily single) use of the flag value.  If it has a
3505       // chain, this transformation is more complex.  Note that multiple things
3506       // could use the value result, which we should ignore.
3507       SDNode *FlagUser = 0;
3508       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3509            FlagUser == 0; ++UI) {
3510         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3511         SDNode *User = *UI;
3512         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3513           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3514             FlagUser = User;
3515             break;
3516           }
3517         }
3518       }
3519
3520       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3521       // give up for right now.
3522       if (FlagUser->getOpcode() == PPCISD::MFCR)
3523         return SDOperand(VCMPoNode, 0);
3524     }
3525     break;
3526   }
3527   case ISD::BR_CC: {
3528     // If this is a branch on an altivec predicate comparison, lower this so
3529     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3530     // lowering is done pre-legalize, because the legalizer lowers the predicate
3531     // compare down to code that is difficult to reassemble.
3532     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3533     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3534     int CompareOpc;
3535     bool isDot;
3536
3537     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3538         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3539         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3540       assert(isDot && "Can't compare against a vector result!");
3541
3542       // If this is a comparison against something other than 0/1, then we know
3543       // that the condition is never/always true.
3544       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3545       if (Val != 0 && Val != 1) {
3546         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3547           return N->getOperand(0);
3548         // Always !=, turn it into an unconditional branch.
3549         return DAG.getNode(ISD::BR, MVT::Other,
3550                            N->getOperand(0), N->getOperand(4));
3551       }
3552
3553       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3554
3555       // Create the PPCISD altivec 'dot' comparison node.
3556       std::vector<MVT::ValueType> VTs;
3557       SDOperand Ops[] = {
3558         LHS.getOperand(2),  // LHS of compare
3559         LHS.getOperand(3),  // RHS of compare
3560         DAG.getConstant(CompareOpc, MVT::i32)
3561       };
3562       VTs.push_back(LHS.getOperand(2).getValueType());
3563       VTs.push_back(MVT::Flag);
3564       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3565
3566       // Unpack the result based on how the target uses it.
3567       PPC::Predicate CompOpc;
3568       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3569       default:  // Can't happen, don't crash on invalid number though.
3570       case 0:   // Branch on the value of the EQ bit of CR6.
3571         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3572         break;
3573       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3574         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3575         break;
3576       case 2:   // Branch on the value of the LT bit of CR6.
3577         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3578         break;
3579       case 3:   // Branch on the inverted value of the LT bit of CR6.
3580         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3581         break;
3582       }
3583
3584       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3585                          DAG.getConstant(CompOpc, MVT::i32),
3586                          DAG.getRegister(PPC::CR6, MVT::i32),
3587                          N->getOperand(4), CompNode.getValue(1));
3588     }
3589     break;
3590   }
3591   }
3592
3593   return SDOperand();
3594 }
3595
3596 //===----------------------------------------------------------------------===//
3597 // Inline Assembly Support
3598 //===----------------------------------------------------------------------===//
3599
3600 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3601                                                        const APInt &Mask,
3602                                                        APInt &KnownZero,
3603                                                        APInt &KnownOne,
3604                                                        const SelectionDAG &DAG,
3605                                                        unsigned Depth) const {
3606   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3607   switch (Op.getOpcode()) {
3608   default: break;
3609   case PPCISD::LBRX: {
3610     // lhbrx is known to have the top bits cleared out.
3611     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3612       KnownZero = 0xFFFF0000;
3613     break;
3614   }
3615   case ISD::INTRINSIC_WO_CHAIN: {
3616     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3617     default: break;
3618     case Intrinsic::ppc_altivec_vcmpbfp_p:
3619     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3620     case Intrinsic::ppc_altivec_vcmpequb_p:
3621     case Intrinsic::ppc_altivec_vcmpequh_p:
3622     case Intrinsic::ppc_altivec_vcmpequw_p:
3623     case Intrinsic::ppc_altivec_vcmpgefp_p:
3624     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3625     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3626     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3627     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3628     case Intrinsic::ppc_altivec_vcmpgtub_p:
3629     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3630     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3631       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3632       break;
3633     }
3634   }
3635   }
3636 }
3637
3638
3639 /// getConstraintType - Given a constraint, return the type of
3640 /// constraint it is for this target.
3641 PPCTargetLowering::ConstraintType
3642 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3643   if (Constraint.size() == 1) {
3644     switch (Constraint[0]) {
3645     default: break;
3646     case 'b':
3647     case 'r':
3648     case 'f':
3649     case 'v':
3650     case 'y':
3651       return C_RegisterClass;
3652     }
3653   }
3654   return TargetLowering::getConstraintType(Constraint);
3655 }
3656
3657 std::pair<unsigned, const TargetRegisterClass*>
3658 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3659                                                 MVT::ValueType VT) const {
3660   if (Constraint.size() == 1) {
3661     // GCC RS6000 Constraint Letters
3662     switch (Constraint[0]) {
3663     case 'b':   // R1-R31
3664     case 'r':   // R0-R31
3665       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3666         return std::make_pair(0U, PPC::G8RCRegisterClass);
3667       return std::make_pair(0U, PPC::GPRCRegisterClass);
3668     case 'f':
3669       if (VT == MVT::f32)
3670         return std::make_pair(0U, PPC::F4RCRegisterClass);
3671       else if (VT == MVT::f64)
3672         return std::make_pair(0U, PPC::F8RCRegisterClass);
3673       break;
3674     case 'v':
3675       return std::make_pair(0U, PPC::VRRCRegisterClass);
3676     case 'y':   // crrc
3677       return std::make_pair(0U, PPC::CRRCRegisterClass);
3678     }
3679   }
3680
3681   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3682 }
3683
3684
3685 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3686 /// vector.  If it is invalid, don't add anything to Ops.
3687 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3688                                                      std::vector<SDOperand>&Ops,
3689                                                      SelectionDAG &DAG) {
3690   SDOperand Result(0,0);
3691   switch (Letter) {
3692   default: break;
3693   case 'I':
3694   case 'J':
3695   case 'K':
3696   case 'L':
3697   case 'M':
3698   case 'N':
3699   case 'O':
3700   case 'P': {
3701     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3702     if (!CST) return; // Must be an immediate to match.
3703     unsigned Value = CST->getValue();
3704     switch (Letter) {
3705     default: assert(0 && "Unknown constraint letter!");
3706     case 'I':  // "I" is a signed 16-bit constant.
3707       if ((short)Value == (int)Value)
3708         Result = DAG.getTargetConstant(Value, Op.getValueType());
3709       break;
3710     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3711     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3712       if ((short)Value == 0)
3713         Result = DAG.getTargetConstant(Value, Op.getValueType());
3714       break;
3715     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3716       if ((Value >> 16) == 0)
3717         Result = DAG.getTargetConstant(Value, Op.getValueType());
3718       break;
3719     case 'M':  // "M" is a constant that is greater than 31.
3720       if (Value > 31)
3721         Result = DAG.getTargetConstant(Value, Op.getValueType());
3722       break;
3723     case 'N':  // "N" is a positive constant that is an exact power of two.
3724       if ((int)Value > 0 && isPowerOf2_32(Value))
3725         Result = DAG.getTargetConstant(Value, Op.getValueType());
3726       break;
3727     case 'O':  // "O" is the constant zero.
3728       if (Value == 0)
3729         Result = DAG.getTargetConstant(Value, Op.getValueType());
3730       break;
3731     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3732       if ((short)-Value == (int)-Value)
3733         Result = DAG.getTargetConstant(Value, Op.getValueType());
3734       break;
3735     }
3736     break;
3737   }
3738   }
3739
3740   if (Result.Val) {
3741     Ops.push_back(Result);
3742     return;
3743   }
3744
3745   // Handle standard constraint letters.
3746   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3747 }
3748
3749 // isLegalAddressingMode - Return true if the addressing mode represented
3750 // by AM is legal for this target, for a load/store of the specified type.
3751 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3752                                               const Type *Ty) const {
3753   // FIXME: PPC does not allow r+i addressing modes for vectors!
3754
3755   // PPC allows a sign-extended 16-bit immediate field.
3756   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3757     return false;
3758
3759   // No global is ever allowed as a base.
3760   if (AM.BaseGV)
3761     return false;
3762
3763   // PPC only support r+r,
3764   switch (AM.Scale) {
3765   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3766     break;
3767   case 1:
3768     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3769       return false;
3770     // Otherwise we have r+r or r+i.
3771     break;
3772   case 2:
3773     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3774       return false;
3775     // Allow 2*r as r+r.
3776     break;
3777   default:
3778     // No other scales are supported.
3779     return false;
3780   }
3781
3782   return true;
3783 }
3784
3785 /// isLegalAddressImmediate - Return true if the integer value can be used
3786 /// as the offset of the target addressing mode for load / store of the
3787 /// given type.
3788 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3789   // PPC allows a sign-extended 16-bit immediate field.
3790   return (V > -(1 << 16) && V < (1 << 16)-1);
3791 }
3792
3793 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3794   return false;
3795 }
3796
3797 SDOperand PPCTargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
3798   // Depths > 0 not supported yet!
3799   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3800     return SDOperand();
3801
3802   MachineFunction &MF = DAG.getMachineFunction();
3803   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
3804   int RAIdx = FuncInfo->getReturnAddrSaveIndex();
3805   if (RAIdx == 0) {
3806     bool isPPC64 = PPCSubTarget.isPPC64();
3807     int Offset =
3808       PPCFrameInfo::getReturnSaveOffset(isPPC64, PPCSubTarget.isMachoABI());
3809
3810     // Set up a frame object for the return address.
3811     RAIdx = MF.getFrameInfo()->CreateFixedObject(isPPC64 ? 8 : 4, Offset);
3812
3813     // Remember it for next time.
3814     FuncInfo->setReturnAddrSaveIndex(RAIdx);
3815
3816     // Make sure the function really does not optimize away the store of the RA
3817     // to the stack.
3818     FuncInfo->setLRStoreRequired();
3819   }
3820
3821   // Just load the return address off the stack.
3822   SDOperand RetAddrFI =  DAG.getFrameIndex(RAIdx, getPointerTy());
3823   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
3824 }
3825
3826 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
3827   // Depths > 0 not supported yet!
3828   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3829     return SDOperand();
3830
3831   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3832   bool isPPC64 = PtrVT == MVT::i64;
3833
3834   MachineFunction &MF = DAG.getMachineFunction();
3835   MachineFrameInfo *MFI = MF.getFrameInfo();
3836   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3837                   && MFI->getStackSize();
3838
3839   if (isPPC64)
3840     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3841       MVT::i64);
3842   else
3843     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3844       MVT::i32);
3845 }