lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "PPC.h"
  16 #include "PPCTargetMachine.h"
  17 #include "PPCISelLowering.h"
  18 #include "PPCHazardRecognizers.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/SelectionDAGISel.h"
  24 #include "llvm/Target/TargetOptions.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/Constants.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/Support/Debug.h"
  29 #include "llvm/Support/MathExtras.h"
  30 #include <iostream>
  31 #include <set>
  32 using namespace llvm;
  33
  34 namespace {
  35   Statistic<> FrameOff("ppc-codegen", "Number of frame idx offsets collapsed");
  36
  37   //===--------------------------------------------------------------------===//
  38   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  39   /// instructions for SelectionDAG operations.
  40   ///
  41   class PPCDAGToDAGISel : public SelectionDAGISel {
  42     PPCTargetLowering PPCLowering;
  43     unsigned GlobalBaseReg;
  44   public:
  45     PPCDAGToDAGISel(TargetMachine &TM)
  46       : SelectionDAGISel(PPCLowering), PPCLowering(TM) {}
  47
  48     virtual bool runOnFunction(Function &Fn) {
  49       // Make sure we re-emit a set of the global base reg if necessary
  50       GlobalBaseReg = 0;
  51       return SelectionDAGISel::runOnFunction(Fn);
  52     }
  53
  54     /// getI32Imm - Return a target constant with the specified value, of type
  55     /// i32.
  56     inline SDOperand getI32Imm(unsigned Imm) {
  57       return CurDAG->getTargetConstant(Imm, MVT::i32);
  58     }
  59
  60     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  61     /// base register.  Return the virtual register that holds this value.
  62     SDOperand getGlobalBaseReg();
  63
  64     // Select - Convert the specified operand from a target-independent to a
  65     // target-specific node if it hasn't already been changed.
  66     void Select(SDOperand &Result, SDOperand Op);
  67
  68     SDNode *SelectBitfieldInsert(SDNode *N);
  69
  70     /// SelectCC - Select a comparison of the specified values with the
  71     /// specified condition code, returning the CR# of the expression.
  72     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
  73
  74     /// SelectAddrImm - Returns true if the address N can be represented by
  75     /// a base register plus a signed 16-bit displacement [r+imm].
  76     bool SelectAddrImm(SDOperand N, SDOperand &Disp, SDOperand &Base);
  77
  78     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
  79     /// represented as an indexed [r+r] operation.  Returns false if it can
  80     /// be represented by [r+imm], which are preferred.
  81     bool SelectAddrIdx(SDOperand N, SDOperand &Base, SDOperand &Index);
  82
  83     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
  84     /// represented as an indexed [r+r] operation.
  85     bool SelectAddrIdxOnly(SDOperand N, SDOperand &Base, SDOperand &Index);
  86
  87     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
  88     /// inline asm expressions.
  89     virtual bool SelectInlineAsmMemoryOperand(const SDOperand &Op,
  90                                               char ConstraintCode,
  91                                               std::vector<SDOperand> &OutOps,
  92                                               SelectionDAG &DAG) {
  93       SDOperand Op0, Op1;
  94       switch (ConstraintCode) {
  95       default: return true;
  96       case 'm':   // memory
  97         if (!SelectAddrIdx(Op, Op0, Op1))
  98           SelectAddrImm(Op, Op0, Op1);
  99         break;
 100       case 'o':   // offsetable
 101         if (!SelectAddrImm(Op, Op0, Op1)) {
 102           Select(Op0, Op);     // r+0.
 103           Op1 = getI32Imm(0);
 104         }
 105         break;
 106       case 'v':   // not offsetable
 107         SelectAddrIdxOnly(Op, Op0, Op1);
 108         break;
 109       }
 110
 111       OutOps.push_back(Op0);
 112       OutOps.push_back(Op1);
 113       return false;
 114     }
 115
 116     SDOperand BuildSDIVSequence(SDNode *N);
 117     SDOperand BuildUDIVSequence(SDNode *N);
 118
 119     /// InstructionSelectBasicBlock - This callback is invoked by
 120     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 121     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 122
 123     virtual const char *getPassName() const {
 124       return "PowerPC DAG->DAG Pattern Instruction Selection";
 125     }
 126
 127     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for this
 128     /// target when scheduling the DAG.
 129     virtual HazardRecognizer *CreateTargetHazardRecognizer() {
 130       // Should use subtarget info to pick the right hazard recognizer.  For
 131       // now, always return a PPC970 recognizer.
 132       const TargetInstrInfo *II = PPCLowering.getTargetMachine().getInstrInfo();
 133       assert(II && "No InstrInfo?");
 134       return new PPCHazardRecognizer970(*II);
 135     }
 136
 137 // Include the pieces autogenerated from the target description.
 138 #include "PPCGenDAGISel.inc"
 139
 140 private:
 141     SDOperand SelectSETCC(SDOperand Op);
 142     SDOperand SelectCALL(SDOperand Op);
 143   };
 144 }
 145
 146 /// InstructionSelectBasicBlock - This callback is invoked by
 147 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 148 void PPCDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 149   DEBUG(BB->dump());
 150
 151   // The selection process is inherently a bottom-up recursive process (users
 152   // select their uses before themselves).  Given infinite stack space, we
 153   // could just start selecting on the root and traverse the whole graph.  In
 154   // practice however, this causes us to run out of stack space on large basic
 155   // blocks.  To avoid this problem, select the entry node, then all its uses,
 156   // iteratively instead of recursively.
 157   std::vector<SDOperand> Worklist;
 158   Worklist.push_back(DAG.getEntryNode());
 159
 160   // Note that we can do this in the PPC target (scanning forward across token
 161   // chain edges) because no nodes ever get folded across these edges.  On a
 162   // target like X86 which supports load/modify/store operations, this would
 163   // have to be more careful.
 164   while (!Worklist.empty()) {
 165     SDOperand Node = Worklist.back();
 166     Worklist.pop_back();
 167
 168     // Chose from the least deep of the top two nodes.
 169     if (!Worklist.empty() &&
 170         Worklist.back().Val->getNodeDepth() < Node.Val->getNodeDepth())
 171       std::swap(Worklist.back(), Node);
 172
 173     if ((Node.Val->getOpcode() >= ISD::BUILTIN_OP_END &&
 174          Node.Val->getOpcode() < PPCISD::FIRST_NUMBER) ||
 175         CodeGenMap.count(Node)) continue;
 176
 177     for (SDNode::use_iterator UI = Node.Val->use_begin(),
 178          E = Node.Val->use_end(); UI != E; ++UI) {
 179       // Scan the values.  If this use has a value that is a token chain, add it
 180       // to the worklist.
 181       SDNode *User = *UI;
 182       for (unsigned i = 0, e = User->getNumValues(); i != e; ++i)
 183         if (User->getValueType(i) == MVT::Other) {
 184           Worklist.push_back(SDOperand(User, i));
 185           break;
 186         }
 187     }
 188
 189     // Finally, legalize this node.
 190     SDOperand Dummy;
 191     Select(Dummy, Node);
 192   }
 193
 194   // Select target instructions for the DAG.
 195   DAG.setRoot(SelectRoot(DAG.getRoot()));
 196   CodeGenMap.clear();
 197   DAG.RemoveDeadNodes();
 198
 199   // Emit machine code to BB.
 200   ScheduleAndEmitDAG(DAG);
 201 }
 202
 203 /// getGlobalBaseReg - Output the instructions required to put the
 204 /// base address to use for accessing globals into a register.
 205 ///
 206 SDOperand PPCDAGToDAGISel::getGlobalBaseReg() {
 207   if (!GlobalBaseReg) {
 208     // Insert the set of GlobalBaseReg into the first MBB of the function
 209     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 210     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 211     SSARegMap *RegMap = BB->getParent()->getSSARegMap();
 212     // FIXME: when we get to LP64, we will need to create the appropriate
 213     // type of register here.
 214     GlobalBaseReg = RegMap->createVirtualRegister(PPC::GPRCRegisterClass);
 215     BuildMI(FirstMBB, MBBI, PPC::MovePCtoLR, 0, PPC::LR);
 216     BuildMI(FirstMBB, MBBI, PPC::MFLR, 1, GlobalBaseReg);
 217   }
 218   return CurDAG->getRegister(GlobalBaseReg, MVT::i32);
 219 }
 220
 221
 222 // isIntImmediate - This method tests to see if a constant operand.
 223 // If so Imm will receive the 32 bit value.
 224 static bool isIntImmediate(SDNode *N, unsigned& Imm) {
 225   if (N->getOpcode() == ISD::Constant) {
 226     Imm = cast<ConstantSDNode>(N)->getValue();
 227     return true;
 228   }
 229   return false;
 230 }
 231
 232 // isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s with
 233 // any number of 0s on either side.  The 1s are allowed to wrap from LSB to
 234 // MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.  0x0F0F0000 is
 235 // not, since all 1s are not contiguous.
 236 static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 237   if (isShiftedMask_32(Val)) {
 238     // look for the first non-zero bit
 239     MB = CountLeadingZeros_32(Val);
 240     // look for the first zero bit after the run of ones
 241     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 242     return true;
 243   } else {
 244     Val = ~Val; // invert mask
 245     if (isShiftedMask_32(Val)) {
 246       // effectively look for the first zero bit
 247       ME = CountLeadingZeros_32(Val) - 1;
 248       // effectively look for the first one bit after the run of zeros
 249       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 250       return true;
 251     }
 252   }
 253   // no run present
 254   return false;
 255 }
 256
 257 // isRotateAndMask - Returns true if Mask and Shift can be folded into a rotate
 258 // and mask opcode and mask operation.
 259 static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
 260                             unsigned &SH, unsigned &MB, unsigned &ME) {
 261   // Don't even go down this path for i64, since different logic will be
 262   // necessary for rldicl/rldicr/rldimi.
 263   if (N->getValueType(0) != MVT::i32)
 264     return false;
 265
 266   unsigned Shift  = 32;
 267   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 268   unsigned Opcode = N->getOpcode();
 269   if (N->getNumOperands() != 2 ||
 270       !isIntImmediate(N->getOperand(1).Val, Shift) || (Shift > 31))
 271     return false;
 272
 273   if (Opcode == ISD::SHL) {
 274     // apply shift left to mask if it comes first
 275     if (IsShiftMask) Mask = Mask << Shift;
 276     // determine which bits are made indeterminant by shift
 277     Indeterminant = ~(0xFFFFFFFFu << Shift);
 278   } else if (Opcode == ISD::SRL) {
 279     // apply shift right to mask if it comes first
 280     if (IsShiftMask) Mask = Mask >> Shift;
 281     // determine which bits are made indeterminant by shift
 282     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 283     // adjust for the left rotate
 284     Shift = 32 - Shift;
 285   } else {
 286     return false;
 287   }
 288
 289   // if the mask doesn't intersect any Indeterminant bits
 290   if (Mask && !(Mask & Indeterminant)) {
 291     SH = Shift;
 292     // make sure the mask is still a mask (wrap arounds may not be)
 293     return isRunOfOnes(Mask, MB, ME);
 294   }
 295   return false;
 296 }
 297
 298 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 299 // opcode and that it has a immediate integer right operand.
 300 // If so Imm will receive the 32 bit value.
 301 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 302   return N->getOpcode() == Opc && isIntImmediate(N->getOperand(1).Val, Imm);
 303 }
 304
 305 // isIntImmediate - This method tests to see if a constant operand.
 306 // If so Imm will receive the 32 bit value.
 307 static bool isIntImmediate(SDOperand N, unsigned& Imm) {
 308   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 309     Imm = (unsigned)CN->getSignExtended();
 310     return true;
 311   }
 312   return false;
 313 }
 314
 315 /// SelectBitfieldInsert - turn an or of two masked values into
 316 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 317 /// Returns true on success, false if the caller still needs to select OR.
 318 ///
 319 /// Patterns matched:
 320 /// 1. or shl, and   5. or and, and
 321 /// 2. or and, shl   6. or shl, shr
 322 /// 3. or shr, and   7. or shr, shl
 323 /// 4. or and, shr
 324 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 325   bool IsRotate = false;
 326   unsigned TgtMask = 0xFFFFFFFF, InsMask = 0xFFFFFFFF, SH = 0;
 327   unsigned Value;
 328
 329   SDOperand Op0 = N->getOperand(0);
 330   SDOperand Op1 = N->getOperand(1);
 331
 332   unsigned Op0Opc = Op0.getOpcode();
 333   unsigned Op1Opc = Op1.getOpcode();
 334
 335   // Verify that we have the correct opcodes
 336   if (ISD::SHL != Op0Opc && ISD::SRL != Op0Opc && ISD::AND != Op0Opc)
 337     return false;
 338   if (ISD::SHL != Op1Opc && ISD::SRL != Op1Opc && ISD::AND != Op1Opc)
 339     return false;
 340
 341   // Generate Mask value for Target
 342   if (isIntImmediate(Op0.getOperand(1), Value)) {
 343     switch(Op0Opc) {
 344     case ISD::SHL: TgtMask <<= Value; break;
 345     case ISD::SRL: TgtMask >>= Value; break;
 346     case ISD::AND: TgtMask &= Value; break;
 347     }
 348   } else {
 349     return 0;
 350   }
 351
 352   // Generate Mask value for Insert
 353   if (!isIntImmediate(Op1.getOperand(1), Value))
 354     return 0;
 355
 356   switch(Op1Opc) {
 357   case ISD::SHL:
 358     SH = Value;
 359     InsMask <<= SH;
 360     if (Op0Opc == ISD::SRL) IsRotate = true;
 361     break;
 362   case ISD::SRL:
 363     SH = Value;
 364     InsMask >>= SH;
 365     SH = 32-SH;
 366     if (Op0Opc == ISD::SHL) IsRotate = true;
 367     break;
 368   case ISD::AND:
 369     InsMask &= Value;
 370     break;
 371   }
 372
 373   // If both of the inputs are ANDs and one of them has a logical shift by
 374   // constant as its input, make that AND the inserted value so that we can
 375   // combine the shift into the rotate part of the rlwimi instruction
 376   bool IsAndWithShiftOp = false;
 377   if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 378     if (Op1.getOperand(0).getOpcode() == ISD::SHL ||
 379         Op1.getOperand(0).getOpcode() == ISD::SRL) {
 380       if (isIntImmediate(Op1.getOperand(0).getOperand(1), Value)) {
 381         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 382         IsAndWithShiftOp = true;
 383       }
 384     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 385                Op0.getOperand(0).getOpcode() == ISD::SRL) {
 386       if (isIntImmediate(Op0.getOperand(0).getOperand(1), Value)) {
 387         std::swap(Op0, Op1);
 388         std::swap(TgtMask, InsMask);
 389         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 390         IsAndWithShiftOp = true;
 391       }
 392     }
 393   }
 394
 395   // Verify that the Target mask and Insert mask together form a full word mask
 396   // and that the Insert mask is a run of set bits (which implies both are runs
 397   // of set bits).  Given that, Select the arguments and generate the rlwimi
 398   // instruction.
 399   unsigned MB, ME;
 400   if (((TgtMask & InsMask) == 0) && isRunOfOnes(InsMask, MB, ME)) {
 401     bool fullMask = (TgtMask ^ InsMask) == 0xFFFFFFFF;
 402     bool Op0IsAND = Op0Opc == ISD::AND;
 403     // Check for rotlwi / rotrwi here, a special case of bitfield insert
 404     // where both bitfield halves are sourced from the same value.
 405     if (IsRotate && fullMask &&
 406         N->getOperand(0).getOperand(0) == N->getOperand(1).getOperand(0)) {
 407       SDOperand Tmp;
 408       Select(Tmp, N->getOperand(0).getOperand(0));
 409       return CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Tmp,
 410                                    getI32Imm(SH), getI32Imm(0), getI32Imm(31));
 411     }
 412     SDOperand Tmp1, Tmp2;
 413     Select(Tmp1, ((Op0IsAND && fullMask) ? Op0.getOperand(0) : Op0));
 414     Select(Tmp2, (IsAndWithShiftOp ? Op1.getOperand(0).getOperand(0)
 415                                    : Op1.getOperand(0)));
 416     return CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Tmp1, Tmp2,
 417                                  getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 418   }
 419   return 0;
 420 }
 421
 422 /// SelectAddrImm - Returns true if the address N can be represented by
 423 /// a base register plus a signed 16-bit displacement [r+imm].
 424 bool PPCDAGToDAGISel::SelectAddrImm(SDOperand N, SDOperand &Disp,
 425                                     SDOperand &Base) {
 426   // If this can be more profitably realized as r+r, fail.
 427   if (SelectAddrIdx(N, Disp, Base))
 428     return false;
 429
 430   if (N.getOpcode() == ISD::ADD) {
 431     unsigned imm = 0;
 432     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm)) {
 433       Disp = getI32Imm(imm & 0xFFFF);
 434       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 435         Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 436       } else {
 437         Base = N.getOperand(0);
 438       }
 439       return true; // [r+i]
 440     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 441       // Match LOAD (ADD (X, Lo(G))).
 442       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 443              && "Cannot handle constant offsets yet!");
 444       Disp = N.getOperand(1).getOperand(0);  // The global address.
 445       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 446              Disp.getOpcode() == ISD::TargetConstantPool);
 447       Base = N.getOperand(0);
 448       return true;  // [&g+r]
 449     }
 450   } else if (N.getOpcode() == ISD::OR) {
 451     unsigned imm = 0;
 452     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm)) {
 453       // If this is an or of disjoint bitfields, we can codegen this as an add
 454       // (for better address arithmetic) if the LHS and RHS of the OR are
 455       // provably disjoint.
 456       uint64_t LHSKnownZero, LHSKnownOne;
 457       PPCLowering.ComputeMaskedBits(N.getOperand(0), ~0U,
 458                                     LHSKnownZero, LHSKnownOne);
 459       if ((LHSKnownZero|~imm) == ~0U) {
 460         // If all of the bits are known zero on the LHS or RHS, the add won't
 461         // carry.
 462         Base = N.getOperand(0);
 463         Disp = getI32Imm(imm & 0xFFFF);
 464         return true;
 465       }
 466     }
 467   }
 468   Disp = getI32Imm(0);
 469   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 470     Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 471   else
 472     Base = N;
 473   return true;      // [r+0]
 474 }
 475
 476 /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 477 /// represented as an indexed [r+r] operation.  Returns false if it can
 478 /// be represented by [r+imm], which are preferred.
 479 bool PPCDAGToDAGISel::SelectAddrIdx(SDOperand N, SDOperand &Base,
 480                                     SDOperand &Index) {
 481   unsigned imm = 0;
 482   if (N.getOpcode() == ISD::ADD) {
 483     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm))
 484       return false;    // r+i
 485     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 486       return false;    // r+i
 487
 488     Base = N.getOperand(0);
 489     Index = N.getOperand(1);
 490     return true;
 491   } else if (N.getOpcode() == ISD::OR) {
 492     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm))
 493       return false;    // r+i can fold it if we can.
 494
 495     // If this is an or of disjoint bitfields, we can codegen this as an add
 496     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 497     // disjoint.
 498     uint64_t LHSKnownZero, LHSKnownOne;
 499     uint64_t RHSKnownZero, RHSKnownOne;
 500     PPCLowering.ComputeMaskedBits(N.getOperand(0), ~0U,
 501                                   LHSKnownZero, LHSKnownOne);
 502
 503     if (LHSKnownZero) {
 504       PPCLowering.ComputeMaskedBits(N.getOperand(1), ~0U,
 505                                     RHSKnownZero, RHSKnownOne);
 506       // If all of the bits are known zero on the LHS or RHS, the add won't
 507       // carry.
 508       if ((LHSKnownZero | RHSKnownZero) == ~0U) {
 509         Base = N.getOperand(0);
 510         Index = N.getOperand(1);
 511         return true;
 512       }
 513     }
 514   }
 515
 516   return false;
 517 }
 518
 519 /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 520 /// represented as an indexed [r+r] operation.
 521 bool PPCDAGToDAGISel::SelectAddrIdxOnly(SDOperand N, SDOperand &Base,
 522                                         SDOperand &Index) {
 523   // Check to see if we can easily represent this as an [r+r] address.  This
 524   // will fail if it thinks that the address is more profitably represented as
 525   // reg+imm, e.g. where imm = 0.
 526   if (!SelectAddrIdx(N, Base, Index)) {
 527     // Nope, do it the hard way.
 528     Base = CurDAG->getRegister(PPC::R0, MVT::i32);
 529     Index = N;
 530   }
 531   return true;
 532 }
 533
 534 /// SelectCC - Select a comparison of the specified values with the specified
 535 /// condition code, returning the CR# of the expression.
 536 SDOperand PPCDAGToDAGISel::SelectCC(SDOperand LHS, SDOperand RHS,
 537                                     ISD::CondCode CC) {
 538   // Always select the LHS.
 539   Select(LHS, LHS);
 540
 541   // Use U to determine whether the SETCC immediate range is signed or not.
 542   if (MVT::isInteger(LHS.getValueType())) {
 543     bool U = ISD::isUnsignedIntSetCC(CC);
 544     unsigned Imm;
 545     if (isIntImmediate(RHS, Imm) &&
 546         ((U && isUInt16(Imm)) || (!U && isInt16(Imm))))
 547       return SDOperand(CurDAG->getTargetNode(U ? PPC::CMPLWI : PPC::CMPWI,
 548                                     MVT::i32, LHS, getI32Imm(Imm & 0xFFFF)), 0);
 549     Select(RHS, RHS);
 550     return SDOperand(CurDAG->getTargetNode(U ? PPC::CMPLW : PPC::CMPW, MVT::i32,
 551                                            LHS, RHS), 0);
 552   } else if (LHS.getValueType() == MVT::f32) {
 553     Select(RHS, RHS);
 554     return SDOperand(CurDAG->getTargetNode(PPC::FCMPUS, MVT::i32, LHS, RHS), 0);
 555   } else {
 556     Select(RHS, RHS);
 557     return SDOperand(CurDAG->getTargetNode(PPC::FCMPUD, MVT::i32, LHS, RHS), 0);
 558   }
 559 }
 560
 561 /// getBCCForSetCC - Returns the PowerPC condition branch mnemonic corresponding
 562 /// to Condition.
 563 static unsigned getBCCForSetCC(ISD::CondCode CC) {
 564   switch (CC) {
 565   default: assert(0 && "Unknown condition!"); abort();
 566   case ISD::SETOEQ:    // FIXME: This is incorrect see PR642.
 567   case ISD::SETEQ:  return PPC::BEQ;
 568   case ISD::SETONE:    // FIXME: This is incorrect see PR642.
 569   case ISD::SETNE:  return PPC::BNE;
 570   case ISD::SETOLT:    // FIXME: This is incorrect see PR642.
 571   case ISD::SETULT:
 572   case ISD::SETLT:  return PPC::BLT;
 573   case ISD::SETOLE:    // FIXME: This is incorrect see PR642.
 574   case ISD::SETULE:
 575   case ISD::SETLE:  return PPC::BLE;
 576   case ISD::SETOGT:    // FIXME: This is incorrect see PR642.
 577   case ISD::SETUGT:
 578   case ISD::SETGT:  return PPC::BGT;
 579   case ISD::SETOGE:    // FIXME: This is incorrect see PR642.
 580   case ISD::SETUGE:
 581   case ISD::SETGE:  return PPC::BGE;
 582
 583   case ISD::SETO:   return PPC::BUN;
 584   case ISD::SETUO:  return PPC::BNU;
 585   }
 586   return 0;
 587 }
 588
 589 /// getCRIdxForSetCC - Return the index of the condition register field
 590 /// associated with the SetCC condition, and whether or not the field is
 591 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 592 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool& Inv) {
 593   switch (CC) {
 594   default: assert(0 && "Unknown condition!"); abort();
 595   case ISD::SETOLT:  // FIXME: This is incorrect see PR642.
 596   case ISD::SETULT:
 597   case ISD::SETLT:  Inv = false;  return 0;
 598   case ISD::SETOGE:  // FIXME: This is incorrect see PR642.
 599   case ISD::SETUGE:
 600   case ISD::SETGE:  Inv = true;   return 0;
 601   case ISD::SETOGT:  // FIXME: This is incorrect see PR642.
 602   case ISD::SETUGT:
 603   case ISD::SETGT:  Inv = false;  return 1;
 604   case ISD::SETOLE:  // FIXME: This is incorrect see PR642.
 605   case ISD::SETULE:
 606   case ISD::SETLE:  Inv = true;   return 1;
 607   case ISD::SETOEQ:  // FIXME: This is incorrect see PR642.
 608   case ISD::SETEQ:  Inv = false;  return 2;
 609   case ISD::SETONE:  // FIXME: This is incorrect see PR642.
 610   case ISD::SETNE:  Inv = true;   return 2;
 611   case ISD::SETO:   Inv = true;   return 3;
 612   case ISD::SETUO:  Inv = false;  return 3;
 613   }
 614   return 0;
 615 }
 616
 617 SDOperand PPCDAGToDAGISel::SelectSETCC(SDOperand Op) {
 618   SDNode *N = Op.Val;
 619   unsigned Imm;
 620   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 621   if (isIntImmediate(N->getOperand(1), Imm)) {
 622     // We can codegen setcc op, imm very efficiently compared to a brcond.
 623     // Check for those cases here.
 624     // setcc op, 0
 625     if (Imm == 0) {
 626       SDOperand Op;
 627       Select(Op, N->getOperand(0));
 628       switch (CC) {
 629       default: break;
 630       case ISD::SETEQ:
 631         Op = SDOperand(CurDAG->getTargetNode(PPC::CNTLZW, MVT::i32, Op), 0);
 632         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(27),
 633                                     getI32Imm(5), getI32Imm(31));
 634       case ISD::SETNE: {
 635         SDOperand AD =
 636           SDOperand(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 637                                           Op, getI32Imm(~0U)), 0);
 638         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 639                                     AD.getValue(1));
 640       }
 641       case ISD::SETLT:
 642         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 643                                     getI32Imm(31), getI32Imm(31));
 644       case ISD::SETGT: {
 645         SDOperand T =
 646           SDOperand(CurDAG->getTargetNode(PPC::NEG, MVT::i32, Op), 0);
 647         T = SDOperand(CurDAG->getTargetNode(PPC::ANDC, MVT::i32, T, Op), 0);
 648         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, T, getI32Imm(1),
 649                                     getI32Imm(31), getI32Imm(31));
 650       }
 651       }
 652     } else if (Imm == ~0U) {        // setcc op, -1
 653       SDOperand Op;
 654       Select(Op, N->getOperand(0));
 655       switch (CC) {
 656       default: break;
 657       case ISD::SETEQ:
 658         Op = SDOperand(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 659                                              Op, getI32Imm(1)), 0);
 660         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 661                               SDOperand(CurDAG->getTargetNode(PPC::LI, MVT::i32,
 662                                                               getI32Imm(0)), 0),
 663                                     Op.getValue(1));
 664       case ISD::SETNE: {
 665         Op = SDOperand(CurDAG->getTargetNode(PPC::NOR, MVT::i32, Op, Op), 0);
 666         SDNode *AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 667                                            Op, getI32Imm(~0U));
 668         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDOperand(AD, 0), Op,
 669                                     SDOperand(AD, 1));
 670       }
 671       case ISD::SETLT: {
 672         SDOperand AD = SDOperand(CurDAG->getTargetNode(PPC::ADDI, MVT::i32, Op,
 673                                                        getI32Imm(1)), 0);
 674         SDOperand AN = SDOperand(CurDAG->getTargetNode(PPC::AND, MVT::i32, AD,
 675                                                        Op), 0);
 676         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, AN, getI32Imm(1),
 677                                     getI32Imm(31), getI32Imm(31));
 678       }
 679       case ISD::SETGT:
 680         Op = SDOperand(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Op,
 681                                              getI32Imm(1), getI32Imm(31),
 682                                              getI32Imm(31)), 0);
 683         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op, getI32Imm(1));
 684       }
 685     }
 686   }
 687
 688   bool Inv;
 689   unsigned Idx = getCRIdxForSetCC(CC, Inv);
 690   SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
 691   SDOperand IntCR;
 692
 693   // Force the ccreg into CR7.
 694   SDOperand CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 695
 696   SDOperand InFlag(0, 0);  // Null incoming flag value.
 697   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), CR7Reg, CCReg,
 698                                InFlag).getValue(1);
 699
 700   if (TLI.getTargetMachine().getSubtarget<PPCSubtarget>().isGigaProcessor())
 701     IntCR = SDOperand(CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32, CR7Reg,
 702                                             CCReg), 0);
 703   else
 704     IntCR = SDOperand(CurDAG->getTargetNode(PPC::MFCR, MVT::i32, CCReg), 0);
 705
 706   if (!Inv) {
 707     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, IntCR,
 708                                 getI32Imm((32-(3-Idx)) & 31),
 709                                 getI32Imm(31), getI32Imm(31));
 710   } else {
 711     SDOperand Tmp =
 712       SDOperand(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, IntCR,
 713                                       getI32Imm((32-(3-Idx)) & 31),
 714                                       getI32Imm(31),getI32Imm(31)), 0);
 715     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 716   }
 717 }
 718
 719 /// isCallCompatibleAddress - Return true if the specified 32-bit value is
 720 /// representable in the immediate field of a Bx instruction.
 721 static bool isCallCompatibleAddress(ConstantSDNode *C) {
 722   int Addr = C->getValue();
 723   if (Addr & 3) return false;  // Low 2 bits are implicitly zero.
 724   return (Addr << 6 >> 6) == Addr;  // Top 6 bits have to be sext of immediate.
 725 }
 726
 727 SDOperand PPCDAGToDAGISel::SelectCALL(SDOperand Op) {
 728   SDNode *N = Op.Val;
 729   SDOperand Chain;
 730   Select(Chain, N->getOperand(0));
 731
 732   unsigned CallOpcode;
 733   std::vector<SDOperand> CallOperands;
 734
 735   if (GlobalAddressSDNode *GASD =
 736       dyn_cast<GlobalAddressSDNode>(N->getOperand(1))) {
 737     CallOpcode = PPC::BL;
 738     CallOperands.push_back(N->getOperand(1));
 739   } else if (ExternalSymbolSDNode *ESSDN =
 740              dyn_cast<ExternalSymbolSDNode>(N->getOperand(1))) {
 741     CallOpcode = PPC::BL;
 742     CallOperands.push_back(N->getOperand(1));
 743   } else if (isa<ConstantSDNode>(N->getOperand(1)) &&
 744              isCallCompatibleAddress(cast<ConstantSDNode>(N->getOperand(1)))) {
 745     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(1));
 746     CallOpcode = PPC::BLA;
 747     CallOperands.push_back(getI32Imm((int)C->getValue() >> 2));
 748   } else {
 749     // Copy the callee address into the CTR register.
 750     SDOperand Callee;
 751     Select(Callee, N->getOperand(1));
 752     Chain = SDOperand(CurDAG->getTargetNode(PPC::MTCTR, MVT::Other, Callee,
 753                                             Chain), 0);
 754
 755     // Copy the callee address into R12 on darwin.
 756     SDOperand R12 = CurDAG->getRegister(PPC::R12, MVT::i32);
 757     Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R12, Callee);
 758
 759     CallOperands.push_back(R12);
 760     CallOpcode = PPC::BCTRL;
 761   }
 762
 763   unsigned GPR_idx = 0, FPR_idx = 0;
 764   static const unsigned GPR[] = {
 765     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
 766     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
 767   };
 768   static const unsigned FPR[] = {
 769     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
 770     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
 771   };
 772
 773   SDOperand InFlag;  // Null incoming flag value.
 774
 775   for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
 776     unsigned DestReg = 0;
 777     MVT::ValueType RegTy = N->getOperand(i).getValueType();
 778     if (RegTy == MVT::i32) {
 779       assert(GPR_idx < 8 && "Too many int args");
 780       DestReg = GPR[GPR_idx++];
 781     } else {
 782       assert(MVT::isFloatingPoint(N->getOperand(i).getValueType()) &&
 783              "Unpromoted integer arg?");
 784       assert(FPR_idx < 13 && "Too many fp args");
 785       DestReg = FPR[FPR_idx++];
 786     }
 787
 788     if (N->getOperand(i).getOpcode() != ISD::UNDEF) {
 789       SDOperand Val;
 790       Select(Val, N->getOperand(i));
 791       Chain = CurDAG->getCopyToReg(Chain, DestReg, Val, InFlag);
 792       InFlag = Chain.getValue(1);
 793       CallOperands.push_back(CurDAG->getRegister(DestReg, RegTy));
 794     }
 795   }
 796
 797   // Finally, once everything is in registers to pass to the call, emit the
 798   // call itself.
 799   if (InFlag.Val)
 800     CallOperands.push_back(InFlag);   // Strong dep on register copies.
 801   else
 802     CallOperands.push_back(Chain);    // Weak dep on whatever occurs before
 803   Chain = SDOperand(CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag,
 804                                           CallOperands), 0);
 805
 806   std::vector<SDOperand> CallResults;
 807
 808   // If the call has results, copy the values out of the ret val registers.
 809   switch (N->getValueType(0)) {
 810     default: assert(0 && "Unexpected ret value!");
 811     case MVT::Other: break;
 812     case MVT::i32:
 813       if (N->getValueType(1) == MVT::i32) {
 814         Chain = CurDAG->getCopyFromReg(Chain, PPC::R4, MVT::i32,
 815                                        Chain.getValue(1)).getValue(1);
 816         CallResults.push_back(Chain.getValue(0));
 817         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 818                                        Chain.getValue(2)).getValue(1);
 819         CallResults.push_back(Chain.getValue(0));
 820       } else {
 821         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 822                                        Chain.getValue(1)).getValue(1);
 823         CallResults.push_back(Chain.getValue(0));
 824       }
 825       break;
 826     case MVT::f32:
 827     case MVT::f64:
 828       Chain = CurDAG->getCopyFromReg(Chain, PPC::F1, N->getValueType(0),
 829                                      Chain.getValue(1)).getValue(1);
 830       CallResults.push_back(Chain.getValue(0));
 831       break;
 832   }
 833
 834   CallResults.push_back(Chain);
 835   for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
 836     CodeGenMap[Op.getValue(i)] = CallResults[i];
 837   return CallResults[Op.ResNo];
 838 }
 839
 840 // Select - Convert the specified operand from a target-independent to a
 841 // target-specific node if it hasn't already been changed.
 842 void PPCDAGToDAGISel::Select(SDOperand &Result, SDOperand Op) {
 843   SDNode *N = Op.Val;
 844   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 845       N->getOpcode() < PPCISD::FIRST_NUMBER) {
 846     Result = Op;
 847     return;   // Already selected.
 848   }
 849
 850   // If this has already been converted, use it.
 851   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(Op);
 852   if (CGMI != CodeGenMap.end()) {
 853     Result = CGMI->second;
 854     return;
 855   }
 856
 857   switch (N->getOpcode()) {
 858   default: break;
 859   case ISD::SETCC:
 860     Result = SelectSETCC(Op);
 861     return;
 862   case PPCISD::CALL:
 863     Result = SelectCALL(Op);
 864     return;
 865   case PPCISD::GlobalBaseReg:
 866     Result = getGlobalBaseReg();
 867     return;
 868
 869   case ISD::FrameIndex: {
 870     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 871     if (N->hasOneUse()) {
 872       Result = CurDAG->SelectNodeTo(N, PPC::ADDI, MVT::i32,
 873                                     CurDAG->getTargetFrameIndex(FI, MVT::i32),
 874                                     getI32Imm(0));
 875       return;
 876     }
 877     Result = CodeGenMap[Op] =
 878       SDOperand(CurDAG->getTargetNode(PPC::ADDI, MVT::i32,
 879                                       CurDAG->getTargetFrameIndex(FI, MVT::i32),
 880                                       getI32Imm(0)), 0);
 881     return;
 882   }
 883   case ISD::SDIV: {
 884     // FIXME: since this depends on the setting of the carry flag from the srawi
 885     //        we should really be making notes about that for the scheduler.
 886     // FIXME: It sure would be nice if we could cheaply recognize the
 887     //        srl/add/sra pattern the dag combiner will generate for this as
 888     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 889     unsigned Imm;
 890     if (isIntImmediate(N->getOperand(1), Imm)) {
 891       SDOperand N0;
 892       Select(N0, N->getOperand(0));
 893       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 894         SDNode *Op =
 895           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 896                                 N0, getI32Imm(Log2_32(Imm)));
 897         Result = CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 898                                       SDOperand(Op, 0), SDOperand(Op, 1));
 899       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 900         SDNode *Op =
 901           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 902                                 N0, getI32Imm(Log2_32(-Imm)));
 903         SDOperand PT =
 904           SDOperand(CurDAG->getTargetNode(PPC::ADDZE, MVT::i32,
 905                                           SDOperand(Op, 0), SDOperand(Op, 1)),
 906                     0);
 907         Result = CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 908       }
 909       return;
 910     }
 911
 912     // Other cases are autogenerated.
 913     break;
 914   }
 915   case ISD::AND: {
 916     unsigned Imm, Imm2;
 917     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 918     // with a mask, emit rlwinm
 919     if (isIntImmediate(N->getOperand(1), Imm) && (isShiftedMask_32(Imm) ||
 920                                                   isShiftedMask_32(~Imm))) {
 921       SDOperand Val;
 922       unsigned SH, MB, ME;
 923       if (isRotateAndMask(N->getOperand(0).Val, Imm, false, SH, MB, ME)) {
 924         Select(Val, N->getOperand(0).getOperand(0));
 925       } else if (Imm == 0) {
 926         // AND X, 0 -> 0, not "rlwinm 32".
 927         Select(Result, N->getOperand(1));
 928         return ;
 929       } else {
 930         Select(Val, N->getOperand(0));
 931         isRunOfOnes(Imm, MB, ME);
 932         SH = 0;
 933       }
 934       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Val,
 935                                     getI32Imm(SH), getI32Imm(MB),
 936                                     getI32Imm(ME));
 937       return;
 938     }
 939     // ISD::OR doesn't get all the bitfield insertion fun.
 940     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
 941     if (isIntImmediate(N->getOperand(1), Imm) &&
 942         N->getOperand(0).getOpcode() == ISD::OR &&
 943         isIntImmediate(N->getOperand(0).getOperand(1), Imm2)) {
 944       unsigned MB, ME;
 945       Imm = ~(Imm^Imm2);
 946       if (isRunOfOnes(Imm, MB, ME)) {
 947         SDOperand Tmp1, Tmp2;
 948         Select(Tmp1, N->getOperand(0).getOperand(0));
 949         Select(Tmp2, N->getOperand(0).getOperand(1));
 950         Result = SDOperand(CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32,
 951                                                  Tmp1, Tmp2,
 952                                                  getI32Imm(0), getI32Imm(MB),
 953                                                  getI32Imm(ME)), 0);
 954         return;
 955       }
 956     }
 957
 958     // Other cases are autogenerated.
 959     break;
 960   }
 961   case ISD::OR:
 962     if (SDNode *I = SelectBitfieldInsert(N)) {
 963       Result = CodeGenMap[Op] = SDOperand(I, 0);
 964       return;
 965     }
 966
 967     // Other cases are autogenerated.
 968     break;
 969   case ISD::SHL: {
 970     unsigned Imm, SH, MB, ME;
 971     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 972         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 973       SDOperand Val;
 974       Select(Val, N->getOperand(0).getOperand(0));
 975       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 976                                     Val, getI32Imm(SH), getI32Imm(MB),
 977                                     getI32Imm(ME));
 978       return;
 979     }
 980
 981     // Other cases are autogenerated.
 982     break;
 983   }
 984   case ISD::SRL: {
 985     unsigned Imm, SH, MB, ME;
 986     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 987         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 988       SDOperand Val;
 989       Select(Val, N->getOperand(0).getOperand(0));
 990       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 991                                     Val, getI32Imm(SH & 0x1F), getI32Imm(MB),
 992                                     getI32Imm(ME));
 993       return;
 994     }
 995
 996     // Other cases are autogenerated.
 997     break;
 998   }
 999   case ISD::SELECT_CC: {
1000     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1001
1002     // handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1003     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1004       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1005         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1006           if (N1C->isNullValue() && N3C->isNullValue() &&
1007               N2C->getValue() == 1ULL && CC == ISD::SETNE) {
1008             SDOperand LHS;
1009             Select(LHS, N->getOperand(0));
1010             SDNode *Tmp =
1011               CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1012                                     LHS, getI32Imm(~0U));
1013             Result = CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1014                                           SDOperand(Tmp, 0), LHS,
1015                                           SDOperand(Tmp, 1));
1016             return;
1017           }
1018
1019     SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
1020     unsigned BROpc = getBCCForSetCC(CC);
1021
1022     bool isFP = MVT::isFloatingPoint(N->getValueType(0));
1023     unsigned SelectCCOp;
1024     if (MVT::isInteger(N->getValueType(0)))
1025       SelectCCOp = PPC::SELECT_CC_Int;
1026     else if (N->getValueType(0) == MVT::f32)
1027       SelectCCOp = PPC::SELECT_CC_F4;
1028     else
1029       SelectCCOp = PPC::SELECT_CC_F8;
1030     SDOperand N2, N3;
1031     Select(N2, N->getOperand(2));
1032     Select(N3, N->getOperand(3));
1033     Result = CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), CCReg,
1034                                   N2, N3, getI32Imm(BROpc));
1035     return;
1036   }
1037   case ISD::BR_CC:
1038   case ISD::BRTWOWAY_CC: {
1039     SDOperand Chain;
1040     Select(Chain, N->getOperand(0));
1041     MachineBasicBlock *Dest =
1042       cast<BasicBlockSDNode>(N->getOperand(4))->getBasicBlock();
1043     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1044     SDOperand CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC);
1045
1046     // If this is a two way branch, then grab the fallthrough basic block
1047     // argument and build a PowerPC branch pseudo-op, suitable for long branch
1048     // conversion if necessary by the branch selection pass.  Otherwise, emit a
1049     // standard conditional branch.
1050     if (N->getOpcode() == ISD::BRTWOWAY_CC) {
1051       SDOperand CondTrueBlock = N->getOperand(4);
1052       SDOperand CondFalseBlock = N->getOperand(5);
1053       unsigned Opc = getBCCForSetCC(CC);
1054       SDOperand CB =
1055         SDOperand(CurDAG->getTargetNode(PPC::COND_BRANCH, MVT::Other,
1056                                         CondCode, getI32Imm(Opc),
1057                                         CondTrueBlock, CondFalseBlock,
1058                                         Chain), 0);
1059       Result = CurDAG->SelectNodeTo(N, PPC::B, MVT::Other, CondFalseBlock, CB);
1060     } else {
1061       // Iterate to the next basic block
1062       ilist<MachineBasicBlock>::iterator It = BB;
1063       ++It;
1064
1065       // If the fallthrough path is off the end of the function, which would be
1066       // undefined behavior, set it to be the same as the current block because
1067       // we have nothing better to set it to, and leaving it alone will cause
1068       // the PowerPC Branch Selection pass to crash.
1069       if (It == BB->getParent()->end()) It = Dest;
1070       Result = CurDAG->SelectNodeTo(N, PPC::COND_BRANCH, MVT::Other, CondCode,
1071                                     getI32Imm(getBCCForSetCC(CC)),
1072                                     N->getOperand(4), CurDAG->getBasicBlock(It),
1073                                     Chain);
1074     }
1075     return;
1076   }
1077   }
1078
1079   SelectCode(Result, Op);
1080 }
1081
1082
1083 /// createPPCISelDag - This pass converts a legalized DAG into a
1084 /// PowerPC-specific DAG, ready for instruction scheduling.
1085 ///
1086 FunctionPass *llvm::createPPCISelDag(TargetMachine &TM) {
1087   return new PPCDAGToDAGISel(TM);
1088 }
1089