lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "ppc-codegen"
  16 #include "PPC.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "PPCISelLowering.h"
  20 #include "PPCHazardRecognizers.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 using namespace llvm;
  37
  38 namespace {
  39   //===--------------------------------------------------------------------===//
  40   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  41   /// instructions for SelectionDAG operations.
  42   ///
  43   class PPCDAGToDAGISel : public SelectionDAGISel {
  44     PPCTargetMachine &TM;
  45     PPCTargetLowering &PPCLowering;
  46     const PPCSubtarget &PPCSubTarget;
  47     unsigned GlobalBaseReg;
  48   public:
  49     explicit PPCDAGToDAGISel(PPCTargetMachine &tm)
  50       : SelectionDAGISel(tm), TM(tm),
  51         PPCLowering(*TM.getTargetLowering()),
  52         PPCSubTarget(*TM.getSubtargetImpl()) {}
  53
  54     virtual bool runOnMachineFunction(MachineFunction &MF) {
  55       // Make sure we re-emit a set of the global base reg if necessary
  56       GlobalBaseReg = 0;
  57       SelectionDAGISel::runOnMachineFunction(MF);
  58
  59       InsertVRSaveCode(MF);
  60       return true;
  61     }
  62
  63     /// getI32Imm - Return a target constant with the specified value, of type
  64     /// i32.
  65     inline SDValue getI32Imm(unsigned Imm) {
  66       return CurDAG->getTargetConstant(Imm, MVT::i32);
  67     }
  68
  69     /// getI64Imm - Return a target constant with the specified value, of type
  70     /// i64.
  71     inline SDValue getI64Imm(uint64_t Imm) {
  72       return CurDAG->getTargetConstant(Imm, MVT::i64);
  73     }
  74
  75     /// getSmallIPtrImm - Return a target constant of pointer type.
  76     inline SDValue getSmallIPtrImm(unsigned Imm) {
  77       return CurDAG->getTargetConstant(Imm, PPCLowering.getPointerTy());
  78     }
  79
  80     /// isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s
  81     /// with any number of 0s on either side.  The 1s are allowed to wrap from
  82     /// LSB to MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.
  83     /// 0x0F0F0000 is not, since all 1s are not contiguous.
  84     static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME);
  85
  86
  87     /// isRotateAndMask - Returns true if Mask and Shift can be folded into a
  88     /// rotate and mask opcode and mask operation.
  89     static bool isRotateAndMask(SDNode *N, unsigned Mask, bool isShiftMask,
  90                                 unsigned &SH, unsigned &MB, unsigned &ME);
  91
  92     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  93     /// base register.  Return the virtual register that holds this value.
  94     SDNode *getGlobalBaseReg();
  95
  96     // Select - Convert the specified operand from a target-independent to a
  97     // target-specific node if it hasn't already been changed.
  98     SDNode *Select(SDNode *N);
  99
 100     SDNode *SelectBitfieldInsert(SDNode *N);
 101
 102     /// SelectCC - Select a comparison of the specified values with the
 103     /// specified condition code, returning the CR# of the expression.
 104     SDValue SelectCC(SDValue LHS, SDValue RHS, ISD::CondCode CC, DebugLoc dl);
 105
 106     /// SelectAddrImm - Returns true if the address N can be represented by
 107     /// a base register plus a signed 16-bit displacement [r+imm].
 108     bool SelectAddrImm(SDNode *Op, SDValue N, SDValue &Disp,
 109                        SDValue &Base) {
 110       return PPCLowering.SelectAddressRegImm(N, Disp, Base, *CurDAG);
 111     }
 112
 113     /// SelectAddrImmOffs - Return true if the operand is valid for a preinc
 114     /// immediate field.  Because preinc imms have already been validated, just
 115     /// accept it.
 116     bool SelectAddrImmOffs(SDNode *Op, SDValue N, SDValue &Out) const {
 117       Out = N;
 118       return true;
 119     }
 120
 121     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 122     /// represented as an indexed [r+r] operation.  Returns false if it can
 123     /// be represented by [r+imm], which are preferred.
 124     bool SelectAddrIdx(SDNode *Op, SDValue N, SDValue &Base,
 125                        SDValue &Index) {
 126       return PPCLowering.SelectAddressRegReg(N, Base, Index, *CurDAG);
 127     }
 128
 129     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 130     /// represented as an indexed [r+r] operation.
 131     bool SelectAddrIdxOnly(SDNode *Op, SDValue N, SDValue &Base,
 132                            SDValue &Index) {
 133       return PPCLowering.SelectAddressRegRegOnly(N, Base, Index, *CurDAG);
 134     }
 135
 136     /// SelectAddrImmShift - Returns true if the address N can be represented by
 137     /// a base register plus a signed 14-bit displacement [r+imm*4].  Suitable
 138     /// for use by STD and friends.
 139     bool SelectAddrImmShift(SDNode *Op, SDValue N, SDValue &Disp,
 140                             SDValue &Base) {
 141       return PPCLowering.SelectAddressRegImmShift(N, Disp, Base, *CurDAG);
 142     }
 143
 144     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 145     /// inline asm expressions.  It is always correct to compute the value into
 146     /// a register.  The case of adding a (possibly relocatable) constant to a
 147     /// register can be improved, but it is wrong to substitute Reg+Reg for
 148     /// Reg in an asm, because the load or store opcode would have to change.
 149    virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 150                                               char ConstraintCode,
 151                                               std::vector<SDValue> &OutOps) {
 152       OutOps.push_back(Op);
 153       return false;
 154     }
 155
 156     SDValue BuildSDIVSequence(SDNode *N);
 157     SDValue BuildUDIVSequence(SDNode *N);
 158
 159     /// InstructionSelect - This callback is invoked by
 160     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 161     virtual void InstructionSelect();
 162
 163     void InsertVRSaveCode(MachineFunction &MF);
 164
 165     virtual const char *getPassName() const {
 166       return "PowerPC DAG->DAG Pattern Instruction Selection";
 167     }
 168
 169     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 170     /// this target when scheduling the DAG.
 171     virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer() {
 172       // Should use subtarget info to pick the right hazard recognizer.  For
 173       // now, always return a PPC970 recognizer.
 174       const TargetInstrInfo *II = TM.getInstrInfo();
 175       assert(II && "No InstrInfo?");
 176       return new PPCHazardRecognizer970(*II);
 177     }
 178
 179 // Include the pieces autogenerated from the target description.
 180 #include "PPCGenDAGISel.inc"
 181
 182 private:
 183     SDNode *SelectSETCC(SDNode *N);
 184   };
 185 }
 186
 187 /// InstructionSelect - This callback is invoked by
 188 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 189 void PPCDAGToDAGISel::InstructionSelect() {
 190   // Select target instructions for the DAG.
 191   SelectRoot(*CurDAG);
 192   CurDAG->RemoveDeadNodes();
 193 }
 194
 195 /// InsertVRSaveCode - Once the entire function has been instruction selected,
 196 /// all virtual registers are created and all machine instructions are built,
 197 /// check to see if we need to save/restore VRSAVE.  If so, do it.
 198 void PPCDAGToDAGISel::InsertVRSaveCode(MachineFunction &Fn) {
 199   // Check to see if this function uses vector registers, which means we have to
 200   // save and restore the VRSAVE register and update it with the regs we use.
 201   //
 202   // In this case, there will be virtual registers of vector type created
 203   // by the scheduler.  Detect them now.
 204   bool HasVectorVReg = false;
 205   for (unsigned i = TargetRegisterInfo::FirstVirtualRegister,
 206        e = RegInfo->getLastVirtReg()+1; i != e; ++i)
 207     if (RegInfo->getRegClass(i) == &PPC::VRRCRegClass) {
 208       HasVectorVReg = true;
 209       break;
 210     }
 211   if (!HasVectorVReg) return;  // nothing to do.
 212
 213   // If we have a vector register, we want to emit code into the entry and exit
 214   // blocks to save and restore the VRSAVE register.  We do this here (instead
 215   // of marking all vector instructions as clobbering VRSAVE) for two reasons:
 216   //
 217   // 1. This (trivially) reduces the load on the register allocator, by not
 218   //    having to represent the live range of the VRSAVE register.
 219   // 2. This (more significantly) allows us to create a temporary virtual
 220   //    register to hold the saved VRSAVE value, allowing this temporary to be
 221   //    register allocated, instead of forcing it to be spilled to the stack.
 222
 223   // Create two vregs - one to hold the VRSAVE register that is live-in to the
 224   // function and one for the value after having bits or'd into it.
 225   unsigned InVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 226   unsigned UpdatedVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 227
 228   const TargetInstrInfo &TII = *TM.getInstrInfo();
 229   MachineBasicBlock &EntryBB = *Fn.begin();
 230   DebugLoc dl = DebugLoc::getUnknownLoc();
 231   // Emit the following code into the entry block:
 232   // InVRSAVE = MFVRSAVE
 233   // UpdatedVRSAVE = UPDATE_VRSAVE InVRSAVE
 234   // MTVRSAVE UpdatedVRSAVE
 235   MachineBasicBlock::iterator IP = EntryBB.begin();  // Insert Point
 236   BuildMI(EntryBB, IP, dl, TII.get(PPC::MFVRSAVE), InVRSAVE);
 237   BuildMI(EntryBB, IP, dl, TII.get(PPC::UPDATE_VRSAVE),
 238           UpdatedVRSAVE).addReg(InVRSAVE);
 239   BuildMI(EntryBB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(UpdatedVRSAVE);
 240
 241   // Find all return blocks, outputting a restore in each epilog.
 242   for (MachineFunction::iterator BB = Fn.begin(), E = Fn.end(); BB != E; ++BB) {
 243     if (!BB->empty() && BB->back().getDesc().isReturn()) {
 244       IP = BB->end(); --IP;
 245
 246       // Skip over all terminator instructions, which are part of the return
 247       // sequence.
 248       MachineBasicBlock::iterator I2 = IP;
 249       while (I2 != BB->begin() && (--I2)->getDesc().isTerminator())
 250         IP = I2;
 251
 252       // Emit: MTVRSAVE InVRSave
 253       BuildMI(*BB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(InVRSAVE);
 254     }
 255   }
 256 }
 257
 258
 259 /// getGlobalBaseReg - Output the instructions required to put the
 260 /// base address to use for accessing globals into a register.
 261 ///
 262 SDNode *PPCDAGToDAGISel::getGlobalBaseReg() {
 263   if (!GlobalBaseReg) {
 264     const TargetInstrInfo &TII = *TM.getInstrInfo();
 265     // Insert the set of GlobalBaseReg into the first MBB of the function
 266     MachineBasicBlock &FirstMBB = MF->front();
 267     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 268     DebugLoc dl = DebugLoc::getUnknownLoc();
 269
 270     if (PPCLowering.getPointerTy() == MVT::i32) {
 271       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::GPRCRegisterClass);
 272       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR), PPC::LR);
 273       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR), GlobalBaseReg);
 274     } else {
 275       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::G8RCRegisterClass);
 276       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR8), PPC::LR8);
 277       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR8), GlobalBaseReg);
 278     }
 279   }
 280   return CurDAG->getRegister(GlobalBaseReg,
 281                              PPCLowering.getPointerTy()).getNode();
 282 }
 283
 284 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 285 /// or 64-bit immediate, and if the value can be accurately represented as a
 286 /// sign extension from a 16-bit value.  If so, this returns true and the
 287 /// immediate.
 288 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 289   if (N->getOpcode() != ISD::Constant)
 290     return false;
 291
 292   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 293   if (N->getValueType(0) == MVT::i32)
 294     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 295   else
 296     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 297 }
 298
 299 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 300   return isIntS16Immediate(Op.getNode(), Imm);
 301 }
 302
 303
 304 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 305 /// operand. If so Imm will receive the 32-bit value.
 306 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 307   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 308     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 309     return true;
 310   }
 311   return false;
 312 }
 313
 314 /// isInt64Immediate - This method tests to see if the node is a 64-bit constant
 315 /// operand.  If so Imm will receive the 64-bit value.
 316 static bool isInt64Immediate(SDNode *N, uint64_t &Imm) {
 317   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i64) {
 318     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 319     return true;
 320   }
 321   return false;
 322 }
 323
 324 // isInt32Immediate - This method tests to see if a constant operand.
 325 // If so Imm will receive the 32 bit value.
 326 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 327   return isInt32Immediate(N.getNode(), Imm);
 328 }
 329
 330
 331 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 332 // opcode and that it has a immediate integer right operand.
 333 // If so Imm will receive the 32 bit value.
 334 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 335   return N->getOpcode() == Opc
 336          && isInt32Immediate(N->getOperand(1).getNode(), Imm);
 337 }
 338
 339 bool PPCDAGToDAGISel::isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 340   if (isShiftedMask_32(Val)) {
 341     // look for the first non-zero bit
 342     MB = CountLeadingZeros_32(Val);
 343     // look for the first zero bit after the run of ones
 344     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 345     return true;
 346   } else {
 347     Val = ~Val; // invert mask
 348     if (isShiftedMask_32(Val)) {
 349       // effectively look for the first zero bit
 350       ME = CountLeadingZeros_32(Val) - 1;
 351       // effectively look for the first one bit after the run of zeros
 352       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 353       return true;
 354     }
 355   }
 356   // no run present
 357   return false;
 358 }
 359
 360 bool PPCDAGToDAGISel::isRotateAndMask(SDNode *N, unsigned Mask,
 361                                       bool isShiftMask, unsigned &SH,
 362                                       unsigned &MB, unsigned &ME) {
 363   // Don't even go down this path for i64, since different logic will be
 364   // necessary for rldicl/rldicr/rldimi.
 365   if (N->getValueType(0) != MVT::i32)
 366     return false;
 367
 368   unsigned Shift  = 32;
 369   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 370   unsigned Opcode = N->getOpcode();
 371   if (N->getNumOperands() != 2 ||
 372       !isInt32Immediate(N->getOperand(1).getNode(), Shift) || (Shift > 31))
 373     return false;
 374
 375   if (Opcode == ISD::SHL) {
 376     // apply shift left to mask if it comes first
 377     if (isShiftMask) Mask = Mask << Shift;
 378     // determine which bits are made indeterminant by shift
 379     Indeterminant = ~(0xFFFFFFFFu << Shift);
 380   } else if (Opcode == ISD::SRL) {
 381     // apply shift right to mask if it comes first
 382     if (isShiftMask) Mask = Mask >> Shift;
 383     // determine which bits are made indeterminant by shift
 384     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 385     // adjust for the left rotate
 386     Shift = 32 - Shift;
 387   } else if (Opcode == ISD::ROTL) {
 388     Indeterminant = 0;
 389   } else {
 390     return false;
 391   }
 392
 393   // if the mask doesn't intersect any Indeterminant bits
 394   if (Mask && !(Mask & Indeterminant)) {
 395     SH = Shift & 31;
 396     // make sure the mask is still a mask (wrap arounds may not be)
 397     return isRunOfOnes(Mask, MB, ME);
 398   }
 399   return false;
 400 }
 401
 402 /// SelectBitfieldInsert - turn an or of two masked values into
 403 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 404 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 405   SDValue Op0 = N->getOperand(0);
 406   SDValue Op1 = N->getOperand(1);
 407   DebugLoc dl = N->getDebugLoc();
 408
 409   APInt LKZ, LKO, RKZ, RKO;
 410   CurDAG->ComputeMaskedBits(Op0, APInt::getAllOnesValue(32), LKZ, LKO);
 411   CurDAG->ComputeMaskedBits(Op1, APInt::getAllOnesValue(32), RKZ, RKO);
 412
 413   unsigned TargetMask = LKZ.getZExtValue();
 414   unsigned InsertMask = RKZ.getZExtValue();
 415
 416   if ((TargetMask | InsertMask) == 0xFFFFFFFF) {
 417     unsigned Op0Opc = Op0.getOpcode();
 418     unsigned Op1Opc = Op1.getOpcode();
 419     unsigned Value, SH = 0;
 420     TargetMask = ~TargetMask;
 421     InsertMask = ~InsertMask;
 422
 423     // If the LHS has a foldable shift and the RHS does not, then swap it to the
 424     // RHS so that we can fold the shift into the insert.
 425     if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 426       if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 427           Op0.getOperand(0).getOpcode() == ISD::SRL) {
 428         if (Op1.getOperand(0).getOpcode() != ISD::SHL &&
 429             Op1.getOperand(0).getOpcode() != ISD::SRL) {
 430           std::swap(Op0, Op1);
 431           std::swap(Op0Opc, Op1Opc);
 432           std::swap(TargetMask, InsertMask);
 433         }
 434       }
 435     } else if (Op0Opc == ISD::SHL || Op0Opc == ISD::SRL) {
 436       if (Op1Opc == ISD::AND && Op1.getOperand(0).getOpcode() != ISD::SHL &&
 437           Op1.getOperand(0).getOpcode() != ISD::SRL) {
 438         std::swap(Op0, Op1);
 439         std::swap(Op0Opc, Op1Opc);
 440         std::swap(TargetMask, InsertMask);
 441       }
 442     }
 443
 444     unsigned MB, ME;
 445     if (InsertMask && isRunOfOnes(InsertMask, MB, ME)) {
 446       SDValue Tmp1, Tmp2;
 447
 448       if ((Op1Opc == ISD::SHL || Op1Opc == ISD::SRL) &&
 449           isInt32Immediate(Op1.getOperand(1), Value)) {
 450         Op1 = Op1.getOperand(0);
 451         SH  = (Op1Opc == ISD::SHL) ? Value : 32 - Value;
 452       }
 453       if (Op1Opc == ISD::AND) {
 454         unsigned SHOpc = Op1.getOperand(0).getOpcode();
 455         if ((SHOpc == ISD::SHL || SHOpc == ISD::SRL) &&
 456             isInt32Immediate(Op1.getOperand(0).getOperand(1), Value)) {
 457           Op1 = Op1.getOperand(0).getOperand(0);
 458           SH  = (SHOpc == ISD::SHL) ? Value : 32 - Value;
 459         } else {
 460           Op1 = Op1.getOperand(0);
 461         }
 462       }
 463
 464       SH &= 31;
 465       SDValue Ops[] = { Op0, Op1, getI32Imm(SH), getI32Imm(MB),
 466                           getI32Imm(ME) };
 467       return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops, 5);
 468     }
 469   }
 470   return 0;
 471 }
 472
 473 /// SelectCC - Select a comparison of the specified values with the specified
 474 /// condition code, returning the CR# of the expression.
 475 SDValue PPCDAGToDAGISel::SelectCC(SDValue LHS, SDValue RHS,
 476                                     ISD::CondCode CC, DebugLoc dl) {
 477   // Always select the LHS.
 478   unsigned Opc;
 479
 480   if (LHS.getValueType() == MVT::i32) {
 481     unsigned Imm;
 482     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 483       if (isInt32Immediate(RHS, Imm)) {
 484         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 485         if (isUInt16(Imm))
 486           return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 487                                                 getI32Imm(Imm & 0xFFFF)), 0);
 488         // If this is a 16-bit signed immediate, fold it.
 489         if (isInt16((int)Imm))
 490           return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 491                                                 getI32Imm(Imm & 0xFFFF)), 0);
 492
 493         // For non-equality comparisons, the default code would materialize the
 494         // constant, then compare against it, like this:
 495         //   lis r2, 4660
 496         //   ori r2, r2, 22136
 497         //   cmpw cr0, r3, r2
 498         // Since we are just comparing for equality, we can emit this instead:
 499         //   xoris r0,r3,0x1234
 500         //   cmplwi cr0,r0,0x5678
 501         //   beq cr0,L6
 502         SDValue Xor(CurDAG->getMachineNode(PPC::XORIS, dl, MVT::i32, LHS,
 503                                            getI32Imm(Imm >> 16)), 0);
 504         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, Xor,
 505                                               getI32Imm(Imm & 0xFFFF)), 0);
 506       }
 507       Opc = PPC::CMPLW;
 508     } else if (ISD::isUnsignedIntSetCC(CC)) {
 509       if (isInt32Immediate(RHS, Imm) && isUInt16(Imm))
 510         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 511                                               getI32Imm(Imm & 0xFFFF)), 0);
 512       Opc = PPC::CMPLW;
 513     } else {
 514       short SImm;
 515       if (isIntS16Immediate(RHS, SImm))
 516         return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 517                                               getI32Imm((int)SImm & 0xFFFF)),
 518                          0);
 519       Opc = PPC::CMPW;
 520     }
 521   } else if (LHS.getValueType() == MVT::i64) {
 522     uint64_t Imm;
 523     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 524       if (isInt64Immediate(RHS.getNode(), Imm)) {
 525         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 526         if (isUInt16(Imm))
 527           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 528                                                 getI32Imm(Imm & 0xFFFF)), 0);
 529         // If this is a 16-bit signed immediate, fold it.
 530         if (isInt16(Imm))
 531           return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 532                                                 getI32Imm(Imm & 0xFFFF)), 0);
 533
 534         // For non-equality comparisons, the default code would materialize the
 535         // constant, then compare against it, like this:
 536         //   lis r2, 4660
 537         //   ori r2, r2, 22136
 538         //   cmpd cr0, r3, r2
 539         // Since we are just comparing for equality, we can emit this instead:
 540         //   xoris r0,r3,0x1234
 541         //   cmpldi cr0,r0,0x5678
 542         //   beq cr0,L6
 543         if (isUInt32(Imm)) {
 544           SDValue Xor(CurDAG->getMachineNode(PPC::XORIS8, dl, MVT::i64, LHS,
 545                                              getI64Imm(Imm >> 16)), 0);
 546           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, Xor,
 547                                                 getI64Imm(Imm & 0xFFFF)), 0);
 548         }
 549       }
 550       Opc = PPC::CMPLD;
 551     } else if (ISD::isUnsignedIntSetCC(CC)) {
 552       if (isInt64Immediate(RHS.getNode(), Imm) && isUInt16(Imm))
 553         return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 554                                               getI64Imm(Imm & 0xFFFF)), 0);
 555       Opc = PPC::CMPLD;
 556     } else {
 557       short SImm;
 558       if (isIntS16Immediate(RHS, SImm))
 559         return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 560                                               getI64Imm(SImm & 0xFFFF)),
 561                          0);
 562       Opc = PPC::CMPD;
 563     }
 564   } else if (LHS.getValueType() == MVT::f32) {
 565     Opc = PPC::FCMPUS;
 566   } else {
 567     assert(LHS.getValueType() == MVT::f64 && "Unknown vt!");
 568     Opc = PPC::FCMPUD;
 569   }
 570   return SDValue(CurDAG->getMachineNode(Opc, dl, MVT::i32, LHS, RHS), 0);
 571 }
 572
 573 static PPC::Predicate getPredicateForSetCC(ISD::CondCode CC) {
 574   switch (CC) {
 575   case ISD::SETUEQ:
 576   case ISD::SETONE:
 577   case ISD::SETOLE:
 578   case ISD::SETOGE:
 579     llvm_unreachable("Should be lowered by legalize!");
 580   default: llvm_unreachable("Unknown condition!");
 581   case ISD::SETOEQ:
 582   case ISD::SETEQ:  return PPC::PRED_EQ;
 583   case ISD::SETUNE:
 584   case ISD::SETNE:  return PPC::PRED_NE;
 585   case ISD::SETOLT:
 586   case ISD::SETLT:  return PPC::PRED_LT;
 587   case ISD::SETULE:
 588   case ISD::SETLE:  return PPC::PRED_LE;
 589   case ISD::SETOGT:
 590   case ISD::SETGT:  return PPC::PRED_GT;
 591   case ISD::SETUGE:
 592   case ISD::SETGE:  return PPC::PRED_GE;
 593   case ISD::SETO:   return PPC::PRED_NU;
 594   case ISD::SETUO:  return PPC::PRED_UN;
 595     // These two are invalid for floating point.  Assume we have int.
 596   case ISD::SETULT: return PPC::PRED_LT;
 597   case ISD::SETUGT: return PPC::PRED_GT;
 598   }
 599 }
 600
 601 /// getCRIdxForSetCC - Return the index of the condition register field
 602 /// associated with the SetCC condition, and whether or not the field is
 603 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 604 ///
 605 /// If this returns with Other != -1, then the returned comparison is an or of
 606 /// two simpler comparisons.  In this case, Invert is guaranteed to be false.
 607 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool &Invert, int &Other) {
 608   Invert = false;
 609   Other = -1;
 610   switch (CC) {
 611   default: llvm_unreachable("Unknown condition!");
 612   case ISD::SETOLT:
 613   case ISD::SETLT:  return 0;                  // Bit #0 = SETOLT
 614   case ISD::SETOGT:
 615   case ISD::SETGT:  return 1;                  // Bit #1 = SETOGT
 616   case ISD::SETOEQ:
 617   case ISD::SETEQ:  return 2;                  // Bit #2 = SETOEQ
 618   case ISD::SETUO:  return 3;                  // Bit #3 = SETUO
 619   case ISD::SETUGE:
 620   case ISD::SETGE:  Invert = true; return 0;   // !Bit #0 = SETUGE
 621   case ISD::SETULE:
 622   case ISD::SETLE:  Invert = true; return 1;   // !Bit #1 = SETULE
 623   case ISD::SETUNE:
 624   case ISD::SETNE:  Invert = true; return 2;   // !Bit #2 = SETUNE
 625   case ISD::SETO:   Invert = true; return 3;   // !Bit #3 = SETO
 626   case ISD::SETUEQ:
 627   case ISD::SETOGE:
 628   case ISD::SETOLE:
 629   case ISD::SETONE:
 630     llvm_unreachable("Invalid branch code: should be expanded by legalize");
 631   // These are invalid for floating point.  Assume integer.
 632   case ISD::SETULT: return 0;
 633   case ISD::SETUGT: return 1;
 634   }
 635   return 0;
 636 }
 637
 638 SDNode *PPCDAGToDAGISel::SelectSETCC(SDNode *N) {
 639   DebugLoc dl = N->getDebugLoc();
 640   unsigned Imm;
 641   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 642   if (isInt32Immediate(N->getOperand(1), Imm)) {
 643     // We can codegen setcc op, imm very efficiently compared to a brcond.
 644     // Check for those cases here.
 645     // setcc op, 0
 646     if (Imm == 0) {
 647       SDValue Op = N->getOperand(0);
 648       switch (CC) {
 649       default: break;
 650       case ISD::SETEQ: {
 651         Op = SDValue(CurDAG->getMachineNode(PPC::CNTLZW, dl, MVT::i32, Op), 0);
 652         SDValue Ops[] = { Op, getI32Imm(27), getI32Imm(5), getI32Imm(31) };
 653         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 654       }
 655       case ISD::SETNE: {
 656         SDValue AD =
 657           SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 658                                          Op, getI32Imm(~0U)), 0);
 659         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 660                                     AD.getValue(1));
 661       }
 662       case ISD::SETLT: {
 663         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 664         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 665       }
 666       case ISD::SETGT: {
 667         SDValue T =
 668           SDValue(CurDAG->getMachineNode(PPC::NEG, dl, MVT::i32, Op), 0);
 669         T = SDValue(CurDAG->getMachineNode(PPC::ANDC, dl, MVT::i32, T, Op), 0);
 670         SDValue Ops[] = { T, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 671         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 672       }
 673       }
 674     } else if (Imm == ~0U) {        // setcc op, -1
 675       SDValue Op = N->getOperand(0);
 676       switch (CC) {
 677       default: break;
 678       case ISD::SETEQ:
 679         Op = SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 680                                             Op, getI32Imm(1)), 0);
 681         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 682                               SDValue(CurDAG->getMachineNode(PPC::LI, dl,
 683                                                              MVT::i32,
 684                                                              getI32Imm(0)), 0),
 685                                       Op.getValue(1));
 686       case ISD::SETNE: {
 687         Op = SDValue(CurDAG->getMachineNode(PPC::NOR, dl, MVT::i32, Op, Op), 0);
 688         SDNode *AD = CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
 689                                             Op, getI32Imm(~0U));
 690         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDValue(AD, 0),
 691                                     Op, SDValue(AD, 1));
 692       }
 693       case ISD::SETLT: {
 694         SDValue AD = SDValue(CurDAG->getMachineNode(PPC::ADDI, dl, MVT::i32, Op,
 695                                                     getI32Imm(1)), 0);
 696         SDValue AN = SDValue(CurDAG->getMachineNode(PPC::AND, dl, MVT::i32, AD,
 697                                                     Op), 0);
 698         SDValue Ops[] = { AN, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 699         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 700       }
 701       case ISD::SETGT: {
 702         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 703         Op = SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4),
 704                      0);
 705         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op,
 706                                     getI32Imm(1));
 707       }
 708       }
 709     }
 710   }
 711
 712   bool Inv;
 713   int OtherCondIdx;
 714   unsigned Idx = getCRIdxForSetCC(CC, Inv, OtherCondIdx);
 715   SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
 716   SDValue IntCR;
 717
 718   // Force the ccreg into CR7.
 719   SDValue CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 720
 721   SDValue InFlag(0, 0);  // Null incoming flag value.
 722   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, CR7Reg, CCReg,
 723                                InFlag).getValue(1);
 724
 725   if (PPCSubTarget.isGigaProcessor() && OtherCondIdx == -1)
 726     IntCR = SDValue(CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32, CR7Reg,
 727                                            CCReg), 0);
 728   else
 729     IntCR = SDValue(CurDAG->getMachineNode(PPC::MFCR, dl, MVT::i32, CCReg), 0);
 730
 731   SDValue Ops[] = { IntCR, getI32Imm((32-(3-Idx)) & 31),
 732                       getI32Imm(31), getI32Imm(31) };
 733   if (OtherCondIdx == -1 && !Inv)
 734     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 735
 736   // Get the specified bit.
 737   SDValue Tmp =
 738     SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4), 0);
 739   if (Inv) {
 740     assert(OtherCondIdx == -1 && "Can't have split plus negation");
 741     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 742   }
 743
 744   // Otherwise, we have to turn an operation like SETONE -> SETOLT | SETOGT.
 745   // We already got the bit for the first part of the comparison (e.g. SETULE).
 746
 747   // Get the other bit of the comparison.
 748   Ops[1] = getI32Imm((32-(3-OtherCondIdx)) & 31);
 749   SDValue OtherCond =
 750     SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops, 4), 0);
 751
 752   return CurDAG->SelectNodeTo(N, PPC::OR, MVT::i32, Tmp, OtherCond);
 753 }
 754
 755
 756 // Select - Convert the specified operand from a target-independent to a
 757 // target-specific node if it hasn't already been changed.
 758 SDNode *PPCDAGToDAGISel::Select(SDNode *N) {
 759   DebugLoc dl = N->getDebugLoc();
 760   if (N->isMachineOpcode())
 761     return NULL;   // Already selected.
 762
 763   switch (N->getOpcode()) {
 764   default: break;
 765
 766   case ISD::Constant: {
 767     if (N->getValueType(0) == MVT::i64) {
 768       // Get 64 bit value.
 769       int64_t Imm = cast<ConstantSDNode>(N)->getZExtValue();
 770       // Assume no remaining bits.
 771       unsigned Remainder = 0;
 772       // Assume no shift required.
 773       unsigned Shift = 0;
 774
 775       // If it can't be represented as a 32 bit value.
 776       if (!isInt32(Imm)) {
 777         Shift = CountTrailingZeros_64(Imm);
 778         int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
 779
 780         // If the shifted value fits 32 bits.
 781         if (isInt32(ImmSh)) {
 782           // Go with the shifted value.
 783           Imm = ImmSh;
 784         } else {
 785           // Still stuck with a 64 bit value.
 786           Remainder = Imm;
 787           Shift = 32;
 788           Imm >>= 32;
 789         }
 790       }
 791
 792       // Intermediate operand.
 793       SDNode *Result;
 794
 795       // Handle first 32 bits.
 796       unsigned Lo = Imm & 0xFFFF;
 797       unsigned Hi = (Imm >> 16) & 0xFFFF;
 798
 799       // Simple value.
 800       if (isInt16(Imm)) {
 801        // Just the Lo bits.
 802         Result = CurDAG->getMachineNode(PPC::LI8, dl, MVT::i64, getI32Imm(Lo));
 803       } else if (Lo) {
 804         // Handle the Hi bits.
 805         unsigned OpC = Hi ? PPC::LIS8 : PPC::LI8;
 806         Result = CurDAG->getMachineNode(OpC, dl, MVT::i64, getI32Imm(Hi));
 807         // And Lo bits.
 808         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 809                                         SDValue(Result, 0), getI32Imm(Lo));
 810       } else {
 811        // Just the Hi bits.
 812         Result = CurDAG->getMachineNode(PPC::LIS8, dl, MVT::i64, getI32Imm(Hi));
 813       }
 814
 815       // If no shift, we're done.
 816       if (!Shift) return Result;
 817
 818       // Shift for next step if the upper 32-bits were not zero.
 819       if (Imm) {
 820         Result = CurDAG->getMachineNode(PPC::RLDICR, dl, MVT::i64,
 821                                         SDValue(Result, 0),
 822                                         getI32Imm(Shift),
 823                                         getI32Imm(63 - Shift));
 824       }
 825
 826       // Add in the last bits as required.
 827       if ((Hi = (Remainder >> 16) & 0xFFFF)) {
 828         Result = CurDAG->getMachineNode(PPC::ORIS8, dl, MVT::i64,
 829                                         SDValue(Result, 0), getI32Imm(Hi));
 830       }
 831       if ((Lo = Remainder & 0xFFFF)) {
 832         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 833                                         SDValue(Result, 0), getI32Imm(Lo));
 834       }
 835
 836       return Result;
 837     }
 838     break;
 839   }
 840
 841   case ISD::SETCC:
 842     return SelectSETCC(N);
 843   case PPCISD::GlobalBaseReg:
 844     return getGlobalBaseReg();
 845
 846   case ISD::FrameIndex: {
 847     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 848     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
 849     unsigned Opc = N->getValueType(0) == MVT::i32 ? PPC::ADDI : PPC::ADDI8;
 850     if (N->hasOneUse())
 851       return CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), TFI,
 852                                   getSmallIPtrImm(0));
 853     return CurDAG->getMachineNode(Opc, dl, N->getValueType(0), TFI,
 854                                   getSmallIPtrImm(0));
 855   }
 856
 857   case PPCISD::MFCR: {
 858     SDValue InFlag = N->getOperand(1);
 859     // Use MFOCRF if supported.
 860     if (PPCSubTarget.isGigaProcessor())
 861       return CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32,
 862                                     N->getOperand(0), InFlag);
 863     else
 864       return CurDAG->getMachineNode(PPC::MFCR, dl, MVT::i32, InFlag);
 865   }
 866
 867   case ISD::SDIV: {
 868     // FIXME: since this depends on the setting of the carry flag from the srawi
 869     //        we should really be making notes about that for the scheduler.
 870     // FIXME: It sure would be nice if we could cheaply recognize the
 871     //        srl/add/sra pattern the dag combiner will generate for this as
 872     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 873     unsigned Imm;
 874     if (isInt32Immediate(N->getOperand(1), Imm)) {
 875       SDValue N0 = N->getOperand(0);
 876       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 877         SDNode *Op =
 878           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Flag,
 879                                  N0, getI32Imm(Log2_32(Imm)));
 880         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 881                                     SDValue(Op, 0), SDValue(Op, 1));
 882       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 883         SDNode *Op =
 884           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Flag,
 885                                  N0, getI32Imm(Log2_32(-Imm)));
 886         SDValue PT =
 887           SDValue(CurDAG->getMachineNode(PPC::ADDZE, dl, MVT::i32,
 888                                          SDValue(Op, 0), SDValue(Op, 1)),
 889                     0);
 890         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 891       }
 892     }
 893
 894     // Other cases are autogenerated.
 895     break;
 896   }
 897
 898   case ISD::LOAD: {
 899     // Handle preincrement loads.
 900     LoadSDNode *LD = cast<LoadSDNode>(N);
 901     EVT LoadedVT = LD->getMemoryVT();
 902
 903     // Normal loads are handled by code generated from the .td file.
 904     if (LD->getAddressingMode() != ISD::PRE_INC)
 905       break;
 906
 907     SDValue Offset = LD->getOffset();
 908     if (isa<ConstantSDNode>(Offset) ||
 909         Offset.getOpcode() == ISD::TargetGlobalAddress) {
 910
 911       unsigned Opcode;
 912       bool isSExt = LD->getExtensionType() == ISD::SEXTLOAD;
 913       if (LD->getValueType(0) != MVT::i64) {
 914         // Handle PPC32 integer and normal FP loads.
 915         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 916         switch (LoadedVT.getSimpleVT().SimpleTy) {
 917           default: llvm_unreachable("Invalid PPC load type!");
 918           case MVT::f64: Opcode = PPC::LFDU; break;
 919           case MVT::f32: Opcode = PPC::LFSU; break;
 920           case MVT::i32: Opcode = PPC::LWZU; break;
 921           case MVT::i16: Opcode = isSExt ? PPC::LHAU : PPC::LHZU; break;
 922           case MVT::i1:
 923           case MVT::i8:  Opcode = PPC::LBZU; break;
 924         }
 925       } else {
 926         assert(LD->getValueType(0) == MVT::i64 && "Unknown load result type!");
 927         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 928         switch (LoadedVT.getSimpleVT().SimpleTy) {
 929           default: llvm_unreachable("Invalid PPC load type!");
 930           case MVT::i64: Opcode = PPC::LDU; break;
 931           case MVT::i32: Opcode = PPC::LWZU8; break;
 932           case MVT::i16: Opcode = isSExt ? PPC::LHAU8 : PPC::LHZU8; break;
 933           case MVT::i1:
 934           case MVT::i8:  Opcode = PPC::LBZU8; break;
 935         }
 936       }
 937
 938       SDValue Chain = LD->getChain();
 939       SDValue Base = LD->getBasePtr();
 940       SDValue Ops[] = { Offset, Base, Chain };
 941       // FIXME: PPC64
 942       return CurDAG->getMachineNode(Opcode, dl, LD->getValueType(0),
 943                                     PPCLowering.getPointerTy(),
 944                                     MVT::Other, Ops, 3);
 945     } else {
 946       llvm_unreachable("R+R preindex loads not supported yet!");
 947     }
 948   }
 949
 950   case ISD::AND: {
 951     unsigned Imm, Imm2, SH, MB, ME;
 952
 953     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 954     // with a mask, emit rlwinm
 955     if (isInt32Immediate(N->getOperand(1), Imm) &&
 956         isRotateAndMask(N->getOperand(0).getNode(), Imm, false, SH, MB, ME)) {
 957       SDValue Val = N->getOperand(0).getOperand(0);
 958       SDValue Ops[] = { Val, getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
 959       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 960     }
 961     // If this is just a masked value where the input is not handled above, and
 962     // is not a rotate-left (handled by a pattern in the .td file), emit rlwinm
 963     if (isInt32Immediate(N->getOperand(1), Imm) &&
 964         isRunOfOnes(Imm, MB, ME) &&
 965         N->getOperand(0).getOpcode() != ISD::ROTL) {
 966       SDValue Val = N->getOperand(0);
 967       SDValue Ops[] = { Val, getI32Imm(0), getI32Imm(MB), getI32Imm(ME) };
 968       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 969     }
 970     // AND X, 0 -> 0, not "rlwinm 32".
 971     if (isInt32Immediate(N->getOperand(1), Imm) && (Imm == 0)) {
 972       ReplaceUses(SDValue(N, 0), N->getOperand(1));
 973       return NULL;
 974     }
 975     // ISD::OR doesn't get all the bitfield insertion fun.
 976     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
 977     if (isInt32Immediate(N->getOperand(1), Imm) &&
 978         N->getOperand(0).getOpcode() == ISD::OR &&
 979         isInt32Immediate(N->getOperand(0).getOperand(1), Imm2)) {
 980       unsigned MB, ME;
 981       Imm = ~(Imm^Imm2);
 982       if (isRunOfOnes(Imm, MB, ME)) {
 983         SDValue Ops[] = { N->getOperand(0).getOperand(0),
 984                             N->getOperand(0).getOperand(1),
 985                             getI32Imm(0), getI32Imm(MB),getI32Imm(ME) };
 986         return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops, 5);
 987       }
 988     }
 989
 990     // Other cases are autogenerated.
 991     break;
 992   }
 993   case ISD::OR:
 994     if (N->getValueType(0) == MVT::i32)
 995       if (SDNode *I = SelectBitfieldInsert(N))
 996         return I;
 997
 998     // Other cases are autogenerated.
 999     break;
1000   case ISD::SHL: {
1001     unsigned Imm, SH, MB, ME;
1002     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1003         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1004       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1005                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1006       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1007     }
1008
1009     // Other cases are autogenerated.
1010     break;
1011   }
1012   case ISD::SRL: {
1013     unsigned Imm, SH, MB, ME;
1014     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1015         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1016       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1017                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1018       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1019     }
1020
1021     // Other cases are autogenerated.
1022     break;
1023   }
1024   case ISD::SELECT_CC: {
1025     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1026
1027     // Handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1028     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1029       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1030         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1031           if (N1C->isNullValue() && N3C->isNullValue() &&
1032               N2C->getZExtValue() == 1ULL && CC == ISD::SETNE &&
1033               // FIXME: Implement this optzn for PPC64.
1034               N->getValueType(0) == MVT::i32) {
1035             SDNode *Tmp =
1036               CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Flag,
1037                                      N->getOperand(0), getI32Imm(~0U));
1038             return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1039                                         SDValue(Tmp, 0), N->getOperand(0),
1040                                         SDValue(Tmp, 1));
1041           }
1042
1043     SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
1044     unsigned BROpc = getPredicateForSetCC(CC);
1045
1046     unsigned SelectCCOp;
1047     if (N->getValueType(0) == MVT::i32)
1048       SelectCCOp = PPC::SELECT_CC_I4;
1049     else if (N->getValueType(0) == MVT::i64)
1050       SelectCCOp = PPC::SELECT_CC_I8;
1051     else if (N->getValueType(0) == MVT::f32)
1052       SelectCCOp = PPC::SELECT_CC_F4;
1053     else if (N->getValueType(0) == MVT::f64)
1054       SelectCCOp = PPC::SELECT_CC_F8;
1055     else
1056       SelectCCOp = PPC::SELECT_CC_VRRC;
1057
1058     SDValue Ops[] = { CCReg, N->getOperand(2), N->getOperand(3),
1059                         getI32Imm(BROpc) };
1060     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), Ops, 4);
1061   }
1062   case PPCISD::COND_BRANCH: {
1063     // Op #0 is the Chain.
1064     // Op #1 is the PPC::PRED_* number.
1065     // Op #2 is the CR#
1066     // Op #3 is the Dest MBB
1067     // Op #4 is the Flag.
1068     // Prevent PPC::PRED_* from being selected into LI.
1069     SDValue Pred =
1070       getI32Imm(cast<ConstantSDNode>(N->getOperand(1))->getZExtValue());
1071     SDValue Ops[] = { Pred, N->getOperand(2), N->getOperand(3),
1072       N->getOperand(0), N->getOperand(4) };
1073     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 5);
1074   }
1075   case ISD::BR_CC: {
1076     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1077     SDValue CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC, dl);
1078     SDValue Ops[] = { getI32Imm(getPredicateForSetCC(CC)), CondCode,
1079                         N->getOperand(4), N->getOperand(0) };
1080     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 4);
1081   }
1082   case ISD::BRIND: {
1083     // FIXME: Should custom lower this.
1084     SDValue Chain = N->getOperand(0);
1085     SDValue Target = N->getOperand(1);
1086     unsigned Opc = Target.getValueType() == MVT::i32 ? PPC::MTCTR : PPC::MTCTR8;
1087     Chain = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Target,
1088                                            Chain), 0);
1089     return CurDAG->SelectNodeTo(N, PPC::BCTR, MVT::Other, Chain);
1090   }
1091   }
1092
1093   return SelectCode(N);
1094 }
1095
1096
1097
1098 /// createPPCISelDag - This pass converts a legalized DAG into a
1099 /// PowerPC-specific DAG, ready for instruction scheduling.
1100 ///
1101 FunctionPass *llvm::createPPCISelDag(PPCTargetMachine &TM) {
1102   return new PPCDAGToDAGISel(TM);
1103 }
1104