lib/Target/PowerPC/PPCFrameLowering.cpp

   1 //===-- PPCFrameLowering.cpp - PPC Frame Information ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the PPC implementation of TargetFrameLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCFrameLowering.h"
  15 #include "PPCInstrBuilder.h"
  16 #include "PPCInstrInfo.h"
  17 #include "PPCMachineFunctionInfo.h"
  18 #include "PPCSubtarget.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineModuleInfo.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/IR/Function.h"
  26 #include "llvm/Target/TargetOptions.h"
  27
  28 using namespace llvm;
  29
  30 /// VRRegNo - Map from a numbered VR register to its enum value.
  31 ///
  32 static const uint16_t VRRegNo[] = {
  33  PPC::V0 , PPC::V1 , PPC::V2 , PPC::V3 , PPC::V4 , PPC::V5 , PPC::V6 , PPC::V7 ,
  34  PPC::V8 , PPC::V9 , PPC::V10, PPC::V11, PPC::V12, PPC::V13, PPC::V14, PPC::V15,
  35  PPC::V16, PPC::V17, PPC::V18, PPC::V19, PPC::V20, PPC::V21, PPC::V22, PPC::V23,
  36  PPC::V24, PPC::V25, PPC::V26, PPC::V27, PPC::V28, PPC::V29, PPC::V30, PPC::V31
  37 };
  38
  39 PPCFrameLowering::PPCFrameLowering(const PPCSubtarget &STI)
  40     : TargetFrameLowering(TargetFrameLowering::StackGrowsDown,
  41                           (STI.hasQPX() || STI.isBGQ()) ? 32 : 16, 0),
  42       Subtarget(STI) {}
  43
  44 // With the SVR4 ABI, callee-saved registers have fixed offsets on the stack.
  45 const PPCFrameLowering::SpillSlot *PPCFrameLowering::getCalleeSavedSpillSlots(
  46     unsigned &NumEntries) const {
  47   if (Subtarget.isDarwinABI()) {
  48     NumEntries = 1;
  49     if (Subtarget.isPPC64()) {
  50       static const SpillSlot darwin64Offsets = {PPC::X31, -8};
  51       return &darwin64Offsets;
  52     } else {
  53       static const SpillSlot darwinOffsets = {PPC::R31, -4};
  54       return &darwinOffsets;
  55     }
  56   }
  57
  58   // Early exit if not using the SVR4 ABI.
  59   if (!Subtarget.isSVR4ABI()) {
  60     NumEntries = 0;
  61     return nullptr;
  62   }
  63
  64   // Note that the offsets here overlap, but this is fixed up in
  65   // processFunctionBeforeFrameFinalized.
  66
  67   static const SpillSlot Offsets[] = {
  68       // Floating-point register save area offsets.
  69       {PPC::F31, -8},
  70       {PPC::F30, -16},
  71       {PPC::F29, -24},
  72       {PPC::F28, -32},
  73       {PPC::F27, -40},
  74       {PPC::F26, -48},
  75       {PPC::F25, -56},
  76       {PPC::F24, -64},
  77       {PPC::F23, -72},
  78       {PPC::F22, -80},
  79       {PPC::F21, -88},
  80       {PPC::F20, -96},
  81       {PPC::F19, -104},
  82       {PPC::F18, -112},
  83       {PPC::F17, -120},
  84       {PPC::F16, -128},
  85       {PPC::F15, -136},
  86       {PPC::F14, -144},
  87
  88       // General register save area offsets.
  89       {PPC::R31, -4},
  90       {PPC::R30, -8},
  91       {PPC::R29, -12},
  92       {PPC::R28, -16},
  93       {PPC::R27, -20},
  94       {PPC::R26, -24},
  95       {PPC::R25, -28},
  96       {PPC::R24, -32},
  97       {PPC::R23, -36},
  98       {PPC::R22, -40},
  99       {PPC::R21, -44},
 100       {PPC::R20, -48},
 101       {PPC::R19, -52},
 102       {PPC::R18, -56},
 103       {PPC::R17, -60},
 104       {PPC::R16, -64},
 105       {PPC::R15, -68},
 106       {PPC::R14, -72},
 107
 108       // CR save area offset.  We map each of the nonvolatile CR fields
 109       // to the slot for CR2, which is the first of the nonvolatile CR
 110       // fields to be assigned, so that we only allocate one save slot.
 111       // See PPCRegisterInfo::hasReservedSpillSlot() for more information.
 112       {PPC::CR2, -4},
 113
 114       // VRSAVE save area offset.
 115       {PPC::VRSAVE, -4},
 116
 117       // Vector register save area
 118       {PPC::V31, -16},
 119       {PPC::V30, -32},
 120       {PPC::V29, -48},
 121       {PPC::V28, -64},
 122       {PPC::V27, -80},
 123       {PPC::V26, -96},
 124       {PPC::V25, -112},
 125       {PPC::V24, -128},
 126       {PPC::V23, -144},
 127       {PPC::V22, -160},
 128       {PPC::V21, -176},
 129       {PPC::V20, -192}};
 130
 131   static const SpillSlot Offsets64[] = {
 132       // Floating-point register save area offsets.
 133       {PPC::F31, -8},
 134       {PPC::F30, -16},
 135       {PPC::F29, -24},
 136       {PPC::F28, -32},
 137       {PPC::F27, -40},
 138       {PPC::F26, -48},
 139       {PPC::F25, -56},
 140       {PPC::F24, -64},
 141       {PPC::F23, -72},
 142       {PPC::F22, -80},
 143       {PPC::F21, -88},
 144       {PPC::F20, -96},
 145       {PPC::F19, -104},
 146       {PPC::F18, -112},
 147       {PPC::F17, -120},
 148       {PPC::F16, -128},
 149       {PPC::F15, -136},
 150       {PPC::F14, -144},
 151
 152       // General register save area offsets.
 153       {PPC::X31, -8},
 154       {PPC::X30, -16},
 155       {PPC::X29, -24},
 156       {PPC::X28, -32},
 157       {PPC::X27, -40},
 158       {PPC::X26, -48},
 159       {PPC::X25, -56},
 160       {PPC::X24, -64},
 161       {PPC::X23, -72},
 162       {PPC::X22, -80},
 163       {PPC::X21, -88},
 164       {PPC::X20, -96},
 165       {PPC::X19, -104},
 166       {PPC::X18, -112},
 167       {PPC::X17, -120},
 168       {PPC::X16, -128},
 169       {PPC::X15, -136},
 170       {PPC::X14, -144},
 171
 172       // VRSAVE save area offset.
 173       {PPC::VRSAVE, -4},
 174
 175       // Vector register save area
 176       {PPC::V31, -16},
 177       {PPC::V30, -32},
 178       {PPC::V29, -48},
 179       {PPC::V28, -64},
 180       {PPC::V27, -80},
 181       {PPC::V26, -96},
 182       {PPC::V25, -112},
 183       {PPC::V24, -128},
 184       {PPC::V23, -144},
 185       {PPC::V22, -160},
 186       {PPC::V21, -176},
 187       {PPC::V20, -192}};
 188
 189   if (Subtarget.isPPC64()) {
 190     NumEntries = array_lengthof(Offsets64);
 191
 192     return Offsets64;
 193   } else {
 194     NumEntries = array_lengthof(Offsets);
 195
 196     return Offsets;
 197   }
 198 }
 199
 200 /// RemoveVRSaveCode - We have found that this function does not need any code
 201 /// to manipulate the VRSAVE register, even though it uses vector registers.
 202 /// This can happen when the only registers used are known to be live in or out
 203 /// of the function.  Remove all of the VRSAVE related code from the function.
 204 /// FIXME: The removal of the code results in a compile failure at -O0 when the
 205 /// function contains a function call, as the GPR containing original VRSAVE
 206 /// contents is spilled and reloaded around the call.  Without the prolog code,
 207 /// the spill instruction refers to an undefined register.  This code needs
 208 /// to account for all uses of that GPR.
 209 static void RemoveVRSaveCode(MachineInstr *MI) {
 210   MachineBasicBlock *Entry = MI->getParent();
 211   MachineFunction *MF = Entry->getParent();
 212
 213   // We know that the MTVRSAVE instruction immediately follows MI.  Remove it.
 214   MachineBasicBlock::iterator MBBI = MI;
 215   ++MBBI;
 216   assert(MBBI != Entry->end() && MBBI->getOpcode() == PPC::MTVRSAVE);
 217   MBBI->eraseFromParent();
 218
 219   bool RemovedAllMTVRSAVEs = true;
 220   // See if we can find and remove the MTVRSAVE instruction from all of the
 221   // epilog blocks.
 222   for (MachineFunction::iterator I = MF->begin(), E = MF->end(); I != E; ++I) {
 223     // If last instruction is a return instruction, add an epilogue
 224     if (!I->empty() && I->back().isReturn()) {
 225       bool FoundIt = false;
 226       for (MBBI = I->end(); MBBI != I->begin(); ) {
 227         --MBBI;
 228         if (MBBI->getOpcode() == PPC::MTVRSAVE) {
 229           MBBI->eraseFromParent();  // remove it.
 230           FoundIt = true;
 231           break;
 232         }
 233       }
 234       RemovedAllMTVRSAVEs &= FoundIt;
 235     }
 236   }
 237
 238   // If we found and removed all MTVRSAVE instructions, remove the read of
 239   // VRSAVE as well.
 240   if (RemovedAllMTVRSAVEs) {
 241     MBBI = MI;
 242     assert(MBBI != Entry->begin() && "UPDATE_VRSAVE is first instr in block?");
 243     --MBBI;
 244     assert(MBBI->getOpcode() == PPC::MFVRSAVE && "VRSAVE instrs wandered?");
 245     MBBI->eraseFromParent();
 246   }
 247
 248   // Finally, nuke the UPDATE_VRSAVE.
 249   MI->eraseFromParent();
 250 }
 251
 252 // HandleVRSaveUpdate - MI is the UPDATE_VRSAVE instruction introduced by the
 253 // instruction selector.  Based on the vector registers that have been used,
 254 // transform this into the appropriate ORI instruction.
 255 static void HandleVRSaveUpdate(MachineInstr *MI, const TargetInstrInfo &TII) {
 256   MachineFunction *MF = MI->getParent()->getParent();
 257   const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 258   DebugLoc dl = MI->getDebugLoc();
 259
 260   unsigned UsedRegMask = 0;
 261   for (unsigned i = 0; i != 32; ++i)
 262     if (MF->getRegInfo().isPhysRegUsed(VRRegNo[i]))
 263       UsedRegMask |= 1 << (31-i);
 264
 265   // Live in and live out values already must be in the mask, so don't bother
 266   // marking them.
 267   for (MachineRegisterInfo::livein_iterator
 268        I = MF->getRegInfo().livein_begin(),
 269        E = MF->getRegInfo().livein_end(); I != E; ++I) {
 270     unsigned RegNo = TRI->getEncodingValue(I->first);
 271     if (VRRegNo[RegNo] == I->first)        // If this really is a vector reg.
 272       UsedRegMask &= ~(1 << (31-RegNo));   // Doesn't need to be marked.
 273   }
 274
 275   // Live out registers appear as use operands on return instructions.
 276   for (MachineFunction::const_iterator BI = MF->begin(), BE = MF->end();
 277        UsedRegMask != 0 && BI != BE; ++BI) {
 278     const MachineBasicBlock &MBB = *BI;
 279     if (MBB.empty() || !MBB.back().isReturn())
 280       continue;
 281     const MachineInstr &Ret = MBB.back();
 282     for (unsigned I = 0, E = Ret.getNumOperands(); I != E; ++I) {
 283       const MachineOperand &MO = Ret.getOperand(I);
 284       if (!MO.isReg() || !PPC::VRRCRegClass.contains(MO.getReg()))
 285         continue;
 286       unsigned RegNo = TRI->getEncodingValue(MO.getReg());
 287       UsedRegMask &= ~(1 << (31-RegNo));
 288     }
 289   }
 290
 291   // If no registers are used, turn this into a copy.
 292   if (UsedRegMask == 0) {
 293     // Remove all VRSAVE code.
 294     RemoveVRSaveCode(MI);
 295     return;
 296   }
 297
 298   unsigned SrcReg = MI->getOperand(1).getReg();
 299   unsigned DstReg = MI->getOperand(0).getReg();
 300
 301   if ((UsedRegMask & 0xFFFF) == UsedRegMask) {
 302     if (DstReg != SrcReg)
 303       BuildMI(*MI->getParent(), MI, dl, TII.get(PPC::ORI), DstReg)
 304         .addReg(SrcReg)
 305         .addImm(UsedRegMask);
 306     else
 307       BuildMI(*MI->getParent(), MI, dl, TII.get(PPC::ORI), DstReg)
 308         .addReg(SrcReg, RegState::Kill)
 309         .addImm(UsedRegMask);
 310   } else if ((UsedRegMask & 0xFFFF0000) == UsedRegMask) {
 311     if (DstReg != SrcReg)
 312       BuildMI(*MI->getParent(), MI, dl, TII.get(PPC::ORIS), DstReg)
 313         .addReg(SrcReg)
 314         .addImm(UsedRegMask >> 16);
 315     else
 316       BuildMI(*MI->getParent(), MI, dl, TII.get(PPC::ORIS), DstReg)
 317         .addReg(SrcReg, RegState::Kill)
 318         .addImm(UsedRegMask >> 16);
 319   } else {
 320     if (DstReg != SrcReg)
 321       BuildMI(*MI->getParent(), MI, dl, TII.get(PPC::ORIS), DstReg)
 322         .addReg(SrcReg)
 323         .addImm(UsedRegMask >> 16);
 324     else
 325       BuildMI(*MI->getParent(), MI, dl, TII.get(PPC::ORIS), DstReg)
 326         .addReg(SrcReg, RegState::Kill)
 327         .addImm(UsedRegMask >> 16);
 328
 329     BuildMI(*MI->getParent(), MI, dl, TII.get(PPC::ORI), DstReg)
 330       .addReg(DstReg, RegState::Kill)
 331       .addImm(UsedRegMask & 0xFFFF);
 332   }
 333
 334   // Remove the old UPDATE_VRSAVE instruction.
 335   MI->eraseFromParent();
 336 }
 337
 338 static bool spillsCR(const MachineFunction &MF) {
 339   const PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
 340   return FuncInfo->isCRSpilled();
 341 }
 342
 343 static bool spillsVRSAVE(const MachineFunction &MF) {
 344   const PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
 345   return FuncInfo->isVRSAVESpilled();
 346 }
 347
 348 static bool hasSpills(const MachineFunction &MF) {
 349   const PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
 350   return FuncInfo->hasSpills();
 351 }
 352
 353 static bool hasNonRISpills(const MachineFunction &MF) {
 354   const PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
 355   return FuncInfo->hasNonRISpills();
 356 }
 357
 358 /// determineFrameLayout - Determine the size of the frame and maximum call
 359 /// frame size.
 360 unsigned PPCFrameLowering::determineFrameLayout(MachineFunction &MF,
 361                                                 bool UpdateMF,
 362                                                 bool UseEstimate) const {
 363   MachineFrameInfo *MFI = MF.getFrameInfo();
 364
 365   // Get the number of bytes to allocate from the FrameInfo
 366   unsigned FrameSize =
 367     UseEstimate ? MFI->estimateStackSize(MF) : MFI->getStackSize();
 368
 369   // Get stack alignments. The frame must be aligned to the greatest of these:
 370   unsigned TargetAlign = getStackAlignment(); // alignment required per the ABI
 371   unsigned MaxAlign = MFI->getMaxAlignment(); // algmt required by data in frame
 372   unsigned AlignMask = std::max(MaxAlign, TargetAlign) - 1;
 373
 374   const PPCRegisterInfo *RegInfo =
 375       static_cast<const PPCRegisterInfo *>(MF.getSubtarget().getRegisterInfo());
 376
 377   // If we are a leaf function, and use up to 224 bytes of stack space,
 378   // don't have a frame pointer, calls, or dynamic alloca then we do not need
 379   // to adjust the stack pointer (we fit in the Red Zone).
 380   // The 32-bit SVR4 ABI has no Red Zone. However, it can still generate
 381   // stackless code if all local vars are reg-allocated.
 382   bool DisableRedZone = MF.getFunction()->getAttributes().
 383     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoRedZone);
 384   if (!DisableRedZone &&
 385       (Subtarget.isPPC64() ||                      // 32-bit SVR4, no stack-
 386        !Subtarget.isSVR4ABI() ||                   //   allocated locals.
 387         FrameSize == 0) &&
 388       FrameSize <= 224 &&                          // Fits in red zone.
 389       !MFI->hasVarSizedObjects() &&                // No dynamic alloca.
 390       !MFI->adjustsStack() &&                      // No calls.
 391       !RegInfo->hasBasePointer(MF)) { // No special alignment.
 392     // No need for frame
 393     if (UpdateMF)
 394       MFI->setStackSize(0);
 395     return 0;
 396   }
 397
 398   // Get the maximum call frame size of all the calls.
 399   unsigned maxCallFrameSize = MFI->getMaxCallFrameSize();
 400
 401   // Maximum call frame needs to be at least big enough for linkage area.
 402   unsigned minCallFrameSize = getLinkageSize(Subtarget.isPPC64(),
 403                                              Subtarget.isDarwinABI(),
 404                                              Subtarget.isELFv2ABI());
 405   maxCallFrameSize = std::max(maxCallFrameSize, minCallFrameSize);
 406
 407   // If we have dynamic alloca then maxCallFrameSize needs to be aligned so
 408   // that allocations will be aligned.
 409   if (MFI->hasVarSizedObjects())
 410     maxCallFrameSize = (maxCallFrameSize + AlignMask) & ~AlignMask;
 411
 412   // Update maximum call frame size.
 413   if (UpdateMF)
 414     MFI->setMaxCallFrameSize(maxCallFrameSize);
 415
 416   // Include call frame size in total.
 417   FrameSize += maxCallFrameSize;
 418
 419   // Make sure the frame is aligned.
 420   FrameSize = (FrameSize + AlignMask) & ~AlignMask;
 421
 422   // Update frame info.
 423   if (UpdateMF)
 424     MFI->setStackSize(FrameSize);
 425
 426   return FrameSize;
 427 }
 428
 429 // hasFP - Return true if the specified function actually has a dedicated frame
 430 // pointer register.
 431 bool PPCFrameLowering::hasFP(const MachineFunction &MF) const {
 432   const MachineFrameInfo *MFI = MF.getFrameInfo();
 433   // FIXME: This is pretty much broken by design: hasFP() might be called really
 434   // early, before the stack layout was calculated and thus hasFP() might return
 435   // true or false here depending on the time of call.
 436   return (MFI->getStackSize()) && needsFP(MF);
 437 }
 438
 439 // needsFP - Return true if the specified function should have a dedicated frame
 440 // pointer register.  This is true if the function has variable sized allocas or
 441 // if frame pointer elimination is disabled.
 442 bool PPCFrameLowering::needsFP(const MachineFunction &MF) const {
 443   const MachineFrameInfo *MFI = MF.getFrameInfo();
 444
 445   // Naked functions have no stack frame pushed, so we don't have a frame
 446   // pointer.
 447   if (MF.getFunction()->getAttributes().hasAttribute(
 448           AttributeSet::FunctionIndex, Attribute::Naked))
 449     return false;
 450
 451   return MF.getTarget().Options.DisableFramePointerElim(MF) ||
 452     MFI->hasVarSizedObjects() ||
 453     (MF.getTarget().Options.GuaranteedTailCallOpt &&
 454      MF.getInfo<PPCFunctionInfo>()->hasFastCall());
 455 }
 456
 457 void PPCFrameLowering::replaceFPWithRealFP(MachineFunction &MF) const {
 458   bool is31 = needsFP(MF);
 459   unsigned FPReg  = is31 ? PPC::R31 : PPC::R1;
 460   unsigned FP8Reg = is31 ? PPC::X31 : PPC::X1;
 461
 462   const PPCRegisterInfo *RegInfo =
 463       static_cast<const PPCRegisterInfo *>(MF.getSubtarget().getRegisterInfo());
 464   bool HasBP = RegInfo->hasBasePointer(MF);
 465   unsigned BPReg  = HasBP ? (unsigned) RegInfo->getBaseRegister(MF) : FPReg;
 466   unsigned BP8Reg = HasBP ? (unsigned) PPC::X30 : FPReg;
 467
 468   for (MachineFunction::iterator BI = MF.begin(), BE = MF.end();
 469        BI != BE; ++BI)
 470     for (MachineBasicBlock::iterator MBBI = BI->end(); MBBI != BI->begin(); ) {
 471       --MBBI;
 472       for (unsigned I = 0, E = MBBI->getNumOperands(); I != E; ++I) {
 473         MachineOperand &MO = MBBI->getOperand(I);
 474         if (!MO.isReg())
 475           continue;
 476
 477         switch (MO.getReg()) {
 478         case PPC::FP:
 479           MO.setReg(FPReg);
 480           break;
 481         case PPC::FP8:
 482           MO.setReg(FP8Reg);
 483           break;
 484         case PPC::BP:
 485           MO.setReg(BPReg);
 486           break;
 487         case PPC::BP8:
 488           MO.setReg(BP8Reg);
 489           break;
 490
 491         }
 492       }
 493     }
 494 }
 495
 496 void PPCFrameLowering::emitPrologue(MachineFunction &MF) const {
 497   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
 498   MachineBasicBlock::iterator MBBI = MBB.begin();
 499   MachineFrameInfo *MFI = MF.getFrameInfo();
 500   const PPCInstrInfo &TII =
 501       *static_cast<const PPCInstrInfo *>(MF.getSubtarget().getInstrInfo());
 502   const PPCRegisterInfo *RegInfo =
 503       static_cast<const PPCRegisterInfo *>(MF.getSubtarget().getRegisterInfo());
 504
 505   MachineModuleInfo &MMI = MF.getMMI();
 506   const MCRegisterInfo *MRI = MMI.getContext().getRegisterInfo();
 507   DebugLoc dl;
 508   bool needsCFI = MMI.hasDebugInfo() ||
 509     MF.getFunction()->needsUnwindTableEntry();
 510   bool isPIC = MF.getTarget().getRelocationModel() == Reloc::PIC_;
 511
 512   // Get processor type.
 513   bool isPPC64 = Subtarget.isPPC64();
 514   // Get the ABI.
 515   bool isDarwinABI = Subtarget.isDarwinABI();
 516   bool isSVR4ABI = Subtarget.isSVR4ABI();
 517   bool isELFv2ABI = Subtarget.isELFv2ABI();
 518   assert((isDarwinABI || isSVR4ABI) &&
 519          "Currently only Darwin and SVR4 ABIs are supported for PowerPC.");
 520
 521   // Scan the prolog, looking for an UPDATE_VRSAVE instruction.  If we find it,
 522   // process it.
 523   if (!isSVR4ABI)
 524     for (unsigned i = 0; MBBI != MBB.end(); ++i, ++MBBI) {
 525       if (MBBI->getOpcode() == PPC::UPDATE_VRSAVE) {
 526         HandleVRSaveUpdate(MBBI, TII);
 527         break;
 528       }
 529     }
 530
 531   // Move MBBI back to the beginning of the function.
 532   MBBI = MBB.begin();
 533
 534   // Work out frame sizes.
 535   unsigned FrameSize = determineFrameLayout(MF);
 536   int NegFrameSize = -FrameSize;
 537   if (!isInt<32>(NegFrameSize))
 538     llvm_unreachable("Unhandled stack size!");
 539
 540   if (MFI->isFrameAddressTaken())
 541     replaceFPWithRealFP(MF);
 542
 543   // Check if the link register (LR) must be saved.
 544   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
 545   bool MustSaveLR = FI->mustSaveLR();
 546   const SmallVectorImpl<unsigned> &MustSaveCRs = FI->getMustSaveCRs();
 547   // Do we have a frame pointer and/or base pointer for this function?
 548   bool HasFP = hasFP(MF);
 549   bool HasBP = RegInfo->hasBasePointer(MF);
 550
 551   unsigned SPReg       = isPPC64 ? PPC::X1  : PPC::R1;
 552   unsigned BPReg       = RegInfo->getBaseRegister(MF);
 553   unsigned FPReg       = isPPC64 ? PPC::X31 : PPC::R31;
 554   unsigned LRReg       = isPPC64 ? PPC::LR8 : PPC::LR;
 555   unsigned ScratchReg  = isPPC64 ? PPC::X0  : PPC::R0;
 556   unsigned TempReg     = isPPC64 ? PPC::X12 : PPC::R12; // another scratch reg
 557   //  ...(R12/X12 is volatile in both Darwin & SVR4, & can't be a function arg.)
 558   const MCInstrDesc& MFLRInst = TII.get(isPPC64 ? PPC::MFLR8
 559                                                 : PPC::MFLR );
 560   const MCInstrDesc& StoreInst = TII.get(isPPC64 ? PPC::STD
 561                                                  : PPC::STW );
 562   const MCInstrDesc& StoreUpdtInst = TII.get(isPPC64 ? PPC::STDU
 563                                                      : PPC::STWU );
 564   const MCInstrDesc& StoreUpdtIdxInst = TII.get(isPPC64 ? PPC::STDUX
 565                                                         : PPC::STWUX);
 566   const MCInstrDesc& LoadImmShiftedInst = TII.get(isPPC64 ? PPC::LIS8
 567                                                           : PPC::LIS );
 568   const MCInstrDesc& OrImmInst = TII.get(isPPC64 ? PPC::ORI8
 569                                                  : PPC::ORI );
 570   const MCInstrDesc& OrInst = TII.get(isPPC64 ? PPC::OR8
 571                                               : PPC::OR );
 572   const MCInstrDesc& SubtractCarryingInst = TII.get(isPPC64 ? PPC::SUBFC8
 573                                                             : PPC::SUBFC);
 574   const MCInstrDesc& SubtractImmCarryingInst = TII.get(isPPC64 ? PPC::SUBFIC8
 575                                                                : PPC::SUBFIC);
 576
 577   // Regarding this assert: Even though LR is saved in the caller's frame (i.e.,
 578   // LROffset is positive), that slot is callee-owned. Because PPC32 SVR4 has no
 579   // Red Zone, an asynchronous event (a form of "callee") could claim a frame &
 580   // overwrite it, so PPC32 SVR4 must claim at least a minimal frame to save LR.
 581   assert((isPPC64 || !isSVR4ABI || !(!FrameSize && (MustSaveLR || HasFP))) &&
 582          "FrameSize must be >0 to save/restore the FP or LR for 32-bit SVR4.");
 583
 584   int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
 585
 586   int FPOffset = 0;
 587   if (HasFP) {
 588     if (isSVR4ABI) {
 589       MachineFrameInfo *FFI = MF.getFrameInfo();
 590       int FPIndex = FI->getFramePointerSaveIndex();
 591       assert(FPIndex && "No Frame Pointer Save Slot!");
 592       FPOffset = FFI->getObjectOffset(FPIndex);
 593     } else {
 594       FPOffset =
 595           PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
 596     }
 597   }
 598
 599   int BPOffset = 0;
 600   if (HasBP) {
 601     if (isSVR4ABI) {
 602       MachineFrameInfo *FFI = MF.getFrameInfo();
 603       int BPIndex = FI->getBasePointerSaveIndex();
 604       assert(BPIndex && "No Base Pointer Save Slot!");
 605       BPOffset = FFI->getObjectOffset(BPIndex);
 606     } else {
 607       BPOffset =
 608         PPCFrameLowering::getBasePointerSaveOffset(isPPC64,
 609                                                    isDarwinABI,
 610                                                    isPIC);
 611     }
 612   }
 613
 614   // Get stack alignments.
 615   unsigned MaxAlign = MFI->getMaxAlignment();
 616   if (HasBP && MaxAlign > 1)
 617     assert(isPowerOf2_32(MaxAlign) && isInt<16>(MaxAlign) &&
 618            "Invalid alignment!");
 619
 620   // Frames of 32KB & larger require special handling because they cannot be
 621   // indexed into with a simple STDU/STWU/STD/STW immediate offset operand.
 622   bool isLargeFrame = !isInt<16>(NegFrameSize);
 623
 624   if (MustSaveLR)
 625     BuildMI(MBB, MBBI, dl, MFLRInst, ScratchReg);
 626
 627   assert((isPPC64 || MustSaveCRs.empty()) &&
 628          "Prologue CR saving supported only in 64-bit mode");
 629
 630   if (!MustSaveCRs.empty()) { // will only occur for PPC64
 631     // FIXME: In the ELFv2 ABI, we are not required to save all CR fields.
 632     // If only one or two CR fields are clobbered, it could be more
 633     // efficient to use mfocrf to selectively save just those fields.
 634     MachineInstrBuilder MIB =
 635       BuildMI(MBB, MBBI, dl, TII.get(PPC::MFCR8), TempReg);
 636     for (unsigned i = 0, e = MustSaveCRs.size(); i != e; ++i)
 637       MIB.addReg(MustSaveCRs[i], RegState::ImplicitKill);
 638   }
 639
 640   if (HasFP)
 641     // FIXME: On PPC32 SVR4, we must not spill before claiming the stackframe.
 642     BuildMI(MBB, MBBI, dl, StoreInst)
 643       .addReg(FPReg)
 644       .addImm(FPOffset)
 645       .addReg(SPReg);
 646
 647   if (isPIC && !isDarwinABI && !isPPC64 &&
 648       MF.getInfo<PPCFunctionInfo>()->usesPICBase())
 649     // FIXME: On PPC32 SVR4, we must not spill before claiming the stackframe.
 650     BuildMI(MBB, MBBI, dl, StoreInst)
 651       .addReg(PPC::R30)
 652       .addImm(-8U)
 653       .addReg(SPReg);
 654
 655   if (HasBP)
 656     // FIXME: On PPC32 SVR4, we must not spill before claiming the stackframe.
 657     BuildMI(MBB, MBBI, dl, StoreInst)
 658       .addReg(BPReg)
 659       .addImm(BPOffset)
 660       .addReg(SPReg);
 661
 662   if (MustSaveLR)
 663     // FIXME: On PPC32 SVR4, we must not spill before claiming the stackframe.
 664     BuildMI(MBB, MBBI, dl, StoreInst)
 665       .addReg(ScratchReg)
 666       .addImm(LROffset)
 667       .addReg(SPReg);
 668
 669   if (!MustSaveCRs.empty()) // will only occur for PPC64
 670     BuildMI(MBB, MBBI, dl, TII.get(PPC::STW8))
 671       .addReg(TempReg, getKillRegState(true))
 672       .addImm(8)
 673       .addReg(SPReg);
 674
 675   // Skip the rest if this is a leaf function & all spills fit in the Red Zone.
 676   if (!FrameSize) return;
 677
 678   // Adjust stack pointer: r1 += NegFrameSize.
 679   // If there is a preferred stack alignment, align R1 now
 680
 681   if (HasBP) {
 682     // Save a copy of r1 as the base pointer.
 683     BuildMI(MBB, MBBI, dl, OrInst, BPReg)
 684       .addReg(SPReg)
 685       .addReg(SPReg);
 686   }
 687
 688   if (HasBP && MaxAlign > 1) {
 689     if (isPPC64)
 690       BuildMI(MBB, MBBI, dl, TII.get(PPC::RLDICL), ScratchReg)
 691         .addReg(SPReg)
 692         .addImm(0)
 693         .addImm(64 - Log2_32(MaxAlign));
 694     else // PPC32...
 695       BuildMI(MBB, MBBI, dl, TII.get(PPC::RLWINM), ScratchReg)
 696         .addReg(SPReg)
 697         .addImm(0)
 698         .addImm(32 - Log2_32(MaxAlign))
 699         .addImm(31);
 700     if (!isLargeFrame) {
 701       BuildMI(MBB, MBBI, dl, SubtractImmCarryingInst, ScratchReg)
 702         .addReg(ScratchReg, RegState::Kill)
 703         .addImm(NegFrameSize);
 704     } else {
 705       BuildMI(MBB, MBBI, dl, LoadImmShiftedInst, TempReg)
 706         .addImm(NegFrameSize >> 16);
 707       BuildMI(MBB, MBBI, dl, OrImmInst, TempReg)
 708         .addReg(TempReg, RegState::Kill)
 709         .addImm(NegFrameSize & 0xFFFF);
 710       BuildMI(MBB, MBBI, dl, SubtractCarryingInst, ScratchReg)
 711         .addReg(ScratchReg, RegState::Kill)
 712         .addReg(TempReg, RegState::Kill);
 713     }
 714     BuildMI(MBB, MBBI, dl, StoreUpdtIdxInst, SPReg)
 715       .addReg(SPReg, RegState::Kill)
 716       .addReg(SPReg)
 717       .addReg(ScratchReg);
 718
 719   } else if (!isLargeFrame) {
 720     BuildMI(MBB, MBBI, dl, StoreUpdtInst, SPReg)
 721       .addReg(SPReg)
 722       .addImm(NegFrameSize)
 723       .addReg(SPReg);
 724
 725   } else {
 726     BuildMI(MBB, MBBI, dl, LoadImmShiftedInst, ScratchReg)
 727       .addImm(NegFrameSize >> 16);
 728     BuildMI(MBB, MBBI, dl, OrImmInst, ScratchReg)
 729       .addReg(ScratchReg, RegState::Kill)
 730       .addImm(NegFrameSize & 0xFFFF);
 731     BuildMI(MBB, MBBI, dl, StoreUpdtIdxInst, SPReg)
 732       .addReg(SPReg, RegState::Kill)
 733       .addReg(SPReg)
 734       .addReg(ScratchReg);
 735   }
 736
 737   // Add Call Frame Information for the instructions we generated above.
 738   if (needsCFI) {
 739     unsigned CFIIndex;
 740
 741     if (HasBP) {
 742       // Define CFA in terms of BP. Do this in preference to using FP/SP,
 743       // because if the stack needed aligning then CFA won't be at a fixed
 744       // offset from FP/SP.
 745       unsigned Reg = MRI->getDwarfRegNum(BPReg, true);
 746       CFIIndex = MMI.addFrameInst(
 747           MCCFIInstruction::createDefCfaRegister(nullptr, Reg));
 748     } else {
 749       // Adjust the definition of CFA to account for the change in SP.
 750       assert(NegFrameSize);
 751       CFIIndex = MMI.addFrameInst(
 752           MCCFIInstruction::createDefCfaOffset(nullptr, NegFrameSize));
 753     }
 754     BuildMI(MBB, MBBI, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 755         .addCFIIndex(CFIIndex);
 756
 757     if (HasFP) {
 758       // Describe where FP was saved, at a fixed offset from CFA.
 759       unsigned Reg = MRI->getDwarfRegNum(FPReg, true);
 760       CFIIndex = MMI.addFrameInst(
 761           MCCFIInstruction::createOffset(nullptr, Reg, FPOffset));
 762       BuildMI(MBB, MBBI, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 763           .addCFIIndex(CFIIndex);
 764     }
 765
 766     if (HasBP) {
 767       // Describe where BP was saved, at a fixed offset from CFA.
 768       unsigned Reg = MRI->getDwarfRegNum(BPReg, true);
 769       CFIIndex = MMI.addFrameInst(
 770           MCCFIInstruction::createOffset(nullptr, Reg, BPOffset));
 771       BuildMI(MBB, MBBI, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 772           .addCFIIndex(CFIIndex);
 773     }
 774
 775     if (MustSaveLR) {
 776       // Describe where LR was saved, at a fixed offset from CFA.
 777       unsigned Reg = MRI->getDwarfRegNum(LRReg, true);
 778       CFIIndex = MMI.addFrameInst(
 779           MCCFIInstruction::createOffset(nullptr, Reg, LROffset));
 780       BuildMI(MBB, MBBI, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 781           .addCFIIndex(CFIIndex);
 782     }
 783   }
 784
 785   // If there is a frame pointer, copy R1 into R31
 786   if (HasFP) {
 787     BuildMI(MBB, MBBI, dl, OrInst, FPReg)
 788       .addReg(SPReg)
 789       .addReg(SPReg);
 790
 791     if (!HasBP && needsCFI) {
 792       // Change the definition of CFA from SP+offset to FP+offset, because SP
 793       // will change at every alloca.
 794       unsigned Reg = MRI->getDwarfRegNum(FPReg, true);
 795       unsigned CFIIndex = MMI.addFrameInst(
 796           MCCFIInstruction::createDefCfaRegister(nullptr, Reg));
 797
 798       BuildMI(MBB, MBBI, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 799           .addCFIIndex(CFIIndex);
 800     }
 801   }
 802
 803   if (needsCFI) {
 804     // Describe where callee saved registers were saved, at fixed offsets from
 805     // CFA.
 806     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
 807     for (unsigned I = 0, E = CSI.size(); I != E; ++I) {
 808       unsigned Reg = CSI[I].getReg();
 809       if (Reg == PPC::LR || Reg == PPC::LR8 || Reg == PPC::RM) continue;
 810
 811       // This is a bit of a hack: CR2LT, CR2GT, CR2EQ and CR2UN are just
 812       // subregisters of CR2. We just need to emit a move of CR2.
 813       if (PPC::CRBITRCRegClass.contains(Reg))
 814         continue;
 815
 816       // For SVR4, don't emit a move for the CR spill slot if we haven't
 817       // spilled CRs.
 818       if (isSVR4ABI && (PPC::CR2 <= Reg && Reg <= PPC::CR4)
 819           && MustSaveCRs.empty())
 820         continue;
 821
 822       // For 64-bit SVR4 when we have spilled CRs, the spill location
 823       // is SP+8, not a frame-relative slot.
 824       if (isSVR4ABI && isPPC64 && (PPC::CR2 <= Reg && Reg <= PPC::CR4)) {
 825         // In the ELFv1 ABI, only CR2 is noted in CFI and stands in for
 826         // the whole CR word.  In the ELFv2 ABI, every CR that was
 827         // actually saved gets its own CFI record.
 828         unsigned CRReg = isELFv2ABI? Reg : (unsigned) PPC::CR2;
 829         unsigned CFIIndex = MMI.addFrameInst(MCCFIInstruction::createOffset(
 830             nullptr, MRI->getDwarfRegNum(CRReg, true), 8));
 831         BuildMI(MBB, MBBI, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 832             .addCFIIndex(CFIIndex);
 833         continue;
 834       }
 835
 836       int Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
 837       unsigned CFIIndex = MMI.addFrameInst(MCCFIInstruction::createOffset(
 838           nullptr, MRI->getDwarfRegNum(Reg, true), Offset));
 839       BuildMI(MBB, MBBI, dl, TII.get(TargetOpcode::CFI_INSTRUCTION))
 840           .addCFIIndex(CFIIndex);
 841     }
 842   }
 843 }
 844
 845 void PPCFrameLowering::emitEpilogue(MachineFunction &MF,
 846                                 MachineBasicBlock &MBB) const {
 847   MachineBasicBlock::iterator MBBI = MBB.getLastNonDebugInstr();
 848   assert(MBBI != MBB.end() && "Returning block has no terminator");
 849   const PPCInstrInfo &TII =
 850       *static_cast<const PPCInstrInfo *>(MF.getSubtarget().getInstrInfo());
 851   const PPCRegisterInfo *RegInfo =
 852       static_cast<const PPCRegisterInfo *>(MF.getSubtarget().getRegisterInfo());
 853
 854   unsigned RetOpcode = MBBI->getOpcode();
 855   DebugLoc dl;
 856
 857   assert((RetOpcode == PPC::BLR ||
 858           RetOpcode == PPC::TCRETURNri ||
 859           RetOpcode == PPC::TCRETURNdi ||
 860           RetOpcode == PPC::TCRETURNai ||
 861           RetOpcode == PPC::TCRETURNri8 ||
 862           RetOpcode == PPC::TCRETURNdi8 ||
 863           RetOpcode == PPC::TCRETURNai8) &&
 864          "Can only insert epilog into returning blocks");
 865
 866   // Get alignment info so we know how to restore the SP.
 867   const MachineFrameInfo *MFI = MF.getFrameInfo();
 868
 869   // Get the number of bytes allocated from the FrameInfo.
 870   int FrameSize = MFI->getStackSize();
 871
 872   // Get processor type.
 873   bool isPPC64 = Subtarget.isPPC64();
 874   // Get the ABI.
 875   bool isDarwinABI = Subtarget.isDarwinABI();
 876   bool isSVR4ABI = Subtarget.isSVR4ABI();
 877   bool isPIC = MF.getTarget().getRelocationModel() == Reloc::PIC_;
 878
 879   // Check if the link register (LR) has been saved.
 880   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
 881   bool MustSaveLR = FI->mustSaveLR();
 882   const SmallVectorImpl<unsigned> &MustSaveCRs = FI->getMustSaveCRs();
 883   // Do we have a frame pointer and/or base pointer for this function?
 884   bool HasFP = hasFP(MF);
 885   bool HasBP = RegInfo->hasBasePointer(MF);
 886
 887   unsigned SPReg      = isPPC64 ? PPC::X1  : PPC::R1;
 888   unsigned BPReg      = RegInfo->getBaseRegister(MF);
 889   unsigned FPReg      = isPPC64 ? PPC::X31 : PPC::R31;
 890   unsigned ScratchReg  = isPPC64 ? PPC::X0  : PPC::R0;
 891   unsigned TempReg     = isPPC64 ? PPC::X12 : PPC::R12; // another scratch reg
 892   const MCInstrDesc& MTLRInst = TII.get( isPPC64 ? PPC::MTLR8
 893                                                  : PPC::MTLR );
 894   const MCInstrDesc& LoadInst = TII.get( isPPC64 ? PPC::LD
 895                                                  : PPC::LWZ );
 896   const MCInstrDesc& LoadImmShiftedInst = TII.get( isPPC64 ? PPC::LIS8
 897                                                            : PPC::LIS );
 898   const MCInstrDesc& OrImmInst = TII.get( isPPC64 ? PPC::ORI8
 899                                                   : PPC::ORI );
 900   const MCInstrDesc& AddImmInst = TII.get( isPPC64 ? PPC::ADDI8
 901                                                    : PPC::ADDI );
 902   const MCInstrDesc& AddInst = TII.get( isPPC64 ? PPC::ADD8
 903                                                 : PPC::ADD4 );
 904
 905   int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
 906
 907   int FPOffset = 0;
 908   if (HasFP) {
 909     if (isSVR4ABI) {
 910       MachineFrameInfo *FFI = MF.getFrameInfo();
 911       int FPIndex = FI->getFramePointerSaveIndex();
 912       assert(FPIndex && "No Frame Pointer Save Slot!");
 913       FPOffset = FFI->getObjectOffset(FPIndex);
 914     } else {
 915       FPOffset =
 916           PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
 917     }
 918   }
 919
 920   int BPOffset = 0;
 921   if (HasBP) {
 922     if (isSVR4ABI) {
 923       MachineFrameInfo *FFI = MF.getFrameInfo();
 924       int BPIndex = FI->getBasePointerSaveIndex();
 925       assert(BPIndex && "No Base Pointer Save Slot!");
 926       BPOffset = FFI->getObjectOffset(BPIndex);
 927     } else {
 928       BPOffset =
 929         PPCFrameLowering::getBasePointerSaveOffset(isPPC64,
 930                                                    isDarwinABI,
 931                                                    isPIC);
 932     }
 933   }
 934
 935   bool UsesTCRet =  RetOpcode == PPC::TCRETURNri ||
 936     RetOpcode == PPC::TCRETURNdi ||
 937     RetOpcode == PPC::TCRETURNai ||
 938     RetOpcode == PPC::TCRETURNri8 ||
 939     RetOpcode == PPC::TCRETURNdi8 ||
 940     RetOpcode == PPC::TCRETURNai8;
 941
 942   if (UsesTCRet) {
 943     int MaxTCRetDelta = FI->getTailCallSPDelta();
 944     MachineOperand &StackAdjust = MBBI->getOperand(1);
 945     assert(StackAdjust.isImm() && "Expecting immediate value.");
 946     // Adjust stack pointer.
 947     int StackAdj = StackAdjust.getImm();
 948     int Delta = StackAdj - MaxTCRetDelta;
 949     assert((Delta >= 0) && "Delta must be positive");
 950     if (MaxTCRetDelta>0)
 951       FrameSize += (StackAdj +Delta);
 952     else
 953       FrameSize += StackAdj;
 954   }
 955
 956   // Frames of 32KB & larger require special handling because they cannot be
 957   // indexed into with a simple LD/LWZ immediate offset operand.
 958   bool isLargeFrame = !isInt<16>(FrameSize);
 959
 960   if (FrameSize) {
 961     // In the prologue, the loaded (or persistent) stack pointer value is offset
 962     // by the STDU/STDUX/STWU/STWUX instruction.  Add this offset back now.
 963
 964     // If this function contained a fastcc call and GuaranteedTailCallOpt is
 965     // enabled (=> hasFastCall()==true) the fastcc call might contain a tail
 966     // call which invalidates the stack pointer value in SP(0). So we use the
 967     // value of R31 in this case.
 968     if (FI->hasFastCall()) {
 969       assert(HasFP && "Expecting a valid frame pointer.");
 970       if (!isLargeFrame) {
 971         BuildMI(MBB, MBBI, dl, AddImmInst, SPReg)
 972           .addReg(FPReg).addImm(FrameSize);
 973       } else {
 974         BuildMI(MBB, MBBI, dl, LoadImmShiftedInst, ScratchReg)
 975           .addImm(FrameSize >> 16);
 976         BuildMI(MBB, MBBI, dl, OrImmInst, ScratchReg)
 977           .addReg(ScratchReg, RegState::Kill)
 978           .addImm(FrameSize & 0xFFFF);
 979         BuildMI(MBB, MBBI, dl, AddInst)
 980           .addReg(SPReg)
 981           .addReg(FPReg)
 982           .addReg(ScratchReg);
 983       }
 984     } else if (!isLargeFrame && !HasBP && !MFI->hasVarSizedObjects()) {
 985       BuildMI(MBB, MBBI, dl, AddImmInst, SPReg)
 986         .addReg(SPReg)
 987         .addImm(FrameSize);
 988     } else {
 989       BuildMI(MBB, MBBI, dl, LoadInst, SPReg)
 990         .addImm(0)
 991         .addReg(SPReg);
 992     }
 993
 994   }
 995
 996   if (MustSaveLR)
 997     BuildMI(MBB, MBBI, dl, LoadInst, ScratchReg)
 998       .addImm(LROffset)
 999       .addReg(SPReg);
1000
1001   assert((isPPC64 || MustSaveCRs.empty()) &&
1002          "Epilogue CR restoring supported only in 64-bit mode");
1003
1004   if (!MustSaveCRs.empty()) // will only occur for PPC64
1005     BuildMI(MBB, MBBI, dl, TII.get(PPC::LWZ8), TempReg)
1006       .addImm(8)
1007       .addReg(SPReg);
1008
1009   if (HasFP)
1010     BuildMI(MBB, MBBI, dl, LoadInst, FPReg)
1011       .addImm(FPOffset)
1012       .addReg(SPReg);
1013
1014   if (isPIC && !isDarwinABI && !isPPC64 &&
1015       MF.getInfo<PPCFunctionInfo>()->usesPICBase())
1016     // FIXME: On PPC32 SVR4, we must not spill before claiming the stackframe.
1017     BuildMI(MBB, MBBI, dl, LoadInst)
1018       .addReg(PPC::R30)
1019       .addImm(-8U)
1020       .addReg(SPReg);
1021
1022   if (HasBP)
1023     BuildMI(MBB, MBBI, dl, LoadInst, BPReg)
1024       .addImm(BPOffset)
1025       .addReg(SPReg);
1026
1027   if (!MustSaveCRs.empty()) // will only occur for PPC64
1028     for (unsigned i = 0, e = MustSaveCRs.size(); i != e; ++i)
1029       BuildMI(MBB, MBBI, dl, TII.get(PPC::MTOCRF8), MustSaveCRs[i])
1030         .addReg(TempReg, getKillRegState(i == e-1));
1031
1032   if (MustSaveLR)
1033     BuildMI(MBB, MBBI, dl, MTLRInst).addReg(ScratchReg);
1034
1035   // Callee pop calling convention. Pop parameter/linkage area. Used for tail
1036   // call optimization
1037   if (MF.getTarget().Options.GuaranteedTailCallOpt && RetOpcode == PPC::BLR &&
1038       MF.getFunction()->getCallingConv() == CallingConv::Fast) {
1039      PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1040      unsigned CallerAllocatedAmt = FI->getMinReservedArea();
1041
1042      if (CallerAllocatedAmt && isInt<16>(CallerAllocatedAmt)) {
1043        BuildMI(MBB, MBBI, dl, AddImmInst, SPReg)
1044          .addReg(SPReg).addImm(CallerAllocatedAmt);
1045      } else {
1046        BuildMI(MBB, MBBI, dl, LoadImmShiftedInst, ScratchReg)
1047           .addImm(CallerAllocatedAmt >> 16);
1048        BuildMI(MBB, MBBI, dl, OrImmInst, ScratchReg)
1049           .addReg(ScratchReg, RegState::Kill)
1050           .addImm(CallerAllocatedAmt & 0xFFFF);
1051        BuildMI(MBB, MBBI, dl, AddInst)
1052           .addReg(SPReg)
1053           .addReg(FPReg)
1054           .addReg(ScratchReg);
1055      }
1056   } else if (RetOpcode == PPC::TCRETURNdi) {
1057     MBBI = MBB.getLastNonDebugInstr();
1058     MachineOperand &JumpTarget = MBBI->getOperand(0);
1059     BuildMI(MBB, MBBI, dl, TII.get(PPC::TAILB)).
1060       addGlobalAddress(JumpTarget.getGlobal(), JumpTarget.getOffset());
1061   } else if (RetOpcode == PPC::TCRETURNri) {
1062     MBBI = MBB.getLastNonDebugInstr();
1063     assert(MBBI->getOperand(0).isReg() && "Expecting register operand.");
1064     BuildMI(MBB, MBBI, dl, TII.get(PPC::TAILBCTR));
1065   } else if (RetOpcode == PPC::TCRETURNai) {
1066     MBBI = MBB.getLastNonDebugInstr();
1067     MachineOperand &JumpTarget = MBBI->getOperand(0);
1068     BuildMI(MBB, MBBI, dl, TII.get(PPC::TAILBA)).addImm(JumpTarget.getImm());
1069   } else if (RetOpcode == PPC::TCRETURNdi8) {
1070     MBBI = MBB.getLastNonDebugInstr();
1071     MachineOperand &JumpTarget = MBBI->getOperand(0);
1072     BuildMI(MBB, MBBI, dl, TII.get(PPC::TAILB8)).
1073       addGlobalAddress(JumpTarget.getGlobal(), JumpTarget.getOffset());
1074   } else if (RetOpcode == PPC::TCRETURNri8) {
1075     MBBI = MBB.getLastNonDebugInstr();
1076     assert(MBBI->getOperand(0).isReg() && "Expecting register operand.");
1077     BuildMI(MBB, MBBI, dl, TII.get(PPC::TAILBCTR8));
1078   } else if (RetOpcode == PPC::TCRETURNai8) {
1079     MBBI = MBB.getLastNonDebugInstr();
1080     MachineOperand &JumpTarget = MBBI->getOperand(0);
1081     BuildMI(MBB, MBBI, dl, TII.get(PPC::TAILBA8)).addImm(JumpTarget.getImm());
1082   }
1083 }
1084
1085 /// MustSaveLR - Return true if this function requires that we save the LR
1086 /// register onto the stack in the prolog and restore it in the epilog of the
1087 /// function.
1088 static bool MustSaveLR(const MachineFunction &MF, unsigned LR) {
1089   const PPCFunctionInfo *MFI = MF.getInfo<PPCFunctionInfo>();
1090
1091   // We need a save/restore of LR if there is any def of LR (which is
1092   // defined by calls, including the PIC setup sequence), or if there is
1093   // some use of the LR stack slot (e.g. for builtin_return_address).
1094   // (LR comes in 32 and 64 bit versions.)
1095   MachineRegisterInfo::def_iterator RI = MF.getRegInfo().def_begin(LR);
1096   return RI !=MF.getRegInfo().def_end() || MFI->isLRStoreRequired();
1097 }
1098
1099 void
1100 PPCFrameLowering::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
1101                                                    RegScavenger *) const {
1102   const PPCRegisterInfo *RegInfo =
1103       static_cast<const PPCRegisterInfo *>(MF.getSubtarget().getRegisterInfo());
1104
1105   //  Save and clear the LR state.
1106   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1107   unsigned LR = RegInfo->getRARegister();
1108   FI->setMustSaveLR(MustSaveLR(MF, LR));
1109   MachineRegisterInfo &MRI = MF.getRegInfo();
1110   MRI.setPhysRegUnused(LR);
1111
1112   //  Save R31 if necessary
1113   int FPSI = FI->getFramePointerSaveIndex();
1114   bool isPPC64 = Subtarget.isPPC64();
1115   bool isDarwinABI  = Subtarget.isDarwinABI();
1116   bool isPIC = MF.getTarget().getRelocationModel() == Reloc::PIC_;
1117   MachineFrameInfo *MFI = MF.getFrameInfo();
1118
1119   // If the frame pointer save index hasn't been defined yet.
1120   if (!FPSI && needsFP(MF)) {
1121     // Find out what the fix offset of the frame pointer save area.
1122     int FPOffset = getFramePointerSaveOffset(isPPC64, isDarwinABI);
1123     // Allocate the frame index for frame pointer save area.
1124     FPSI = MFI->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
1125     // Save the result.
1126     FI->setFramePointerSaveIndex(FPSI);
1127   }
1128
1129   int BPSI = FI->getBasePointerSaveIndex();
1130   if (!BPSI && RegInfo->hasBasePointer(MF)) {
1131     int BPOffset = getBasePointerSaveOffset(isPPC64, isDarwinABI, isPIC);
1132     // Allocate the frame index for the base pointer save area.
1133     BPSI = MFI->CreateFixedObject(isPPC64? 8 : 4, BPOffset, true);
1134     // Save the result.
1135     FI->setBasePointerSaveIndex(BPSI);
1136   }
1137
1138   // Reserve stack space to move the linkage area to in case of a tail call.
1139   int TCSPDelta = 0;
1140   if (MF.getTarget().Options.GuaranteedTailCallOpt &&
1141       (TCSPDelta = FI->getTailCallSPDelta()) < 0) {
1142     MFI->CreateFixedObject(-1 * TCSPDelta, TCSPDelta, true);
1143   }
1144
1145   // For 32-bit SVR4, allocate the nonvolatile CR spill slot iff the
1146   // function uses CR 2, 3, or 4.
1147   if (!isPPC64 && !isDarwinABI &&
1148       (MRI.isPhysRegUsed(PPC::CR2) ||
1149        MRI.isPhysRegUsed(PPC::CR3) ||
1150        MRI.isPhysRegUsed(PPC::CR4))) {
1151     int FrameIdx = MFI->CreateFixedObject((uint64_t)4, (int64_t)-4, true);
1152     FI->setCRSpillFrameIndex(FrameIdx);
1153   }
1154 }
1155
1156 void PPCFrameLowering::processFunctionBeforeFrameFinalized(MachineFunction &MF,
1157                                                        RegScavenger *RS) const {
1158   // Early exit if not using the SVR4 ABI.
1159   if (!Subtarget.isSVR4ABI()) {
1160     addScavengingSpillSlot(MF, RS);
1161     return;
1162   }
1163
1164   // Get callee saved register information.
1165   MachineFrameInfo *FFI = MF.getFrameInfo();
1166   const std::vector<CalleeSavedInfo> &CSI = FFI->getCalleeSavedInfo();
1167
1168   // Early exit if no callee saved registers are modified!
1169   if (CSI.empty() && !needsFP(MF)) {
1170     addScavengingSpillSlot(MF, RS);
1171     return;
1172   }
1173
1174   unsigned MinGPR = PPC::R31;
1175   unsigned MinG8R = PPC::X31;
1176   unsigned MinFPR = PPC::F31;
1177   unsigned MinVR = PPC::V31;
1178
1179   bool HasGPSaveArea = false;
1180   bool HasG8SaveArea = false;
1181   bool HasFPSaveArea = false;
1182   bool HasVRSAVESaveArea = false;
1183   bool HasVRSaveArea = false;
1184
1185   SmallVector<CalleeSavedInfo, 18> GPRegs;
1186   SmallVector<CalleeSavedInfo, 18> G8Regs;
1187   SmallVector<CalleeSavedInfo, 18> FPRegs;
1188   SmallVector<CalleeSavedInfo, 18> VRegs;
1189
1190   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1191     unsigned Reg = CSI[i].getReg();
1192     if (PPC::GPRCRegClass.contains(Reg)) {
1193       HasGPSaveArea = true;
1194
1195       GPRegs.push_back(CSI[i]);
1196
1197       if (Reg < MinGPR) {
1198         MinGPR = Reg;
1199       }
1200     } else if (PPC::G8RCRegClass.contains(Reg)) {
1201       HasG8SaveArea = true;
1202
1203       G8Regs.push_back(CSI[i]);
1204
1205       if (Reg < MinG8R) {
1206         MinG8R = Reg;
1207       }
1208     } else if (PPC::F8RCRegClass.contains(Reg)) {
1209       HasFPSaveArea = true;
1210
1211       FPRegs.push_back(CSI[i]);
1212
1213       if (Reg < MinFPR) {
1214         MinFPR = Reg;
1215       }
1216     } else if (PPC::CRBITRCRegClass.contains(Reg) ||
1217                PPC::CRRCRegClass.contains(Reg)) {
1218       ; // do nothing, as we already know whether CRs are spilled
1219     } else if (PPC::VRSAVERCRegClass.contains(Reg)) {
1220       HasVRSAVESaveArea = true;
1221     } else if (PPC::VRRCRegClass.contains(Reg)) {
1222       HasVRSaveArea = true;
1223
1224       VRegs.push_back(CSI[i]);
1225
1226       if (Reg < MinVR) {
1227         MinVR = Reg;
1228       }
1229     } else {
1230       llvm_unreachable("Unknown RegisterClass!");
1231     }
1232   }
1233
1234   PPCFunctionInfo *PFI = MF.getInfo<PPCFunctionInfo>();
1235   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
1236
1237   int64_t LowerBound = 0;
1238
1239   // Take into account stack space reserved for tail calls.
1240   int TCSPDelta = 0;
1241   if (MF.getTarget().Options.GuaranteedTailCallOpt &&
1242       (TCSPDelta = PFI->getTailCallSPDelta()) < 0) {
1243     LowerBound = TCSPDelta;
1244   }
1245
1246   // The Floating-point register save area is right below the back chain word
1247   // of the previous stack frame.
1248   if (HasFPSaveArea) {
1249     for (unsigned i = 0, e = FPRegs.size(); i != e; ++i) {
1250       int FI = FPRegs[i].getFrameIdx();
1251
1252       FFI->setObjectOffset(FI, LowerBound + FFI->getObjectOffset(FI));
1253     }
1254
1255     LowerBound -= (31 - TRI->getEncodingValue(MinFPR) + 1) * 8;
1256   }
1257
1258   // Check whether the frame pointer register is allocated. If so, make sure it
1259   // is spilled to the correct offset.
1260   if (needsFP(MF)) {
1261     HasGPSaveArea = true;
1262
1263     int FI = PFI->getFramePointerSaveIndex();
1264     assert(FI && "No Frame Pointer Save Slot!");
1265
1266     FFI->setObjectOffset(FI, LowerBound + FFI->getObjectOffset(FI));
1267   }
1268
1269   const PPCRegisterInfo *RegInfo =
1270       static_cast<const PPCRegisterInfo *>(MF.getSubtarget().getRegisterInfo());
1271   if (RegInfo->hasBasePointer(MF)) {
1272     HasGPSaveArea = true;
1273
1274     int FI = PFI->getBasePointerSaveIndex();
1275     assert(FI && "No Base Pointer Save Slot!");
1276
1277     FFI->setObjectOffset(FI, LowerBound + FFI->getObjectOffset(FI));
1278   }
1279
1280   // General register save area starts right below the Floating-point
1281   // register save area.
1282   if (HasGPSaveArea || HasG8SaveArea) {
1283     // Move general register save area spill slots down, taking into account
1284     // the size of the Floating-point register save area.
1285     for (unsigned i = 0, e = GPRegs.size(); i != e; ++i) {
1286       int FI = GPRegs[i].getFrameIdx();
1287
1288       FFI->setObjectOffset(FI, LowerBound + FFI->getObjectOffset(FI));
1289     }
1290
1291     // Move general register save area spill slots down, taking into account
1292     // the size of the Floating-point register save area.
1293     for (unsigned i = 0, e = G8Regs.size(); i != e; ++i) {
1294       int FI = G8Regs[i].getFrameIdx();
1295
1296       FFI->setObjectOffset(FI, LowerBound + FFI->getObjectOffset(FI));
1297     }
1298
1299     unsigned MinReg =
1300       std::min<unsigned>(TRI->getEncodingValue(MinGPR),
1301                          TRI->getEncodingValue(MinG8R));
1302
1303     if (Subtarget.isPPC64()) {
1304       LowerBound -= (31 - MinReg + 1) * 8;
1305     } else {
1306       LowerBound -= (31 - MinReg + 1) * 4;
1307     }
1308   }
1309
1310   // For 32-bit only, the CR save area is below the general register
1311   // save area.  For 64-bit SVR4, the CR save area is addressed relative
1312   // to the stack pointer and hence does not need an adjustment here.
1313   // Only CR2 (the first nonvolatile spilled) has an associated frame
1314   // index so that we have a single uniform save area.
1315   if (spillsCR(MF) && !(Subtarget.isPPC64() && Subtarget.isSVR4ABI())) {
1316     // Adjust the frame index of the CR spill slot.
1317     for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1318       unsigned Reg = CSI[i].getReg();
1319
1320       if ((Subtarget.isSVR4ABI() && Reg == PPC::CR2)
1321           // Leave Darwin logic as-is.
1322           || (!Subtarget.isSVR4ABI() &&
1323               (PPC::CRBITRCRegClass.contains(Reg) ||
1324                PPC::CRRCRegClass.contains(Reg)))) {
1325         int FI = CSI[i].getFrameIdx();
1326
1327         FFI->setObjectOffset(FI, LowerBound + FFI->getObjectOffset(FI));
1328       }
1329     }
1330
1331     LowerBound -= 4; // The CR save area is always 4 bytes long.
1332   }
1333
1334   if (HasVRSAVESaveArea) {
1335     // FIXME SVR4: Is it actually possible to have multiple elements in CSI
1336     //             which have the VRSAVE register class?
1337     // Adjust the frame index of the VRSAVE spill slot.
1338     for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1339       unsigned Reg = CSI[i].getReg();
1340
1341       if (PPC::VRSAVERCRegClass.contains(Reg)) {
1342         int FI = CSI[i].getFrameIdx();
1343
1344         FFI->setObjectOffset(FI, LowerBound + FFI->getObjectOffset(FI));
1345       }
1346     }
1347
1348     LowerBound -= 4; // The VRSAVE save area is always 4 bytes long.
1349   }
1350
1351   if (HasVRSaveArea) {
1352     // Insert alignment padding, we need 16-byte alignment.
1353     LowerBound = (LowerBound - 15) & ~(15);
1354
1355     for (unsigned i = 0, e = VRegs.size(); i != e; ++i) {
1356       int FI = VRegs[i].getFrameIdx();
1357
1358       FFI->setObjectOffset(FI, LowerBound + FFI->getObjectOffset(FI));
1359     }
1360   }
1361
1362   addScavengingSpillSlot(MF, RS);
1363 }
1364
1365 void
1366 PPCFrameLowering::addScavengingSpillSlot(MachineFunction &MF,
1367                                          RegScavenger *RS) const {
1368   // Reserve a slot closest to SP or frame pointer if we have a dynalloc or
1369   // a large stack, which will require scavenging a register to materialize a
1370   // large offset.
1371
1372   // We need to have a scavenger spill slot for spills if the frame size is
1373   // large. In case there is no free register for large-offset addressing,
1374   // this slot is used for the necessary emergency spill. Also, we need the
1375   // slot for dynamic stack allocations.
1376
1377   // The scavenger might be invoked if the frame offset does not fit into
1378   // the 16-bit immediate. We don't know the complete frame size here
1379   // because we've not yet computed callee-saved register spills or the
1380   // needed alignment padding.
1381   unsigned StackSize = determineFrameLayout(MF, false, true);
1382   MachineFrameInfo *MFI = MF.getFrameInfo();
1383   if (MFI->hasVarSizedObjects() || spillsCR(MF) || spillsVRSAVE(MF) ||
1384       hasNonRISpills(MF) || (hasSpills(MF) && !isInt<16>(StackSize))) {
1385     const TargetRegisterClass *GPRC = &PPC::GPRCRegClass;
1386     const TargetRegisterClass *G8RC = &PPC::G8RCRegClass;
1387     const TargetRegisterClass *RC = Subtarget.isPPC64() ? G8RC : GPRC;
1388     RS->addScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
1389                                                        RC->getAlignment(),
1390                                                        false));
1391
1392     // Might we have over-aligned allocas?
1393     bool HasAlVars = MFI->hasVarSizedObjects() &&
1394                      MFI->getMaxAlignment() > getStackAlignment();
1395
1396     // These kinds of spills might need two registers.
1397     if (spillsCR(MF) || spillsVRSAVE(MF) || HasAlVars)
1398       RS->addScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
1399                                                          RC->getAlignment(),
1400                                                          false));
1401
1402   }
1403 }
1404
1405 bool
1406 PPCFrameLowering::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1407                                      MachineBasicBlock::iterator MI,
1408                                      const std::vector<CalleeSavedInfo> &CSI,
1409                                      const TargetRegisterInfo *TRI) const {
1410
1411   // Currently, this function only handles SVR4 32- and 64-bit ABIs.
1412   // Return false otherwise to maintain pre-existing behavior.
1413   if (!Subtarget.isSVR4ABI())
1414     return false;
1415
1416   MachineFunction *MF = MBB.getParent();
1417   const PPCInstrInfo &TII =
1418       *static_cast<const PPCInstrInfo *>(MF->getSubtarget().getInstrInfo());
1419   DebugLoc DL;
1420   bool CRSpilled = false;
1421   MachineInstrBuilder CRMIB;
1422
1423   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1424     unsigned Reg = CSI[i].getReg();
1425     // Only Darwin actually uses the VRSAVE register, but it can still appear
1426     // here if, for example, @llvm.eh.unwind.init() is used.  If we're not on
1427     // Darwin, ignore it.
1428     if (Reg == PPC::VRSAVE && !Subtarget.isDarwinABI())
1429       continue;
1430
1431     // CR2 through CR4 are the nonvolatile CR fields.
1432     bool IsCRField = PPC::CR2 <= Reg && Reg <= PPC::CR4;
1433
1434     // Add the callee-saved register as live-in; it's killed at the spill.
1435     MBB.addLiveIn(Reg);
1436
1437     if (CRSpilled && IsCRField) {
1438       CRMIB.addReg(Reg, RegState::ImplicitKill);
1439       continue;
1440     }
1441
1442     // Insert the spill to the stack frame.
1443     if (IsCRField) {
1444       PPCFunctionInfo *FuncInfo = MF->getInfo<PPCFunctionInfo>();
1445       if (Subtarget.isPPC64()) {
1446         // The actual spill will happen at the start of the prologue.
1447         FuncInfo->addMustSaveCR(Reg);
1448       } else {
1449         CRSpilled = true;
1450         FuncInfo->setSpillsCR();
1451
1452         // 32-bit:  FP-relative.  Note that we made sure CR2-CR4 all have
1453         // the same frame index in PPCRegisterInfo::hasReservedSpillSlot.
1454         CRMIB = BuildMI(*MF, DL, TII.get(PPC::MFCR), PPC::R12)
1455                   .addReg(Reg, RegState::ImplicitKill);
1456
1457         MBB.insert(MI, CRMIB);
1458         MBB.insert(MI, addFrameReference(BuildMI(*MF, DL, TII.get(PPC::STW))
1459                                          .addReg(PPC::R12,
1460                                                  getKillRegState(true)),
1461                                          CSI[i].getFrameIdx()));
1462       }
1463     } else {
1464       const TargetRegisterClass *RC = TRI->getMinimalPhysRegClass(Reg);
1465       TII.storeRegToStackSlot(MBB, MI, Reg, true,
1466                               CSI[i].getFrameIdx(), RC, TRI);
1467     }
1468   }
1469   return true;
1470 }
1471
1472 static void
1473 restoreCRs(bool isPPC64, bool is31,
1474            bool CR2Spilled, bool CR3Spilled, bool CR4Spilled,
1475            MachineBasicBlock &MBB, MachineBasicBlock::iterator MI,
1476            const std::vector<CalleeSavedInfo> &CSI, unsigned CSIIndex) {
1477
1478   MachineFunction *MF = MBB.getParent();
1479   const PPCInstrInfo &TII =
1480       *static_cast<const PPCInstrInfo *>(MF->getSubtarget().getInstrInfo());
1481   DebugLoc DL;
1482   unsigned RestoreOp, MoveReg;
1483
1484   if (isPPC64)
1485     // This is handled during epilogue generation.
1486     return;
1487   else {
1488     // 32-bit:  FP-relative
1489     MBB.insert(MI, addFrameReference(BuildMI(*MF, DL, TII.get(PPC::LWZ),
1490                                              PPC::R12),
1491                                      CSI[CSIIndex].getFrameIdx()));
1492     RestoreOp = PPC::MTOCRF;
1493     MoveReg = PPC::R12;
1494   }
1495
1496   if (CR2Spilled)
1497     MBB.insert(MI, BuildMI(*MF, DL, TII.get(RestoreOp), PPC::CR2)
1498                .addReg(MoveReg, getKillRegState(!CR3Spilled && !CR4Spilled)));
1499
1500   if (CR3Spilled)
1501     MBB.insert(MI, BuildMI(*MF, DL, TII.get(RestoreOp), PPC::CR3)
1502                .addReg(MoveReg, getKillRegState(!CR4Spilled)));
1503
1504   if (CR4Spilled)
1505     MBB.insert(MI, BuildMI(*MF, DL, TII.get(RestoreOp), PPC::CR4)
1506                .addReg(MoveReg, getKillRegState(true)));
1507 }
1508
1509 void PPCFrameLowering::
1510 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1511                               MachineBasicBlock::iterator I) const {
1512   const PPCInstrInfo &TII =
1513       *static_cast<const PPCInstrInfo *>(MF.getSubtarget().getInstrInfo());
1514   if (MF.getTarget().Options.GuaranteedTailCallOpt &&
1515       I->getOpcode() == PPC::ADJCALLSTACKUP) {
1516     // Add (actually subtract) back the amount the callee popped on return.
1517     if (int CalleeAmt =  I->getOperand(1).getImm()) {
1518       bool is64Bit = Subtarget.isPPC64();
1519       CalleeAmt *= -1;
1520       unsigned StackReg = is64Bit ? PPC::X1 : PPC::R1;
1521       unsigned TmpReg = is64Bit ? PPC::X0 : PPC::R0;
1522       unsigned ADDIInstr = is64Bit ? PPC::ADDI8 : PPC::ADDI;
1523       unsigned ADDInstr = is64Bit ? PPC::ADD8 : PPC::ADD4;
1524       unsigned LISInstr = is64Bit ? PPC::LIS8 : PPC::LIS;
1525       unsigned ORIInstr = is64Bit ? PPC::ORI8 : PPC::ORI;
1526       MachineInstr *MI = I;
1527       DebugLoc dl = MI->getDebugLoc();
1528
1529       if (isInt<16>(CalleeAmt)) {
1530         BuildMI(MBB, I, dl, TII.get(ADDIInstr), StackReg)
1531           .addReg(StackReg, RegState::Kill)
1532           .addImm(CalleeAmt);
1533       } else {
1534         MachineBasicBlock::iterator MBBI = I;
1535         BuildMI(MBB, MBBI, dl, TII.get(LISInstr), TmpReg)
1536           .addImm(CalleeAmt >> 16);
1537         BuildMI(MBB, MBBI, dl, TII.get(ORIInstr), TmpReg)
1538           .addReg(TmpReg, RegState::Kill)
1539           .addImm(CalleeAmt & 0xFFFF);
1540         BuildMI(MBB, MBBI, dl, TII.get(ADDInstr), StackReg)
1541           .addReg(StackReg, RegState::Kill)
1542           .addReg(TmpReg);
1543       }
1544     }
1545   }
1546   // Simply discard ADJCALLSTACKDOWN, ADJCALLSTACKUP instructions.
1547   MBB.erase(I);
1548 }
1549
1550 bool
1551 PPCFrameLowering::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1552                                         MachineBasicBlock::iterator MI,
1553                                         const std::vector<CalleeSavedInfo> &CSI,
1554                                         const TargetRegisterInfo *TRI) const {
1555
1556   // Currently, this function only handles SVR4 32- and 64-bit ABIs.
1557   // Return false otherwise to maintain pre-existing behavior.
1558   if (!Subtarget.isSVR4ABI())
1559     return false;
1560
1561   MachineFunction *MF = MBB.getParent();
1562   const PPCInstrInfo &TII =
1563       *static_cast<const PPCInstrInfo *>(MF->getSubtarget().getInstrInfo());
1564   bool CR2Spilled = false;
1565   bool CR3Spilled = false;
1566   bool CR4Spilled = false;
1567   unsigned CSIIndex = 0;
1568
1569   // Initialize insertion-point logic; we will be restoring in reverse
1570   // order of spill.
1571   MachineBasicBlock::iterator I = MI, BeforeI = I;
1572   bool AtStart = I == MBB.begin();
1573
1574   if (!AtStart)
1575     --BeforeI;
1576
1577   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1578     unsigned Reg = CSI[i].getReg();
1579
1580     // Only Darwin actually uses the VRSAVE register, but it can still appear
1581     // here if, for example, @llvm.eh.unwind.init() is used.  If we're not on
1582     // Darwin, ignore it.
1583     if (Reg == PPC::VRSAVE && !Subtarget.isDarwinABI())
1584       continue;
1585
1586     if (Reg == PPC::CR2) {
1587       CR2Spilled = true;
1588       // The spill slot is associated only with CR2, which is the
1589       // first nonvolatile spilled.  Save it here.
1590       CSIIndex = i;
1591       continue;
1592     } else if (Reg == PPC::CR3) {
1593       CR3Spilled = true;
1594       continue;
1595     } else if (Reg == PPC::CR4) {
1596       CR4Spilled = true;
1597       continue;
1598     } else {
1599       // When we first encounter a non-CR register after seeing at
1600       // least one CR register, restore all spilled CRs together.
1601       if ((CR2Spilled || CR3Spilled || CR4Spilled)
1602           && !(PPC::CR2 <= Reg && Reg <= PPC::CR4)) {
1603         bool is31 = needsFP(*MF);
1604         restoreCRs(Subtarget.isPPC64(), is31,
1605                    CR2Spilled, CR3Spilled, CR4Spilled,
1606                    MBB, I, CSI, CSIIndex);
1607         CR2Spilled = CR3Spilled = CR4Spilled = false;
1608       }
1609
1610       // Default behavior for non-CR saves.
1611       const TargetRegisterClass *RC = TRI->getMinimalPhysRegClass(Reg);
1612       TII.loadRegFromStackSlot(MBB, I, Reg, CSI[i].getFrameIdx(),
1613                                RC, TRI);
1614       assert(I != MBB.begin() &&
1615              "loadRegFromStackSlot didn't insert any code!");
1616       }
1617
1618     // Insert in reverse order.
1619     if (AtStart)
1620       I = MBB.begin();
1621     else {
1622       I = BeforeI;
1623       ++I;
1624     }
1625   }
1626
1627   // If we haven't yet spilled the CRs, do so now.
1628   if (CR2Spilled || CR3Spilled || CR4Spilled) {
1629     bool is31 = needsFP(*MF);
1630     restoreCRs(Subtarget.isPPC64(), is31, CR2Spilled, CR3Spilled, CR4Spilled,
1631                MBB, I, CSI, CSIIndex);
1632   }
1633
1634   return true;
1635 }