lib/Target/PowerPC/PPCFastISel.cpp

   1 //===-- PPCFastISel.cpp - PowerPC FastISel implementation -----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the PowerPC-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // PPCGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "PPC.h"
  17 #include "MCTargetDesc/PPCPredicates.h"
  18 #include "PPCISelLowering.h"
  19 #include "PPCSubtarget.h"
  20 #include "PPCTargetMachine.h"
  21 #include "llvm/ADT/Optional.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/IR/CallingConv.h"
  30 #include "llvm/IR/GetElementPtrTypeIterator.h"
  31 #include "llvm/IR/GlobalAlias.h"
  32 #include "llvm/IR/GlobalVariable.h"
  33 #include "llvm/IR/IntrinsicInst.h"
  34 #include "llvm/IR/Operator.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Target/TargetLowering.h"
  37 #include "llvm/Target/TargetMachine.h"
  38
  39 //===----------------------------------------------------------------------===//
  40 //
  41 // TBD:
  42 //   FastLowerArguments: Handle simple cases.
  43 //   PPCMaterializeGV: Handle TLS.
  44 //   SelectCall: Handle function pointers.
  45 //   SelectCall: Handle multi-register return values.
  46 //   SelectCall: Optimize away nops for local calls.
  47 //   processCallArgs: Handle bit-converted arguments.
  48 //   finishCall: Handle multi-register return values.
  49 //   PPCComputeAddress: Handle parameter references as FrameIndex's.
  50 //   PPCEmitCmp: Handle immediate as operand 1.
  51 //   SelectCall: Handle small byval arguments.
  52 //   SelectIntrinsicCall: Implement.
  53 //   SelectSelect: Implement.
  54 //   Consider factoring isTypeLegal into the base class.
  55 //   Implement switches and jump tables.
  56 //
  57 //===----------------------------------------------------------------------===//
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "ppcfastisel"
  61
  62 namespace {
  63
  64 typedef struct Address {
  65   enum {
  66     RegBase,
  67     FrameIndexBase
  68   } BaseType;
  69
  70   union {
  71     unsigned Reg;
  72     int FI;
  73   } Base;
  74
  75   long Offset;
  76
  77   // Innocuous defaults for our address.
  78   Address()
  79    : BaseType(RegBase), Offset(0) {
  80      Base.Reg = 0;
  81    }
  82 } Address;
  83
  84 class PPCFastISel final : public FastISel {
  85
  86   const TargetMachine &TM;
  87   const TargetInstrInfo &TII;
  88   const TargetLowering &TLI;
  89   const PPCSubtarget *PPCSubTarget;
  90   LLVMContext *Context;
  91
  92   public:
  93     explicit PPCFastISel(FunctionLoweringInfo &FuncInfo,
  94                          const TargetLibraryInfo *LibInfo)
  95     : FastISel(FuncInfo, LibInfo),
  96       TM(FuncInfo.MF->getTarget()),
  97       TII(*TM.getInstrInfo()),
  98       TLI(*TM.getTargetLowering()),
  99       PPCSubTarget(&TM.getSubtarget<PPCSubtarget>()),
 100       Context(&FuncInfo.Fn->getContext()) { }
 101
 102   // Backend specific FastISel code.
 103   private:
 104     bool TargetSelectInstruction(const Instruction *I) override;
 105     unsigned TargetMaterializeConstant(const Constant *C) override;
 106     unsigned TargetMaterializeAlloca(const AllocaInst *AI) override;
 107     bool tryToFoldLoadIntoMI(MachineInstr *MI, unsigned OpNo,
 108                              const LoadInst *LI) override;
 109     bool FastLowerArguments() override;
 110     unsigned FastEmit_i(MVT Ty, MVT RetTy, unsigned Opc, uint64_t Imm) override;
 111     unsigned FastEmitInst_ri(unsigned MachineInstOpcode,
 112                              const TargetRegisterClass *RC,
 113                              unsigned Op0, bool Op0IsKill,
 114                              uint64_t Imm);
 115     unsigned FastEmitInst_r(unsigned MachineInstOpcode,
 116                             const TargetRegisterClass *RC,
 117                             unsigned Op0, bool Op0IsKill);
 118     unsigned FastEmitInst_rr(unsigned MachineInstOpcode,
 119                              const TargetRegisterClass *RC,
 120                              unsigned Op0, bool Op0IsKill,
 121                              unsigned Op1, bool Op1IsKill);
 122
 123   // Instruction selection routines.
 124   private:
 125     bool SelectLoad(const Instruction *I);
 126     bool SelectStore(const Instruction *I);
 127     bool SelectBranch(const Instruction *I);
 128     bool SelectIndirectBr(const Instruction *I);
 129     bool SelectFPExt(const Instruction *I);
 130     bool SelectFPTrunc(const Instruction *I);
 131     bool SelectIToFP(const Instruction *I, bool IsSigned);
 132     bool SelectFPToI(const Instruction *I, bool IsSigned);
 133     bool SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode);
 134     bool SelectCall(const Instruction *I);
 135     bool SelectRet(const Instruction *I);
 136     bool SelectTrunc(const Instruction *I);
 137     bool SelectIntExt(const Instruction *I);
 138
 139   // Utility routines.
 140   private:
 141     bool isTypeLegal(Type *Ty, MVT &VT);
 142     bool isLoadTypeLegal(Type *Ty, MVT &VT);
 143     bool PPCEmitCmp(const Value *Src1Value, const Value *Src2Value,
 144                     bool isZExt, unsigned DestReg);
 145     bool PPCEmitLoad(MVT VT, unsigned &ResultReg, Address &Addr,
 146                      const TargetRegisterClass *RC, bool IsZExt = true,
 147                      unsigned FP64LoadOpc = PPC::LFD);
 148     bool PPCEmitStore(MVT VT, unsigned SrcReg, Address &Addr);
 149     bool PPCComputeAddress(const Value *Obj, Address &Addr);
 150     void PPCSimplifyAddress(Address &Addr, MVT VT, bool &UseOffset,
 151                             unsigned &IndexReg);
 152     bool PPCEmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
 153                            unsigned DestReg, bool IsZExt);
 154     unsigned PPCMaterializeFP(const ConstantFP *CFP, MVT VT);
 155     unsigned PPCMaterializeGV(const GlobalValue *GV, MVT VT);
 156     unsigned PPCMaterializeInt(const Constant *C, MVT VT);
 157     unsigned PPCMaterialize32BitInt(int64_t Imm,
 158                                     const TargetRegisterClass *RC);
 159     unsigned PPCMaterialize64BitInt(int64_t Imm,
 160                                     const TargetRegisterClass *RC);
 161     unsigned PPCMoveToIntReg(const Instruction *I, MVT VT,
 162                              unsigned SrcReg, bool IsSigned);
 163     unsigned PPCMoveToFPReg(MVT VT, unsigned SrcReg, bool IsSigned);
 164
 165   // Call handling routines.
 166   private:
 167     bool processCallArgs(SmallVectorImpl<Value*> &Args,
 168                          SmallVectorImpl<unsigned> &ArgRegs,
 169                          SmallVectorImpl<MVT> &ArgVTs,
 170                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 171                          SmallVectorImpl<unsigned> &RegArgs,
 172                          CallingConv::ID CC,
 173                          unsigned &NumBytes,
 174                          bool IsVarArg);
 175     void finishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 176                     const Instruction *I, CallingConv::ID CC,
 177                     unsigned &NumBytes, bool IsVarArg);
 178     CCAssignFn *usePPC32CCs(unsigned Flag);
 179
 180   private:
 181   #include "PPCGenFastISel.inc"
 182
 183 };
 184
 185 } // end anonymous namespace
 186
 187 #include "PPCGenCallingConv.inc"
 188
 189 // Function whose sole purpose is to kill compiler warnings
 190 // stemming from unused functions included from PPCGenCallingConv.inc.
 191 CCAssignFn *PPCFastISel::usePPC32CCs(unsigned Flag) {
 192   if (Flag == 1)
 193     return CC_PPC32_SVR4;
 194   else if (Flag == 2)
 195     return CC_PPC32_SVR4_ByVal;
 196   else if (Flag == 3)
 197     return CC_PPC32_SVR4_VarArg;
 198   else
 199     return RetCC_PPC;
 200 }
 201
 202 static Optional<PPC::Predicate> getComparePred(CmpInst::Predicate Pred) {
 203   switch (Pred) {
 204     // These are not representable with any single compare.
 205     case CmpInst::FCMP_FALSE:
 206     case CmpInst::FCMP_UEQ:
 207     case CmpInst::FCMP_UGT:
 208     case CmpInst::FCMP_UGE:
 209     case CmpInst::FCMP_ULT:
 210     case CmpInst::FCMP_ULE:
 211     case CmpInst::FCMP_UNE:
 212     case CmpInst::FCMP_TRUE:
 213     default:
 214       return Optional<PPC::Predicate>();
 215
 216     case CmpInst::FCMP_OEQ:
 217     case CmpInst::ICMP_EQ:
 218       return PPC::PRED_EQ;
 219
 220     case CmpInst::FCMP_OGT:
 221     case CmpInst::ICMP_UGT:
 222     case CmpInst::ICMP_SGT:
 223       return PPC::PRED_GT;
 224
 225     case CmpInst::FCMP_OGE:
 226     case CmpInst::ICMP_UGE:
 227     case CmpInst::ICMP_SGE:
 228       return PPC::PRED_GE;
 229
 230     case CmpInst::FCMP_OLT:
 231     case CmpInst::ICMP_ULT:
 232     case CmpInst::ICMP_SLT:
 233       return PPC::PRED_LT;
 234
 235     case CmpInst::FCMP_OLE:
 236     case CmpInst::ICMP_ULE:
 237     case CmpInst::ICMP_SLE:
 238       return PPC::PRED_LE;
 239
 240     case CmpInst::FCMP_ONE:
 241     case CmpInst::ICMP_NE:
 242       return PPC::PRED_NE;
 243
 244     case CmpInst::FCMP_ORD:
 245       return PPC::PRED_NU;
 246
 247     case CmpInst::FCMP_UNO:
 248       return PPC::PRED_UN;
 249   }
 250 }
 251
 252 // Determine whether the type Ty is simple enough to be handled by
 253 // fast-isel, and return its equivalent machine type in VT.
 254 // FIXME: Copied directly from ARM -- factor into base class?
 255 bool PPCFastISel::isTypeLegal(Type *Ty, MVT &VT) {
 256   EVT Evt = TLI.getValueType(Ty, true);
 257
 258   // Only handle simple types.
 259   if (Evt == MVT::Other || !Evt.isSimple()) return false;
 260   VT = Evt.getSimpleVT();
 261
 262   // Handle all legal types, i.e. a register that will directly hold this
 263   // value.
 264   return TLI.isTypeLegal(VT);
 265 }
 266
 267 // Determine whether the type Ty is simple enough to be handled by
 268 // fast-isel as a load target, and return its equivalent machine type in VT.
 269 bool PPCFastISel::isLoadTypeLegal(Type *Ty, MVT &VT) {
 270   if (isTypeLegal(Ty, VT)) return true;
 271
 272   // If this is a type than can be sign or zero-extended to a basic operation
 273   // go ahead and accept it now.
 274   if (VT == MVT::i8 || VT == MVT::i16 || VT == MVT::i32) {
 275     return true;
 276   }
 277
 278   return false;
 279 }
 280
 281 // Given a value Obj, create an Address object Addr that represents its
 282 // address.  Return false if we can't handle it.
 283 bool PPCFastISel::PPCComputeAddress(const Value *Obj, Address &Addr) {
 284   const User *U = nullptr;
 285   unsigned Opcode = Instruction::UserOp1;
 286   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 287     // Don't walk into other basic blocks unless the object is an alloca from
 288     // another block, otherwise it may not have a virtual register assigned.
 289     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 290         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 291       Opcode = I->getOpcode();
 292       U = I;
 293     }
 294   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 295     Opcode = C->getOpcode();
 296     U = C;
 297   }
 298
 299   switch (Opcode) {
 300     default:
 301       break;
 302     case Instruction::BitCast:
 303       // Look through bitcasts.
 304       return PPCComputeAddress(U->getOperand(0), Addr);
 305     case Instruction::IntToPtr:
 306       // Look past no-op inttoptrs.
 307       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 308         return PPCComputeAddress(U->getOperand(0), Addr);
 309       break;
 310     case Instruction::PtrToInt:
 311       // Look past no-op ptrtoints.
 312       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 313         return PPCComputeAddress(U->getOperand(0), Addr);
 314       break;
 315     case Instruction::GetElementPtr: {
 316       Address SavedAddr = Addr;
 317       long TmpOffset = Addr.Offset;
 318
 319       // Iterate through the GEP folding the constants into offsets where
 320       // we can.
 321       gep_type_iterator GTI = gep_type_begin(U);
 322       for (User::const_op_iterator II = U->op_begin() + 1, IE = U->op_end();
 323            II != IE; ++II, ++GTI) {
 324         const Value *Op = *II;
 325         if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 326           const StructLayout *SL = DL.getStructLayout(STy);
 327           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 328           TmpOffset += SL->getElementOffset(Idx);
 329         } else {
 330           uint64_t S = DL.getTypeAllocSize(GTI.getIndexedType());
 331           for (;;) {
 332             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 333               // Constant-offset addressing.
 334               TmpOffset += CI->getSExtValue() * S;
 335               break;
 336             }
 337             if (canFoldAddIntoGEP(U, Op)) {
 338               // A compatible add with a constant operand. Fold the constant.
 339               ConstantInt *CI =
 340               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 341               TmpOffset += CI->getSExtValue() * S;
 342               // Iterate on the other operand.
 343               Op = cast<AddOperator>(Op)->getOperand(0);
 344               continue;
 345             }
 346             // Unsupported
 347             goto unsupported_gep;
 348           }
 349         }
 350       }
 351
 352       // Try to grab the base operand now.
 353       Addr.Offset = TmpOffset;
 354       if (PPCComputeAddress(U->getOperand(0), Addr)) return true;
 355
 356       // We failed, restore everything and try the other options.
 357       Addr = SavedAddr;
 358
 359       unsupported_gep:
 360       break;
 361     }
 362     case Instruction::Alloca: {
 363       const AllocaInst *AI = cast<AllocaInst>(Obj);
 364       DenseMap<const AllocaInst*, int>::iterator SI =
 365         FuncInfo.StaticAllocaMap.find(AI);
 366       if (SI != FuncInfo.StaticAllocaMap.end()) {
 367         Addr.BaseType = Address::FrameIndexBase;
 368         Addr.Base.FI = SI->second;
 369         return true;
 370       }
 371       break;
 372     }
 373   }
 374
 375   // FIXME: References to parameters fall through to the behavior
 376   // below.  They should be able to reference a frame index since
 377   // they are stored to the stack, so we can get "ld rx, offset(r1)"
 378   // instead of "addi ry, r1, offset / ld rx, 0(ry)".  Obj will
 379   // just contain the parameter.  Try to handle this with a FI.
 380
 381   // Try to get this in a register if nothing else has worked.
 382   if (Addr.Base.Reg == 0)
 383     Addr.Base.Reg = getRegForValue(Obj);
 384
 385   // Prevent assignment of base register to X0, which is inappropriate
 386   // for loads and stores alike.
 387   if (Addr.Base.Reg != 0)
 388     MRI.setRegClass(Addr.Base.Reg, &PPC::G8RC_and_G8RC_NOX0RegClass);
 389
 390   return Addr.Base.Reg != 0;
 391 }
 392
 393 // Fix up some addresses that can't be used directly.  For example, if
 394 // an offset won't fit in an instruction field, we may need to move it
 395 // into an index register.
 396 void PPCFastISel::PPCSimplifyAddress(Address &Addr, MVT VT, bool &UseOffset,
 397                                      unsigned &IndexReg) {
 398
 399   // Check whether the offset fits in the instruction field.
 400   if (!isInt<16>(Addr.Offset))
 401     UseOffset = false;
 402
 403   // If this is a stack pointer and the offset needs to be simplified then
 404   // put the alloca address into a register, set the base type back to
 405   // register and continue. This should almost never happen.
 406   if (!UseOffset && Addr.BaseType == Address::FrameIndexBase) {
 407     unsigned ResultReg = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
 408     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDI8),
 409             ResultReg).addFrameIndex(Addr.Base.FI).addImm(0);
 410     Addr.Base.Reg = ResultReg;
 411     Addr.BaseType = Address::RegBase;
 412   }
 413
 414   if (!UseOffset) {
 415     IntegerType *OffsetTy = ((VT == MVT::i32) ? Type::getInt32Ty(*Context)
 416                              : Type::getInt64Ty(*Context));
 417     const ConstantInt *Offset =
 418       ConstantInt::getSigned(OffsetTy, (int64_t)(Addr.Offset));
 419     IndexReg = PPCMaterializeInt(Offset, MVT::i64);
 420     assert(IndexReg && "Unexpected error in PPCMaterializeInt!");
 421   }
 422 }
 423
 424 // Emit a load instruction if possible, returning true if we succeeded,
 425 // otherwise false.  See commentary below for how the register class of
 426 // the load is determined.
 427 bool PPCFastISel::PPCEmitLoad(MVT VT, unsigned &ResultReg, Address &Addr,
 428                               const TargetRegisterClass *RC,
 429                               bool IsZExt, unsigned FP64LoadOpc) {
 430   unsigned Opc;
 431   bool UseOffset = true;
 432
 433   // If ResultReg is given, it determines the register class of the load.
 434   // Otherwise, RC is the register class to use.  If the result of the
 435   // load isn't anticipated in this block, both may be zero, in which
 436   // case we must make a conservative guess.  In particular, don't assign
 437   // R0 or X0 to the result register, as the result may be used in a load,
 438   // store, add-immediate, or isel that won't permit this.  (Though
 439   // perhaps the spill and reload of live-exit values would handle this?)
 440   const TargetRegisterClass *UseRC =
 441     (ResultReg ? MRI.getRegClass(ResultReg) :
 442      (RC ? RC :
 443       (VT == MVT::f64 ? &PPC::F8RCRegClass :
 444        (VT == MVT::f32 ? &PPC::F4RCRegClass :
 445         (VT == MVT::i64 ? &PPC::G8RC_and_G8RC_NOX0RegClass :
 446          &PPC::GPRC_and_GPRC_NOR0RegClass)))));
 447
 448   bool Is32BitInt = UseRC->hasSuperClassEq(&PPC::GPRCRegClass);
 449
 450   switch (VT.SimpleTy) {
 451     default: // e.g., vector types not handled
 452       return false;
 453     case MVT::i8:
 454       Opc = Is32BitInt ? PPC::LBZ : PPC::LBZ8;
 455       break;
 456     case MVT::i16:
 457       Opc = (IsZExt ?
 458              (Is32BitInt ? PPC::LHZ : PPC::LHZ8) :
 459              (Is32BitInt ? PPC::LHA : PPC::LHA8));
 460       break;
 461     case MVT::i32:
 462       Opc = (IsZExt ?
 463              (Is32BitInt ? PPC::LWZ : PPC::LWZ8) :
 464              (Is32BitInt ? PPC::LWA_32 : PPC::LWA));
 465       if ((Opc == PPC::LWA || Opc == PPC::LWA_32) && ((Addr.Offset & 3) != 0))
 466         UseOffset = false;
 467       break;
 468     case MVT::i64:
 469       Opc = PPC::LD;
 470       assert(UseRC->hasSuperClassEq(&PPC::G8RCRegClass) &&
 471              "64-bit load with 32-bit target??");
 472       UseOffset = ((Addr.Offset & 3) == 0);
 473       break;
 474     case MVT::f32:
 475       Opc = PPC::LFS;
 476       break;
 477     case MVT::f64:
 478       Opc = FP64LoadOpc;
 479       break;
 480   }
 481
 482   // If necessary, materialize the offset into a register and use
 483   // the indexed form.  Also handle stack pointers with special needs.
 484   unsigned IndexReg = 0;
 485   PPCSimplifyAddress(Addr, VT, UseOffset, IndexReg);
 486   if (ResultReg == 0)
 487     ResultReg = createResultReg(UseRC);
 488
 489   // Note: If we still have a frame index here, we know the offset is
 490   // in range, as otherwise PPCSimplifyAddress would have converted it
 491   // into a RegBase.
 492   if (Addr.BaseType == Address::FrameIndexBase) {
 493
 494     MachineMemOperand *MMO =
 495       FuncInfo.MF->getMachineMemOperand(
 496         MachinePointerInfo::getFixedStack(Addr.Base.FI, Addr.Offset),
 497         MachineMemOperand::MOLoad, MFI.getObjectSize(Addr.Base.FI),
 498         MFI.getObjectAlignment(Addr.Base.FI));
 499
 500     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 501       .addImm(Addr.Offset).addFrameIndex(Addr.Base.FI).addMemOperand(MMO);
 502
 503   // Base reg with offset in range.
 504   } else if (UseOffset) {
 505
 506     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 507       .addImm(Addr.Offset).addReg(Addr.Base.Reg);
 508
 509   // Indexed form.
 510   } else {
 511     // Get the RR opcode corresponding to the RI one.  FIXME: It would be
 512     // preferable to use the ImmToIdxMap from PPCRegisterInfo.cpp, but it
 513     // is hard to get at.
 514     switch (Opc) {
 515       default:        llvm_unreachable("Unexpected opcode!");
 516       case PPC::LBZ:    Opc = PPC::LBZX;    break;
 517       case PPC::LBZ8:   Opc = PPC::LBZX8;   break;
 518       case PPC::LHZ:    Opc = PPC::LHZX;    break;
 519       case PPC::LHZ8:   Opc = PPC::LHZX8;   break;
 520       case PPC::LHA:    Opc = PPC::LHAX;    break;
 521       case PPC::LHA8:   Opc = PPC::LHAX8;   break;
 522       case PPC::LWZ:    Opc = PPC::LWZX;    break;
 523       case PPC::LWZ8:   Opc = PPC::LWZX8;   break;
 524       case PPC::LWA:    Opc = PPC::LWAX;    break;
 525       case PPC::LWA_32: Opc = PPC::LWAX_32; break;
 526       case PPC::LD:     Opc = PPC::LDX;     break;
 527       case PPC::LFS:    Opc = PPC::LFSX;    break;
 528       case PPC::LFD:    Opc = PPC::LFDX;    break;
 529     }
 530     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 531       .addReg(Addr.Base.Reg).addReg(IndexReg);
 532   }
 533
 534   return true;
 535 }
 536
 537 // Attempt to fast-select a load instruction.
 538 bool PPCFastISel::SelectLoad(const Instruction *I) {
 539   // FIXME: No atomic loads are supported.
 540   if (cast<LoadInst>(I)->isAtomic())
 541     return false;
 542
 543   // Verify we have a legal type before going any further.
 544   MVT VT;
 545   if (!isLoadTypeLegal(I->getType(), VT))
 546     return false;
 547
 548   // See if we can handle this address.
 549   Address Addr;
 550   if (!PPCComputeAddress(I->getOperand(0), Addr))
 551     return false;
 552
 553   // Look at the currently assigned register for this instruction
 554   // to determine the required register class.  This is necessary
 555   // to constrain RA from using R0/X0 when this is not legal.
 556   unsigned AssignedReg = FuncInfo.ValueMap[I];
 557   const TargetRegisterClass *RC =
 558     AssignedReg ? MRI.getRegClass(AssignedReg) : nullptr;
 559
 560   unsigned ResultReg = 0;
 561   if (!PPCEmitLoad(VT, ResultReg, Addr, RC))
 562     return false;
 563   UpdateValueMap(I, ResultReg);
 564   return true;
 565 }
 566
 567 // Emit a store instruction to store SrcReg at Addr.
 568 bool PPCFastISel::PPCEmitStore(MVT VT, unsigned SrcReg, Address &Addr) {
 569   assert(SrcReg && "Nothing to store!");
 570   unsigned Opc;
 571   bool UseOffset = true;
 572
 573   const TargetRegisterClass *RC = MRI.getRegClass(SrcReg);
 574   bool Is32BitInt = RC->hasSuperClassEq(&PPC::GPRCRegClass);
 575
 576   switch (VT.SimpleTy) {
 577     default: // e.g., vector types not handled
 578       return false;
 579     case MVT::i8:
 580       Opc = Is32BitInt ? PPC::STB : PPC::STB8;
 581       break;
 582     case MVT::i16:
 583       Opc = Is32BitInt ? PPC::STH : PPC::STH8;
 584       break;
 585     case MVT::i32:
 586       assert(Is32BitInt && "Not GPRC for i32??");
 587       Opc = PPC::STW;
 588       break;
 589     case MVT::i64:
 590       Opc = PPC::STD;
 591       UseOffset = ((Addr.Offset & 3) == 0);
 592       break;
 593     case MVT::f32:
 594       Opc = PPC::STFS;
 595       break;
 596     case MVT::f64:
 597       Opc = PPC::STFD;
 598       break;
 599   }
 600
 601   // If necessary, materialize the offset into a register and use
 602   // the indexed form.  Also handle stack pointers with special needs.
 603   unsigned IndexReg = 0;
 604   PPCSimplifyAddress(Addr, VT, UseOffset, IndexReg);
 605
 606   // Note: If we still have a frame index here, we know the offset is
 607   // in range, as otherwise PPCSimplifyAddress would have converted it
 608   // into a RegBase.
 609   if (Addr.BaseType == Address::FrameIndexBase) {
 610     MachineMemOperand *MMO =
 611       FuncInfo.MF->getMachineMemOperand(
 612         MachinePointerInfo::getFixedStack(Addr.Base.FI, Addr.Offset),
 613         MachineMemOperand::MOStore, MFI.getObjectSize(Addr.Base.FI),
 614         MFI.getObjectAlignment(Addr.Base.FI));
 615
 616     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
 617         .addReg(SrcReg)
 618         .addImm(Addr.Offset)
 619         .addFrameIndex(Addr.Base.FI)
 620         .addMemOperand(MMO);
 621
 622   // Base reg with offset in range.
 623   } else if (UseOffset)
 624     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
 625       .addReg(SrcReg).addImm(Addr.Offset).addReg(Addr.Base.Reg);
 626
 627   // Indexed form.
 628   else {
 629     // Get the RR opcode corresponding to the RI one.  FIXME: It would be
 630     // preferable to use the ImmToIdxMap from PPCRegisterInfo.cpp, but it
 631     // is hard to get at.
 632     switch (Opc) {
 633       default:        llvm_unreachable("Unexpected opcode!");
 634       case PPC::STB:  Opc = PPC::STBX;  break;
 635       case PPC::STH : Opc = PPC::STHX;  break;
 636       case PPC::STW : Opc = PPC::STWX;  break;
 637       case PPC::STB8: Opc = PPC::STBX8; break;
 638       case PPC::STH8: Opc = PPC::STHX8; break;
 639       case PPC::STW8: Opc = PPC::STWX8; break;
 640       case PPC::STD:  Opc = PPC::STDX;  break;
 641       case PPC::STFS: Opc = PPC::STFSX; break;
 642       case PPC::STFD: Opc = PPC::STFDX; break;
 643     }
 644     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
 645       .addReg(SrcReg).addReg(Addr.Base.Reg).addReg(IndexReg);
 646   }
 647
 648   return true;
 649 }
 650
 651 // Attempt to fast-select a store instruction.
 652 bool PPCFastISel::SelectStore(const Instruction *I) {
 653   Value *Op0 = I->getOperand(0);
 654   unsigned SrcReg = 0;
 655
 656   // FIXME: No atomics loads are supported.
 657   if (cast<StoreInst>(I)->isAtomic())
 658     return false;
 659
 660   // Verify we have a legal type before going any further.
 661   MVT VT;
 662   if (!isLoadTypeLegal(Op0->getType(), VT))
 663     return false;
 664
 665   // Get the value to be stored into a register.
 666   SrcReg = getRegForValue(Op0);
 667   if (SrcReg == 0)
 668     return false;
 669
 670   // See if we can handle this address.
 671   Address Addr;
 672   if (!PPCComputeAddress(I->getOperand(1), Addr))
 673     return false;
 674
 675   if (!PPCEmitStore(VT, SrcReg, Addr))
 676     return false;
 677
 678   return true;
 679 }
 680
 681 // Attempt to fast-select a branch instruction.
 682 bool PPCFastISel::SelectBranch(const Instruction *I) {
 683   const BranchInst *BI = cast<BranchInst>(I);
 684   MachineBasicBlock *BrBB = FuncInfo.MBB;
 685   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
 686   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
 687
 688   // For now, just try the simplest case where it's fed by a compare.
 689   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 690     Optional<PPC::Predicate> OptPPCPred = getComparePred(CI->getPredicate());
 691     if (!OptPPCPred)
 692       return false;
 693
 694     PPC::Predicate PPCPred = OptPPCPred.getValue();
 695
 696     // Take advantage of fall-through opportunities.
 697     if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
 698       std::swap(TBB, FBB);
 699       PPCPred = PPC::InvertPredicate(PPCPred);
 700     }
 701
 702     unsigned CondReg = createResultReg(&PPC::CRRCRegClass);
 703
 704     if (!PPCEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned(),
 705                     CondReg))
 706       return false;
 707
 708     BuildMI(*BrBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::BCC))
 709       .addImm(PPCPred).addReg(CondReg).addMBB(TBB);
 710     FastEmitBranch(FBB, DbgLoc);
 711     FuncInfo.MBB->addSuccessor(TBB);
 712     return true;
 713
 714   } else if (const ConstantInt *CI =
 715              dyn_cast<ConstantInt>(BI->getCondition())) {
 716     uint64_t Imm = CI->getZExtValue();
 717     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
 718     FastEmitBranch(Target, DbgLoc);
 719     return true;
 720   }
 721
 722   // FIXME: ARM looks for a case where the block containing the compare
 723   // has been split from the block containing the branch.  If this happens,
 724   // there is a vreg available containing the result of the compare.  I'm
 725   // not sure we can do much, as we've lost the predicate information with
 726   // the compare instruction -- we have a 4-bit CR but don't know which bit
 727   // to test here.
 728   return false;
 729 }
 730
 731 // Attempt to emit a compare of the two source values.  Signed and unsigned
 732 // comparisons are supported.  Return false if we can't handle it.
 733 bool PPCFastISel::PPCEmitCmp(const Value *SrcValue1, const Value *SrcValue2,
 734                              bool IsZExt, unsigned DestReg) {
 735   Type *Ty = SrcValue1->getType();
 736   EVT SrcEVT = TLI.getValueType(Ty, true);
 737   if (!SrcEVT.isSimple())
 738     return false;
 739   MVT SrcVT = SrcEVT.getSimpleVT();
 740
 741   if (SrcVT == MVT::i1 && PPCSubTarget->useCRBits())
 742     return false;
 743
 744   // See if operand 2 is an immediate encodeable in the compare.
 745   // FIXME: Operands are not in canonical order at -O0, so an immediate
 746   // operand in position 1 is a lost opportunity for now.  We are
 747   // similar to ARM in this regard.
 748   long Imm = 0;
 749   bool UseImm = false;
 750
 751   // Only 16-bit integer constants can be represented in compares for
 752   // PowerPC.  Others will be materialized into a register.
 753   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(SrcValue2)) {
 754     if (SrcVT == MVT::i64 || SrcVT == MVT::i32 || SrcVT == MVT::i16 ||
 755         SrcVT == MVT::i8 || SrcVT == MVT::i1) {
 756       const APInt &CIVal = ConstInt->getValue();
 757       Imm = (IsZExt) ? (long)CIVal.getZExtValue() : (long)CIVal.getSExtValue();
 758       if ((IsZExt && isUInt<16>(Imm)) || (!IsZExt && isInt<16>(Imm)))
 759         UseImm = true;
 760     }
 761   }
 762
 763   unsigned CmpOpc;
 764   bool NeedsExt = false;
 765   switch (SrcVT.SimpleTy) {
 766     default: return false;
 767     case MVT::f32:
 768       CmpOpc = PPC::FCMPUS;
 769       break;
 770     case MVT::f64:
 771       CmpOpc = PPC::FCMPUD;
 772       break;
 773     case MVT::i1:
 774     case MVT::i8:
 775     case MVT::i16:
 776       NeedsExt = true;
 777       // Intentional fall-through.
 778     case MVT::i32:
 779       if (!UseImm)
 780         CmpOpc = IsZExt ? PPC::CMPLW : PPC::CMPW;
 781       else
 782         CmpOpc = IsZExt ? PPC::CMPLWI : PPC::CMPWI;
 783       break;
 784     case MVT::i64:
 785       if (!UseImm)
 786         CmpOpc = IsZExt ? PPC::CMPLD : PPC::CMPD;
 787       else
 788         CmpOpc = IsZExt ? PPC::CMPLDI : PPC::CMPDI;
 789       break;
 790   }
 791
 792   unsigned SrcReg1 = getRegForValue(SrcValue1);
 793   if (SrcReg1 == 0)
 794     return false;
 795
 796   unsigned SrcReg2 = 0;
 797   if (!UseImm) {
 798     SrcReg2 = getRegForValue(SrcValue2);
 799     if (SrcReg2 == 0)
 800       return false;
 801   }
 802
 803   if (NeedsExt) {
 804     unsigned ExtReg = createResultReg(&PPC::GPRCRegClass);
 805     if (!PPCEmitIntExt(SrcVT, SrcReg1, MVT::i32, ExtReg, IsZExt))
 806       return false;
 807     SrcReg1 = ExtReg;
 808
 809     if (!UseImm) {
 810       unsigned ExtReg = createResultReg(&PPC::GPRCRegClass);
 811       if (!PPCEmitIntExt(SrcVT, SrcReg2, MVT::i32, ExtReg, IsZExt))
 812         return false;
 813       SrcReg2 = ExtReg;
 814     }
 815   }
 816
 817   if (!UseImm)
 818     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc), DestReg)
 819       .addReg(SrcReg1).addReg(SrcReg2);
 820   else
 821     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(CmpOpc), DestReg)
 822       .addReg(SrcReg1).addImm(Imm);
 823
 824   return true;
 825 }
 826
 827 // Attempt to fast-select a floating-point extend instruction.
 828 bool PPCFastISel::SelectFPExt(const Instruction *I) {
 829   Value *Src  = I->getOperand(0);
 830   EVT SrcVT  = TLI.getValueType(Src->getType(), true);
 831   EVT DestVT = TLI.getValueType(I->getType(), true);
 832
 833   if (SrcVT != MVT::f32 || DestVT != MVT::f64)
 834     return false;
 835
 836   unsigned SrcReg = getRegForValue(Src);
 837   if (!SrcReg)
 838     return false;
 839
 840   // No code is generated for a FP extend.
 841   UpdateValueMap(I, SrcReg);
 842   return true;
 843 }
 844
 845 // Attempt to fast-select a floating-point truncate instruction.
 846 bool PPCFastISel::SelectFPTrunc(const Instruction *I) {
 847   Value *Src  = I->getOperand(0);
 848   EVT SrcVT  = TLI.getValueType(Src->getType(), true);
 849   EVT DestVT = TLI.getValueType(I->getType(), true);
 850
 851   if (SrcVT != MVT::f64 || DestVT != MVT::f32)
 852     return false;
 853
 854   unsigned SrcReg = getRegForValue(Src);
 855   if (!SrcReg)
 856     return false;
 857
 858   // Round the result to single precision.
 859   unsigned DestReg = createResultReg(&PPC::F4RCRegClass);
 860   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::FRSP), DestReg)
 861     .addReg(SrcReg);
 862
 863   UpdateValueMap(I, DestReg);
 864   return true;
 865 }
 866
 867 // Move an i32 or i64 value in a GPR to an f64 value in an FPR.
 868 // FIXME: When direct register moves are implemented (see PowerISA 2.08),
 869 // those should be used instead of moving via a stack slot when the
 870 // subtarget permits.
 871 // FIXME: The code here is sloppy for the 4-byte case.  Can use a 4-byte
 872 // stack slot and 4-byte store/load sequence.  Or just sext the 4-byte
 873 // case to 8 bytes which produces tighter code but wastes stack space.
 874 unsigned PPCFastISel::PPCMoveToFPReg(MVT SrcVT, unsigned SrcReg,
 875                                      bool IsSigned) {
 876
 877   // If necessary, extend 32-bit int to 64-bit.
 878   if (SrcVT == MVT::i32) {
 879     unsigned TmpReg = createResultReg(&PPC::G8RCRegClass);
 880     if (!PPCEmitIntExt(MVT::i32, SrcReg, MVT::i64, TmpReg, !IsSigned))
 881       return 0;
 882     SrcReg = TmpReg;
 883   }
 884
 885   // Get a stack slot 8 bytes wide, aligned on an 8-byte boundary.
 886   Address Addr;
 887   Addr.BaseType = Address::FrameIndexBase;
 888   Addr.Base.FI = MFI.CreateStackObject(8, 8, false);
 889
 890   // Store the value from the GPR.
 891   if (!PPCEmitStore(MVT::i64, SrcReg, Addr))
 892     return 0;
 893
 894   // Load the integer value into an FPR.  The kind of load used depends
 895   // on a number of conditions.
 896   unsigned LoadOpc = PPC::LFD;
 897
 898   if (SrcVT == MVT::i32) {
 899     if (!IsSigned) {
 900       LoadOpc = PPC::LFIWZX;
 901       Addr.Offset = 4;
 902     } else if (PPCSubTarget->hasLFIWAX()) {
 903       LoadOpc = PPC::LFIWAX;
 904       Addr.Offset = 4;
 905     }
 906   }
 907
 908   const TargetRegisterClass *RC = &PPC::F8RCRegClass;
 909   unsigned ResultReg = 0;
 910   if (!PPCEmitLoad(MVT::f64, ResultReg, Addr, RC, !IsSigned, LoadOpc))
 911     return 0;
 912
 913   return ResultReg;
 914 }
 915
 916 // Attempt to fast-select an integer-to-floating-point conversion.
 917 bool PPCFastISel::SelectIToFP(const Instruction *I, bool IsSigned) {
 918   MVT DstVT;
 919   Type *DstTy = I->getType();
 920   if (!isTypeLegal(DstTy, DstVT))
 921     return false;
 922
 923   if (DstVT != MVT::f32 && DstVT != MVT::f64)
 924     return false;
 925
 926   Value *Src = I->getOperand(0);
 927   EVT SrcEVT = TLI.getValueType(Src->getType(), true);
 928   if (!SrcEVT.isSimple())
 929     return false;
 930
 931   MVT SrcVT = SrcEVT.getSimpleVT();
 932
 933   if (SrcVT != MVT::i8  && SrcVT != MVT::i16 &&
 934       SrcVT != MVT::i32 && SrcVT != MVT::i64)
 935     return false;
 936
 937   unsigned SrcReg = getRegForValue(Src);
 938   if (SrcReg == 0)
 939     return false;
 940
 941   // We can only lower an unsigned convert if we have the newer
 942   // floating-point conversion operations.
 943   if (!IsSigned && !PPCSubTarget->hasFPCVT())
 944     return false;
 945
 946   // FIXME: For now we require the newer floating-point conversion operations
 947   // (which are present only on P7 and A2 server models) when converting
 948   // to single-precision float.  Otherwise we have to generate a lot of
 949   // fiddly code to avoid double rounding.  If necessary, the fiddly code
 950   // can be found in PPCTargetLowering::LowerINT_TO_FP().
 951   if (DstVT == MVT::f32 && !PPCSubTarget->hasFPCVT())
 952     return false;
 953
 954   // Extend the input if necessary.
 955   if (SrcVT == MVT::i8 || SrcVT == MVT::i16) {
 956     unsigned TmpReg = createResultReg(&PPC::G8RCRegClass);
 957     if (!PPCEmitIntExt(SrcVT, SrcReg, MVT::i64, TmpReg, !IsSigned))
 958       return false;
 959     SrcVT = MVT::i64;
 960     SrcReg = TmpReg;
 961   }
 962
 963   // Move the integer value to an FPR.
 964   unsigned FPReg = PPCMoveToFPReg(SrcVT, SrcReg, IsSigned);
 965   if (FPReg == 0)
 966     return false;
 967
 968   // Determine the opcode for the conversion.
 969   const TargetRegisterClass *RC = &PPC::F8RCRegClass;
 970   unsigned DestReg = createResultReg(RC);
 971   unsigned Opc;
 972
 973   if (DstVT == MVT::f32)
 974     Opc = IsSigned ? PPC::FCFIDS : PPC::FCFIDUS;
 975   else
 976     Opc = IsSigned ? PPC::FCFID : PPC::FCFIDU;
 977
 978   // Generate the convert.
 979   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
 980     .addReg(FPReg);
 981
 982   UpdateValueMap(I, DestReg);
 983   return true;
 984 }
 985
 986 // Move the floating-point value in SrcReg into an integer destination
 987 // register, and return the register (or zero if we can't handle it).
 988 // FIXME: When direct register moves are implemented (see PowerISA 2.08),
 989 // those should be used instead of moving via a stack slot when the
 990 // subtarget permits.
 991 unsigned PPCFastISel::PPCMoveToIntReg(const Instruction *I, MVT VT,
 992                                       unsigned SrcReg, bool IsSigned) {
 993   // Get a stack slot 8 bytes wide, aligned on an 8-byte boundary.
 994   // Note that if have STFIWX available, we could use a 4-byte stack
 995   // slot for i32, but this being fast-isel we'll just go with the
 996   // easiest code gen possible.
 997   Address Addr;
 998   Addr.BaseType = Address::FrameIndexBase;
 999   Addr.Base.FI = MFI.CreateStackObject(8, 8, false);
1000
1001   // Store the value from the FPR.
1002   if (!PPCEmitStore(MVT::f64, SrcReg, Addr))
1003     return 0;
1004
1005   // Reload it into a GPR.  If we want an i32, modify the address
1006   // to have a 4-byte offset so we load from the right place.
1007   if (VT == MVT::i32)
1008     Addr.Offset = 4;
1009
1010   // Look at the currently assigned register for this instruction
1011   // to determine the required register class.
1012   unsigned AssignedReg = FuncInfo.ValueMap[I];
1013   const TargetRegisterClass *RC =
1014     AssignedReg ? MRI.getRegClass(AssignedReg) : nullptr;
1015
1016   unsigned ResultReg = 0;
1017   if (!PPCEmitLoad(VT, ResultReg, Addr, RC, !IsSigned))
1018     return 0;
1019
1020   return ResultReg;
1021 }
1022
1023 // Attempt to fast-select a floating-point-to-integer conversion.
1024 bool PPCFastISel::SelectFPToI(const Instruction *I, bool IsSigned) {
1025   MVT DstVT, SrcVT;
1026   Type *DstTy = I->getType();
1027   if (!isTypeLegal(DstTy, DstVT))
1028     return false;
1029
1030   if (DstVT != MVT::i32 && DstVT != MVT::i64)
1031     return false;
1032
1033   // If we don't have FCTIDUZ and we need it, punt to SelectionDAG.
1034   if (DstVT == MVT::i64 && !IsSigned && !PPCSubTarget->hasFPCVT())
1035     return false;
1036
1037   Value *Src = I->getOperand(0);
1038   Type *SrcTy = Src->getType();
1039   if (!isTypeLegal(SrcTy, SrcVT))
1040     return false;
1041
1042   if (SrcVT != MVT::f32 && SrcVT != MVT::f64)
1043     return false;
1044
1045   unsigned SrcReg = getRegForValue(Src);
1046   if (SrcReg == 0)
1047     return false;
1048
1049   // Convert f32 to f64 if necessary.  This is just a meaningless copy
1050   // to get the register class right.  COPY_TO_REGCLASS is needed since
1051   // a COPY from F4RC to F8RC is converted to a F4RC-F4RC copy downstream.
1052   const TargetRegisterClass *InRC = MRI.getRegClass(SrcReg);
1053   if (InRC == &PPC::F4RCRegClass) {
1054     unsigned TmpReg = createResultReg(&PPC::F8RCRegClass);
1055     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1056             TII.get(TargetOpcode::COPY_TO_REGCLASS), TmpReg)
1057       .addReg(SrcReg).addImm(PPC::F8RCRegClassID);
1058     SrcReg = TmpReg;
1059   }
1060
1061   // Determine the opcode for the conversion, which takes place
1062   // entirely within FPRs.
1063   unsigned DestReg = createResultReg(&PPC::F8RCRegClass);
1064   unsigned Opc;
1065
1066   if (DstVT == MVT::i32)
1067     if (IsSigned)
1068       Opc = PPC::FCTIWZ;
1069     else
1070       Opc = PPCSubTarget->hasFPCVT() ? PPC::FCTIWUZ : PPC::FCTIDZ;
1071   else
1072     Opc = IsSigned ? PPC::FCTIDZ : PPC::FCTIDUZ;
1073
1074   // Generate the convert.
1075   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1076     .addReg(SrcReg);
1077
1078   // Now move the integer value from a float register to an integer register.
1079   unsigned IntReg = PPCMoveToIntReg(I, DstVT, DestReg, IsSigned);
1080   if (IntReg == 0)
1081     return false;
1082
1083   UpdateValueMap(I, IntReg);
1084   return true;
1085 }
1086
1087 // Attempt to fast-select a binary integer operation that isn't already
1088 // handled automatically.
1089 bool PPCFastISel::SelectBinaryIntOp(const Instruction *I, unsigned ISDOpcode) {
1090   EVT DestVT  = TLI.getValueType(I->getType(), true);
1091
1092   // We can get here in the case when we have a binary operation on a non-legal
1093   // type and the target independent selector doesn't know how to handle it.
1094   if (DestVT != MVT::i16 && DestVT != MVT::i8)
1095     return false;
1096
1097   // Look at the currently assigned register for this instruction
1098   // to determine the required register class.  If there is no register,
1099   // make a conservative choice (don't assign R0).
1100   unsigned AssignedReg = FuncInfo.ValueMap[I];
1101   const TargetRegisterClass *RC =
1102     (AssignedReg ? MRI.getRegClass(AssignedReg) :
1103      &PPC::GPRC_and_GPRC_NOR0RegClass);
1104   bool IsGPRC = RC->hasSuperClassEq(&PPC::GPRCRegClass);
1105
1106   unsigned Opc;
1107   switch (ISDOpcode) {
1108     default: return false;
1109     case ISD::ADD:
1110       Opc = IsGPRC ? PPC::ADD4 : PPC::ADD8;
1111       break;
1112     case ISD::OR:
1113       Opc = IsGPRC ? PPC::OR : PPC::OR8;
1114       break;
1115     case ISD::SUB:
1116       Opc = IsGPRC ? PPC::SUBF : PPC::SUBF8;
1117       break;
1118   }
1119
1120   unsigned ResultReg = createResultReg(RC ? RC : &PPC::G8RCRegClass);
1121   unsigned SrcReg1 = getRegForValue(I->getOperand(0));
1122   if (SrcReg1 == 0) return false;
1123
1124   // Handle case of small immediate operand.
1125   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(I->getOperand(1))) {
1126     const APInt &CIVal = ConstInt->getValue();
1127     int Imm = (int)CIVal.getSExtValue();
1128     bool UseImm = true;
1129     if (isInt<16>(Imm)) {
1130       switch (Opc) {
1131         default:
1132           llvm_unreachable("Missing case!");
1133         case PPC::ADD4:
1134           Opc = PPC::ADDI;
1135           MRI.setRegClass(SrcReg1, &PPC::GPRC_and_GPRC_NOR0RegClass);
1136           break;
1137         case PPC::ADD8:
1138           Opc = PPC::ADDI8;
1139           MRI.setRegClass(SrcReg1, &PPC::G8RC_and_G8RC_NOX0RegClass);
1140           break;
1141         case PPC::OR:
1142           Opc = PPC::ORI;
1143           break;
1144         case PPC::OR8:
1145           Opc = PPC::ORI8;
1146           break;
1147         case PPC::SUBF:
1148           if (Imm == -32768)
1149             UseImm = false;
1150           else {
1151             Opc = PPC::ADDI;
1152             MRI.setRegClass(SrcReg1, &PPC::GPRC_and_GPRC_NOR0RegClass);
1153             Imm = -Imm;
1154           }
1155           break;
1156         case PPC::SUBF8:
1157           if (Imm == -32768)
1158             UseImm = false;
1159           else {
1160             Opc = PPC::ADDI8;
1161             MRI.setRegClass(SrcReg1, &PPC::G8RC_and_G8RC_NOX0RegClass);
1162             Imm = -Imm;
1163           }
1164           break;
1165       }
1166
1167       if (UseImm) {
1168         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc),
1169                 ResultReg)
1170             .addReg(SrcReg1)
1171             .addImm(Imm);
1172         UpdateValueMap(I, ResultReg);
1173         return true;
1174       }
1175     }
1176   }
1177
1178   // Reg-reg case.
1179   unsigned SrcReg2 = getRegForValue(I->getOperand(1));
1180   if (SrcReg2 == 0) return false;
1181
1182   // Reverse operands for subtract-from.
1183   if (ISDOpcode == ISD::SUB)
1184     std::swap(SrcReg1, SrcReg2);
1185
1186   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
1187     .addReg(SrcReg1).addReg(SrcReg2);
1188   UpdateValueMap(I, ResultReg);
1189   return true;
1190 }
1191
1192 // Handle arguments to a call that we're attempting to fast-select.
1193 // Return false if the arguments are too complex for us at the moment.
1194 bool PPCFastISel::processCallArgs(SmallVectorImpl<Value*> &Args,
1195                                   SmallVectorImpl<unsigned> &ArgRegs,
1196                                   SmallVectorImpl<MVT> &ArgVTs,
1197                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1198                                   SmallVectorImpl<unsigned> &RegArgs,
1199                                   CallingConv::ID CC,
1200                                   unsigned &NumBytes,
1201                                   bool IsVarArg) {
1202   SmallVector<CCValAssign, 16> ArgLocs;
1203   CCState CCInfo(CC, IsVarArg, *FuncInfo.MF, TM, ArgLocs, *Context);
1204
1205   // Reserve space for the linkage area on the stack.
1206   unsigned LinkageSize = PPCFrameLowering::getLinkageSize(true, false);
1207   CCInfo.AllocateStack(LinkageSize, 8);
1208
1209   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CC_PPC64_ELF_FIS);
1210
1211   // Bail out if we can't handle any of the arguments.
1212   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
1213     CCValAssign &VA = ArgLocs[I];
1214     MVT ArgVT = ArgVTs[VA.getValNo()];
1215
1216     // Skip vector arguments for now, as well as long double and
1217     // uint128_t, and anything that isn't passed in a register.
1218     if (ArgVT.isVector() || ArgVT.getSizeInBits() > 64 || ArgVT == MVT::i1 ||
1219         !VA.isRegLoc() || VA.needsCustom())
1220       return false;
1221
1222     // Skip bit-converted arguments for now.
1223     if (VA.getLocInfo() == CCValAssign::BCvt)
1224       return false;
1225   }
1226
1227   // Get a count of how many bytes are to be pushed onto the stack.
1228   NumBytes = CCInfo.getNextStackOffset();
1229
1230   // The prolog code of the callee may store up to 8 GPR argument registers to
1231   // the stack, allowing va_start to index over them in memory if its varargs.
1232   // Because we cannot tell if this is needed on the caller side, we have to
1233   // conservatively assume that it is needed.  As such, make sure we have at
1234   // least enough stack space for the caller to store the 8 GPRs.
1235   NumBytes = std::max(NumBytes, LinkageSize + 64);
1236
1237   // Issue CALLSEQ_START.
1238   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1239           TII.get(TII.getCallFrameSetupOpcode()))
1240     .addImm(NumBytes);
1241
1242   // Prepare to assign register arguments.  Every argument uses up a
1243   // GPR protocol register even if it's passed in a floating-point
1244   // register.
1245   unsigned NextGPR = PPC::X3;
1246   unsigned NextFPR = PPC::F1;
1247
1248   // Process arguments.
1249   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
1250     CCValAssign &VA = ArgLocs[I];
1251     unsigned Arg = ArgRegs[VA.getValNo()];
1252     MVT ArgVT = ArgVTs[VA.getValNo()];
1253
1254     // Handle argument promotion and bitcasts.
1255     switch (VA.getLocInfo()) {
1256       default:
1257         llvm_unreachable("Unknown loc info!");
1258       case CCValAssign::Full:
1259         break;
1260       case CCValAssign::SExt: {
1261         MVT DestVT = VA.getLocVT();
1262         const TargetRegisterClass *RC =
1263           (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1264         unsigned TmpReg = createResultReg(RC);
1265         if (!PPCEmitIntExt(ArgVT, Arg, DestVT, TmpReg, /*IsZExt*/false))
1266           llvm_unreachable("Failed to emit a sext!");
1267         ArgVT = DestVT;
1268         Arg = TmpReg;
1269         break;
1270       }
1271       case CCValAssign::AExt:
1272       case CCValAssign::ZExt: {
1273         MVT DestVT = VA.getLocVT();
1274         const TargetRegisterClass *RC =
1275           (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1276         unsigned TmpReg = createResultReg(RC);
1277         if (!PPCEmitIntExt(ArgVT, Arg, DestVT, TmpReg, /*IsZExt*/true))
1278           llvm_unreachable("Failed to emit a zext!");
1279         ArgVT = DestVT;
1280         Arg = TmpReg;
1281         break;
1282       }
1283       case CCValAssign::BCvt: {
1284         // FIXME: Not yet handled.
1285         llvm_unreachable("Should have bailed before getting here!");
1286         break;
1287       }
1288     }
1289
1290     // Copy this argument to the appropriate register.
1291     unsigned ArgReg;
1292     if (ArgVT == MVT::f32 || ArgVT == MVT::f64) {
1293       ArgReg = NextFPR++;
1294       ++NextGPR;
1295     } else
1296       ArgReg = NextGPR++;
1297
1298     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1299             TII.get(TargetOpcode::COPY), ArgReg).addReg(Arg);
1300     RegArgs.push_back(ArgReg);
1301   }
1302
1303   return true;
1304 }
1305
1306 // For a call that we've determined we can fast-select, finish the
1307 // call sequence and generate a copy to obtain the return value (if any).
1308 void PPCFastISel::finishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
1309                              const Instruction *I, CallingConv::ID CC,
1310                              unsigned &NumBytes, bool IsVarArg) {
1311   // Issue CallSEQ_END.
1312   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1313           TII.get(TII.getCallFrameDestroyOpcode()))
1314     .addImm(NumBytes).addImm(0);
1315
1316   // Next, generate a copy to obtain the return value.
1317   // FIXME: No multi-register return values yet, though I don't foresee
1318   // any real difficulties there.
1319   if (RetVT != MVT::isVoid) {
1320     SmallVector<CCValAssign, 16> RVLocs;
1321     CCState CCInfo(CC, IsVarArg, *FuncInfo.MF, TM, RVLocs, *Context);
1322     CCInfo.AnalyzeCallResult(RetVT, RetCC_PPC64_ELF_FIS);
1323     CCValAssign &VA = RVLocs[0];
1324     assert(RVLocs.size() == 1 && "No support for multi-reg return values!");
1325     assert(VA.isRegLoc() && "Can only return in registers!");
1326
1327     MVT DestVT = VA.getValVT();
1328     MVT CopyVT = DestVT;
1329
1330     // Ints smaller than a register still arrive in a full 64-bit
1331     // register, so make sure we recognize this.
1332     if (RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32)
1333       CopyVT = MVT::i64;
1334
1335     unsigned SourcePhysReg = VA.getLocReg();
1336     unsigned ResultReg = 0;
1337
1338     if (RetVT == CopyVT) {
1339       const TargetRegisterClass *CpyRC = TLI.getRegClassFor(CopyVT);
1340       ResultReg = createResultReg(CpyRC);
1341
1342       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1343               TII.get(TargetOpcode::COPY), ResultReg)
1344         .addReg(SourcePhysReg);
1345
1346     // If necessary, round the floating result to single precision.
1347     } else if (CopyVT == MVT::f64) {
1348       ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1349       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::FRSP),
1350               ResultReg).addReg(SourcePhysReg);
1351
1352     // If only the low half of a general register is needed, generate
1353     // a GPRC copy instead of a G8RC copy.  (EXTRACT_SUBREG can't be
1354     // used along the fast-isel path (not lowered), and downstream logic
1355     // also doesn't like a direct subreg copy on a physical reg.)
1356     } else if (RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32) {
1357       ResultReg = createResultReg(&PPC::GPRCRegClass);
1358       // Convert physical register from G8RC to GPRC.
1359       SourcePhysReg -= PPC::X0 - PPC::R0;
1360       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1361               TII.get(TargetOpcode::COPY), ResultReg)
1362         .addReg(SourcePhysReg);
1363     }
1364
1365     assert(ResultReg && "ResultReg unset!");
1366     UsedRegs.push_back(SourcePhysReg);
1367     UpdateValueMap(I, ResultReg);
1368   }
1369 }
1370
1371 // Attempt to fast-select a call instruction.
1372 bool PPCFastISel::SelectCall(const Instruction *I) {
1373   const CallInst *CI = cast<CallInst>(I);
1374   const Value *Callee = CI->getCalledValue();
1375
1376   // Can't handle inline asm.
1377   if (isa<InlineAsm>(Callee))
1378     return false;
1379
1380   // Allow SelectionDAG isel to handle tail calls.
1381   if (CI->isTailCall())
1382     return false;
1383
1384   // Obtain calling convention.
1385   ImmutableCallSite CS(CI);
1386   CallingConv::ID CC = CS.getCallingConv();
1387
1388   PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1389   FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1390   bool IsVarArg = FTy->isVarArg();
1391
1392   // Not ready for varargs yet.
1393   if (IsVarArg)
1394     return false;
1395
1396   // Handle simple calls for now, with legal return types and
1397   // those that can be extended.
1398   Type *RetTy = I->getType();
1399   MVT RetVT;
1400   if (RetTy->isVoidTy())
1401     RetVT = MVT::isVoid;
1402   else if (!isTypeLegal(RetTy, RetVT) && RetVT != MVT::i16 &&
1403            RetVT != MVT::i8)
1404     return false;
1405
1406   // FIXME: No multi-register return values yet.
1407   if (RetVT != MVT::isVoid && RetVT != MVT::i8 && RetVT != MVT::i16 &&
1408       RetVT != MVT::i32 && RetVT != MVT::i64 && RetVT != MVT::f32 &&
1409       RetVT != MVT::f64) {
1410     SmallVector<CCValAssign, 16> RVLocs;
1411     CCState CCInfo(CC, IsVarArg, *FuncInfo.MF, TM, RVLocs, *Context);
1412     CCInfo.AnalyzeCallResult(RetVT, RetCC_PPC64_ELF_FIS);
1413     if (RVLocs.size() > 1)
1414       return false;
1415   }
1416
1417   // Bail early if more than 8 arguments, as we only currently
1418   // handle arguments passed in registers.
1419   unsigned NumArgs = CS.arg_size();
1420   if (NumArgs > 8)
1421     return false;
1422
1423   // Set up the argument vectors.
1424   SmallVector<Value*, 8> Args;
1425   SmallVector<unsigned, 8> ArgRegs;
1426   SmallVector<MVT, 8> ArgVTs;
1427   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1428
1429   Args.reserve(NumArgs);
1430   ArgRegs.reserve(NumArgs);
1431   ArgVTs.reserve(NumArgs);
1432   ArgFlags.reserve(NumArgs);
1433
1434   for (ImmutableCallSite::arg_iterator II = CS.arg_begin(), IE = CS.arg_end();
1435        II != IE; ++II) {
1436     // FIXME: ARM does something for intrinsic calls here, check into that.
1437
1438     unsigned AttrIdx = II - CS.arg_begin() + 1;
1439
1440     // Only handle easy calls for now.  It would be reasonably easy
1441     // to handle <= 8-byte structures passed ByVal in registers, but we
1442     // have to ensure they are right-justified in the register.
1443     if (CS.paramHasAttr(AttrIdx, Attribute::InReg) ||
1444         CS.paramHasAttr(AttrIdx, Attribute::StructRet) ||
1445         CS.paramHasAttr(AttrIdx, Attribute::Nest) ||
1446         CS.paramHasAttr(AttrIdx, Attribute::ByVal))
1447       return false;
1448
1449     ISD::ArgFlagsTy Flags;
1450     if (CS.paramHasAttr(AttrIdx, Attribute::SExt))
1451       Flags.setSExt();
1452     if (CS.paramHasAttr(AttrIdx, Attribute::ZExt))
1453       Flags.setZExt();
1454
1455     Type *ArgTy = (*II)->getType();
1456     MVT ArgVT;
1457     if (!isTypeLegal(ArgTy, ArgVT) && ArgVT != MVT::i16 && ArgVT != MVT::i8)
1458       return false;
1459
1460     if (ArgVT.isVector())
1461       return false;
1462
1463     unsigned Arg = getRegForValue(*II);
1464     if (Arg == 0)
1465       return false;
1466
1467     unsigned OriginalAlignment = DL.getABITypeAlignment(ArgTy);
1468     Flags.setOrigAlign(OriginalAlignment);
1469
1470     Args.push_back(*II);
1471     ArgRegs.push_back(Arg);
1472     ArgVTs.push_back(ArgVT);
1473     ArgFlags.push_back(Flags);
1474   }
1475
1476   // Process the arguments.
1477   SmallVector<unsigned, 8> RegArgs;
1478   unsigned NumBytes;
1479
1480   if (!processCallArgs(Args, ArgRegs, ArgVTs, ArgFlags,
1481                        RegArgs, CC, NumBytes, IsVarArg))
1482     return false;
1483
1484   // FIXME: No handling for function pointers yet.  This requires
1485   // implementing the function descriptor (OPD) setup.
1486   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
1487   if (!GV)
1488     return false;
1489
1490   // Build direct call with NOP for TOC restore.
1491   // FIXME: We can and should optimize away the NOP for local calls.
1492   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1493                                     TII.get(PPC::BL8_NOP));
1494   // Add callee.
1495   MIB.addGlobalAddress(GV);
1496
1497   // Add implicit physical register uses to the call.
1498   for (unsigned II = 0, IE = RegArgs.size(); II != IE; ++II)
1499     MIB.addReg(RegArgs[II], RegState::Implicit);
1500
1501   // Direct calls in the ELFv2 ABI need the TOC register live into the call.
1502   if (PPCSubTarget->isELFv2ABI())
1503     MIB.addReg(PPC::X2, RegState::Implicit);
1504
1505   // Add a register mask with the call-preserved registers.  Proper
1506   // defs for return values will be added by setPhysRegsDeadExcept().
1507   MIB.addRegMask(TRI.getCallPreservedMask(CC));
1508
1509   // Finish off the call including any return values.
1510   SmallVector<unsigned, 4> UsedRegs;
1511   finishCall(RetVT, UsedRegs, I, CC, NumBytes, IsVarArg);
1512
1513   // Set all unused physregs defs as dead.
1514   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1515
1516   return true;
1517 }
1518
1519 // Attempt to fast-select a return instruction.
1520 bool PPCFastISel::SelectRet(const Instruction *I) {
1521
1522   if (!FuncInfo.CanLowerReturn)
1523     return false;
1524
1525   const ReturnInst *Ret = cast<ReturnInst>(I);
1526   const Function &F = *I->getParent()->getParent();
1527
1528   // Build a list of return value registers.
1529   SmallVector<unsigned, 4> RetRegs;
1530   CallingConv::ID CC = F.getCallingConv();
1531
1532   if (Ret->getNumOperands() > 0) {
1533     SmallVector<ISD::OutputArg, 4> Outs;
1534     GetReturnInfo(F.getReturnType(), F.getAttributes(), Outs, TLI);
1535
1536     // Analyze operands of the call, assigning locations to each operand.
1537     SmallVector<CCValAssign, 16> ValLocs;
1538     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, TM, ValLocs, *Context);
1539     CCInfo.AnalyzeReturn(Outs, RetCC_PPC64_ELF_FIS);
1540     const Value *RV = Ret->getOperand(0);
1541
1542     // FIXME: Only one output register for now.
1543     if (ValLocs.size() > 1)
1544       return false;
1545
1546     // Special case for returning a constant integer of any size.
1547     // Materialize the constant as an i64 and copy it to the return
1548     // register.  This avoids an unnecessary extend or truncate.
1549     if (isa<ConstantInt>(*RV)) {
1550       const Constant *C = cast<Constant>(RV);
1551       unsigned SrcReg = PPCMaterializeInt(C, MVT::i64);
1552       unsigned RetReg = ValLocs[0].getLocReg();
1553       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1554               TII.get(TargetOpcode::COPY), RetReg).addReg(SrcReg);
1555       RetRegs.push_back(RetReg);
1556
1557     } else {
1558       unsigned Reg = getRegForValue(RV);
1559
1560       if (Reg == 0)
1561         return false;
1562
1563       // Copy the result values into the output registers.
1564       for (unsigned i = 0; i < ValLocs.size(); ++i) {
1565
1566         CCValAssign &VA = ValLocs[i];
1567         assert(VA.isRegLoc() && "Can only return in registers!");
1568         RetRegs.push_back(VA.getLocReg());
1569         unsigned SrcReg = Reg + VA.getValNo();
1570
1571         EVT RVEVT = TLI.getValueType(RV->getType());
1572         if (!RVEVT.isSimple())
1573           return false;
1574         MVT RVVT = RVEVT.getSimpleVT();
1575         MVT DestVT = VA.getLocVT();
1576
1577         if (RVVT != DestVT && RVVT != MVT::i8 &&
1578             RVVT != MVT::i16 && RVVT != MVT::i32)
1579           return false;
1580
1581         if (RVVT != DestVT) {
1582           switch (VA.getLocInfo()) {
1583             default:
1584               llvm_unreachable("Unknown loc info!");
1585             case CCValAssign::Full:
1586               llvm_unreachable("Full value assign but types don't match?");
1587             case CCValAssign::AExt:
1588             case CCValAssign::ZExt: {
1589               const TargetRegisterClass *RC =
1590                 (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1591               unsigned TmpReg = createResultReg(RC);
1592               if (!PPCEmitIntExt(RVVT, SrcReg, DestVT, TmpReg, true))
1593                 return false;
1594               SrcReg = TmpReg;
1595               break;
1596             }
1597             case CCValAssign::SExt: {
1598               const TargetRegisterClass *RC =
1599                 (DestVT == MVT::i64) ? &PPC::G8RCRegClass : &PPC::GPRCRegClass;
1600               unsigned TmpReg = createResultReg(RC);
1601               if (!PPCEmitIntExt(RVVT, SrcReg, DestVT, TmpReg, false))
1602                 return false;
1603               SrcReg = TmpReg;
1604               break;
1605             }
1606           }
1607         }
1608
1609         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1610                 TII.get(TargetOpcode::COPY), RetRegs[i])
1611           .addReg(SrcReg);
1612       }
1613     }
1614   }
1615
1616   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1617                                     TII.get(PPC::BLR));
1618
1619   for (unsigned i = 0, e = RetRegs.size(); i != e; ++i)
1620     MIB.addReg(RetRegs[i], RegState::Implicit);
1621
1622   return true;
1623 }
1624
1625 // Attempt to emit an integer extend of SrcReg into DestReg.  Both
1626 // signed and zero extensions are supported.  Return false if we
1627 // can't handle it.
1628 bool PPCFastISel::PPCEmitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
1629                                 unsigned DestReg, bool IsZExt) {
1630   if (DestVT != MVT::i32 && DestVT != MVT::i64)
1631     return false;
1632   if (SrcVT != MVT::i8 && SrcVT != MVT::i16 && SrcVT != MVT::i32)
1633     return false;
1634
1635   // Signed extensions use EXTSB, EXTSH, EXTSW.
1636   if (!IsZExt) {
1637     unsigned Opc;
1638     if (SrcVT == MVT::i8)
1639       Opc = (DestVT == MVT::i32) ? PPC::EXTSB : PPC::EXTSB8_32_64;
1640     else if (SrcVT == MVT::i16)
1641       Opc = (DestVT == MVT::i32) ? PPC::EXTSH : PPC::EXTSH8_32_64;
1642     else {
1643       assert(DestVT == MVT::i64 && "Signed extend from i32 to i32??");
1644       Opc = PPC::EXTSW_32_64;
1645     }
1646     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1647       .addReg(SrcReg);
1648
1649   // Unsigned 32-bit extensions use RLWINM.
1650   } else if (DestVT == MVT::i32) {
1651     unsigned MB;
1652     if (SrcVT == MVT::i8)
1653       MB = 24;
1654     else {
1655       assert(SrcVT == MVT::i16 && "Unsigned extend from i32 to i32??");
1656       MB = 16;
1657     }
1658     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::RLWINM),
1659             DestReg)
1660       .addReg(SrcReg).addImm(/*SH=*/0).addImm(MB).addImm(/*ME=*/31);
1661
1662   // Unsigned 64-bit extensions use RLDICL (with a 32-bit source).
1663   } else {
1664     unsigned MB;
1665     if (SrcVT == MVT::i8)
1666       MB = 56;
1667     else if (SrcVT == MVT::i16)
1668       MB = 48;
1669     else
1670       MB = 32;
1671     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1672             TII.get(PPC::RLDICL_32_64), DestReg)
1673       .addReg(SrcReg).addImm(/*SH=*/0).addImm(MB);
1674   }
1675
1676   return true;
1677 }
1678
1679 // Attempt to fast-select an indirect branch instruction.
1680 bool PPCFastISel::SelectIndirectBr(const Instruction *I) {
1681   unsigned AddrReg = getRegForValue(I->getOperand(0));
1682   if (AddrReg == 0)
1683     return false;
1684
1685   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::MTCTR8))
1686     .addReg(AddrReg);
1687   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::BCTR8));
1688
1689   const IndirectBrInst *IB = cast<IndirectBrInst>(I);
1690   for (unsigned i = 0, e = IB->getNumSuccessors(); i != e; ++i)
1691     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[IB->getSuccessor(i)]);
1692
1693   return true;
1694 }
1695
1696 // Attempt to fast-select an integer truncate instruction.
1697 bool PPCFastISel::SelectTrunc(const Instruction *I) {
1698   Value *Src  = I->getOperand(0);
1699   EVT SrcVT  = TLI.getValueType(Src->getType(), true);
1700   EVT DestVT = TLI.getValueType(I->getType(), true);
1701
1702   if (SrcVT != MVT::i64 && SrcVT != MVT::i32 && SrcVT != MVT::i16)
1703     return false;
1704
1705   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8)
1706     return false;
1707
1708   unsigned SrcReg = getRegForValue(Src);
1709   if (!SrcReg)
1710     return false;
1711
1712   // The only interesting case is when we need to switch register classes.
1713   if (SrcVT == MVT::i64) {
1714     unsigned ResultReg = createResultReg(&PPC::GPRCRegClass);
1715     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1716             TII.get(TargetOpcode::COPY),
1717             ResultReg).addReg(SrcReg, 0, PPC::sub_32);
1718     SrcReg = ResultReg;
1719   }
1720
1721   UpdateValueMap(I, SrcReg);
1722   return true;
1723 }
1724
1725 // Attempt to fast-select an integer extend instruction.
1726 bool PPCFastISel::SelectIntExt(const Instruction *I) {
1727   Type *DestTy = I->getType();
1728   Value *Src = I->getOperand(0);
1729   Type *SrcTy = Src->getType();
1730
1731   bool IsZExt = isa<ZExtInst>(I);
1732   unsigned SrcReg = getRegForValue(Src);
1733   if (!SrcReg) return false;
1734
1735   EVT SrcEVT, DestEVT;
1736   SrcEVT = TLI.getValueType(SrcTy, true);
1737   DestEVT = TLI.getValueType(DestTy, true);
1738   if (!SrcEVT.isSimple())
1739     return false;
1740   if (!DestEVT.isSimple())
1741     return false;
1742
1743   MVT SrcVT = SrcEVT.getSimpleVT();
1744   MVT DestVT = DestEVT.getSimpleVT();
1745
1746   // If we know the register class needed for the result of this
1747   // instruction, use it.  Otherwise pick the register class of the
1748   // correct size that does not contain X0/R0, since we don't know
1749   // whether downstream uses permit that assignment.
1750   unsigned AssignedReg = FuncInfo.ValueMap[I];
1751   const TargetRegisterClass *RC =
1752     (AssignedReg ? MRI.getRegClass(AssignedReg) :
1753      (DestVT == MVT::i64 ? &PPC::G8RC_and_G8RC_NOX0RegClass :
1754       &PPC::GPRC_and_GPRC_NOR0RegClass));
1755   unsigned ResultReg = createResultReg(RC);
1756
1757   if (!PPCEmitIntExt(SrcVT, SrcReg, DestVT, ResultReg, IsZExt))
1758     return false;
1759
1760   UpdateValueMap(I, ResultReg);
1761   return true;
1762 }
1763
1764 // Attempt to fast-select an instruction that wasn't handled by
1765 // the table-generated machinery.
1766 bool PPCFastISel::TargetSelectInstruction(const Instruction *I) {
1767
1768   switch (I->getOpcode()) {
1769     case Instruction::Load:
1770       return SelectLoad(I);
1771     case Instruction::Store:
1772       return SelectStore(I);
1773     case Instruction::Br:
1774       return SelectBranch(I);
1775     case Instruction::IndirectBr:
1776       return SelectIndirectBr(I);
1777     case Instruction::FPExt:
1778       return SelectFPExt(I);
1779     case Instruction::FPTrunc:
1780       return SelectFPTrunc(I);
1781     case Instruction::SIToFP:
1782       return SelectIToFP(I, /*IsSigned*/ true);
1783     case Instruction::UIToFP:
1784       return SelectIToFP(I, /*IsSigned*/ false);
1785     case Instruction::FPToSI:
1786       return SelectFPToI(I, /*IsSigned*/ true);
1787     case Instruction::FPToUI:
1788       return SelectFPToI(I, /*IsSigned*/ false);
1789     case Instruction::Add:
1790       return SelectBinaryIntOp(I, ISD::ADD);
1791     case Instruction::Or:
1792       return SelectBinaryIntOp(I, ISD::OR);
1793     case Instruction::Sub:
1794       return SelectBinaryIntOp(I, ISD::SUB);
1795     case Instruction::Call:
1796       if (dyn_cast<IntrinsicInst>(I))
1797         return false;
1798       return SelectCall(I);
1799     case Instruction::Ret:
1800       return SelectRet(I);
1801     case Instruction::Trunc:
1802       return SelectTrunc(I);
1803     case Instruction::ZExt:
1804     case Instruction::SExt:
1805       return SelectIntExt(I);
1806     // Here add other flavors of Instruction::XXX that automated
1807     // cases don't catch.  For example, switches are terminators
1808     // that aren't yet handled.
1809     default:
1810       break;
1811   }
1812   return false;
1813 }
1814
1815 // Materialize a floating-point constant into a register, and return
1816 // the register number (or zero if we failed to handle it).
1817 unsigned PPCFastISel::PPCMaterializeFP(const ConstantFP *CFP, MVT VT) {
1818   // No plans to handle long double here.
1819   if (VT != MVT::f32 && VT != MVT::f64)
1820     return 0;
1821
1822   // All FP constants are loaded from the constant pool.
1823   unsigned Align = DL.getPrefTypeAlignment(CFP->getType());
1824   assert(Align > 0 && "Unexpectedly missing alignment information!");
1825   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
1826   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
1827   CodeModel::Model CModel = TM.getCodeModel();
1828
1829   MachineMemOperand *MMO =
1830     FuncInfo.MF->getMachineMemOperand(
1831       MachinePointerInfo::getConstantPool(), MachineMemOperand::MOLoad,
1832       (VT == MVT::f32) ? 4 : 8, Align);
1833
1834   unsigned Opc = (VT == MVT::f32) ? PPC::LFS : PPC::LFD;
1835   unsigned TmpReg = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
1836
1837   // For small code model, generate a LF[SD](0, LDtocCPT(Idx, X2)).
1838   if (CModel == CodeModel::Small || CModel == CodeModel::JITDefault) {
1839     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtocCPT),
1840             TmpReg)
1841       .addConstantPoolIndex(Idx).addReg(PPC::X2);
1842     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1843       .addImm(0).addReg(TmpReg).addMemOperand(MMO);
1844   } else {
1845     // Otherwise we generate LF[SD](Idx[lo], ADDIStocHA(X2, Idx)).
1846     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDIStocHA),
1847             TmpReg).addReg(PPC::X2).addConstantPoolIndex(Idx);
1848     // But for large code model, we must generate a LDtocL followed
1849     // by the LF[SD].
1850     if (CModel == CodeModel::Large) {
1851       unsigned TmpReg2 = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
1852       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtocL),
1853               TmpReg2).addConstantPoolIndex(Idx).addReg(TmpReg);
1854       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1855         .addImm(0).addReg(TmpReg2);
1856     } else
1857       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), DestReg)
1858         .addConstantPoolIndex(Idx, 0, PPCII::MO_TOC_LO)
1859         .addReg(TmpReg)
1860         .addMemOperand(MMO);
1861   }
1862
1863   return DestReg;
1864 }
1865
1866 // Materialize the address of a global value into a register, and return
1867 // the register number (or zero if we failed to handle it).
1868 unsigned PPCFastISel::PPCMaterializeGV(const GlobalValue *GV, MVT VT) {
1869   assert(VT == MVT::i64 && "Non-address!");
1870   const TargetRegisterClass *RC = &PPC::G8RC_and_G8RC_NOX0RegClass;
1871   unsigned DestReg = createResultReg(RC);
1872
1873   // Global values may be plain old object addresses, TLS object
1874   // addresses, constant pool entries, or jump tables.  How we generate
1875   // code for these may depend on small, medium, or large code model.
1876   CodeModel::Model CModel = TM.getCodeModel();
1877
1878   // FIXME: Jump tables are not yet required because fast-isel doesn't
1879   // handle switches; if that changes, we need them as well.  For now,
1880   // what follows assumes everything's a generic (or TLS) global address.
1881
1882   // FIXME: We don't yet handle the complexity of TLS.
1883   if (GV->isThreadLocal())
1884     return 0;
1885
1886   // For small code model, generate a simple TOC load.
1887   if (CModel == CodeModel::Small || CModel == CodeModel::JITDefault)
1888     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtoc),
1889             DestReg)
1890         .addGlobalAddress(GV)
1891         .addReg(PPC::X2);
1892   else {
1893     // If the address is an externally defined symbol, a symbol with common
1894     // or externally available linkage, a non-local function address, or a
1895     // jump table address (not yet needed), or if we are generating code
1896     // for large code model, we generate:
1897     //       LDtocL(GV, ADDIStocHA(%X2, GV))
1898     // Otherwise we generate:
1899     //       ADDItocL(ADDIStocHA(%X2, GV), GV)
1900     // Either way, start with the ADDIStocHA:
1901     unsigned HighPartReg = createResultReg(RC);
1902     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDIStocHA),
1903             HighPartReg).addReg(PPC::X2).addGlobalAddress(GV);
1904
1905     // If/when switches are implemented, jump tables should be handled
1906     // on the "if" path here.
1907     if (CModel == CodeModel::Large ||
1908         (GV->getType()->getElementType()->isFunctionTy() &&
1909          (GV->isDeclaration() || GV->isWeakForLinker())) ||
1910         GV->isDeclaration() || GV->hasCommonLinkage() ||
1911         GV->hasAvailableExternallyLinkage())
1912       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::LDtocL),
1913               DestReg).addGlobalAddress(GV).addReg(HighPartReg);
1914     else
1915       // Otherwise generate the ADDItocL.
1916       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDItocL),
1917               DestReg).addReg(HighPartReg).addGlobalAddress(GV);
1918   }
1919
1920   return DestReg;
1921 }
1922
1923 // Materialize a 32-bit integer constant into a register, and return
1924 // the register number (or zero if we failed to handle it).
1925 unsigned PPCFastISel::PPCMaterialize32BitInt(int64_t Imm,
1926                                              const TargetRegisterClass *RC) {
1927   unsigned Lo = Imm & 0xFFFF;
1928   unsigned Hi = (Imm >> 16) & 0xFFFF;
1929
1930   unsigned ResultReg = createResultReg(RC);
1931   bool IsGPRC = RC->hasSuperClassEq(&PPC::GPRCRegClass);
1932
1933   if (isInt<16>(Imm))
1934     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1935             TII.get(IsGPRC ? PPC::LI : PPC::LI8), ResultReg)
1936       .addImm(Imm);
1937   else if (Lo) {
1938     // Both Lo and Hi have nonzero bits.
1939     unsigned TmpReg = createResultReg(RC);
1940     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1941             TII.get(IsGPRC ? PPC::LIS : PPC::LIS8), TmpReg)
1942       .addImm(Hi);
1943     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1944             TII.get(IsGPRC ? PPC::ORI : PPC::ORI8), ResultReg)
1945       .addReg(TmpReg).addImm(Lo);
1946   } else
1947     // Just Hi bits.
1948     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1949             TII.get(IsGPRC ? PPC::LIS : PPC::LIS8), ResultReg)
1950       .addImm(Hi);
1951
1952   return ResultReg;
1953 }
1954
1955 // Materialize a 64-bit integer constant into a register, and return
1956 // the register number (or zero if we failed to handle it).
1957 unsigned PPCFastISel::PPCMaterialize64BitInt(int64_t Imm,
1958                                              const TargetRegisterClass *RC) {
1959   unsigned Remainder = 0;
1960   unsigned Shift = 0;
1961
1962   // If the value doesn't fit in 32 bits, see if we can shift it
1963   // so that it fits in 32 bits.
1964   if (!isInt<32>(Imm)) {
1965     Shift = countTrailingZeros<uint64_t>(Imm);
1966     int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
1967
1968     if (isInt<32>(ImmSh))
1969       Imm = ImmSh;
1970     else {
1971       Remainder = Imm;
1972       Shift = 32;
1973       Imm >>= 32;
1974     }
1975   }
1976
1977   // Handle the high-order 32 bits (if shifted) or the whole 32 bits
1978   // (if not shifted).
1979   unsigned TmpReg1 = PPCMaterialize32BitInt(Imm, RC);
1980   if (!Shift)
1981     return TmpReg1;
1982
1983   // If upper 32 bits were not zero, we've built them and need to shift
1984   // them into place.
1985   unsigned TmpReg2;
1986   if (Imm) {
1987     TmpReg2 = createResultReg(RC);
1988     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::RLDICR),
1989             TmpReg2).addReg(TmpReg1).addImm(Shift).addImm(63 - Shift);
1990   } else
1991     TmpReg2 = TmpReg1;
1992
1993   unsigned TmpReg3, Hi, Lo;
1994   if ((Hi = (Remainder >> 16) & 0xFFFF)) {
1995     TmpReg3 = createResultReg(RC);
1996     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ORIS8),
1997             TmpReg3).addReg(TmpReg2).addImm(Hi);
1998   } else
1999     TmpReg3 = TmpReg2;
2000
2001   if ((Lo = Remainder & 0xFFFF)) {
2002     unsigned ResultReg = createResultReg(RC);
2003     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ORI8),
2004             ResultReg).addReg(TmpReg3).addImm(Lo);
2005     return ResultReg;
2006   }
2007
2008   return TmpReg3;
2009 }
2010
2011
2012 // Materialize an integer constant into a register, and return
2013 // the register number (or zero if we failed to handle it).
2014 unsigned PPCFastISel::PPCMaterializeInt(const Constant *C, MVT VT) {
2015   // If we're using CR bit registers for i1 values, handle that as a special
2016   // case first.
2017   if (VT == MVT::i1 && PPCSubTarget->useCRBits()) {
2018     const ConstantInt *CI = cast<ConstantInt>(C);
2019     unsigned ImmReg = createResultReg(&PPC::CRBITRCRegClass);
2020     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2021             TII.get(CI->isZero() ? PPC::CRUNSET : PPC::CRSET), ImmReg);
2022     return ImmReg;
2023   }
2024
2025   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16 &&
2026       VT != MVT::i8 && VT != MVT::i1)
2027     return 0;
2028
2029   const TargetRegisterClass *RC = ((VT == MVT::i64) ? &PPC::G8RCRegClass :
2030                                    &PPC::GPRCRegClass);
2031
2032   // If the constant is in range, use a load-immediate.
2033   const ConstantInt *CI = cast<ConstantInt>(C);
2034   if (isInt<16>(CI->getSExtValue())) {
2035     unsigned Opc = (VT == MVT::i64) ? PPC::LI8 : PPC::LI;
2036     unsigned ImmReg = createResultReg(RC);
2037     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ImmReg)
2038       .addImm(CI->getSExtValue());
2039     return ImmReg;
2040   }
2041
2042   // Construct the constant piecewise.
2043   int64_t Imm = CI->getZExtValue();
2044
2045   if (VT == MVT::i64)
2046     return PPCMaterialize64BitInt(Imm, RC);
2047   else if (VT == MVT::i32)
2048     return PPCMaterialize32BitInt(Imm, RC);
2049
2050   return 0;
2051 }
2052
2053 // Materialize a constant into a register, and return the register
2054 // number (or zero if we failed to handle it).
2055 unsigned PPCFastISel::TargetMaterializeConstant(const Constant *C) {
2056   EVT CEVT = TLI.getValueType(C->getType(), true);
2057
2058   // Only handle simple types.
2059   if (!CEVT.isSimple()) return 0;
2060   MVT VT = CEVT.getSimpleVT();
2061
2062   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
2063     return PPCMaterializeFP(CFP, VT);
2064   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
2065     return PPCMaterializeGV(GV, VT);
2066   else if (isa<ConstantInt>(C))
2067     return PPCMaterializeInt(C, VT);
2068
2069   return 0;
2070 }
2071
2072 // Materialize the address created by an alloca into a register, and
2073 // return the register number (or zero if we failed to handle it).
2074 unsigned PPCFastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
2075   // Don't handle dynamic allocas.
2076   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
2077
2078   MVT VT;
2079   if (!isLoadTypeLegal(AI->getType(), VT)) return 0;
2080
2081   DenseMap<const AllocaInst*, int>::iterator SI =
2082     FuncInfo.StaticAllocaMap.find(AI);
2083
2084   if (SI != FuncInfo.StaticAllocaMap.end()) {
2085     unsigned ResultReg = createResultReg(&PPC::G8RC_and_G8RC_NOX0RegClass);
2086     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(PPC::ADDI8),
2087             ResultReg).addFrameIndex(SI->second).addImm(0);
2088     return ResultReg;
2089   }
2090
2091   return 0;
2092 }
2093
2094 // Fold loads into extends when possible.
2095 // FIXME: We can have multiple redundant extend/trunc instructions
2096 // following a load.  The folding only picks up one.  Extend this
2097 // to check subsequent instructions for the same pattern and remove
2098 // them.  Thus ResultReg should be the def reg for the last redundant
2099 // instruction in a chain, and all intervening instructions can be
2100 // removed from parent.  Change test/CodeGen/PowerPC/fast-isel-fold.ll
2101 // to add ELF64-NOT: rldicl to the appropriate tests when this works.
2102 bool PPCFastISel::tryToFoldLoadIntoMI(MachineInstr *MI, unsigned OpNo,
2103                                       const LoadInst *LI) {
2104   // Verify we have a legal type before going any further.
2105   MVT VT;
2106   if (!isLoadTypeLegal(LI->getType(), VT))
2107     return false;
2108
2109   // Combine load followed by zero- or sign-extend.
2110   bool IsZExt = false;
2111   switch(MI->getOpcode()) {
2112     default:
2113       return false;
2114
2115     case PPC::RLDICL:
2116     case PPC::RLDICL_32_64: {
2117       IsZExt = true;
2118       unsigned MB = MI->getOperand(3).getImm();
2119       if ((VT == MVT::i8 && MB <= 56) ||
2120           (VT == MVT::i16 && MB <= 48) ||
2121           (VT == MVT::i32 && MB <= 32))
2122         break;
2123       return false;
2124     }
2125
2126     case PPC::RLWINM:
2127     case PPC::RLWINM8: {
2128       IsZExt = true;
2129       unsigned MB = MI->getOperand(3).getImm();
2130       if ((VT == MVT::i8 && MB <= 24) ||
2131           (VT == MVT::i16 && MB <= 16))
2132         break;
2133       return false;
2134     }
2135
2136     case PPC::EXTSB:
2137     case PPC::EXTSB8:
2138     case PPC::EXTSB8_32_64:
2139       /* There is no sign-extending load-byte instruction. */
2140       return false;
2141
2142     case PPC::EXTSH:
2143     case PPC::EXTSH8:
2144     case PPC::EXTSH8_32_64: {
2145       if (VT != MVT::i16 && VT != MVT::i8)
2146         return false;
2147       break;
2148     }
2149
2150     case PPC::EXTSW:
2151     case PPC::EXTSW_32_64: {
2152       if (VT != MVT::i32 && VT != MVT::i16 && VT != MVT::i8)
2153         return false;
2154       break;
2155     }
2156   }
2157
2158   // See if we can handle this address.
2159   Address Addr;
2160   if (!PPCComputeAddress(LI->getOperand(0), Addr))
2161     return false;
2162
2163   unsigned ResultReg = MI->getOperand(0).getReg();
2164
2165   if (!PPCEmitLoad(VT, ResultReg, Addr, nullptr, IsZExt))
2166     return false;
2167
2168   MI->eraseFromParent();
2169   return true;
2170 }
2171
2172 // Attempt to lower call arguments in a faster way than done by
2173 // the selection DAG code.
2174 bool PPCFastISel::FastLowerArguments() {
2175   // Defer to normal argument lowering for now.  It's reasonably
2176   // efficient.  Consider doing something like ARM to handle the
2177   // case where all args fit in registers, no varargs, no float
2178   // or vector args.
2179   return false;
2180 }
2181
2182 // Handle materializing integer constants into a register.  This is not
2183 // automatically generated for PowerPC, so must be explicitly created here.
2184 unsigned PPCFastISel::FastEmit_i(MVT Ty, MVT VT, unsigned Opc, uint64_t Imm) {
2185
2186   if (Opc != ISD::Constant)
2187     return 0;
2188
2189   // If we're using CR bit registers for i1 values, handle that as a special
2190   // case first.
2191   if (VT == MVT::i1 && PPCSubTarget->useCRBits()) {
2192     unsigned ImmReg = createResultReg(&PPC::CRBITRCRegClass);
2193     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2194             TII.get(Imm == 0 ? PPC::CRUNSET : PPC::CRSET), ImmReg);
2195     return ImmReg;
2196   }
2197
2198   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16 &&
2199       VT != MVT::i8 && VT != MVT::i1)
2200     return 0;
2201
2202   const TargetRegisterClass *RC = ((VT == MVT::i64) ? &PPC::G8RCRegClass :
2203                                    &PPC::GPRCRegClass);
2204   if (VT == MVT::i64)
2205     return PPCMaterialize64BitInt(Imm, RC);
2206   else
2207     return PPCMaterialize32BitInt(Imm, RC);
2208 }
2209
2210 // Override for ADDI and ADDI8 to set the correct register class
2211 // on RHS operand 0.  The automatic infrastructure naively assumes
2212 // GPRC for i32 and G8RC for i64; the concept of "no R0" is lost
2213 // for these cases.  At the moment, none of the other automatically
2214 // generated RI instructions require special treatment.  However, once
2215 // SelectSelect is implemented, "isel" requires similar handling.
2216 //
2217 // Also be conservative about the output register class.  Avoid
2218 // assigning R0 or X0 to the output register for GPRC and G8RC
2219 // register classes, as any such result could be used in ADDI, etc.,
2220 // where those regs have another meaning.
2221 unsigned PPCFastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
2222                                       const TargetRegisterClass *RC,
2223                                       unsigned Op0, bool Op0IsKill,
2224                                       uint64_t Imm) {
2225   if (MachineInstOpcode == PPC::ADDI)
2226     MRI.setRegClass(Op0, &PPC::GPRC_and_GPRC_NOR0RegClass);
2227   else if (MachineInstOpcode == PPC::ADDI8)
2228     MRI.setRegClass(Op0, &PPC::G8RC_and_G8RC_NOX0RegClass);
2229
2230   const TargetRegisterClass *UseRC =
2231     (RC == &PPC::GPRCRegClass ? &PPC::GPRC_and_GPRC_NOR0RegClass :
2232      (RC == &PPC::G8RCRegClass ? &PPC::G8RC_and_G8RC_NOX0RegClass : RC));
2233
2234   return FastISel::FastEmitInst_ri(MachineInstOpcode, UseRC,
2235                                    Op0, Op0IsKill, Imm);
2236 }
2237
2238 // Override for instructions with one register operand to avoid use of
2239 // R0/X0.  The automatic infrastructure isn't aware of the context so
2240 // we must be conservative.
2241 unsigned PPCFastISel::FastEmitInst_r(unsigned MachineInstOpcode,
2242                                      const TargetRegisterClass* RC,
2243                                      unsigned Op0, bool Op0IsKill) {
2244   const TargetRegisterClass *UseRC =
2245     (RC == &PPC::GPRCRegClass ? &PPC::GPRC_and_GPRC_NOR0RegClass :
2246      (RC == &PPC::G8RCRegClass ? &PPC::G8RC_and_G8RC_NOX0RegClass : RC));
2247
2248   return FastISel::FastEmitInst_r(MachineInstOpcode, UseRC, Op0, Op0IsKill);
2249 }
2250
2251 // Override for instructions with two register operands to avoid use
2252 // of R0/X0.  The automatic infrastructure isn't aware of the context
2253 // so we must be conservative.
2254 unsigned PPCFastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
2255                                       const TargetRegisterClass* RC,
2256                                       unsigned Op0, bool Op0IsKill,
2257                                       unsigned Op1, bool Op1IsKill) {
2258   const TargetRegisterClass *UseRC =
2259     (RC == &PPC::GPRCRegClass ? &PPC::GPRC_and_GPRC_NOR0RegClass :
2260      (RC == &PPC::G8RCRegClass ? &PPC::G8RC_and_G8RC_NOX0RegClass : RC));
2261
2262   return FastISel::FastEmitInst_rr(MachineInstOpcode, UseRC, Op0, Op0IsKill,
2263                                    Op1, Op1IsKill);
2264 }
2265
2266 namespace llvm {
2267   // Create the fast instruction selector for PowerPC64 ELF.
2268   FastISel *PPC::createFastISel(FunctionLoweringInfo &FuncInfo,
2269                                 const TargetLibraryInfo *LibInfo) {
2270     const TargetMachine &TM = FuncInfo.MF->getTarget();
2271
2272     // Only available on 64-bit ELF for now.
2273     const PPCSubtarget *Subtarget = &TM.getSubtarget<PPCSubtarget>();
2274     if (Subtarget->isPPC64() && Subtarget->isSVR4ABI())
2275       return new PPCFastISel(FuncInfo, LibInfo);
2276
2277     return nullptr;
2278   }
2279 }