lib/Target/NVPTX/NVPTXTargetMachine.cpp

   1 //===-- NVPTXTargetMachine.cpp - Define TargetMachine for NVPTX -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Top-level implementation for the NVPTX target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "NVPTXTargetMachine.h"
  15 #include "MCTargetDesc/NVPTXMCAsmInfo.h"
  16 #include "NVPTX.h"
  17 #include "NVPTXAllocaHoisting.h"
  18 #include "NVPTXLowerAggrCopies.h"
  19 #include "NVPTXTargetObjectFile.h"
  20 #include "NVPTXTargetTransformInfo.h"
  21 #include "llvm/Analysis/Passes.h"
  22 #include "llvm/CodeGen/AsmPrinter.h"
  23 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  24 #include "llvm/CodeGen/MachineModuleInfo.h"
  25 #include "llvm/CodeGen/Passes.h"
  26 #include "llvm/IR/DataLayout.h"
  27 #include "llvm/IR/IRPrintingPasses.h"
  28 #include "llvm/IR/LegacyPassManager.h"
  29 #include "llvm/IR/Verifier.h"
  30 #include "llvm/MC/MCAsmInfo.h"
  31 #include "llvm/MC/MCInstrInfo.h"
  32 #include "llvm/MC/MCStreamer.h"
  33 #include "llvm/MC/MCSubtargetInfo.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/FormattedStream.h"
  37 #include "llvm/Support/TargetRegistry.h"
  38 #include "llvm/Support/raw_ostream.h"
  39 #include "llvm/Target/TargetInstrInfo.h"
  40 #include "llvm/Target/TargetLowering.h"
  41 #include "llvm/Target/TargetLoweringObjectFile.h"
  42 #include "llvm/Target/TargetMachine.h"
  43 #include "llvm/Target/TargetOptions.h"
  44 #include "llvm/Target/TargetRegisterInfo.h"
  45 #include "llvm/Target/TargetSubtargetInfo.h"
  46 #include "llvm/Transforms/Scalar.h"
  47
  48 using namespace llvm;
  49
  50 namespace llvm {
  51 void initializeNVVMReflectPass(PassRegistry&);
  52 void initializeGenericToNVVMPass(PassRegistry&);
  53 void initializeNVPTXAllocaHoistingPass(PassRegistry &);
  54 void initializeNVPTXAssignValidGlobalNamesPass(PassRegistry&);
  55 void initializeNVPTXFavorNonGenericAddrSpacesPass(PassRegistry &);
  56 void initializeNVPTXLowerAggrCopiesPass(PassRegistry &);
  57 void initializeNVPTXLowerKernelArgsPass(PassRegistry &);
  58 void initializeNVPTXLowerAllocaPass(PassRegistry &);
  59 }
  60
  61 extern "C" void LLVMInitializeNVPTXTarget() {
  62   // Register the target.
  63   RegisterTargetMachine<NVPTXTargetMachine32> X(TheNVPTXTarget32);
  64   RegisterTargetMachine<NVPTXTargetMachine64> Y(TheNVPTXTarget64);
  65
  66   // FIXME: This pass is really intended to be invoked during IR optimization,
  67   // but it's very NVPTX-specific.
  68   PassRegistry &PR = *PassRegistry::getPassRegistry();
  69   initializeNVVMReflectPass(PR);
  70   initializeGenericToNVVMPass(PR);
  71   initializeNVPTXAllocaHoistingPass(PR);
  72   initializeNVPTXAssignValidGlobalNamesPass(PR);
  73   initializeNVPTXFavorNonGenericAddrSpacesPass(PR);
  74   initializeNVPTXLowerKernelArgsPass(PR);
  75   initializeNVPTXLowerAllocaPass(PR);
  76   initializeNVPTXLowerAggrCopiesPass(PR);
  77 }
  78
  79 static std::string computeDataLayout(bool is64Bit) {
  80   std::string Ret = "e";
  81
  82   if (!is64Bit)
  83     Ret += "-p:32:32";
  84
  85   Ret += "-i64:64-v16:16-v32:32-n16:32:64";
  86
  87   return Ret;
  88 }
  89
  90 NVPTXTargetMachine::NVPTXTargetMachine(const Target &T, const Triple &TT,
  91                                        StringRef CPU, StringRef FS,
  92                                        const TargetOptions &Options,
  93                                        Reloc::Model RM, CodeModel::Model CM,
  94                                        CodeGenOpt::Level OL, bool is64bit)
  95     : LLVMTargetMachine(T, computeDataLayout(is64bit), TT, CPU, FS, Options, RM,
  96                         CM, OL),
  97       is64bit(is64bit), TLOF(make_unique<NVPTXTargetObjectFile>()),
  98       Subtarget(TT, CPU, FS, *this) {
  99   if (TT.getOS() == Triple::NVCL)
 100     drvInterface = NVPTX::NVCL;
 101   else
 102     drvInterface = NVPTX::CUDA;
 103   initAsmInfo();
 104 }
 105
 106 NVPTXTargetMachine::~NVPTXTargetMachine() {}
 107
 108 void NVPTXTargetMachine32::anchor() {}
 109
 110 NVPTXTargetMachine32::NVPTXTargetMachine32(const Target &T, const Triple &TT,
 111                                            StringRef CPU, StringRef FS,
 112                                            const TargetOptions &Options,
 113                                            Reloc::Model RM, CodeModel::Model CM,
 114                                            CodeGenOpt::Level OL)
 115     : NVPTXTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, false) {}
 116
 117 void NVPTXTargetMachine64::anchor() {}
 118
 119 NVPTXTargetMachine64::NVPTXTargetMachine64(const Target &T, const Triple &TT,
 120                                            StringRef CPU, StringRef FS,
 121                                            const TargetOptions &Options,
 122                                            Reloc::Model RM, CodeModel::Model CM,
 123                                            CodeGenOpt::Level OL)
 124     : NVPTXTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, true) {}
 125
 126 namespace {
 127 class NVPTXPassConfig : public TargetPassConfig {
 128 public:
 129   NVPTXPassConfig(NVPTXTargetMachine *TM, PassManagerBase &PM)
 130       : TargetPassConfig(TM, PM) {}
 131
 132   NVPTXTargetMachine &getNVPTXTargetMachine() const {
 133     return getTM<NVPTXTargetMachine>();
 134   }
 135
 136   void addIRPasses() override;
 137   bool addInstSelector() override;
 138   void addPostRegAlloc() override;
 139   void addMachineSSAOptimization() override;
 140
 141   FunctionPass *createTargetRegisterAllocator(bool) override;
 142   void addFastRegAlloc(FunctionPass *RegAllocPass) override;
 143   void addOptimizedRegAlloc(FunctionPass *RegAllocPass) override;
 144
 145 private:
 146   // if the opt level is aggressive, add GVN; otherwise, add EarlyCSE.
 147   void addEarlyCSEOrGVNPass();
 148 };
 149 } // end anonymous namespace
 150
 151 TargetPassConfig *NVPTXTargetMachine::createPassConfig(PassManagerBase &PM) {
 152   NVPTXPassConfig *PassConfig = new NVPTXPassConfig(this, PM);
 153   return PassConfig;
 154 }
 155
 156 TargetIRAnalysis NVPTXTargetMachine::getTargetIRAnalysis() {
 157   return TargetIRAnalysis([this](Function &F) {
 158     return TargetTransformInfo(NVPTXTTIImpl(this, F));
 159   });
 160 }
 161
 162 void NVPTXPassConfig::addEarlyCSEOrGVNPass() {
 163   if (getOptLevel() == CodeGenOpt::Aggressive)
 164     addPass(createGVNPass());
 165   else
 166     addPass(createEarlyCSEPass());
 167 }
 168
 169 void NVPTXPassConfig::addIRPasses() {
 170   // The following passes are known to not play well with virtual regs hanging
 171   // around after register allocation (which in our case, is *all* registers).
 172   // We explicitly disable them here.  We do, however, need some functionality
 173   // of the PrologEpilogCodeInserter pass, so we emulate that behavior in the
 174   // NVPTXPrologEpilog pass (see NVPTXPrologEpilogPass.cpp).
 175   disablePass(&PrologEpilogCodeInserterID);
 176   disablePass(&MachineCopyPropagationID);
 177   disablePass(&TailDuplicateID);
 178
 179   addPass(createNVPTXImageOptimizerPass());
 180   addPass(createNVPTXAssignValidGlobalNamesPass());
 181   addPass(createGenericToNVVMPass());
 182
 183   // === Propagate special address spaces ===
 184   addPass(createNVPTXLowerKernelArgsPass(&getNVPTXTargetMachine()));
 185   // NVPTXLowerKernelArgs emits alloca for byval parameters which can often
 186   // be eliminated by SROA.
 187   addPass(createSROAPass());
 188   addPass(createNVPTXLowerAllocaPass());
 189   addPass(createNVPTXFavorNonGenericAddrSpacesPass());
 190   // FavorNonGenericAddrSpaces shortcuts unnecessary addrspacecasts, and leave
 191   // them unused. We could remove dead code in an ad-hoc manner, but that
 192   // requires manual work and might be error-prone.
 193   addPass(createDeadCodeEliminationPass());
 194
 195   // === Straight-line scalar optimizations ===
 196   addPass(createSeparateConstOffsetFromGEPPass());
 197   addPass(createSpeculativeExecutionPass());
 198   // ReassociateGEPs exposes more opportunites for SLSR. See
 199   // the example in reassociate-geps-and-slsr.ll.
 200   addPass(createStraightLineStrengthReducePass());
 201   // SeparateConstOffsetFromGEP and SLSR creates common expressions which GVN or
 202   // EarlyCSE can reuse. GVN generates significantly better code than EarlyCSE
 203   // for some of our benchmarks.
 204   addEarlyCSEOrGVNPass();
 205   // Run NaryReassociate after EarlyCSE/GVN to be more effective.
 206   addPass(createNaryReassociatePass());
 207   // NaryReassociate on GEPs creates redundant common expressions, so run
 208   // EarlyCSE after it.
 209   addPass(createEarlyCSEPass());
 210
 211   // === LSR and other generic IR passes ===
 212   TargetPassConfig::addIRPasses();
 213   // EarlyCSE is not always strong enough to clean up what LSR produces. For
 214   // example, GVN can combine
 215   //
 216   //   %0 = add %a, %b
 217   //   %1 = add %b, %a
 218   //
 219   // and
 220   //
 221   //   %0 = shl nsw %a, 2
 222   //   %1 = shl %a, 2
 223   //
 224   // but EarlyCSE can do neither of them.
 225   addEarlyCSEOrGVNPass();
 226 }
 227
 228 bool NVPTXPassConfig::addInstSelector() {
 229   const NVPTXSubtarget &ST = *getTM<NVPTXTargetMachine>().getSubtargetImpl();
 230
 231   addPass(createLowerAggrCopies());
 232   addPass(createAllocaHoisting());
 233   addPass(createNVPTXISelDag(getNVPTXTargetMachine(), getOptLevel()));
 234
 235   if (!ST.hasImageHandles())
 236     addPass(createNVPTXReplaceImageHandlesPass());
 237
 238   return false;
 239 }
 240
 241 void NVPTXPassConfig::addPostRegAlloc() {
 242   addPass(createNVPTXPrologEpilogPass(), false);
 243   // NVPTXPrologEpilogPass calculates frame object offset and replace frame
 244   // index with VRFrame register. NVPTXPeephole need to be run after that and
 245   // will replace VRFrame with VRFrameLocal when possible.
 246   addPass(createNVPTXPeephole());
 247 }
 248
 249 FunctionPass *NVPTXPassConfig::createTargetRegisterAllocator(bool) {
 250   return nullptr; // No reg alloc
 251 }
 252
 253 void NVPTXPassConfig::addFastRegAlloc(FunctionPass *RegAllocPass) {
 254   assert(!RegAllocPass && "NVPTX uses no regalloc!");
 255   addPass(&PHIEliminationID);
 256   addPass(&TwoAddressInstructionPassID);
 257 }
 258
 259 void NVPTXPassConfig::addOptimizedRegAlloc(FunctionPass *RegAllocPass) {
 260   assert(!RegAllocPass && "NVPTX uses no regalloc!");
 261
 262   addPass(&ProcessImplicitDefsID);
 263   addPass(&LiveVariablesID);
 264   addPass(&MachineLoopInfoID);
 265   addPass(&PHIEliminationID);
 266
 267   addPass(&TwoAddressInstructionPassID);
 268   addPass(&RegisterCoalescerID);
 269
 270   // PreRA instruction scheduling.
 271   if (addPass(&MachineSchedulerID))
 272     printAndVerify("After Machine Scheduling");
 273
 274
 275   addPass(&StackSlotColoringID);
 276
 277   // FIXME: Needs physical registers
 278   //addPass(&PostRAMachineLICMID);
 279
 280   printAndVerify("After StackSlotColoring");
 281 }
 282
 283 void NVPTXPassConfig::addMachineSSAOptimization() {
 284   // Pre-ra tail duplication.
 285   if (addPass(&EarlyTailDuplicateID))
 286     printAndVerify("After Pre-RegAlloc TailDuplicate");
 287
 288   // Optimize PHIs before DCE: removing dead PHI cycles may make more
 289   // instructions dead.
 290   addPass(&OptimizePHIsID);
 291
 292   // This pass merges large allocas. StackSlotColoring is a different pass
 293   // which merges spill slots.
 294   addPass(&StackColoringID);
 295
 296   // If the target requests it, assign local variables to stack slots relative
 297   // to one another and simplify frame index references where possible.
 298   addPass(&LocalStackSlotAllocationID);
 299
 300   // With optimization, dead code should already be eliminated. However
 301   // there is one known exception: lowered code for arguments that are only
 302   // used by tail calls, where the tail calls reuse the incoming stack
 303   // arguments directly (see t11 in test/CodeGen/X86/sibcall.ll).
 304   addPass(&DeadMachineInstructionElimID);
 305   printAndVerify("After codegen DCE pass");
 306
 307   // Allow targets to insert passes that improve instruction level parallelism,
 308   // like if-conversion. Such passes will typically need dominator trees and
 309   // loop info, just like LICM and CSE below.
 310   if (addILPOpts())
 311     printAndVerify("After ILP optimizations");
 312
 313   addPass(&MachineLICMID);
 314   addPass(&MachineCSEID);
 315
 316   addPass(&MachineSinkingID);
 317   printAndVerify("After Machine LICM, CSE and Sinking passes");
 318
 319   addPass(&PeepholeOptimizerID);
 320   printAndVerify("After codegen peephole optimization pass");
 321 }