lib/Target/Mips/MipsRegisterInfo.td

   1 //===-- MipsRegisterInfo.td - Mips Register defs -----------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Declarations that describe the MIPS register file
  12 //===----------------------------------------------------------------------===//
  13 let Namespace = "Mips" in {
  14 def sub_32     : SubRegIndex<32>;
  15 def sub_64     : SubRegIndex<64>;
  16 def sub_lo     : SubRegIndex<32>;
  17 def sub_hi     : SubRegIndex<32, 32>;
  18 def sub_dsp16_19 : SubRegIndex<4, 16>;
  19 def sub_dsp20    : SubRegIndex<1, 20>;
  20 def sub_dsp21    : SubRegIndex<1, 21>;
  21 def sub_dsp22    : SubRegIndex<1, 22>;
  22 def sub_dsp23    : SubRegIndex<1, 23>;
  23 }
  24
  25 class Unallocatable {
  26   bit isAllocatable = 0;
  27 }
  28
  29 // We have banks of 32 registers each.
  30 class MipsReg<bits<16> Enc, string n> : Register<n> {
  31   let HWEncoding = Enc;
  32   let Namespace = "Mips";
  33 }
  34
  35 class MipsRegWithSubRegs<bits<16> Enc, string n, list<Register> subregs>
  36   : RegisterWithSubRegs<n, subregs> {
  37   let HWEncoding = Enc;
  38   let Namespace = "Mips";
  39 }
  40
  41 // Mips CPU Registers
  42 class MipsGPRReg<bits<16> Enc, string n> : MipsReg<Enc, n>;
  43
  44 // Mips 64-bit CPU Registers
  45 class Mips64GPRReg<bits<16> Enc, string n, list<Register> subregs>
  46   : MipsRegWithSubRegs<Enc, n, subregs> {
  47   let SubRegIndices = [sub_32];
  48 }
  49
  50 // Mips 32-bit FPU Registers
  51 class FPR<bits<16> Enc, string n> : MipsReg<Enc, n>;
  52
  53 // Mips 64-bit (aliased) FPU Registers
  54 class AFPR<bits<16> Enc, string n, list<Register> subregs>
  55   : MipsRegWithSubRegs<Enc, n, subregs> {
  56   let SubRegIndices = [sub_lo, sub_hi];
  57   let CoveredBySubRegs = 1;
  58 }
  59
  60 class AFPR64<bits<16> Enc, string n, list<Register> subregs>
  61   : MipsRegWithSubRegs<Enc, n, subregs> {
  62   let SubRegIndices = [sub_lo, sub_hi];
  63   let CoveredBySubRegs = 1;
  64 }
  65
  66 // Mips 128-bit (aliased) MSA Registers
  67 class AFPR128<bits<16> Enc, string n, list<Register> subregs>
  68   : MipsRegWithSubRegs<Enc, n, subregs> {
  69   let SubRegIndices = [sub_64];
  70 }
  71
  72 // Accumulator Registers
  73 class ACCReg<bits<16> Enc, string n, list<Register> subregs>
  74   : MipsRegWithSubRegs<Enc, n, subregs> {
  75   let SubRegIndices = [sub_lo, sub_hi];
  76   let CoveredBySubRegs = 1;
  77 }
  78
  79 // Mips Hardware Registers
  80 class HWR<bits<16> Enc, string n> : MipsReg<Enc, n>;
  81
  82 //===----------------------------------------------------------------------===//
  83 //  Registers
  84 //===----------------------------------------------------------------------===//
  85
  86 let Namespace = "Mips" in {
  87   // General Purpose Registers
  88   def ZERO : MipsGPRReg< 0, "zero">, DwarfRegNum<[0]>;
  89   def AT   : MipsGPRReg< 1, "1">,    DwarfRegNum<[1]>;
  90   def V0   : MipsGPRReg< 2, "2">,    DwarfRegNum<[2]>;
  91   def V1   : MipsGPRReg< 3, "3">,    DwarfRegNum<[3]>;
  92   def A0   : MipsGPRReg< 4, "4">,    DwarfRegNum<[4]>;
  93   def A1   : MipsGPRReg< 5, "5">,    DwarfRegNum<[5]>;
  94   def A2   : MipsGPRReg< 6, "6">,    DwarfRegNum<[6]>;
  95   def A3   : MipsGPRReg< 7, "7">,    DwarfRegNum<[7]>;
  96   def T0   : MipsGPRReg< 8, "8">,    DwarfRegNum<[8]>;
  97   def T1   : MipsGPRReg< 9, "9">,    DwarfRegNum<[9]>;
  98   def T2   : MipsGPRReg< 10, "10">,  DwarfRegNum<[10]>;
  99   def T3   : MipsGPRReg< 11, "11">,  DwarfRegNum<[11]>;
 100   def T4   : MipsGPRReg< 12, "12">,  DwarfRegNum<[12]>;
 101   def T5   : MipsGPRReg< 13, "13">,  DwarfRegNum<[13]>;
 102   def T6   : MipsGPRReg< 14, "14">,  DwarfRegNum<[14]>;
 103   def T7   : MipsGPRReg< 15, "15">,  DwarfRegNum<[15]>;
 104   def S0   : MipsGPRReg< 16, "16">,  DwarfRegNum<[16]>;
 105   def S1   : MipsGPRReg< 17, "17">,  DwarfRegNum<[17]>;
 106   def S2   : MipsGPRReg< 18, "18">,  DwarfRegNum<[18]>;
 107   def S3   : MipsGPRReg< 19, "19">,  DwarfRegNum<[19]>;
 108   def S4   : MipsGPRReg< 20, "20">,  DwarfRegNum<[20]>;
 109   def S5   : MipsGPRReg< 21, "21">,  DwarfRegNum<[21]>;
 110   def S6   : MipsGPRReg< 22, "22">,  DwarfRegNum<[22]>;
 111   def S7   : MipsGPRReg< 23, "23">,  DwarfRegNum<[23]>;
 112   def T8   : MipsGPRReg< 24, "24">,  DwarfRegNum<[24]>;
 113   def T9   : MipsGPRReg< 25, "25">,  DwarfRegNum<[25]>;
 114   def K0   : MipsGPRReg< 26, "26">,  DwarfRegNum<[26]>;
 115   def K1   : MipsGPRReg< 27, "27">,  DwarfRegNum<[27]>;
 116   def GP   : MipsGPRReg< 28, "gp">,  DwarfRegNum<[28]>;
 117   def SP   : MipsGPRReg< 29, "sp">,  DwarfRegNum<[29]>;
 118   def FP   : MipsGPRReg< 30, "fp">,  DwarfRegNum<[30]>;
 119   def RA   : MipsGPRReg< 31, "ra">,  DwarfRegNum<[31]>;
 120
 121   // General Purpose 64-bit Registers
 122   def ZERO_64 : Mips64GPRReg< 0, "zero", [ZERO]>, DwarfRegNum<[0]>;
 123   def AT_64   : Mips64GPRReg< 1, "1",    [AT]>, DwarfRegNum<[1]>;
 124   def V0_64   : Mips64GPRReg< 2, "2",    [V0]>, DwarfRegNum<[2]>;
 125   def V1_64   : Mips64GPRReg< 3, "3",    [V1]>, DwarfRegNum<[3]>;
 126   def A0_64   : Mips64GPRReg< 4, "4",    [A0]>, DwarfRegNum<[4]>;
 127   def A1_64   : Mips64GPRReg< 5, "5",    [A1]>, DwarfRegNum<[5]>;
 128   def A2_64   : Mips64GPRReg< 6, "6",    [A2]>, DwarfRegNum<[6]>;
 129   def A3_64   : Mips64GPRReg< 7, "7",    [A3]>, DwarfRegNum<[7]>;
 130   def T0_64   : Mips64GPRReg< 8, "8",    [T0]>, DwarfRegNum<[8]>;
 131   def T1_64   : Mips64GPRReg< 9, "9",    [T1]>, DwarfRegNum<[9]>;
 132   def T2_64   : Mips64GPRReg< 10, "10",  [T2]>, DwarfRegNum<[10]>;
 133   def T3_64   : Mips64GPRReg< 11, "11",  [T3]>, DwarfRegNum<[11]>;
 134   def T4_64   : Mips64GPRReg< 12, "12",  [T4]>, DwarfRegNum<[12]>;
 135   def T5_64   : Mips64GPRReg< 13, "13",  [T5]>, DwarfRegNum<[13]>;
 136   def T6_64   : Mips64GPRReg< 14, "14",  [T6]>, DwarfRegNum<[14]>;
 137   def T7_64   : Mips64GPRReg< 15, "15",  [T7]>, DwarfRegNum<[15]>;
 138   def S0_64   : Mips64GPRReg< 16, "16",  [S0]>, DwarfRegNum<[16]>;
 139   def S1_64   : Mips64GPRReg< 17, "17",  [S1]>, DwarfRegNum<[17]>;
 140   def S2_64   : Mips64GPRReg< 18, "18",  [S2]>, DwarfRegNum<[18]>;
 141   def S3_64   : Mips64GPRReg< 19, "19",  [S3]>, DwarfRegNum<[19]>;
 142   def S4_64   : Mips64GPRReg< 20, "20",  [S4]>, DwarfRegNum<[20]>;
 143   def S5_64   : Mips64GPRReg< 21, "21",  [S5]>, DwarfRegNum<[21]>;
 144   def S6_64   : Mips64GPRReg< 22, "22",  [S6]>, DwarfRegNum<[22]>;
 145   def S7_64   : Mips64GPRReg< 23, "23",  [S7]>, DwarfRegNum<[23]>;
 146   def T8_64   : Mips64GPRReg< 24, "24",  [T8]>, DwarfRegNum<[24]>;
 147   def T9_64   : Mips64GPRReg< 25, "25",  [T9]>, DwarfRegNum<[25]>;
 148   def K0_64   : Mips64GPRReg< 26, "26",  [K0]>, DwarfRegNum<[26]>;
 149   def K1_64   : Mips64GPRReg< 27, "27",  [K1]>, DwarfRegNum<[27]>;
 150   def GP_64   : Mips64GPRReg< 28, "gp",  [GP]>, DwarfRegNum<[28]>;
 151   def SP_64   : Mips64GPRReg< 29, "sp",  [SP]>, DwarfRegNum<[29]>;
 152   def FP_64   : Mips64GPRReg< 30, "fp",  [FP]>, DwarfRegNum<[30]>;
 153   def RA_64   : Mips64GPRReg< 31, "ra",  [RA]>, DwarfRegNum<[31]>;
 154
 155   /// Mips Single point precision FPU Registers
 156   foreach I = 0-31 in
 157   def F#I : FPR<I, "f"#I>, DwarfRegNum<[!add(I, 32)]>;
 158
 159   // Higher half of 64-bit FP registers.
 160   foreach I = 0-31 in
 161   def F_HI#I : FPR<I, "f"#I>, DwarfRegNum<[!add(I, 32)]>;
 162
 163   /// Mips Double point precision FPU Registers (aliased
 164   /// with the single precision to hold 64 bit values)
 165   foreach I = 0-15 in
 166   def D#I : AFPR<!shl(I, 1), "f"#!shl(I, 1),
 167                  [!cast<FPR>("F"#!shl(I, 1)),
 168                   !cast<FPR>("F"#!add(!shl(I, 1), 1))]>;
 169
 170   /// Mips Double point precision FPU Registers in MFP64 mode.
 171   foreach I = 0-31 in
 172   def D#I#_64 : AFPR64<I, "f"#I, [!cast<FPR>("F"#I), !cast<FPR>("F_HI"#I)]>,
 173                 DwarfRegNum<[!add(I, 32)]>;
 174
 175   /// Mips MSA registers
 176   /// MSA and FPU cannot both be present unless the FPU has 64-bit registers
 177   foreach I = 0-31 in
 178   def W#I : AFPR128<I, "w"#I, [!cast<AFPR64>("D"#I#"_64")]>,
 179             DwarfRegNum<[!add(I, 32)]>;
 180
 181   // Hi/Lo registers
 182   def HI0 : MipsReg<0, "ac0">, DwarfRegNum<[64]>;
 183   def HI1 : MipsReg<1, "ac1">, DwarfRegNum<[176]>;
 184   def HI2 : MipsReg<2, "ac2">, DwarfRegNum<[178]>;
 185   def HI3 : MipsReg<3, "ac3">, DwarfRegNum<[180]>;
 186   def LO0 : MipsReg<0, "ac0">, DwarfRegNum<[65]>;
 187   def LO1 : MipsReg<1, "ac1">, DwarfRegNum<[177]>;
 188   def LO2 : MipsReg<2, "ac2">, DwarfRegNum<[179]>;
 189   def LO3 : MipsReg<3, "ac3">, DwarfRegNum<[181]>;
 190
 191   let SubRegIndices = [sub_32] in {
 192   def HI0_64  : RegisterWithSubRegs<"hi", [HI0]>;
 193   def LO0_64  : RegisterWithSubRegs<"lo", [LO0]>;
 194   }
 195
 196   // FP control registers.
 197   foreach I = 0-31 in
 198   def FCR#I : MipsReg<#I, ""#I>;
 199
 200   // FP condition code registers.
 201   foreach I = 0-7 in
 202   def FCC#I : MipsReg<#I, "fcc"#I>;
 203
 204   // COP2 registers.
 205   foreach I = 0-31 in
 206   def COP2#I : MipsReg<#I, ""#I>;
 207
 208   // COP3 registers.
 209   foreach I = 0-31 in
 210   def COP3#I : MipsReg<#I, ""#I>;
 211
 212   // PC register
 213   def PC : Register<"pc">;
 214
 215   // Hardware register $29
 216   foreach I = 0-31 in
 217   def HWR#I : MipsReg<#I, ""#I>;
 218
 219   // Accum registers
 220   foreach I = 0-3 in
 221   def AC#I : ACCReg<#I, "ac"#I,
 222                     [!cast<Register>("LO"#I), !cast<Register>("HI"#I)]>;
 223
 224   def AC0_64 : ACCReg<0, "ac0", [LO0_64, HI0_64]>;
 225
 226   // DSP-ASE control register fields.
 227   def DSPPos : Register<"">;
 228   def DSPSCount : Register<"">;
 229   def DSPCarry : Register<"">;
 230   def DSPEFI : Register<"">;
 231   def DSPOutFlag16_19 : Register<"">;
 232   def DSPOutFlag20 : Register<"">;
 233   def DSPOutFlag21 : Register<"">;
 234   def DSPOutFlag22 : Register<"">;
 235   def DSPOutFlag23 : Register<"">;
 236   def DSPCCond : Register<"">;
 237
 238   let SubRegIndices = [sub_dsp16_19, sub_dsp20, sub_dsp21, sub_dsp22,
 239                        sub_dsp23] in
 240   def DSPOutFlag : RegisterWithSubRegs<"", [DSPOutFlag16_19, DSPOutFlag20,
 241                                             DSPOutFlag21, DSPOutFlag22,
 242                                             DSPOutFlag23]>;
 243
 244   // MSA-ASE control registers.
 245   def MSAIR      : MipsReg<0, "0">;
 246   def MSACSR     : MipsReg<1, "1">;
 247   def MSAAccess  : MipsReg<2, "2">;
 248   def MSASave    : MipsReg<3, "3">;
 249   def MSAModify  : MipsReg<4, "4">;
 250   def MSARequest : MipsReg<5, "5">;
 251   def MSAMap     : MipsReg<6, "6">;
 252   def MSAUnmap   : MipsReg<7, "7">;
 253
 254   // Octeon multiplier and product registers
 255   def MPL0 : MipsReg<0, "mpl0">;
 256   def MPL1 : MipsReg<1, "mpl1">;
 257   def MPL2 : MipsReg<2, "mpl2">;
 258   def P0 : MipsReg<0, "p0">;
 259   def P1 : MipsReg<1, "p1">;
 260   def P2 : MipsReg<2, "p2">;
 261
 262 }
 263
 264 //===----------------------------------------------------------------------===//
 265 // Register Classes
 266 //===----------------------------------------------------------------------===//
 267
 268 class GPR32Class<list<ValueType> regTypes> :
 269   RegisterClass<"Mips", regTypes, 32, (add
 270   // Reserved
 271   ZERO, AT,
 272   // Return Values and Arguments
 273   V0, V1, A0, A1, A2, A3,
 274   // Not preserved across procedure calls
 275   T0, T1, T2, T3, T4, T5, T6, T7,
 276   // Callee save
 277   S0, S1, S2, S3, S4, S5, S6, S7,
 278   // Not preserved across procedure calls
 279   T8, T9,
 280   // Reserved
 281   K0, K1, GP, SP, FP, RA)>;
 282
 283 def GPR32 : GPR32Class<[i32]>;
 284 def DSPR  : GPR32Class<[v4i8, v2i16]>;
 285
 286 def GPRMM16 : RegisterClass<"Mips", [i32], 32, (add
 287   // Return Values and Arguments
 288   V0, V1, A0, A1, A2, A3,
 289   // Callee save
 290   S0, S1)>;
 291
 292 def GPR64 : RegisterClass<"Mips", [i64], 64, (add
 293 // Reserved
 294   ZERO_64, AT_64,
 295   // Return Values and Arguments
 296   V0_64, V1_64, A0_64, A1_64, A2_64, A3_64,
 297   // Not preserved across procedure calls
 298   T0_64, T1_64, T2_64, T3_64, T4_64, T5_64, T6_64, T7_64,
 299   // Callee save
 300   S0_64, S1_64, S2_64, S3_64, S4_64, S5_64, S6_64, S7_64,
 301   // Not preserved across procedure calls
 302   T8_64, T9_64,
 303   // Reserved
 304   K0_64, K1_64, GP_64, SP_64, FP_64, RA_64)>;
 305
 306 def CPU16Regs : RegisterClass<"Mips", [i32], 32, (add
 307   // Return Values and Arguments
 308   V0, V1, A0, A1, A2, A3,
 309   // Callee save
 310   S0, S1)>;
 311
 312 def CPU16RegsPlusSP : RegisterClass<"Mips", [i32], 32, (add
 313   // Return Values and Arguments
 314   V0, V1, A0, A1, A2, A3,
 315   // Callee save
 316   S0, S1,
 317   SP)>;
 318
 319 def CPURAReg : RegisterClass<"Mips", [i32], 32, (add RA)>, Unallocatable;
 320
 321 def CPUSPReg : RegisterClass<"Mips", [i32], 32, (add SP)>, Unallocatable;
 322
 323 // 64bit fp:
 324 // * FGR64  - 32 64-bit registers
 325 // * AFGR64 - 16 32-bit even registers (32-bit FP Mode)
 326 //
 327 // 32bit fp:
 328 // * FGR32 - 16 32-bit even registers
 329 // * FGR32 - 32 32-bit registers (single float only mode)
 330 def FGR32 : RegisterClass<"Mips", [f32], 32, (sequence "F%u", 0, 31)>;
 331
 332 def FGRH32 : RegisterClass<"Mips", [f32], 32, (sequence "F_HI%u", 0, 31)>,
 333              Unallocatable;
 334
 335 def AFGR64 : RegisterClass<"Mips", [f64], 64, (add
 336   // Return Values and Arguments
 337   D0, D1,
 338   // Not preserved across procedure calls
 339   D2, D3, D4, D5,
 340   // Return Values and Arguments
 341   D6, D7,
 342   // Not preserved across procedure calls
 343   D8, D9,
 344   // Callee save
 345   D10, D11, D12, D13, D14, D15)>;
 346
 347 def FGR64 : RegisterClass<"Mips", [f64], 64, (sequence "D%u_64", 0, 31)>;
 348
 349 // Used to reserve odd registers when given -mattr=+nooddspreg
 350 // FIXME: Remove double precision registers from this set.
 351 def OddSP : RegisterClass<"Mips", [f32], 32,
 352                           (add (decimate (sequence "F%u", 1, 31), 2),
 353                                (decimate (sequence "F_HI%u", 1, 31), 2),
 354                                (decimate (sequence "D%u", 1, 15), 2),
 355                                (decimate (sequence "D%u_64", 1, 31), 2))>,
 356             Unallocatable;
 357
 358 // FP control registers.
 359 def CCR : RegisterClass<"Mips", [i32], 32, (sequence "FCR%u", 0, 31)>,
 360           Unallocatable;
 361
 362 // FP condition code registers.
 363 def FCC : RegisterClass<"Mips", [i32], 32, (sequence "FCC%u", 0, 7)>,
 364           Unallocatable;
 365
 366 // MIPS32r6/MIPS64r6 store FPU condition codes in normal FGR registers.
 367 // This class allows us to represent this in codegen patterns.
 368 def FGRCC : RegisterClass<"Mips", [i32], 32, (sequence "F%u", 0, 31)>;
 369
 370 def MSA128B: RegisterClass<"Mips", [v16i8], 128,
 371                            (sequence "W%u", 0, 31)>;
 372 def MSA128H: RegisterClass<"Mips", [v8i16, v8f16], 128,
 373                            (sequence "W%u", 0, 31)>;
 374 def MSA128W: RegisterClass<"Mips", [v4i32, v4f32], 128,
 375                            (sequence "W%u", 0, 31)>;
 376 def MSA128D: RegisterClass<"Mips", [v2i64, v2f64], 128,
 377                            (sequence "W%u", 0, 31)>;
 378
 379 def MSACtrl: RegisterClass<"Mips", [i32], 32, (add
 380   MSAIR, MSACSR, MSAAccess, MSASave, MSAModify, MSARequest, MSAMap, MSAUnmap)>;
 381
 382 // Hi/Lo Registers
 383 def LO32 : RegisterClass<"Mips", [i32], 32, (add LO0)>;
 384 def HI32 : RegisterClass<"Mips", [i32], 32, (add HI0)>;
 385 def LO32DSP : RegisterClass<"Mips", [i32], 32, (sequence "LO%u", 0, 3)>;
 386 def HI32DSP : RegisterClass<"Mips", [i32], 32, (sequence "HI%u", 0, 3)>;
 387 def LO64 : RegisterClass<"Mips", [i64], 64, (add LO0_64)>;
 388 def HI64 : RegisterClass<"Mips", [i64], 64, (add HI0_64)>;
 389
 390 // Hardware registers
 391 def HWRegs : RegisterClass<"Mips", [i32], 32, (sequence "HWR%u", 0, 31)>,
 392              Unallocatable;
 393
 394 // Accumulator Registers
 395 def ACC64 : RegisterClass<"Mips", [untyped], 64, (add AC0)> {
 396   let Size = 64;
 397 }
 398
 399 def ACC128 : RegisterClass<"Mips", [untyped], 128, (add AC0_64)> {
 400   let Size = 128;
 401 }
 402
 403 def ACC64DSP : RegisterClass<"Mips", [untyped], 64, (sequence "AC%u", 0, 3)> {
 404   let Size = 64;
 405 }
 406
 407 def DSPCC : RegisterClass<"Mips", [v4i8, v2i16], 32, (add DSPCCond)>;
 408
 409 // Coprocessor 2 registers.
 410 def COP2 : RegisterClass<"Mips", [i32], 32, (sequence "COP2%u", 0, 31)>,
 411            Unallocatable;
 412
 413 // Coprocessor 3 registers.
 414 def COP3 : RegisterClass<"Mips", [i32], 32, (sequence "COP3%u", 0, 31)>,
 415            Unallocatable;
 416
 417 // Octeon multiplier and product registers
 418 def OCTEON_MPL : RegisterClass<"Mips", [i64], 64, (add MPL0, MPL1, MPL2)>,
 419                  Unallocatable;
 420 def OCTEON_P : RegisterClass<"Mips", [i64], 64, (add P0, P1, P2)>,
 421                Unallocatable;
 422
 423 // Register Operands.
 424
 425 class MipsAsmRegOperand : AsmOperandClass {
 426   let ParserMethod = "parseAnyRegister";
 427 }
 428
 429 def GPR64AsmOperand : MipsAsmRegOperand {
 430   let Name = "GPR64AsmReg";
 431   let PredicateMethod = "isGPRAsmReg";
 432 }
 433
 434 def GPR32AsmOperand : MipsAsmRegOperand {
 435   let Name = "GPR32AsmReg";
 436   let PredicateMethod = "isGPRAsmReg";
 437 }
 438
 439 def GPRMM16AsmOperand : MipsAsmRegOperand {
 440   let Name = "GPRMM16AsmReg";
 441   let PredicateMethod = "isMM16AsmReg";
 442 }
 443
 444 def ACC64DSPAsmOperand : MipsAsmRegOperand {
 445   let Name = "ACC64DSPAsmReg";
 446   let PredicateMethod = "isACCAsmReg";
 447 }
 448
 449 def HI32DSPAsmOperand : MipsAsmRegOperand {
 450   let Name = "HI32DSPAsmReg";
 451   let PredicateMethod = "isACCAsmReg";
 452 }
 453
 454 def LO32DSPAsmOperand : MipsAsmRegOperand {
 455   let Name = "LO32DSPAsmReg";
 456   let PredicateMethod = "isACCAsmReg";
 457 }
 458
 459 def CCRAsmOperand : MipsAsmRegOperand {
 460   let Name = "CCRAsmReg";
 461 }
 462
 463 def AFGR64AsmOperand : MipsAsmRegOperand {
 464   let Name = "AFGR64AsmReg";
 465   let PredicateMethod = "isFGRAsmReg";
 466 }
 467
 468 def FGR64AsmOperand : MipsAsmRegOperand {
 469   let Name = "FGR64AsmReg";
 470   let PredicateMethod = "isFGRAsmReg";
 471 }
 472
 473 def FGR32AsmOperand : MipsAsmRegOperand {
 474   let Name = "FGR32AsmReg";
 475   let PredicateMethod = "isFGRAsmReg";
 476 }
 477
 478 def FGRH32AsmOperand : MipsAsmRegOperand {
 479   let Name = "FGRH32AsmReg";
 480   let PredicateMethod = "isFGRAsmReg";
 481 }
 482
 483 def FCCRegsAsmOperand : MipsAsmRegOperand {
 484   let Name = "FCCAsmReg";
 485 }
 486
 487 def MSA128AsmOperand : MipsAsmRegOperand {
 488   let Name = "MSA128AsmReg";
 489 }
 490
 491 def MSACtrlAsmOperand : MipsAsmRegOperand {
 492   let Name = "MSACtrlAsmReg";
 493 }
 494
 495 def GPR32Opnd : RegisterOperand<GPR32> {
 496   let ParserMatchClass = GPR32AsmOperand;
 497 }
 498
 499 def GPRMM16Opnd : RegisterOperand<GPRMM16> {
 500   let ParserMatchClass = GPRMM16AsmOperand;
 501 }
 502
 503 def GPR64Opnd : RegisterOperand<GPR64> {
 504   let ParserMatchClass = GPR64AsmOperand;
 505 }
 506
 507 def DSPROpnd : RegisterOperand<DSPR> {
 508   let ParserMatchClass = GPR32AsmOperand;
 509 }
 510
 511 def CCROpnd : RegisterOperand<CCR> {
 512   let ParserMatchClass = CCRAsmOperand;
 513 }
 514
 515 def HWRegsAsmOperand : MipsAsmRegOperand {
 516   let Name = "HWRegsAsmReg";
 517 }
 518
 519 def COP2AsmOperand : MipsAsmRegOperand {
 520   let Name = "COP2AsmReg";
 521 }
 522
 523 def COP3AsmOperand : MipsAsmRegOperand {
 524   let Name = "COP3AsmReg";
 525 }
 526
 527 def HWRegsOpnd : RegisterOperand<HWRegs> {
 528   let ParserMatchClass = HWRegsAsmOperand;
 529 }
 530
 531 def AFGR64Opnd : RegisterOperand<AFGR64> {
 532   let ParserMatchClass = AFGR64AsmOperand;
 533 }
 534
 535 def FGR64Opnd : RegisterOperand<FGR64> {
 536   let ParserMatchClass = FGR64AsmOperand;
 537 }
 538
 539 def FGR32Opnd : RegisterOperand<FGR32> {
 540   let ParserMatchClass = FGR32AsmOperand;
 541 }
 542
 543 def FGRCCOpnd : RegisterOperand<FGRCC> {
 544   // The assembler doesn't use register classes so we can re-use
 545   // FGR32AsmOperand.
 546   let ParserMatchClass = FGR32AsmOperand;
 547 }
 548
 549 def FGRH32Opnd : RegisterOperand<FGRH32> {
 550   let ParserMatchClass = FGRH32AsmOperand;
 551 }
 552
 553 def FCCRegsOpnd : RegisterOperand<FCC> {
 554   let ParserMatchClass = FCCRegsAsmOperand;
 555 }
 556
 557 def LO32DSPOpnd : RegisterOperand<LO32DSP> {
 558   let ParserMatchClass = LO32DSPAsmOperand;
 559 }
 560
 561 def HI32DSPOpnd : RegisterOperand<HI32DSP> {
 562   let ParserMatchClass = HI32DSPAsmOperand;
 563 }
 564
 565 def ACC64DSPOpnd : RegisterOperand<ACC64DSP> {
 566   let ParserMatchClass = ACC64DSPAsmOperand;
 567 }
 568
 569 def COP2Opnd : RegisterOperand<COP2> {
 570   let ParserMatchClass = COP2AsmOperand;
 571 }
 572
 573 def COP3Opnd : RegisterOperand<COP3> {
 574   let ParserMatchClass = COP3AsmOperand;
 575 }
 576
 577 def MSA128BOpnd : RegisterOperand<MSA128B> {
 578   let ParserMatchClass = MSA128AsmOperand;
 579 }
 580
 581 def MSA128HOpnd : RegisterOperand<MSA128H> {
 582   let ParserMatchClass = MSA128AsmOperand;
 583 }
 584
 585 def MSA128WOpnd : RegisterOperand<MSA128W> {
 586   let ParserMatchClass = MSA128AsmOperand;
 587 }
 588
 589 def MSA128DOpnd : RegisterOperand<MSA128D> {
 590   let ParserMatchClass = MSA128AsmOperand;
 591 }
 592
 593 def MSA128CROpnd : RegisterOperand<MSACtrl> {
 594   let ParserMatchClass = MSACtrlAsmOperand;
 595 }