lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasMips2     :    Predicate<"Subtarget.hasMips2()">,
 150                       AssemblerPredicate<"FeatureMips2">;
 151 def HasMips3_32  :    Predicate<"Subtarget.hasMips3_32()">,
 152                       AssemblerPredicate<"FeatureMips3_32">;
 153 def HasMips3_32r2 :   Predicate<"Subtarget.hasMips3_32r2()">,
 154                       AssemblerPredicate<"FeatureMips3_32r2">;
 155 def HasMips3     :    Predicate<"Subtarget.hasMips3()">,
 156                       AssemblerPredicate<"FeatureMips3">;
 157 def HasMips4_32  :    Predicate<"Subtarget.hasMips4_32()">,
 158                       AssemblerPredicate<"FeatureMips4_32">;
 159 def HasMips4_32r2 :   Predicate<"Subtarget.hasMips4_32r2()">,
 160                       AssemblerPredicate<"FeatureMips4_32r2">;
 161 def HasMips5_32r2 :   Predicate<"Subtarget.hasMips5_32r2()">,
 162                       AssemblerPredicate<"FeatureMips5_32r2">;
 163 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 164                       AssemblerPredicate<"FeatureMips32">;
 165 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 166                       AssemblerPredicate<"FeatureMips32r2">;
 167 def HasMips32r6  :    Predicate<"Subtarget.hasMips32r6()">,
 168                       AssemblerPredicate<"FeatureMips32r6">;
 169 def NotMips32r6  :    Predicate<"!Subtarget.hasMips32r6()">,
 170                       AssemblerPredicate<"!FeatureMips32r6">;
 171 def IsGP64bit    :    Predicate<"Subtarget.isGP64bit()">,
 172                       AssemblerPredicate<"FeatureGP64Bit">;
 173 def IsGP32bit    :    Predicate<"!Subtarget.isGP64bit()">,
 174                       AssemblerPredicate<"!FeatureGP64Bit">;
 175 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 176                       AssemblerPredicate<"FeatureMips64">;
 177 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 178                       AssemblerPredicate<"FeatureMips64r2">;
 179 def HasMips64r6  :    Predicate<"Subtarget.hasMips64r6()">,
 180                       AssemblerPredicate<"FeatureMips64r6">;
 181 def NotMips64r6  :    Predicate<"!Subtarget.hasMips64r6()">,
 182                       AssemblerPredicate<"!FeatureMips64r6">;
 183 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 184                       AssemblerPredicate<"FeatureN64">;
 185 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 186                       AssemblerPredicate<"FeatureMips16">;
 187 def HasCnMips    :    Predicate<"Subtarget.hasCnMips()">,
 188                       AssemblerPredicate<"FeatureCnMips">;
 189 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 190                       AssemblerPredicate<"FeatureMips32">;
 191 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 192                       AssemblerPredicate<"FeatureMips32">;
 193 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 194 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 195                       AssemblerPredicate<"!FeatureMips16">;
 196 def NotDSP :          Predicate<"!Subtarget.hasDSP()">;
 197 def InMicroMips    :  Predicate<"Subtarget.inMicroMipsMode()">,
 198                       AssemblerPredicate<"FeatureMicroMips">;
 199 def NotInMicroMips :  Predicate<"!Subtarget.inMicroMipsMode()">,
 200                       AssemblerPredicate<"!FeatureMicroMips">;
 201 def IsLE           :  Predicate<"Subtarget.isLittle()">;
 202 def IsBE           :  Predicate<"!Subtarget.isLittle()">;
 203 def IsNotNaCl    :    Predicate<"!Subtarget.isTargetNaCl()">;
 204
 205 //===----------------------------------------------------------------------===//
 206 // Mips GPR size adjectives.
 207 // They are mutually exclusive.
 208 //===----------------------------------------------------------------------===//
 209
 210 class GPR_32 { list<Predicate> GPRPredicates = [IsGP32bit]; }
 211 class GPR_64 { list<Predicate> GPRPredicates = [IsGP64bit]; }
 212
 213 //===----------------------------------------------------------------------===//
 214 // Mips ISA/ASE membership and instruction group membership adjectives.
 215 // They are mutually exclusive.
 216 //===----------------------------------------------------------------------===//
 217
 218 // FIXME: I'd prefer to use additive predicates to build the instruction sets
 219 //        but we are short on assembler feature bits at the moment. Using a
 220 //        subtractive predicate will hopefully keep us under the 32 predicate
 221 //        limit long enough to develop an alternative way to handle P1||P2
 222 //        predicates.
 223 class ISA_MIPS1_NOT_32R6_64R6 {
 224   list<Predicate> InsnPredicates = [NotMips32r6, NotMips64r6];
 225 }
 226 class ISA_MIPS2    { list<Predicate> InsnPredicates = [HasMips2]; }
 227 class ISA_MIPS2_NOT_32R6_64R6 {
 228   list<Predicate> InsnPredicates = [HasMips2, NotMips32r6, NotMips64r6];
 229 }
 230 class ISA_MIPS3    { list<Predicate> InsnPredicates = [HasMips3]; }
 231 class ISA_MIPS3_NOT_32R6_64R6 {
 232   list<Predicate> InsnPredicates = [HasMips3, NotMips32r6, NotMips64r6];
 233 }
 234 class ISA_MIPS32   { list<Predicate> InsnPredicates = [HasMips32]; }
 235 class ISA_MIPS32_NOT_32R6_64R6 {
 236   list<Predicate> InsnPredicates = [HasMips32, NotMips32r6, NotMips64r6];
 237 }
 238 class ISA_MIPS32R2 { list<Predicate> InsnPredicates = [HasMips32r2]; }
 239 class ISA_MIPS64   { list<Predicate> InsnPredicates = [HasMips64]; }
 240 class ISA_MIPS64R2 { list<Predicate> InsnPredicates = [HasMips64r2]; }
 241 class ISA_MIPS32R6 { list<Predicate> InsnPredicates = [HasMips32r6]; }
 242 class ISA_MIPS64R6 { list<Predicate> InsnPredicates = [HasMips64r6]; }
 243
 244 // The portions of MIPS-III that were also added to MIPS32
 245 class INSN_MIPS3_32 { list<Predicate> InsnPredicates = [HasMips3_32]; }
 246
 247 // The portions of MIPS-III that were also added to MIPS32
 248 class INSN_MIPS3_32R2 { list<Predicate> InsnPredicates = [HasMips3_32r2]; }
 249
 250 // The portions of MIPS-IV that were also added to MIPS32
 251 class INSN_MIPS4_32 { list<Predicate> InsnPredicates = [HasMips4_32]; }
 252
 253 // The portions of MIPS-IV that were also added to MIPS32R2
 254 class INSN_MIPS4_32R2 { list<Predicate> InsnPredicates = [HasMips4_32r2]; }
 255
 256 // The portions of MIPS-V that were also added to MIPS32R2
 257 class INSN_MIPS5_32R2 { list<Predicate> InsnPredicates = [HasMips5_32r2]; }
 258
 259 //===----------------------------------------------------------------------===//
 260
 261 class MipsPat<dag pattern, dag result> : Pat<pattern, result>, PredicateControl {
 262   let EncodingPredicates = [HasStdEnc];
 263 }
 264
 265 class MipsInstAlias<string Asm, dag Result, bit Emit = 0b1> :
 266   InstAlias<Asm, Result, Emit>, PredicateControl;
 267
 268 class IsCommutable {
 269   bit isCommutable = 1;
 270 }
 271
 272 class IsBranch {
 273   bit isBranch = 1;
 274 }
 275
 276 class IsReturn {
 277   bit isReturn = 1;
 278 }
 279
 280 class IsCall {
 281   bit isCall = 1;
 282 }
 283
 284 class IsTailCall {
 285   bit isCall = 1;
 286   bit isTerminator = 1;
 287   bit isReturn = 1;
 288   bit isBarrier = 1;
 289   bit hasExtraSrcRegAllocReq = 1;
 290   bit isCodeGenOnly = 1;
 291 }
 292
 293 class IsAsCheapAsAMove {
 294   bit isAsCheapAsAMove = 1;
 295 }
 296
 297 class NeverHasSideEffects {
 298   bit neverHasSideEffects = 1;
 299 }
 300
 301 //===----------------------------------------------------------------------===//
 302 // Instruction format superclass
 303 //===----------------------------------------------------------------------===//
 304
 305 include "MipsInstrFormats.td"
 306
 307 //===----------------------------------------------------------------------===//
 308 // Mips Operand, Complex Patterns and Transformations Definitions.
 309 //===----------------------------------------------------------------------===//
 310
 311 def MipsJumpTargetAsmOperand : AsmOperandClass {
 312   let Name = "JumpTarget";
 313   let ParserMethod = "ParseJumpTarget";
 314   let PredicateMethod = "isImm";
 315   let RenderMethod = "addImmOperands";
 316 }
 317
 318 // Instruction operand types
 319 def jmptarget   : Operand<OtherVT> {
 320   let EncoderMethod = "getJumpTargetOpValue";
 321   let ParserMatchClass = MipsJumpTargetAsmOperand;
 322 }
 323 def brtarget    : Operand<OtherVT> {
 324   let EncoderMethod = "getBranchTargetOpValue";
 325   let OperandType = "OPERAND_PCREL";
 326   let DecoderMethod = "DecodeBranchTarget";
 327   let ParserMatchClass = MipsJumpTargetAsmOperand;
 328 }
 329 def calltarget  : Operand<iPTR> {
 330   let EncoderMethod = "getJumpTargetOpValue";
 331   let ParserMatchClass = MipsJumpTargetAsmOperand;
 332 }
 333
 334 def simm10 : Operand<i32>;
 335
 336 def simm16      : Operand<i32> {
 337   let DecoderMethod= "DecodeSimm16";
 338 }
 339
 340 def simm19_lsl2 : Operand<i32> {
 341   let EncoderMethod = "getSimm19Lsl2Encoding";
 342   let DecoderMethod = "DecodeSimm19Lsl2";
 343 }
 344
 345 def simm18_lsl3 : Operand<i32> {
 346   let EncoderMethod = "getSimm18Lsl3Encoding";
 347   let DecoderMethod = "DecodeSimm18Lsl3";
 348 }
 349
 350 def simm20      : Operand<i32> {
 351 }
 352
 353 def uimm20      : Operand<i32> {
 354 }
 355
 356 def uimm10      : Operand<i32> {
 357 }
 358
 359 def simm16_64   : Operand<i64> {
 360   let DecoderMethod = "DecodeSimm16";
 361 }
 362
 363 // Zero
 364 def uimmz       : Operand<i32> {
 365   let PrintMethod = "printUnsignedImm";
 366 }
 367
 368 // Unsigned Operand
 369 def uimm2 : Operand<i32> {
 370   let PrintMethod = "printUnsignedImm";
 371 }
 372
 373 def uimm3 : Operand<i32> {
 374   let PrintMethod = "printUnsignedImm";
 375 }
 376
 377 def uimm5       : Operand<i32> {
 378   let PrintMethod = "printUnsignedImm";
 379 }
 380
 381 def uimm6 : Operand<i32> {
 382   let PrintMethod = "printUnsignedImm";
 383 }
 384
 385 def uimm16      : Operand<i32> {
 386   let PrintMethod = "printUnsignedImm";
 387 }
 388
 389 def pcrel16      : Operand<i32> {
 390 }
 391
 392 def MipsMemAsmOperand : AsmOperandClass {
 393   let Name = "Mem";
 394   let ParserMethod = "parseMemOperand";
 395 }
 396
 397 def MipsInvertedImmoperand : AsmOperandClass {
 398   let Name = "InvNum";
 399   let RenderMethod = "addImmOperands";
 400   let ParserMethod = "parseInvNum";
 401 }
 402
 403 def InvertedImOperand : Operand<i32> {
 404   let ParserMatchClass = MipsInvertedImmoperand;
 405 }
 406
 407 def InvertedImOperand64 : Operand<i64> {
 408   let ParserMatchClass = MipsInvertedImmoperand;
 409 }
 410
 411 class mem_generic : Operand<iPTR> {
 412   let PrintMethod = "printMemOperand";
 413   let MIOperandInfo = (ops ptr_rc, simm16);
 414   let EncoderMethod = "getMemEncoding";
 415   let ParserMatchClass = MipsMemAsmOperand;
 416   let OperandType = "OPERAND_MEMORY";
 417 }
 418
 419 // Address operand
 420 def mem : mem_generic;
 421
 422 // MSA specific address operand
 423 def mem_msa : mem_generic {
 424   let MIOperandInfo = (ops ptr_rc, simm10);
 425   let EncoderMethod = "getMSAMemEncoding";
 426 }
 427
 428 def mem_ea : Operand<iPTR> {
 429   let PrintMethod = "printMemOperandEA";
 430   let MIOperandInfo = (ops ptr_rc, simm16);
 431   let EncoderMethod = "getMemEncoding";
 432   let OperandType = "OPERAND_MEMORY";
 433 }
 434
 435 def PtrRC : Operand<iPTR> {
 436   let MIOperandInfo = (ops ptr_rc);
 437   let DecoderMethod = "DecodePtrRegisterClass";
 438   let ParserMatchClass = GPR32AsmOperand;
 439 }
 440
 441 // size operand of ext instruction
 442 def size_ext : Operand<i32> {
 443   let EncoderMethod = "getSizeExtEncoding";
 444   let DecoderMethod = "DecodeExtSize";
 445 }
 446
 447 // size operand of ins instruction
 448 def size_ins : Operand<i32> {
 449   let EncoderMethod = "getSizeInsEncoding";
 450   let DecoderMethod = "DecodeInsSize";
 451 }
 452
 453 // Transformation Function - get the lower 16 bits.
 454 def LO16 : SDNodeXForm<imm, [{
 455   return getImm(N, N->getZExtValue() & 0xFFFF);
 456 }]>;
 457
 458 // Transformation Function - get the higher 16 bits.
 459 def HI16 : SDNodeXForm<imm, [{
 460   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 461 }]>;
 462
 463 // Plus 1.
 464 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 465
 466 // Node immediate is zero (e.g. insve.d)
 467 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 468
 469 // Node immediate fits as 16-bit sign extended on target immediate.
 470 // e.g. addi, andi
 471 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 472
 473 // Node immediate fits as 16-bit sign extended on target immediate.
 474 // e.g. addi, andi
 475 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 476
 477 // Node immediate fits as 15-bit sign extended on target immediate.
 478 // e.g. addi, andi
 479 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 480
 481 // Node immediate fits as 16-bit zero extended on target immediate.
 482 // The LO16 param means that only the lower 16 bits of the node
 483 // immediate are caught.
 484 // e.g. addiu, sltiu
 485 def immZExt16  : PatLeaf<(imm), [{
 486   if (N->getValueType(0) == MVT::i32)
 487     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 488   else
 489     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 490 }], LO16>;
 491
 492 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 493 def immLow16Zero : PatLeaf<(imm), [{
 494   int64_t Val = N->getSExtValue();
 495   return isInt<32>(Val) && !(Val & 0xffff);
 496 }]>;
 497
 498 // shamt field must fit in 5 bits.
 499 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 500
 501 // True if (N + 1) fits in 16-bit field.
 502 def immSExt16Plus1 : PatLeaf<(imm), [{
 503   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 504 }]>;
 505
 506 // Mips Address Mode! SDNode frameindex could possibily be a match
 507 // since load and store instructions from stack used it.
 508 def addr :
 509   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 510
 511 def addrRegImm :
 512   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 513
 514 def addrRegReg :
 515   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 516
 517 def addrDefault :
 518   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 519
 520 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 521
 522 //===----------------------------------------------------------------------===//
 523 // Instructions specific format
 524 //===----------------------------------------------------------------------===//
 525
 526 // Arithmetic and logical instructions with 3 register operands.
 527 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 528                   InstrItinClass Itin = NoItinerary,
 529                   SDPatternOperator OpNode = null_frag>:
 530   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 531          !strconcat(opstr, "\t$rd, $rs, $rt"),
 532          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 533   let isCommutable = isComm;
 534   let isReMaterializable = 1;
 535   let TwoOperandAliasConstraint = "$rd = $rs";
 536 }
 537
 538 // Arithmetic and logical instructions with 2 register operands.
 539 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 540                   InstrItinClass Itin = NoItinerary,
 541                   SDPatternOperator imm_type = null_frag,
 542                   SDPatternOperator OpNode = null_frag> :
 543   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 544          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 545          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 546          Itin, FrmI, opstr> {
 547   let isReMaterializable = 1;
 548   let TwoOperandAliasConstraint = "$rs = $rt";
 549 }
 550
 551 // Arithmetic Multiply ADD/SUB
 552 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 553   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 554          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 555   let Defs = [HI0, LO0];
 556   let Uses = [HI0, LO0];
 557   let isCommutable = isComm;
 558 }
 559
 560 //  Logical
 561 class LogicNOR<string opstr, RegisterOperand RO>:
 562   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 563          !strconcat(opstr, "\t$rd, $rs, $rt"),
 564          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 565   let isCommutable = 1;
 566 }
 567
 568 // Shifts
 569 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 570                        RegisterOperand RO, InstrItinClass itin,
 571                        SDPatternOperator OpNode = null_frag,
 572                        SDPatternOperator PF = null_frag> :
 573   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 574          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 575          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr> {
 576   let TwoOperandAliasConstraint = "$rt = $rd";
 577 }
 578
 579 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 580                        SDPatternOperator OpNode = null_frag>:
 581   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 582          !strconcat(opstr, "\t$rd, $rt, $rs"),
 583          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 584          opstr>;
 585
 586 // Load Upper Imediate
 587 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 588   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 589          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 590   let neverHasSideEffects = 1;
 591   let isReMaterializable = 1;
 592 }
 593
 594 // Memory Load/Store
 595 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 596            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 597   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 598          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 599   let DecoderMethod = "DecodeMem";
 600   let canFoldAsLoad = 1;
 601   let mayLoad = 1;
 602 }
 603
 604 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 605             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 606   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 607          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 608   let DecoderMethod = "DecodeMem";
 609   let mayStore = 1;
 610 }
 611
 612 // Load/Store Left/Right
 613 let canFoldAsLoad = 1 in
 614 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 615                     InstrItinClass Itin> :
 616   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 617          !strconcat(opstr, "\t$rt, $addr"),
 618          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 619   let DecoderMethod = "DecodeMem";
 620   string Constraints = "$src = $rt";
 621 }
 622
 623 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 624                      InstrItinClass Itin> :
 625   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 626          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 627   let DecoderMethod = "DecodeMem";
 628 }
 629
 630 // Conditional Branch
 631 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 632               RegisterOperand RO> :
 633   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 634          !strconcat(opstr, "\t$rs, $rt, $offset"),
 635          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 636          FrmI, opstr> {
 637   let isBranch = 1;
 638   let isTerminator = 1;
 639   let hasDelaySlot = 1;
 640   let Defs = [AT];
 641 }
 642
 643 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 644                   RegisterOperand RO> :
 645   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 646          !strconcat(opstr, "\t$rs, $offset"),
 647          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 648          FrmI, opstr> {
 649   let isBranch = 1;
 650   let isTerminator = 1;
 651   let hasDelaySlot = 1;
 652   let Defs = [AT];
 653 }
 654
 655 // SetCC
 656 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 657   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 658          !strconcat(opstr, "\t$rd, $rs, $rt"),
 659          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 660          II_SLT_SLTU, FrmR, opstr>;
 661
 662 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 663               RegisterOperand RO>:
 664   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 665          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 666          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 667          II_SLTI_SLTIU, FrmI, opstr>;
 668
 669 // Jump
 670 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 671              SDPatternOperator targetoperator, string bopstr> :
 672   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 673          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 674   let isTerminator=1;
 675   let isBarrier=1;
 676   let hasDelaySlot = 1;
 677   let DecoderMethod = "DecodeJumpTarget";
 678   let Defs = [AT];
 679 }
 680
 681 // Unconditional branch
 682 class UncondBranch<Instruction BEQInst> :
 683   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 684   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 685   let isBranch = 1;
 686   let isTerminator = 1;
 687   let isBarrier = 1;
 688   let hasDelaySlot = 1;
 689   let AdditionalPredicates = [RelocPIC];
 690   let Defs = [AT];
 691 }
 692
 693 // Base class for indirect branch and return instruction classes.
 694 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 695 class JumpFR<string opstr, RegisterOperand RO,
 696              SDPatternOperator operator = null_frag>:
 697   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 698          FrmR, opstr>;
 699
 700 // Indirect branch
 701 class IndirectBranch<string opstr, RegisterOperand RO> :
 702       JumpFR<opstr, RO, brind> {
 703   let isBranch = 1;
 704   let isIndirectBranch = 1;
 705 }
 706
 707 // Return instruction
 708 class RetBase<string opstr, RegisterOperand RO>: JumpFR<opstr, RO> {
 709   let isReturn = 1;
 710   let isCodeGenOnly = 1;
 711   let hasCtrlDep = 1;
 712   let hasExtraSrcRegAllocReq = 1;
 713 }
 714
 715 // Jump and Link (Call)
 716 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 717   class JumpLink<string opstr, DAGOperand opnd> :
 718     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 719            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 720     let DecoderMethod = "DecodeJumpTarget";
 721   }
 722
 723   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 724                           Register RetReg, RegisterOperand ResRO = RO>:
 725     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 726     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 727
 728   class JumpLinkReg<string opstr, RegisterOperand RO>:
 729     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 730            [], IIBranch, FrmR>;
 731
 732   class BGEZAL_FT<string opstr, DAGOperand opnd, RegisterOperand RO> :
 733     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 734            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 735
 736 }
 737
 738 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 739     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 740   class TailCall<Instruction JumpInst> :
 741     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 742     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 743
 744   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 745                     RegisterOperand ResRO = RO> :
 746     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 747     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 748 }
 749
 750 class BAL_BR_Pseudo<Instruction RealInst> :
 751   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 752   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 753   let isBranch = 1;
 754   let isTerminator = 1;
 755   let isBarrier = 1;
 756   let hasDelaySlot = 1;
 757   let Defs = [RA];
 758 }
 759
 760 // Syscall
 761 class SYS_FT<string opstr> :
 762   InstSE<(outs), (ins uimm20:$code_),
 763          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 764 // Break
 765 class BRK_FT<string opstr> :
 766   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 767          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 768          FrmOther, opstr>;
 769
 770 // (D)Eret
 771 class ER_FT<string opstr> :
 772   InstSE<(outs), (ins),
 773          opstr, [], NoItinerary, FrmOther, opstr>;
 774
 775 // Interrupts
 776 class DEI_FT<string opstr, RegisterOperand RO> :
 777   InstSE<(outs RO:$rt), (ins),
 778          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 779
 780 // Wait
 781 class WAIT_FT<string opstr> :
 782   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 783
 784 // Sync
 785 let hasSideEffects = 1 in
 786 class SYNC_FT<string opstr> :
 787   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 788          NoItinerary, FrmOther, opstr>;
 789
 790 let hasSideEffects = 1 in
 791 class TEQ_FT<string opstr, RegisterOperand RO> :
 792   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 793          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 794          FrmI, opstr>;
 795
 796 class TEQI_FT<string opstr, RegisterOperand RO> :
 797   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 798          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 799 // Mul, Div
 800 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 801            list<Register> DefRegs> :
 802   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 803          itin, FrmR, opstr> {
 804   let isCommutable = 1;
 805   let Defs = DefRegs;
 806   let neverHasSideEffects = 1;
 807 }
 808
 809 // Pseudo multiply/divide instruction with explicit accumulator register
 810 // operands.
 811 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 812                     SDPatternOperator OpNode, InstrItinClass Itin,
 813                     bit IsComm = 1, bit HasSideEffects = 0,
 814                     bit UsesCustomInserter = 0> :
 815   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 816            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 817   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 818   let isCommutable = IsComm;
 819   let hasSideEffects = HasSideEffects;
 820   let usesCustomInserter = UsesCustomInserter;
 821 }
 822
 823 // Pseudo multiply add/sub instruction with explicit accumulator register
 824 // operands.
 825 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
 826                     InstrItinClass itin>
 827   : PseudoSE<(outs ACC64:$ac),
 828              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 829              [(set ACC64:$ac,
 830               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 831              itin>,
 832     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 833   string Constraints = "$acin = $ac";
 834 }
 835
 836 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 837           list<Register> DefRegs> :
 838   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 839          [], itin, FrmR, opstr> {
 840   let Defs = DefRegs;
 841 }
 842
 843 // Move from Hi/Lo
 844 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 845   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 846              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
 847
 848 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 849   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
 850          FrmR, opstr> {
 851   let Uses = [UseReg];
 852   let neverHasSideEffects = 1;
 853 }
 854
 855 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 856   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 857              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
 858              II_MTHI_MTLO>;
 859
 860 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 861   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
 862   FrmR, opstr> {
 863   let Defs = DefRegs;
 864   let neverHasSideEffects = 1;
 865 }
 866
 867 class EffectiveAddress<string opstr, RegisterOperand RO> :
 868   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 869          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 870          !strconcat(opstr, "_lea")> {
 871   let isCodeGenOnly = 1;
 872   let DecoderMethod = "DecodeMem";
 873 }
 874
 875 // Count Leading Ones/Zeros in Word
 876 class CountLeading0<string opstr, RegisterOperand RO>:
 877   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 878          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>;
 879
 880 class CountLeading1<string opstr, RegisterOperand RO>:
 881   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 882          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>;
 883
 884 // Sign Extend in Register.
 885 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
 886                    InstrItinClass itin> :
 887   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
 888          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr>;
 889
 890 // Subword Swap
 891 class SubwordSwap<string opstr, RegisterOperand RO>:
 892   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 893          NoItinerary, FrmR, opstr> {
 894   let neverHasSideEffects = 1;
 895 }
 896
 897 // Read Hardware
 898 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
 899   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 900          II_RDHWR, FrmR>;
 901
 902 // Ext and Ins
 903 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 904               SDPatternOperator Op = null_frag>:
 905   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
 906          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 907          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 908          FrmR, opstr>, ISA_MIPS32R2;
 909
 910 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 911               SDPatternOperator Op = null_frag>:
 912   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
 913          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 914          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
 915          NoItinerary, FrmR, opstr>, ISA_MIPS32R2 {
 916   let Constraints = "$src = $rt";
 917 }
 918
 919 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 920 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
 921   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
 922            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
 923
 924 // Atomic Compare & Swap.
 925 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
 926   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
 927            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
 928
 929 class LLBase<string opstr, RegisterOperand RO> :
 930   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 931          [], NoItinerary, FrmI> {
 932   let DecoderMethod = "DecodeMem";
 933   let mayLoad = 1;
 934 }
 935
 936 class SCBase<string opstr, RegisterOperand RO> :
 937   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
 938          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 939   let DecoderMethod = "DecodeMem";
 940   let mayStore = 1;
 941   let Constraints = "$rt = $dst";
 942 }
 943
 944 class MFC3OP<string asmstr, RegisterOperand RO> :
 945   InstSE<(outs RO:$rt, RO:$rd, uimm16:$sel), (ins),
 946          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
 947
 948 class TrapBase<Instruction RealInst>
 949   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
 950     PseudoInstExpansion<(RealInst 0, 0)> {
 951   let isBarrier = 1;
 952   let isTerminator = 1;
 953   let isCodeGenOnly = 1;
 954 }
 955
 956 //===----------------------------------------------------------------------===//
 957 // Pseudo instructions
 958 //===----------------------------------------------------------------------===//
 959
 960 // Return RA.
 961 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 962 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 963
 964 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 965 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 966                                   [(callseq_start timm:$amt)]>;
 967 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 968                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 969 }
 970
 971 let usesCustomInserter = 1 in {
 972   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
 973   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
 974   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
 975   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
 976   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
 977   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
 978   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
 979   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
 980   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
 981   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
 982   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
 983   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
 984   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
 985   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
 986   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
 987   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
 988   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
 989   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
 990
 991   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
 992   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
 993   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
 994
 995   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
 996   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
 997   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
 998 }
 999
1000 /// Pseudo instructions for loading and storing accumulator registers.
1001 let isPseudo = 1, isCodeGenOnly = 1 in {
1002   def LOAD_ACC64  : Load<"", ACC64>;
1003   def STORE_ACC64 : Store<"", ACC64>;
1004 }
1005
1006 // We need these two pseudo instructions to avoid offset calculation for long
1007 // branches.  See the comment in file MipsLongBranch.cpp for detailed
1008 // explanation.
1009
1010 // Expands to: lui $dst, %hi($tgt - $baltgt)
1011 def LONG_BRANCH_LUi : PseudoSE<(outs GPR32Opnd:$dst),
1012   (ins brtarget:$tgt, brtarget:$baltgt), []>;
1013
1014 // Expands to: addiu $dst, $src, %lo($tgt - $baltgt)
1015 def LONG_BRANCH_ADDiu : PseudoSE<(outs GPR32Opnd:$dst),
1016   (ins GPR32Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
1017
1018 //===----------------------------------------------------------------------===//
1019 // Instruction definition
1020 //===----------------------------------------------------------------------===//
1021 //===----------------------------------------------------------------------===//
1022 // MipsI Instructions
1023 //===----------------------------------------------------------------------===//
1024
1025 /// Arithmetic Instructions (ALU Immediate)
1026 def ADDiu : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, II_ADDIU, immSExt16,
1027                                add>,
1028             ADDI_FM<0x9>, IsAsCheapAsAMove;
1029 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>,
1030             ISA_MIPS1_NOT_32R6_64R6;
1031 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
1032             SLTI_FM<0xa>;
1033 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
1034             SLTI_FM<0xb>;
1035 def ANDi  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16,
1036                                and>,
1037             ADDI_FM<0xc>;
1038 def ORi   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16,
1039                                or>,
1040             ADDI_FM<0xd>;
1041 def XORi  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16,
1042                                xor>,
1043             ADDI_FM<0xe>;
1044 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
1045
1046 /// Arithmetic Instructions (3-Operand, R-Type)
1047 def ADDu  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
1048             ADD_FM<0, 0x21>;
1049 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
1050             ADD_FM<0, 0x23>;
1051 let Defs = [HI0, LO0] in
1052 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
1053             ADD_FM<0x1c, 2>, ISA_MIPS32_NOT_32R6_64R6;
1054 def ADD   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
1055 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
1056 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
1057 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
1058 def AND   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
1059             ADD_FM<0, 0x24>;
1060 def OR    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
1061             ADD_FM<0, 0x25>;
1062 def XOR   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
1063             ADD_FM<0, 0x26>;
1064 def NOR   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
1065
1066 /// Shift Instructions
1067 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
1068                                    immZExt5>, SRA_FM<0, 0>;
1069 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
1070                                    immZExt5>, SRA_FM<2, 0>;
1071 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
1072                                    immZExt5>, SRA_FM<3, 0>;
1073 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
1074            SRLV_FM<4, 0>;
1075 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
1076            SRLV_FM<6, 0>;
1077 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
1078            SRLV_FM<7, 0>;
1079
1080 // Rotate Instructions
1081 def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
1082                                     immZExt5>,
1083             SRA_FM<2, 1>, ISA_MIPS32R2;
1084 def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
1085             SRLV_FM<6, 1>, ISA_MIPS32R2;
1086
1087 /// Load and Store Instructions
1088 ///  aligned
1089 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
1090 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1091           LW_FM<0x24>;
1092 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1093           LW_FM<0x21>;
1094 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1095 def LW  : Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1096           LW_FM<0x23>;
1097 def SB  : Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel, LW_FM<0x28>;
1098 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1099 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1100
1101 /// load/store left/right
1102 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1103     AdditionalPredicates = [NotInMicroMips] in {
1104 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>,
1105           ISA_MIPS1_NOT_32R6_64R6;
1106 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>,
1107           ISA_MIPS1_NOT_32R6_64R6;
1108 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>,
1109           ISA_MIPS1_NOT_32R6_64R6;
1110 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>,
1111           ISA_MIPS1_NOT_32R6_64R6;
1112 }
1113
1114 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM;
1115 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>;
1116 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>;
1117 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>;
1118 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>;
1119 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>;
1120 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>;
1121
1122 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>,
1123            ISA_MIPS2_NOT_32R6_64R6;
1124 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>,
1125            ISA_MIPS2_NOT_32R6_64R6;
1126 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>,
1127            ISA_MIPS2_NOT_32R6_64R6;
1128 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>,
1129            ISA_MIPS2_NOT_32R6_64R6;
1130 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>,
1131            ISA_MIPS2_NOT_32R6_64R6;
1132 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>,
1133            ISA_MIPS2_NOT_32R6_64R6;
1134
1135 def BREAK : MMRel, BRK_FT<"break">, BRK_FM<0xd>;
1136 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1137 def TRAP : TrapBase<BREAK>;
1138
1139 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18>, INSN_MIPS3_32;
1140 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f>, ISA_MIPS32;
1141
1142 def EI : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>, ISA_MIPS32R2;
1143 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>, ISA_MIPS32R2;
1144
1145 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1146     AdditionalPredicates = [NotInMicroMips] in {
1147 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1148
1149 /// Load-linked, Store-conditional
1150 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, ISA_MIPS2;
1151 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, ISA_MIPS2;
1152 }
1153
1154 /// Jump and Branch Instructions
1155 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1156               AdditionalRequires<[RelocStatic]>, IsBranch;
1157 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1158 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1159 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1160 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1161               BGEZ_FM<1, 1>;
1162 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1163               BGEZ_FM<7, 0>;
1164 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1165               BGEZ_FM<6, 0>;
1166 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1167               BGEZ_FM<1, 0>;
1168 def B       : UncondBranch<BEQ>;
1169
1170 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1171 let AdditionalPredicates = [NotInMicroMips] in {
1172 def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1173 def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1174 }
1175 def JALX  : JumpLink<"jalx", calltarget>, FJ<0x1D>;
1176 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>;
1177 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>;
1178 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1179 def TAILCALL : TailCall<J>;
1180 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1181
1182 def RET : MMRel, RetBase<"ret", GPR32Opnd>, MTLO_FM<8>;
1183
1184 // Exception handling related node and instructions.
1185 // The conversion sequence is:
1186 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1187 // MIPSeh_return -> (stack change + indirect branch)
1188 //
1189 // MIPSeh_return takes the place of regular return instruction
1190 // but takes two arguments (V1, V0) which are used for storing
1191 // the offset and return address respectively.
1192 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1193
1194 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1195                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1196
1197 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1198   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1199                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1200   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1201                                                 GPR64:$dst),
1202                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1203 }
1204
1205 /// Multiply and Divide Instructions.
1206 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1207             MULT_FM<0, 0x18>, ISA_MIPS1_NOT_32R6_64R6;
1208 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1209             MULT_FM<0, 0x19>, ISA_MIPS1_NOT_32R6_64R6;
1210 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1211             MULT_FM<0, 0x1a>, ISA_MIPS1_NOT_32R6_64R6;
1212 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1213             MULT_FM<0, 0x1b>, ISA_MIPS1_NOT_32R6_64R6;
1214
1215 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>,
1216            ISA_MIPS1_NOT_32R6_64R6;
1217 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>,
1218            ISA_MIPS1_NOT_32R6_64R6;
1219 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1220     AdditionalPredicates = [NotInMicroMips] in {
1221 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>,
1222            ISA_MIPS1_NOT_32R6_64R6;
1223 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>,
1224            ISA_MIPS1_NOT_32R6_64R6;
1225 }
1226
1227 /// Sign Ext In Register Instructions.
1228 def SEB : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
1229           SEB_FM<0x10, 0x20>, ISA_MIPS32R2;
1230 def SEH : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
1231           SEB_FM<0x18, 0x20>, ISA_MIPS32R2;
1232
1233 /// Count Leading
1234 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>, ISA_MIPS32;
1235 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>, ISA_MIPS32;
1236
1237 /// Word Swap Bytes Within Halfwords
1238 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>, ISA_MIPS32R2;
1239
1240 /// No operation.
1241 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1242
1243 // FrameIndexes are legalized when they are operands from load/store
1244 // instructions. The same not happens for stack address copies, so an
1245 // add op with mem ComplexPattern is used and the stack address copy
1246 // can be matched. It's similar to Sparc LEA_ADDRi
1247 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1248
1249 // MADD*/MSUB*
1250 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>,
1251             ISA_MIPS32_NOT_32R6_64R6;
1252 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>,
1253             ISA_MIPS32_NOT_32R6_64R6;
1254 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>,
1255             ISA_MIPS32_NOT_32R6_64R6;
1256 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>,
1257             ISA_MIPS32_NOT_32R6_64R6;
1258
1259 let AdditionalPredicates = [NotDSP] in {
1260 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1261                   ISA_MIPS1_NOT_32R6_64R6;
1262 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1263                   ISA_MIPS1_NOT_32R6_64R6;
1264 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>, ISA_MIPS1_NOT_32R6_64R6;
1265 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>, ISA_MIPS1_NOT_32R6_64R6;
1266 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>, ISA_MIPS1_NOT_32R6_64R6;
1267 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1268                   ISA_MIPS32_NOT_32R6_64R6;
1269 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1270                   ISA_MIPS32_NOT_32R6_64R6;
1271 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1272                   ISA_MIPS32_NOT_32R6_64R6;
1273 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1274                   ISA_MIPS32_NOT_32R6_64R6;
1275 }
1276
1277 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1278                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1279 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1280                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1281
1282 def RDHWR : ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1283
1284 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1285 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1286
1287 /// Move Control Registers From/To CPU Registers
1288 def MFC0 : MFC3OP<"mfc0", GPR32Opnd>, MFC3OP_FM<0x10, 0>, ISA_MIPS32;
1289 def MTC0 : MFC3OP<"mtc0", GPR32Opnd>, MFC3OP_FM<0x10, 4>, ISA_MIPS32;
1290 def MFC2 : MFC3OP<"mfc2", GPR32Opnd>, MFC3OP_FM<0x12, 0>;
1291 def MTC2 : MFC3OP<"mtc2", GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1292
1293 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1294                                       FrmOther>;
1295 def SSNOP : Barrier<"ssnop">, BARRIER_FM<1>;
1296 def EHB : Barrier<"ehb">, BARRIER_FM<3>;
1297 def PAUSE : Barrier<"pause">, BARRIER_FM<5>, ISA_MIPS32R2;
1298
1299 // JR_HB and JALR_HB are defined here using the new style naming
1300 // scheme because some of this code is shared with Mips32r6InstrInfo.td
1301 // and because of that it doesn't follow the naming convention of the
1302 // rest of the file. To avoid a mixture of old vs new style, the new
1303 // style was chosen.
1304 class JR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1305   dag OutOperandList = (outs);
1306   dag InOperandList = (ins GPROpnd:$rs);
1307   string AsmString = !strconcat(instr_asm, "\t$rs");
1308   list<dag> Pattern = [];
1309 }
1310
1311 class JALR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1312   dag OutOperandList = (outs GPROpnd:$rd);
1313   dag InOperandList = (ins GPROpnd:$rs);
1314   string AsmString = !strconcat(instr_asm, "\t$rd, $rs");
1315   list<dag> Pattern = [];
1316 }
1317
1318 class JR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1319                    JR_HB_DESC_BASE<"jr.hb", GPR32Opnd> {
1320   let isBranch=1;
1321   let isIndirectBranch=1;
1322   let hasDelaySlot=1;
1323   let isTerminator=1;
1324   let isBarrier=1;
1325 }
1326
1327 class JALR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1328                      JALR_HB_DESC_BASE<"jalr.hb", GPR32Opnd> {
1329   let isIndirectBranch=1;
1330   let hasDelaySlot=1;
1331 }
1332
1333 class JR_HB_ENC : JR_HB_FM<8>;
1334 class JALR_HB_ENC : JALR_HB_FM<9>;
1335
1336 def JR_HB : JR_HB_DESC, JR_HB_ENC, ISA_MIPS32_NOT_32R6_64R6;
1337 def JALR_HB : JALR_HB_DESC, JALR_HB_ENC, ISA_MIPS32;
1338
1339 class TLB<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1340                                       FrmOther>;
1341 def TLBP : TLB<"tlbp">, COP0_TLB_FM<0x08>;
1342 def TLBR : TLB<"tlbr">, COP0_TLB_FM<0x01>;
1343 def TLBWI : TLB<"tlbwi">, COP0_TLB_FM<0x02>;
1344 def TLBWR : TLB<"tlbwr">, COP0_TLB_FM<0x06>;
1345
1346 //===----------------------------------------------------------------------===//
1347 // Instruction aliases
1348 //===----------------------------------------------------------------------===//
1349 def : MipsInstAlias<"move $dst, $src",
1350                     (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1351       GPR_32 {
1352   let AdditionalPredicates = [NotInMicroMips];
1353 }
1354 def : MipsInstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>;
1355 def : MipsInstAlias<"addu $rs, $rt, $imm",
1356                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1357 def : MipsInstAlias<"add $rs, $rt, $imm",
1358                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1359 def : MipsInstAlias<"and $rs, $rt, $imm",
1360                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1361 def : MipsInstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1362 let Predicates = [NotInMicroMips] in {
1363 def : MipsInstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1364 }
1365 def : MipsInstAlias<"jal $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1366 def : MipsInstAlias<"jal $rd,$rs", (JALR GPR32Opnd:$rd, GPR32Opnd:$rs), 0>;
1367 def : MipsInstAlias<"jalr.hb $rs", (JALR_HB RA, GPR32Opnd:$rs), 1>, ISA_MIPS32;
1368 def : MipsInstAlias<"not $rt, $rs",
1369                     (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1370 def : MipsInstAlias<"neg $rt, $rs",
1371                     (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1372 def : MipsInstAlias<"negu $rt",
1373                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 0>;
1374 def : MipsInstAlias<"negu $rt, $rs",
1375                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1376 def : MipsInstAlias<"slt $rs, $rt, $imm",
1377                     (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1378 def : MipsInstAlias<"sltu $rt, $rs, $imm",
1379                     (SLTiu GPR32Opnd:$rt, GPR32Opnd:$rs, simm16:$imm), 0>;
1380 def : MipsInstAlias<"xor $rs, $rt, $imm",
1381                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1382 def : MipsInstAlias<"or $rs, $rt, $imm",
1383                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1384 def : MipsInstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1385 def : MipsInstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1386 def : MipsInstAlias<"mtc0 $rt, $rd", (MTC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1387 def : MipsInstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1388 def : MipsInstAlias<"mtc2 $rt, $rd", (MTC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1389 def : MipsInstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1390 def : MipsInstAlias<"bnez $rs,$offset",
1391                     (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1392 def : MipsInstAlias<"beqz $rs,$offset",
1393                     (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1394 def : MipsInstAlias<"syscall", (SYSCALL 0), 1>;
1395
1396 def : MipsInstAlias<"break", (BREAK 0, 0), 1>;
1397 def : MipsInstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1398 def : MipsInstAlias<"ei", (EI ZERO), 1>;
1399 def : MipsInstAlias<"di", (DI ZERO), 1>;
1400
1401 def  : MipsInstAlias<"teq $rs, $rt", (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1402 def  : MipsInstAlias<"tge $rs, $rt", (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1403 def  : MipsInstAlias<"tgeu $rs, $rt", (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0),
1404                      1>;
1405 def  : MipsInstAlias<"tlt $rs, $rt", (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1406 def  : MipsInstAlias<"tltu $rs, $rt", (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0),
1407                      1>;
1408 def  : MipsInstAlias<"tne $rs, $rt", (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1409 def  : MipsInstAlias<"sll $rd, $rt, $rs",
1410                      (SLLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1411 def : MipsInstAlias<"sub, $rd, $rs, $imm",
1412                     (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs,
1413                           InvertedImOperand:$imm), 0>;
1414 def : MipsInstAlias<"sub $rs, $imm",
1415                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1416                     0>;
1417 def : MipsInstAlias<"subu, $rd, $rs, $imm",
1418                     (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs,
1419                            InvertedImOperand:$imm), 0>;
1420 def : MipsInstAlias<"subu $rs, $imm", (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs,
1421                                              InvertedImOperand:$imm), 0>;
1422 def : MipsInstAlias<"sra $rd, $rt, $rs",
1423                     (SRAV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1424 def : MipsInstAlias<"srl $rd, $rt, $rs",
1425                     (SRLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1426 //===----------------------------------------------------------------------===//
1427 // Assembler Pseudo Instructions
1428 //===----------------------------------------------------------------------===//
1429
1430 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1431   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1432                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1433 def LoadImm32Reg : LoadImm32<"li", uimm5, GPR32Opnd>;
1434
1435 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1436   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1437                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1438 def LoadAddr32Reg : LoadAddress<"la", mem, GPR32Opnd>;
1439
1440 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1441   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1442                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1443 def LoadAddr32Imm : LoadAddressImm<"la", uimm5, GPR32Opnd>;
1444
1445 //===----------------------------------------------------------------------===//
1446 //  Arbitrary patterns that map to one or more instructions
1447 //===----------------------------------------------------------------------===//
1448
1449 // Load/store pattern templates.
1450 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1451   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1452
1453 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1454   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1455
1456 // Small immediates
1457 def : MipsPat<(i32 immSExt16:$in),
1458               (ADDiu ZERO, imm:$in)>;
1459 def : MipsPat<(i32 immZExt16:$in),
1460               (ORi ZERO, imm:$in)>;
1461 def : MipsPat<(i32 immLow16Zero:$in),
1462               (LUi (HI16 imm:$in))>;
1463
1464 // Arbitrary immediates
1465 def : MipsPat<(i32 imm:$imm),
1466           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1467
1468 // Carry MipsPatterns
1469 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1470               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1471 let AdditionalPredicates = [NotDSP] in {
1472   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1473                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1474   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1475                 (ADDiu GPR32:$src, imm:$imm)>;
1476 }
1477
1478 // Call
1479 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1480               (JAL tglobaladdr:$dst)>;
1481 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1482               (JAL texternalsym:$dst)>;
1483 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1484 //              (JALR GPR32:$dst)>;
1485
1486 // Tail call
1487 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1488               (TAILCALL tglobaladdr:$dst)>;
1489 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1490               (TAILCALL texternalsym:$dst)>;
1491 // hi/lo relocs
1492 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1493 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1494 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1495 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1496 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1497 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1498
1499 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1500 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1501 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1502 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1503 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1504 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1505
1506 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1507               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1508 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1509               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1510 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1511               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1512 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1513               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1514 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1515               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1516
1517 // gp_rel relocs
1518 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1519               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1520 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1521               (ADDiu GPR32:$gp, tconstpool:$in)>;
1522
1523 // wrapper_pic
1524 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1525       MipsPat<(MipsWrapper RC:$gp, node:$in),
1526               (ADDiuOp RC:$gp, node:$in)>;
1527
1528 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1529 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1530 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1531 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1532 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1533 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1534
1535 // Mips does not have "not", so we expand our way
1536 def : MipsPat<(not GPR32:$in),
1537               (NOR GPR32Opnd:$in, ZERO)>;
1538
1539 // extended loads
1540 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1541 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1542 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1543
1544 // peepholes
1545 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1546
1547 // brcond patterns
1548 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1549                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1550                       Instruction SLTiuOp, Register ZEROReg> {
1551 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1552               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1553 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1554               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1555
1556 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1557               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1558 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1559               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1560 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1561               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1562 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1563               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1564 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1565               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1566 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1567               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1568
1569 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1570               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1571 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1572               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1573
1574 def : MipsPat<(brcond RC:$cond, bb:$dst),
1575               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1576 }
1577
1578 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1579
1580 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1581               (BLEZ i32:$lhs, bb:$dst)>;
1582 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1583               (BGEZ i32:$lhs, bb:$dst)>;
1584
1585 // setcc patterns
1586 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1587                      Instruction SLTuOp, Register ZEROReg> {
1588   def : MipsPat<(seteq RC:$lhs, 0),
1589                 (SLTiuOp RC:$lhs, 1)>;
1590   def : MipsPat<(setne RC:$lhs, 0),
1591                 (SLTuOp ZEROReg, RC:$lhs)>;
1592   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1593                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1594   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1595                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1596 }
1597
1598 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1599   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1600                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1601   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1602                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1603 }
1604
1605 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1606   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1607                 (SLTOp RC:$rhs, RC:$lhs)>;
1608   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1609                 (SLTuOp RC:$rhs, RC:$lhs)>;
1610 }
1611
1612 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1613   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1614                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1615   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1616                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1617 }
1618
1619 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1620                         Instruction SLTiuOp> {
1621   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1622                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1623   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1624                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1625 }
1626
1627 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1628 defm : SetlePats<GPR32, SLT, SLTu>;
1629 defm : SetgtPats<GPR32, SLT, SLTu>;
1630 defm : SetgePats<GPR32, SLT, SLTu>;
1631 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1632
1633 // bswap pattern
1634 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1635
1636 // Load halfword/word patterns.
1637 let AddedComplexity = 40 in {
1638   def : LoadRegImmPat<LBu, i32, zextloadi8>;
1639   def : LoadRegImmPat<LH, i32, sextloadi16>;
1640   def : LoadRegImmPat<LW, i32, load>;
1641 }
1642
1643 //===----------------------------------------------------------------------===//
1644 // Floating Point Support
1645 //===----------------------------------------------------------------------===//
1646
1647 include "MipsInstrFPU.td"
1648 include "Mips64InstrInfo.td"
1649 include "MipsCondMov.td"
1650
1651 include "Mips32r6InstrInfo.td"
1652 include "Mips64r6InstrInfo.td"
1653
1654 //
1655 // Mips16
1656
1657 include "Mips16InstrFormats.td"
1658 include "Mips16InstrInfo.td"
1659
1660 // DSP
1661 include "MipsDSPInstrFormats.td"
1662 include "MipsDSPInstrInfo.td"
1663
1664 // MSA
1665 include "MipsMSAInstrFormats.td"
1666 include "MipsMSAInstrInfo.td"
1667
1668 // Micromips
1669 include "MicroMipsInstrFormats.td"
1670 include "MicroMipsInstrInfo.td"
1671 include "MicroMipsInstrFPU.td"