lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 150                       AssemblerPredicate<"FeatureSEInReg">;
 151 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 152                       AssemblerPredicate<"FeatureBitCount">;
 153 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 154                       AssemblerPredicate<"FeatureSwap">;
 155 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 156                       AssemblerPredicate<"FeatureCondMov">;
 157 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
 158                       AssemblerPredicate<"FeatureFPIdx">;
 159 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 160                       AssemblerPredicate<"FeatureMips32">;
 161 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 162                       AssemblerPredicate<"FeatureMips32r2">;
 163 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 164                       AssemblerPredicate<"FeatureMips64">;
 165 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
 166                       AssemblerPredicate<"!FeatureMips64">;
 167 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 168                       AssemblerPredicate<"FeatureMips64r2">;
 169 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 170                       AssemblerPredicate<"FeatureN64">;
 171 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
 172                       AssemblerPredicate<"!FeatureN64">;
 173 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 174                       AssemblerPredicate<"FeatureMips16">;
 175 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 176                       AssemblerPredicate<"FeatureMips32">;
 177 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 178                       AssemblerPredicate<"FeatureMips32">;
 179 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
 180                       AssemblerPredicate<"FeatureMips32">;
 181 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 182                       AssemblerPredicate<"!FeatureMips16">;
 183 def NotDSP :          Predicate<"!Subtarget.hasDSP()">;
 184 def InMicroMips    :  Predicate<"Subtarget.inMicroMipsMode()">,
 185                       AssemblerPredicate<"FeatureMicroMips">;
 186 def NotInMicroMips :  Predicate<"!Subtarget.inMicroMipsMode()">,
 187                       AssemblerPredicate<"!FeatureMicroMips">;
 188 def IsLE           :  Predicate<"Subtarget.isLittle()">;
 189 def IsBE           :  Predicate<"!Subtarget.isLittle()">;
 190
 191 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 192   let Predicates = [HasStdEnc];
 193 }
 194
 195 class IsCommutable {
 196   bit isCommutable = 1;
 197 }
 198
 199 class IsBranch {
 200   bit isBranch = 1;
 201 }
 202
 203 class IsReturn {
 204   bit isReturn = 1;
 205 }
 206
 207 class IsCall {
 208   bit isCall = 1;
 209 }
 210
 211 class IsTailCall {
 212   bit isCall = 1;
 213   bit isTerminator = 1;
 214   bit isReturn = 1;
 215   bit isBarrier = 1;
 216   bit hasExtraSrcRegAllocReq = 1;
 217   bit isCodeGenOnly = 1;
 218 }
 219
 220 class IsAsCheapAsAMove {
 221   bit isAsCheapAsAMove = 1;
 222 }
 223
 224 class NeverHasSideEffects {
 225   bit neverHasSideEffects = 1;
 226 }
 227
 228 //===----------------------------------------------------------------------===//
 229 // Instruction format superclass
 230 //===----------------------------------------------------------------------===//
 231
 232 include "MipsInstrFormats.td"
 233
 234 //===----------------------------------------------------------------------===//
 235 // Mips Operand, Complex Patterns and Transformations Definitions.
 236 //===----------------------------------------------------------------------===//
 237
 238 // Instruction operand types
 239 def jmptarget   : Operand<OtherVT> {
 240   let EncoderMethod = "getJumpTargetOpValue";
 241 }
 242 def brtarget    : Operand<OtherVT> {
 243   let EncoderMethod = "getBranchTargetOpValue";
 244   let OperandType = "OPERAND_PCREL";
 245   let DecoderMethod = "DecodeBranchTarget";
 246 }
 247 def calltarget  : Operand<iPTR> {
 248   let EncoderMethod = "getJumpTargetOpValue";
 249 }
 250
 251 def simm16      : Operand<i32> {
 252   let DecoderMethod= "DecodeSimm16";
 253 }
 254
 255 def simm20      : Operand<i32> {
 256 }
 257
 258 def uimm20      : Operand<i32> {
 259 }
 260
 261 def uimm10      : Operand<i32> {
 262 }
 263
 264 def simm16_64   : Operand<i64> {
 265   let DecoderMethod = "DecodeSimm16";
 266 }
 267
 268 // Unsigned Operand
 269 def uimm5       : Operand<i32> {
 270   let PrintMethod = "printUnsignedImm";
 271 }
 272
 273 def uimm6 : Operand<i32> {
 274   let PrintMethod = "printUnsignedImm";
 275 }
 276
 277 def uimm16      : Operand<i32> {
 278   let PrintMethod = "printUnsignedImm";
 279 }
 280
 281 def pcrel16      : Operand<i32> {
 282 }
 283
 284 def MipsMemAsmOperand : AsmOperandClass {
 285   let Name = "Mem";
 286   let ParserMethod = "parseMemOperand";
 287 }
 288
 289 def MipsInvertedImmoperand : AsmOperandClass {
 290   let Name = "InvNum";
 291   let RenderMethod = "addImmOperands";
 292   let ParserMethod = "parseInvNum";
 293 }
 294
 295 def PtrRegAsmOperand : AsmOperandClass {
 296   let Name = "PtrReg";
 297   let ParserMethod = "parsePtrReg";
 298 }
 299
 300
 301 def InvertedImOperand : Operand<i32> {
 302   let ParserMatchClass = MipsInvertedImmoperand;
 303 }
 304
 305 class mem_generic : Operand<iPTR> {
 306   let PrintMethod = "printMemOperand";
 307   let MIOperandInfo = (ops ptr_rc, simm16);
 308   let EncoderMethod = "getMemEncoding";
 309   let ParserMatchClass = MipsMemAsmOperand;
 310   let OperandType = "OPERAND_MEMORY";
 311 }
 312
 313 // Address operand
 314 def mem : mem_generic;
 315
 316 // MSA specific address operand
 317 def mem_msa : mem_generic {
 318   let EncoderMethod = "getMSAMemEncoding";
 319 }
 320
 321 def mem_ea : Operand<iPTR> {
 322   let PrintMethod = "printMemOperandEA";
 323   let MIOperandInfo = (ops ptr_rc, simm16);
 324   let EncoderMethod = "getMemEncoding";
 325   let OperandType = "OPERAND_MEMORY";
 326 }
 327
 328 def PtrRC : Operand<iPTR> {
 329   let MIOperandInfo = (ops ptr_rc);
 330   let DecoderMethod = "DecodePtrRegisterClass";
 331   let ParserMatchClass = PtrRegAsmOperand;
 332 }
 333
 334 // size operand of ext instruction
 335 def size_ext : Operand<i32> {
 336   let EncoderMethod = "getSizeExtEncoding";
 337   let DecoderMethod = "DecodeExtSize";
 338 }
 339
 340 // size operand of ins instruction
 341 def size_ins : Operand<i32> {
 342   let EncoderMethod = "getSizeInsEncoding";
 343   let DecoderMethod = "DecodeInsSize";
 344 }
 345
 346 // Transformation Function - get the lower 16 bits.
 347 def LO16 : SDNodeXForm<imm, [{
 348   return getImm(N, N->getZExtValue() & 0xFFFF);
 349 }]>;
 350
 351 // Transformation Function - get the higher 16 bits.
 352 def HI16 : SDNodeXForm<imm, [{
 353   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 354 }]>;
 355
 356 // Plus 1.
 357 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 358
 359 // Node immediate fits as 16-bit sign extended on target immediate.
 360 // e.g. addi, andi
 361 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 362
 363 // Node immediate fits as 16-bit sign extended on target immediate.
 364 // e.g. addi, andi
 365 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 366
 367 // Node immediate fits as 15-bit sign extended on target immediate.
 368 // e.g. addi, andi
 369 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 370
 371 // Node immediate fits as 16-bit zero extended on target immediate.
 372 // The LO16 param means that only the lower 16 bits of the node
 373 // immediate are caught.
 374 // e.g. addiu, sltiu
 375 def immZExt16  : PatLeaf<(imm), [{
 376   if (N->getValueType(0) == MVT::i32)
 377     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 378   else
 379     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 380 }], LO16>;
 381
 382 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 383 def immLow16Zero : PatLeaf<(imm), [{
 384   int64_t Val = N->getSExtValue();
 385   return isInt<32>(Val) && !(Val & 0xffff);
 386 }]>;
 387
 388 // shamt field must fit in 5 bits.
 389 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 390
 391 // True if (N + 1) fits in 16-bit field.
 392 def immSExt16Plus1 : PatLeaf<(imm), [{
 393   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 394 }]>;
 395
 396 // Mips Address Mode! SDNode frameindex could possibily be a match
 397 // since load and store instructions from stack used it.
 398 def addr :
 399   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 400
 401 def addrRegImm :
 402   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 403
 404 def addrRegReg :
 405   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 406
 407 def addrDefault :
 408   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 409
 410 //===----------------------------------------------------------------------===//
 411 // Instructions specific format
 412 //===----------------------------------------------------------------------===//
 413
 414 // Arithmetic and logical instructions with 3 register operands.
 415 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 416                   InstrItinClass Itin = NoItinerary,
 417                   SDPatternOperator OpNode = null_frag>:
 418   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 419          !strconcat(opstr, "\t$rd, $rs, $rt"),
 420          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 421   let isCommutable = isComm;
 422   let isReMaterializable = 1;
 423 }
 424
 425 // Arithmetic and logical instructions with 2 register operands.
 426 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 427                   InstrItinClass Itin = NoItinerary,
 428                   SDPatternOperator imm_type = null_frag,
 429                   SDPatternOperator OpNode = null_frag> :
 430   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 431          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 432          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 433          Itin, FrmI, opstr> {
 434   let isReMaterializable = 1;
 435   let TwoOperandAliasConstraint = "$rs = $rt";
 436 }
 437
 438 // Arithmetic Multiply ADD/SUB
 439 class MArithR<string opstr, bit isComm = 0> :
 440   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 441          !strconcat(opstr, "\t$rs, $rt"), [], IIImult, FrmR, opstr> {
 442   let Defs = [HI0, LO0];
 443   let Uses = [HI0, LO0];
 444   let isCommutable = isComm;
 445 }
 446
 447 //  Logical
 448 class LogicNOR<string opstr, RegisterOperand RO>:
 449   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 450          !strconcat(opstr, "\t$rd, $rs, $rt"),
 451          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 452   let isCommutable = 1;
 453 }
 454
 455 // Shifts
 456 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 457                        RegisterOperand RO, InstrItinClass itin,
 458                        SDPatternOperator OpNode = null_frag,
 459                        SDPatternOperator PF = null_frag> :
 460   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 461          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 462          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr>;
 463
 464 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 465                        SDPatternOperator OpNode = null_frag>:
 466   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 467          !strconcat(opstr, "\t$rd, $rt, $rs"),
 468          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 469          opstr>;
 470
 471 // Load Upper Imediate
 472 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 473   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 474          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 475   let neverHasSideEffects = 1;
 476   let isReMaterializable = 1;
 477 }
 478
 479 // Memory Load/Store
 480 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 481            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 482   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 483          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 484   let DecoderMethod = "DecodeMem";
 485   let canFoldAsLoad = 1;
 486   let mayLoad = 1;
 487 }
 488
 489 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 490             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 491   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 492          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 493   let DecoderMethod = "DecodeMem";
 494   let mayStore = 1;
 495 }
 496
 497 // Load/Store Left/Right
 498 let canFoldAsLoad = 1 in
 499 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 500                     InstrItinClass Itin> :
 501   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 502          !strconcat(opstr, "\t$rt, $addr"),
 503          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 504   let DecoderMethod = "DecodeMem";
 505   string Constraints = "$src = $rt";
 506 }
 507
 508 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 509                      InstrItinClass Itin> :
 510   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 511          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 512   let DecoderMethod = "DecodeMem";
 513 }
 514
 515 // Conditional Branch
 516 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 517               RegisterOperand RO> :
 518   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 519          !strconcat(opstr, "\t$rs, $rt, $offset"),
 520          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 521          FrmI, opstr> {
 522   let isBranch = 1;
 523   let isTerminator = 1;
 524   let hasDelaySlot = 1;
 525   let Defs = [AT];
 526 }
 527
 528 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 529                   RegisterOperand RO> :
 530   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 531          !strconcat(opstr, "\t$rs, $offset"),
 532          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 533          FrmI, opstr> {
 534   let isBranch = 1;
 535   let isTerminator = 1;
 536   let hasDelaySlot = 1;
 537   let Defs = [AT];
 538 }
 539
 540 // SetCC
 541 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 542   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 543          !strconcat(opstr, "\t$rd, $rs, $rt"),
 544          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 545          IIslt, FrmR, opstr>;
 546
 547 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 548               RegisterOperand RO>:
 549   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 550          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 551          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 552          IIslt, FrmI, opstr>;
 553
 554 // Jump
 555 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 556              SDPatternOperator targetoperator, string bopstr> :
 557   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 558          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 559   let isTerminator=1;
 560   let isBarrier=1;
 561   let hasDelaySlot = 1;
 562   let DecoderMethod = "DecodeJumpTarget";
 563   let Defs = [AT];
 564 }
 565
 566 // Unconditional branch
 567 class UncondBranch<Instruction BEQInst> :
 568   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 569   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 570   let isBranch = 1;
 571   let isTerminator = 1;
 572   let isBarrier = 1;
 573   let hasDelaySlot = 1;
 574   let Predicates = [RelocPIC, HasStdEnc];
 575   let Defs = [AT];
 576 }
 577
 578 // Base class for indirect branch and return instruction classes.
 579 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 580 class JumpFR<string opstr, RegisterOperand RO,
 581              SDPatternOperator operator = null_frag>:
 582   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 583          FrmR, opstr>;
 584
 585 // Indirect branch
 586 class IndirectBranch<string opstr, RegisterOperand RO> :
 587       JumpFR<opstr, RO, brind> {
 588   let isBranch = 1;
 589   let isIndirectBranch = 1;
 590 }
 591
 592 // Return instruction
 593 class RetBase<string opstr, RegisterOperand RO>: JumpFR<opstr, RO> {
 594   let isReturn = 1;
 595   let isCodeGenOnly = 1;
 596   let hasCtrlDep = 1;
 597   let hasExtraSrcRegAllocReq = 1;
 598 }
 599
 600 // Jump and Link (Call)
 601 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 602   class JumpLink<string opstr, DAGOperand opnd> :
 603     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 604            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 605     let DecoderMethod = "DecodeJumpTarget";
 606   }
 607
 608   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 609                           Register RetReg, RegisterOperand ResRO = RO>:
 610     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 611     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 612
 613   class JumpLinkReg<string opstr, RegisterOperand RO>:
 614     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 615            [], IIBranch, FrmR, opstr>;
 616
 617   class BGEZAL_FT<string opstr, DAGOperand opnd, RegisterOperand RO> :
 618     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 619            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 620
 621 }
 622
 623 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 624     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 625   class TailCall<Instruction JumpInst> :
 626     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 627     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 628
 629   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 630                     RegisterOperand ResRO = RO> :
 631     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 632     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 633 }
 634
 635 class BAL_BR_Pseudo<Instruction RealInst> :
 636   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 637   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 638   let isBranch = 1;
 639   let isTerminator = 1;
 640   let isBarrier = 1;
 641   let hasDelaySlot = 1;
 642   let Defs = [RA];
 643 }
 644
 645 // Syscall
 646 class SYS_FT<string opstr> :
 647   InstSE<(outs), (ins uimm20:$code_),
 648          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 649 // Break
 650 class BRK_FT<string opstr> :
 651   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 652          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 653          FrmOther, opstr>;
 654
 655 // (D)Eret
 656 class ER_FT<string opstr> :
 657   InstSE<(outs), (ins),
 658          opstr, [], NoItinerary, FrmOther, opstr>;
 659
 660 // Interrupts
 661 class DEI_FT<string opstr, RegisterOperand RO> :
 662   InstSE<(outs RO:$rt), (ins),
 663          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 664
 665 // Wait
 666 class WAIT_FT<string opstr> :
 667   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 668
 669 // Sync
 670 let hasSideEffects = 1 in
 671 class SYNC_FT<string opstr> :
 672   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 673          NoItinerary, FrmOther, opstr>;
 674
 675 let hasSideEffects = 1 in
 676 class TEQ_FT<string opstr, RegisterOperand RO> :
 677   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 678          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 679          FrmI, opstr>;
 680
 681 class TEQI_FT<string opstr, RegisterOperand RO> :
 682   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 683          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 684 // Mul, Div
 685 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 686            list<Register> DefRegs> :
 687   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 688          itin, FrmR, opstr> {
 689   let isCommutable = 1;
 690   let Defs = DefRegs;
 691   let neverHasSideEffects = 1;
 692 }
 693
 694 // Pseudo multiply/divide instruction with explicit accumulator register
 695 // operands.
 696 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 697                     SDPatternOperator OpNode, InstrItinClass Itin,
 698                     bit IsComm = 1, bit HasSideEffects = 0,
 699                     bit UsesCustomInserter = 0> :
 700   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 701            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 702   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 703   let isCommutable = IsComm;
 704   let hasSideEffects = HasSideEffects;
 705   let usesCustomInserter = UsesCustomInserter;
 706 }
 707
 708 // Pseudo multiply add/sub instruction with explicit accumulator register
 709 // operands.
 710 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode>
 711   : PseudoSE<(outs ACC64:$ac),
 712              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 713              [(set ACC64:$ac,
 714               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 715              IIImult>,
 716     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 717   string Constraints = "$acin = $ac";
 718 }
 719
 720 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 721           list<Register> DefRegs> :
 722   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 723          [], itin, FrmR, opstr> {
 724   let Defs = DefRegs;
 725 }
 726
 727 // Move from Hi/Lo
 728 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 729   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 730              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], IIHiLo>;
 731
 732 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 733   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], IIHiLo, FrmR,
 734          opstr> {
 735   let Uses = [UseReg];
 736   let neverHasSideEffects = 1;
 737 }
 738
 739 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 740   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 741              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))], IIHiLo>;
 742
 743 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 744   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], IIHiLo,
 745   FrmR, opstr> {
 746   let Defs = DefRegs;
 747   let neverHasSideEffects = 1;
 748 }
 749
 750 class EffectiveAddress<string opstr, RegisterOperand RO> :
 751   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 752          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 753          !strconcat(opstr, "_lea")> {
 754   let isCodeGenOnly = 1;
 755   let DecoderMethod = "DecodeMem";
 756 }
 757
 758 // Count Leading Ones/Zeros in Word
 759 class CountLeading0<string opstr, RegisterOperand RO>:
 760   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 761          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>,
 762   Requires<[HasBitCount, HasStdEnc]>;
 763
 764 class CountLeading1<string opstr, RegisterOperand RO>:
 765   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 766          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>,
 767   Requires<[HasBitCount, HasStdEnc]>;
 768
 769
 770 // Sign Extend in Register.
 771 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO> :
 772   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
 773          [(set RO:$rd, (sext_inreg RO:$rt, vt))], IIseb, FrmR, opstr> {
 774   let Predicates = [HasSEInReg, HasStdEnc];
 775 }
 776
 777 // Subword Swap
 778 class SubwordSwap<string opstr, RegisterOperand RO>:
 779   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 780          NoItinerary, FrmR, opstr> {
 781   let Predicates = [HasSwap, HasStdEnc];
 782   let neverHasSideEffects = 1;
 783 }
 784
 785 // Read Hardware
 786 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
 787   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 788          II_RDHWR, FrmR>;
 789
 790 // Ext and Ins
 791 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 792               SDPatternOperator Op = null_frag>:
 793   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
 794          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 795          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 796          FrmR, opstr> {
 797   let Predicates = [HasMips32r2, HasStdEnc];
 798 }
 799
 800 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 801               SDPatternOperator Op = null_frag>:
 802   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
 803          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 804          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
 805          NoItinerary, FrmR, opstr> {
 806   let Predicates = [HasMips32r2, HasStdEnc];
 807   let Constraints = "$src = $rt";
 808 }
 809
 810 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 811 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
 812   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
 813            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
 814
 815 // Atomic Compare & Swap.
 816 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
 817   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
 818            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
 819
 820 class LLBase<string opstr, RegisterOperand RO> :
 821   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 822          [], NoItinerary, FrmI> {
 823   let DecoderMethod = "DecodeMem";
 824   let mayLoad = 1;
 825 }
 826
 827 class SCBase<string opstr, RegisterOperand RO> :
 828   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
 829          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 830   let DecoderMethod = "DecodeMem";
 831   let mayStore = 1;
 832   let Constraints = "$rt = $dst";
 833 }
 834
 835 class MFC3OP<string asmstr, RegisterOperand RO> :
 836   InstSE<(outs RO:$rt, RO:$rd, uimm16:$sel), (ins),
 837          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
 838
 839 class TrapBase<Instruction RealInst>
 840   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
 841     PseudoInstExpansion<(RealInst 0, 0)> {
 842   let isBarrier = 1;
 843   let isTerminator = 1;
 844   let isCodeGenOnly = 1;
 845 }
 846
 847 //===----------------------------------------------------------------------===//
 848 // Pseudo instructions
 849 //===----------------------------------------------------------------------===//
 850
 851 // Return RA.
 852 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 853 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 854
 855 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 856 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 857                                   [(callseq_start timm:$amt)]>;
 858 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 859                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 860 }
 861
 862 let usesCustomInserter = 1 in {
 863   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
 864   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
 865   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
 866   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
 867   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
 868   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
 869   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
 870   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
 871   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
 872   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
 873   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
 874   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
 875   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
 876   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
 877   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
 878   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
 879   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
 880   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
 881
 882   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
 883   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
 884   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
 885
 886   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
 887   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
 888   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
 889 }
 890
 891 /// Pseudo instructions for loading and storing accumulator registers.
 892 let isPseudo = 1, isCodeGenOnly = 1 in {
 893   def LOAD_ACC64  : Load<"", ACC64>;
 894   def STORE_ACC64 : Store<"", ACC64>;
 895 }
 896
 897 //===----------------------------------------------------------------------===//
 898 // Instruction definition
 899 //===----------------------------------------------------------------------===//
 900 //===----------------------------------------------------------------------===//
 901 // MipsI Instructions
 902 //===----------------------------------------------------------------------===//
 903
 904 /// Arithmetic Instructions (ALU Immediate)
 905 def ADDiu : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, II_ADDIU, immSExt16,
 906                                add>,
 907             ADDI_FM<0x9>, IsAsCheapAsAMove;
 908 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>;
 909 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 910             SLTI_FM<0xa>;
 911 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 912             SLTI_FM<0xb>;
 913 def ANDi  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, IILogic, immZExt16,
 914                                and>,
 915             ADDI_FM<0xc>;
 916 def ORi   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, IILogic, immZExt16,
 917                                or>,
 918             ADDI_FM<0xd>;
 919 def XORi  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, IILogic, immZExt16,
 920                                xor>,
 921             ADDI_FM<0xe>;
 922 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
 923
 924 /// Arithmetic Instructions (3-Operand, R-Type)
 925 def ADDu  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
 926             ADD_FM<0, 0x21>;
 927 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
 928             ADD_FM<0, 0x23>;
 929 let Defs = [HI0, LO0] in
 930 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, IIImul, mul>,
 931             ADD_FM<0x1c, 2>;
 932 def ADD   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
 933 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
 934 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
 935 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
 936 def AND   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, IILogic, and>,
 937             ADD_FM<0, 0x24>;
 938 def OR    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, IILogic, or>,
 939             ADD_FM<0, 0x25>;
 940 def XOR   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, IILogic, xor>,
 941             ADD_FM<0, 0x26>;
 942 def NOR   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
 943
 944 /// Shift Instructions
 945 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
 946                                    immZExt5>, SRA_FM<0, 0>;
 947 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
 948                                    immZExt5>, SRA_FM<2, 0>;
 949 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
 950                                    immZExt5>, SRA_FM<3, 0>;
 951 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
 952            SRLV_FM<4, 0>;
 953 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
 954            SRLV_FM<6, 0>;
 955 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
 956            SRLV_FM<7, 0>;
 957
 958 // Rotate Instructions
 959 let Predicates = [HasMips32r2, HasStdEnc] in {
 960   def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
 961                                       immZExt5>, SRA_FM<2, 1>;
 962   def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
 963               SRLV_FM<6, 1>;
 964 }
 965
 966 /// Load and Store Instructions
 967 ///  aligned
 968 def LB  : Load<"lb", GPR32Opnd, sextloadi8, IILoad>, MMRel, LW_FM<0x20>;
 969 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, IILoad, addrDefault>, MMRel,
 970           LW_FM<0x24>;
 971 def LH  : Load<"lh", GPR32Opnd, sextloadi16, IILoad, addrDefault>, MMRel,
 972           LW_FM<0x21>;
 973 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, IILoad>, MMRel, LW_FM<0x25>;
 974 def LW  : Load<"lw", GPR32Opnd, load, IILoad, addrDefault>, MMRel,
 975           LW_FM<0x23>;
 976 def SB  : Store<"sb", GPR32Opnd, truncstorei8, IIStore>, MMRel, LW_FM<0x28>;
 977 def SH  : Store<"sh", GPR32Opnd, truncstorei16, IIStore>, MMRel, LW_FM<0x29>;
 978 def SW  : Store<"sw", GPR32Opnd, store, IIStore>, MMRel, LW_FM<0x2b>;
 979
 980 /// load/store left/right
 981 let Predicates = [NotInMicroMips] in {
 982 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, IILoad>, LW_FM<0x22>;
 983 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, IILoad>, LW_FM<0x26>;
 984 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, IIStore>, LW_FM<0x2a>;
 985 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, IIStore>, LW_FM<0x2e>;
 986 }
 987
 988 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM;
 989 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>;
 990 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>;
 991 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>;
 992 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>;
 993 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>;
 994 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>;
 995
 996 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>;
 997 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>;
 998 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>;
 999 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>;
1000 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>;
1001 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>;
1002
1003 def BREAK : MMRel, BRK_FT<"break">, BRK_FM<0xd>;
1004 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1005 def TRAP : TrapBase<BREAK>;
1006
1007 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18>;
1008 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f>;
1009
1010 def EI : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>;
1011 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>;
1012
1013 def WAIT : MMRel, WAIT_FT<"wait">, WAIT_FM;
1014
1015 /// Load-linked, Store-conditional
1016 let Predicates = [NotInMicroMips] in {
1017 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>;
1018 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>;
1019 }
1020
1021 /// Jump and Branch Instructions
1022 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1023               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
1024 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1025 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1026 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1027 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1028               BGEZ_FM<1, 1>;
1029 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1030               BGEZ_FM<7, 0>;
1031 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1032               BGEZ_FM<6, 0>;
1033 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1034               BGEZ_FM<1, 0>;
1035 def B       : UncondBranch<BEQ>;
1036
1037 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1038 def JALR : MMRel, JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1039 def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1040 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>;
1041 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>;
1042 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1043 def TAILCALL : TailCall<J>;
1044 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1045
1046 def RET : MMRel, RetBase<"ret", GPR32Opnd>, MTLO_FM<8>;
1047
1048 // Exception handling related node and instructions.
1049 // The conversion sequence is:
1050 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1051 // MIPSeh_return -> (stack change + indirect branch)
1052 //
1053 // MIPSeh_return takes the place of regular return instruction
1054 // but takes two arguments (V1, V0) which are used for storing
1055 // the offset and return address respectively.
1056 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1057
1058 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1059                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1060
1061 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1062   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1063                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1064   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1065                                                 GPR64:$dst),
1066                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1067 }
1068
1069 /// Multiply and Divide Instructions.
1070 def MULT  : MMRel, Mult<"mult", IIImult, GPR32Opnd, [HI0, LO0]>,
1071             MULT_FM<0, 0x18>;
1072 def MULTu : MMRel, Mult<"multu", IIImult, GPR32Opnd, [HI0, LO0]>,
1073             MULT_FM<0, 0x19>;
1074 def SDIV  : MMRel, Div<"div", IIIdiv, GPR32Opnd, [HI0, LO0]>,
1075             MULT_FM<0, 0x1a>;
1076 def UDIV  : MMRel, Div<"divu", IIIdiv, GPR32Opnd, [HI0, LO0]>,
1077             MULT_FM<0, 0x1b>;
1078
1079 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>;
1080 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>;
1081 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>;
1082 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>;
1083
1084 /// Sign Ext In Register Instructions.
1085 def SEB : MMRel, SignExtInReg<"seb", i8, GPR32Opnd>, SEB_FM<0x10, 0x20>;
1086 def SEH : MMRel, SignExtInReg<"seh", i16, GPR32Opnd>, SEB_FM<0x18, 0x20>;
1087
1088 /// Count Leading
1089 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>;
1090 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>;
1091
1092 /// Word Swap Bytes Within Halfwords
1093 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>;
1094
1095 /// No operation.
1096 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1097
1098 // FrameIndexes are legalized when they are operands from load/store
1099 // instructions. The same not happens for stack address copies, so an
1100 // add op with mem ComplexPattern is used and the stack address copy
1101 // can be matched. It's similar to Sparc LEA_ADDRi
1102 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1103
1104 // MADD*/MSUB*
1105 def MADD  : MMRel, MArithR<"madd", 1>, MULT_FM<0x1c, 0>;
1106 def MADDU : MMRel, MArithR<"maddu", 1>, MULT_FM<0x1c, 1>;
1107 def MSUB  : MMRel, MArithR<"msub">, MULT_FM<0x1c, 4>;
1108 def MSUBU : MMRel, MArithR<"msubu">, MULT_FM<0x1c, 5>;
1109
1110 let Predicates = [HasStdEnc, NotDSP] in {
1111 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, IIImult>;
1112 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, IIImult>;
1113 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>;
1114 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>;
1115 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>;
1116 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd>;
1117 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu>;
1118 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub>;
1119 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu>;
1120 }
1121
1122 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, IIIdiv,
1123                                0, 1, 1>;
1124 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, IIIdiv,
1125                                0, 1, 1>;
1126
1127 def RDHWR : ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1128
1129 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1130 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1131
1132 /// Move Control Registers From/To CPU Registers
1133 def MFC0 : MFC3OP<"mfc0", GPR32Opnd>, MFC3OP_FM<0x10, 0>;
1134 def MTC0 : MFC3OP<"mtc0", GPR32Opnd>, MFC3OP_FM<0x10, 4>;
1135 def MFC2 : MFC3OP<"mfc2", GPR32Opnd>, MFC3OP_FM<0x12, 0>;
1136 def MTC2 : MFC3OP<"mtc2", GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1137
1138 //===----------------------------------------------------------------------===//
1139 // Instruction aliases
1140 //===----------------------------------------------------------------------===//
1141 def : InstAlias<"move $dst, $src",
1142                 (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1143       Requires<[NotMips64]>;
1144 def : InstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>;
1145 def : InstAlias<"addu $rs, $rt, $imm",
1146                 (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1147 def : InstAlias<"add $rs, $rt, $imm",
1148                 (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1149 def : InstAlias<"and $rs, $rt, $imm",
1150                 (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1151 def : InstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1152 def : InstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1153 def : InstAlias<"jal $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1154 def : InstAlias<"jal $rd,$rs", (JALR GPR32Opnd:$rd, GPR32Opnd:$rs), 0>;
1155 def : InstAlias<"not $rt, $rs",
1156                 (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1157 def : InstAlias<"neg $rt, $rs",
1158                 (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1159 def : InstAlias<"negu $rt, $rs",
1160                 (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1161 def : InstAlias<"slt $rs, $rt, $imm",
1162                 (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1163 def : InstAlias<"xor $rs, $rt, $imm",
1164                 (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1165 def : InstAlias<"or $rs, $rt, $imm",
1166                 (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1167 def : InstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1168 def : InstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1169 def : InstAlias<"mtc0 $rt, $rd", (MTC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1170 def : InstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1171 def : InstAlias<"mtc2 $rt, $rd", (MTC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1172 def : InstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1173 def : InstAlias<"bnez $rs,$offset",
1174                 (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1175 def : InstAlias<"beqz $rs,$offset",
1176                 (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1177 def : InstAlias<"syscall", (SYSCALL 0), 1>;
1178
1179 def : InstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1180 def : InstAlias<"break", (BREAK 0, 0), 1>;
1181 def : InstAlias<"ei", (EI ZERO), 1>;
1182 def : InstAlias<"di", (DI ZERO), 1>;
1183
1184 def  : InstAlias<"teq $rs, $rt", (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1185 def  : InstAlias<"tge $rs, $rt", (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1186 def  : InstAlias<"tgeu $rs, $rt", (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1187 def  : InstAlias<"tlt $rs, $rt", (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1188 def  : InstAlias<"tltu $rs, $rt", (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1189 def  : InstAlias<"tne $rs, $rt", (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1190 def : InstAlias<"sub, $rd, $rs, $imm",
1191                 (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs, InvertedImOperand:$imm)>;
1192 def : InstAlias<"subu, $rd, $rs, $imm",
1193                 (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs, InvertedImOperand:$imm)>;
1194
1195 //===----------------------------------------------------------------------===//
1196 // Assembler Pseudo Instructions
1197 //===----------------------------------------------------------------------===//
1198
1199 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1200   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1201                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1202 def LoadImm32Reg : LoadImm32<"li", uimm5, GPR32Opnd>;
1203
1204 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1205   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1206                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1207 def LoadAddr32Reg : LoadAddress<"la", mem, GPR32Opnd>;
1208
1209 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1210   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1211                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1212 def LoadAddr32Imm : LoadAddressImm<"la", uimm5, GPR32Opnd>;
1213
1214 //===----------------------------------------------------------------------===//
1215 //  Arbitrary patterns that map to one or more instructions
1216 //===----------------------------------------------------------------------===//
1217
1218 // Load/store pattern templates.
1219 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1220   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1221
1222 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1223   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1224
1225 // Small immediates
1226 def : MipsPat<(i32 immSExt16:$in),
1227               (ADDiu ZERO, imm:$in)>;
1228 def : MipsPat<(i32 immZExt16:$in),
1229               (ORi ZERO, imm:$in)>;
1230 def : MipsPat<(i32 immLow16Zero:$in),
1231               (LUi (HI16 imm:$in))>;
1232
1233 // Arbitrary immediates
1234 def : MipsPat<(i32 imm:$imm),
1235           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1236
1237 // Carry MipsPatterns
1238 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1239               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1240 let Predicates = [HasStdEnc, NotDSP] in {
1241   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1242                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1243   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1244                 (ADDiu GPR32:$src, imm:$imm)>;
1245 }
1246
1247 // Call
1248 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1249               (JAL tglobaladdr:$dst)>;
1250 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1251               (JAL texternalsym:$dst)>;
1252 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1253 //              (JALR GPR32:$dst)>;
1254
1255 // Tail call
1256 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1257               (TAILCALL tglobaladdr:$dst)>;
1258 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1259               (TAILCALL texternalsym:$dst)>;
1260 // hi/lo relocs
1261 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1262 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1263 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1264 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1265 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1266 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1267
1268 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1269 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1270 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1271 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1272 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1273 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1274
1275 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1276               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1277 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1278               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1279 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1280               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1281 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1282               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1283 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1284               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1285
1286 // gp_rel relocs
1287 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1288               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1289 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1290               (ADDiu GPR32:$gp, tconstpool:$in)>;
1291
1292 // wrapper_pic
1293 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1294       MipsPat<(MipsWrapper RC:$gp, node:$in),
1295               (ADDiuOp RC:$gp, node:$in)>;
1296
1297 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1298 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1299 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1300 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1301 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1302 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1303
1304 // Mips does not have "not", so we expand our way
1305 def : MipsPat<(not GPR32:$in),
1306               (NOR GPR32Opnd:$in, ZERO)>;
1307
1308 // extended loads
1309 let Predicates = [HasStdEnc] in {
1310   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1311   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1312   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1313 }
1314
1315 // peepholes
1316 let Predicates = [HasStdEnc] in
1317 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1318
1319 // brcond patterns
1320 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1321                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1322                       Instruction SLTiuOp, Register ZEROReg> {
1323 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1324               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1325 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1326               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1327
1328 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1329               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1330 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1331               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1332 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1333               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1334 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1335               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1336 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1337               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1338 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1339               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1340
1341 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1342               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1343 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1344               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1345
1346 def : MipsPat<(brcond RC:$cond, bb:$dst),
1347               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1348 }
1349
1350 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1351
1352 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1353               (BLEZ i32:$lhs, bb:$dst)>;
1354 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1355               (BGEZ i32:$lhs, bb:$dst)>;
1356
1357 // setcc patterns
1358 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1359                      Instruction SLTuOp, Register ZEROReg> {
1360   def : MipsPat<(seteq RC:$lhs, 0),
1361                 (SLTiuOp RC:$lhs, 1)>;
1362   def : MipsPat<(setne RC:$lhs, 0),
1363                 (SLTuOp ZEROReg, RC:$lhs)>;
1364   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1365                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1366   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1367                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1368 }
1369
1370 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1371   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1372                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1373   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1374                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1375 }
1376
1377 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1378   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1379                 (SLTOp RC:$rhs, RC:$lhs)>;
1380   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1381                 (SLTuOp RC:$rhs, RC:$lhs)>;
1382 }
1383
1384 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1385   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1386                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1387   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1388                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1389 }
1390
1391 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1392                         Instruction SLTiuOp> {
1393   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1394                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1395   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1396                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1397 }
1398
1399 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1400 defm : SetlePats<GPR32, SLT, SLTu>;
1401 defm : SetgtPats<GPR32, SLT, SLTu>;
1402 defm : SetgePats<GPR32, SLT, SLTu>;
1403 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1404
1405 // bswap pattern
1406 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1407
1408 // Load halfword/word patterns.
1409 let AddedComplexity = 40 in {
1410   let Predicates = [HasStdEnc] in {
1411     def : LoadRegImmPat<LBu, i32, zextloadi8>;
1412     def : LoadRegImmPat<LH, i32, sextloadi16>;
1413     def : LoadRegImmPat<LW, i32, load>;
1414   }
1415 }
1416
1417 //===----------------------------------------------------------------------===//
1418 // Floating Point Support
1419 //===----------------------------------------------------------------------===//
1420
1421 include "MipsInstrFPU.td"
1422 include "Mips64InstrInfo.td"
1423 include "MipsCondMov.td"
1424
1425 //
1426 // Mips16
1427
1428 include "Mips16InstrFormats.td"
1429 include "Mips16InstrInfo.td"
1430
1431 // DSP
1432 include "MipsDSPInstrFormats.td"
1433 include "MipsDSPInstrInfo.td"
1434
1435 // MSA
1436 include "MipsMSAInstrFormats.td"
1437 include "MipsMSAInstrInfo.td"
1438
1439 // Micromips
1440 include "MicroMipsInstrFormats.td"
1441 include "MicroMipsInstrInfo.td"
1442 include "MicroMipsInstrFPU.td"