lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasMips2     :    Predicate<"Subtarget.hasMips2()">,
 150                       AssemblerPredicate<"FeatureMips2">;
 151 def HasMips3_32  :    Predicate<"Subtarget.hasMips3_32()">,
 152                       AssemblerPredicate<"FeatureMips3_32">;
 153 def HasMips3     :    Predicate<"Subtarget.hasMips3()">,
 154                       AssemblerPredicate<"FeatureMips3">;
 155 def HasMips4_32  :    Predicate<"Subtarget.hasMips4_32()">,
 156                       AssemblerPredicate<"FeatureMips4_32">;
 157 def HasMips4_32r2 :   Predicate<"Subtarget.hasMips4_32r2()">,
 158                       AssemblerPredicate<"FeatureMips4_32r2">;
 159 def HasMips5_32r2 :   Predicate<"Subtarget.hasMips5_32r2()">,
 160                       AssemblerPredicate<"FeatureMips5_32r2">;
 161 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 162                       AssemblerPredicate<"FeatureMips32">;
 163 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 164                       AssemblerPredicate<"FeatureMips32r2">;
 165 def IsGP64bit    :    Predicate<"Subtarget.isGP64bit()">,
 166                       AssemblerPredicate<"FeatureGP64Bit">;
 167 def IsGP32bit    :    Predicate<"!Subtarget.isGP64bit()">,
 168                       AssemblerPredicate<"!FeatureGP64Bit">;
 169 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 170                       AssemblerPredicate<"FeatureMips64">;
 171 def IsGP32       :    Predicate<"!Subtarget.isGP64()">,
 172                       AssemblerPredicate<"!FeatureGP64Bit">;
 173 def IsGP64       :    Predicate<"Subtarget.isGP64()">,
 174                       AssemblerPredicate<"FeatureGP64Bit">;
 175 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 176                       AssemblerPredicate<"FeatureMips64r2">;
 177 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 178                       AssemblerPredicate<"FeatureN64">;
 179 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 180                       AssemblerPredicate<"FeatureMips16">;
 181 def HasCnMips    :    Predicate<"Subtarget.hasCnMips()">,
 182                       AssemblerPredicate<"FeatureCnMips">;
 183 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 184                       AssemblerPredicate<"FeatureMips32">;
 185 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 186                       AssemblerPredicate<"FeatureMips32">;
 187 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 188 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 189                       AssemblerPredicate<"!FeatureMips16">;
 190 def NotDSP :          Predicate<"!Subtarget.hasDSP()">;
 191 def InMicroMips    :  Predicate<"Subtarget.inMicroMipsMode()">,
 192                       AssemblerPredicate<"FeatureMicroMips">;
 193 def NotInMicroMips :  Predicate<"!Subtarget.inMicroMipsMode()">,
 194                       AssemblerPredicate<"!FeatureMicroMips">;
 195 def IsLE           :  Predicate<"Subtarget.isLittle()">;
 196 def IsBE           :  Predicate<"!Subtarget.isLittle()">;
 197 def IsNotNaCl    :    Predicate<"!Subtarget.isTargetNaCl()">;
 198
 199 //===----------------------------------------------------------------------===//
 200 // Mips GPR size adjectives.
 201 // They are mutually exclusive.
 202 //===----------------------------------------------------------------------===//
 203
 204 class GPR_64 { list<Predicate> GPRPredicates = [IsGP64bit]; }
 205
 206 //===----------------------------------------------------------------------===//
 207 // Mips ISA/ASE membership and instruction group membership adjectives.
 208 // They are mutually exclusive.
 209 //===----------------------------------------------------------------------===//
 210
 211 class ISA_MIPS2    { list<Predicate> InsnPredicates = [HasMips2]; }
 212 class ISA_MIPS3    { list<Predicate> InsnPredicates = [HasMips3]; }
 213 class ISA_MIPS32   { list<Predicate> InsnPredicates = [HasMips32]; }
 214 class ISA_MIPS32R2 { list<Predicate> InsnPredicates = [HasMips32r2]; }
 215 class ISA_MIPS64   { list<Predicate> InsnPredicates = [HasMips64]; }
 216 class ISA_MIPS64R2 { list<Predicate> InsnPredicates = [HasMips64r2]; }
 217
 218 // The portions of MIPS-III that were also added to MIPS32
 219 class INSN_MIPS3_32 { list<Predicate> InsnPredicates = [HasMips3_32]; }
 220
 221 // The portions of MIPS-IV that were also added to MIPS32
 222 class INSN_MIPS4_32 { list<Predicate> InsnPredicates = [HasMips4_32]; }
 223
 224 // The portions of MIPS-IV that were also added to MIPS32R2
 225 class INSN_MIPS4_32R2 { list<Predicate> InsnPredicates = [HasMips4_32r2]; }
 226
 227 // The portions of MIPS-V that were also added to MIPS32R2
 228 class INSN_MIPS5_32R2 { list<Predicate> InsnPredicates = [HasMips5_32r2]; }
 229
 230 //===----------------------------------------------------------------------===//
 231
 232 class MipsPat<dag pattern, dag result> : Pat<pattern, result>, PredicateControl {
 233   let EncodingPredicates = [HasStdEnc];
 234 }
 235
 236 class MipsInstAlias<string Asm, dag Result, bit Emit = 0b1> :
 237   InstAlias<Asm, Result, Emit>, PredicateControl;
 238
 239 class IsCommutable {
 240   bit isCommutable = 1;
 241 }
 242
 243 class IsBranch {
 244   bit isBranch = 1;
 245 }
 246
 247 class IsReturn {
 248   bit isReturn = 1;
 249 }
 250
 251 class IsCall {
 252   bit isCall = 1;
 253 }
 254
 255 class IsTailCall {
 256   bit isCall = 1;
 257   bit isTerminator = 1;
 258   bit isReturn = 1;
 259   bit isBarrier = 1;
 260   bit hasExtraSrcRegAllocReq = 1;
 261   bit isCodeGenOnly = 1;
 262 }
 263
 264 class IsAsCheapAsAMove {
 265   bit isAsCheapAsAMove = 1;
 266 }
 267
 268 class NeverHasSideEffects {
 269   bit neverHasSideEffects = 1;
 270 }
 271
 272 //===----------------------------------------------------------------------===//
 273 // Instruction format superclass
 274 //===----------------------------------------------------------------------===//
 275
 276 include "MipsInstrFormats.td"
 277
 278 //===----------------------------------------------------------------------===//
 279 // Mips Operand, Complex Patterns and Transformations Definitions.
 280 //===----------------------------------------------------------------------===//
 281
 282 def MipsJumpTargetAsmOperand : AsmOperandClass {
 283   let Name = "JumpTarget";
 284   let ParserMethod = "ParseJumpTarget";
 285   let PredicateMethod = "isImm";
 286   let RenderMethod = "addImmOperands";
 287 }
 288
 289 // Instruction operand types
 290 def jmptarget   : Operand<OtherVT> {
 291   let EncoderMethod = "getJumpTargetOpValue";
 292   let ParserMatchClass = MipsJumpTargetAsmOperand;
 293 }
 294 def brtarget    : Operand<OtherVT> {
 295   let EncoderMethod = "getBranchTargetOpValue";
 296   let OperandType = "OPERAND_PCREL";
 297   let DecoderMethod = "DecodeBranchTarget";
 298   let ParserMatchClass = MipsJumpTargetAsmOperand;
 299 }
 300 def calltarget  : Operand<iPTR> {
 301   let EncoderMethod = "getJumpTargetOpValue";
 302   let ParserMatchClass = MipsJumpTargetAsmOperand;
 303 }
 304
 305 def simm10 : Operand<i32>;
 306
 307 def simm16      : Operand<i32> {
 308   let DecoderMethod= "DecodeSimm16";
 309 }
 310
 311 def simm20      : Operand<i32> {
 312 }
 313
 314 def uimm20      : Operand<i32> {
 315 }
 316
 317 def uimm10      : Operand<i32> {
 318 }
 319
 320 def simm16_64   : Operand<i64> {
 321   let DecoderMethod = "DecodeSimm16";
 322 }
 323
 324 // Zero
 325 def uimmz       : Operand<i32> {
 326   let PrintMethod = "printUnsignedImm";
 327 }
 328
 329 // Unsigned Operand
 330 def uimm5       : Operand<i32> {
 331   let PrintMethod = "printUnsignedImm";
 332 }
 333
 334 def uimm6 : Operand<i32> {
 335   let PrintMethod = "printUnsignedImm";
 336 }
 337
 338 def uimm16      : Operand<i32> {
 339   let PrintMethod = "printUnsignedImm";
 340 }
 341
 342 def pcrel16      : Operand<i32> {
 343 }
 344
 345 def MipsMemAsmOperand : AsmOperandClass {
 346   let Name = "Mem";
 347   let ParserMethod = "parseMemOperand";
 348 }
 349
 350 def MipsInvertedImmoperand : AsmOperandClass {
 351   let Name = "InvNum";
 352   let RenderMethod = "addImmOperands";
 353   let ParserMethod = "parseInvNum";
 354 }
 355
 356 def InvertedImOperand : Operand<i32> {
 357   let ParserMatchClass = MipsInvertedImmoperand;
 358 }
 359
 360 def InvertedImOperand64 : Operand<i64> {
 361   let ParserMatchClass = MipsInvertedImmoperand;
 362 }
 363
 364 class mem_generic : Operand<iPTR> {
 365   let PrintMethod = "printMemOperand";
 366   let MIOperandInfo = (ops ptr_rc, simm16);
 367   let EncoderMethod = "getMemEncoding";
 368   let ParserMatchClass = MipsMemAsmOperand;
 369   let OperandType = "OPERAND_MEMORY";
 370 }
 371
 372 // Address operand
 373 def mem : mem_generic;
 374
 375 // MSA specific address operand
 376 def mem_msa : mem_generic {
 377   let MIOperandInfo = (ops ptr_rc, simm10);
 378   let EncoderMethod = "getMSAMemEncoding";
 379 }
 380
 381 def mem_ea : Operand<iPTR> {
 382   let PrintMethod = "printMemOperandEA";
 383   let MIOperandInfo = (ops ptr_rc, simm16);
 384   let EncoderMethod = "getMemEncoding";
 385   let OperandType = "OPERAND_MEMORY";
 386 }
 387
 388 def PtrRC : Operand<iPTR> {
 389   let MIOperandInfo = (ops ptr_rc);
 390   let DecoderMethod = "DecodePtrRegisterClass";
 391   let ParserMatchClass = GPR32AsmOperand;
 392 }
 393
 394 // size operand of ext instruction
 395 def size_ext : Operand<i32> {
 396   let EncoderMethod = "getSizeExtEncoding";
 397   let DecoderMethod = "DecodeExtSize";
 398 }
 399
 400 // size operand of ins instruction
 401 def size_ins : Operand<i32> {
 402   let EncoderMethod = "getSizeInsEncoding";
 403   let DecoderMethod = "DecodeInsSize";
 404 }
 405
 406 // Transformation Function - get the lower 16 bits.
 407 def LO16 : SDNodeXForm<imm, [{
 408   return getImm(N, N->getZExtValue() & 0xFFFF);
 409 }]>;
 410
 411 // Transformation Function - get the higher 16 bits.
 412 def HI16 : SDNodeXForm<imm, [{
 413   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 414 }]>;
 415
 416 // Plus 1.
 417 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 418
 419 // Node immediate is zero (e.g. insve.d)
 420 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 421
 422 // Node immediate fits as 16-bit sign extended on target immediate.
 423 // e.g. addi, andi
 424 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 425
 426 // Node immediate fits as 16-bit sign extended on target immediate.
 427 // e.g. addi, andi
 428 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 429
 430 // Node immediate fits as 15-bit sign extended on target immediate.
 431 // e.g. addi, andi
 432 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 433
 434 // Node immediate fits as 16-bit zero extended on target immediate.
 435 // The LO16 param means that only the lower 16 bits of the node
 436 // immediate are caught.
 437 // e.g. addiu, sltiu
 438 def immZExt16  : PatLeaf<(imm), [{
 439   if (N->getValueType(0) == MVT::i32)
 440     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 441   else
 442     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 443 }], LO16>;
 444
 445 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 446 def immLow16Zero : PatLeaf<(imm), [{
 447   int64_t Val = N->getSExtValue();
 448   return isInt<32>(Val) && !(Val & 0xffff);
 449 }]>;
 450
 451 // shamt field must fit in 5 bits.
 452 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 453
 454 // True if (N + 1) fits in 16-bit field.
 455 def immSExt16Plus1 : PatLeaf<(imm), [{
 456   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 457 }]>;
 458
 459 // Mips Address Mode! SDNode frameindex could possibily be a match
 460 // since load and store instructions from stack used it.
 461 def addr :
 462   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 463
 464 def addrRegImm :
 465   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 466
 467 def addrRegReg :
 468   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 469
 470 def addrDefault :
 471   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 472
 473 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 474
 475 //===----------------------------------------------------------------------===//
 476 // Instructions specific format
 477 //===----------------------------------------------------------------------===//
 478
 479 // Arithmetic and logical instructions with 3 register operands.
 480 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 481                   InstrItinClass Itin = NoItinerary,
 482                   SDPatternOperator OpNode = null_frag>:
 483   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 484          !strconcat(opstr, "\t$rd, $rs, $rt"),
 485          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 486   let isCommutable = isComm;
 487   let isReMaterializable = 1;
 488   let TwoOperandAliasConstraint = "$rd = $rs";
 489 }
 490
 491 // Arithmetic and logical instructions with 2 register operands.
 492 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 493                   InstrItinClass Itin = NoItinerary,
 494                   SDPatternOperator imm_type = null_frag,
 495                   SDPatternOperator OpNode = null_frag> :
 496   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 497          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 498          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 499          Itin, FrmI, opstr> {
 500   let isReMaterializable = 1;
 501   let TwoOperandAliasConstraint = "$rs = $rt";
 502 }
 503
 504 // Arithmetic Multiply ADD/SUB
 505 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 506   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 507          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 508   let Defs = [HI0, LO0];
 509   let Uses = [HI0, LO0];
 510   let isCommutable = isComm;
 511 }
 512
 513 //  Logical
 514 class LogicNOR<string opstr, RegisterOperand RO>:
 515   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 516          !strconcat(opstr, "\t$rd, $rs, $rt"),
 517          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 518   let isCommutable = 1;
 519 }
 520
 521 // Shifts
 522 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 523                        RegisterOperand RO, InstrItinClass itin,
 524                        SDPatternOperator OpNode = null_frag,
 525                        SDPatternOperator PF = null_frag> :
 526   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 527          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 528          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr> {
 529   let TwoOperandAliasConstraint = "$rt = $rd";
 530 }
 531
 532 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 533                        SDPatternOperator OpNode = null_frag>:
 534   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 535          !strconcat(opstr, "\t$rd, $rt, $rs"),
 536          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 537          opstr>;
 538
 539 // Load Upper Imediate
 540 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 541   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 542          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 543   let neverHasSideEffects = 1;
 544   let isReMaterializable = 1;
 545 }
 546
 547 // Memory Load/Store
 548 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 549            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 550   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 551          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 552   let DecoderMethod = "DecodeMem";
 553   let canFoldAsLoad = 1;
 554   let mayLoad = 1;
 555 }
 556
 557 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 558             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 559   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 560          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 561   let DecoderMethod = "DecodeMem";
 562   let mayStore = 1;
 563 }
 564
 565 // Load/Store Left/Right
 566 let canFoldAsLoad = 1 in
 567 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 568                     InstrItinClass Itin> :
 569   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 570          !strconcat(opstr, "\t$rt, $addr"),
 571          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 572   let DecoderMethod = "DecodeMem";
 573   string Constraints = "$src = $rt";
 574 }
 575
 576 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 577                      InstrItinClass Itin> :
 578   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 579          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 580   let DecoderMethod = "DecodeMem";
 581 }
 582
 583 // Conditional Branch
 584 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 585               RegisterOperand RO> :
 586   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 587          !strconcat(opstr, "\t$rs, $rt, $offset"),
 588          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 589          FrmI, opstr> {
 590   let isBranch = 1;
 591   let isTerminator = 1;
 592   let hasDelaySlot = 1;
 593   let Defs = [AT];
 594 }
 595
 596 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 597                   RegisterOperand RO> :
 598   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 599          !strconcat(opstr, "\t$rs, $offset"),
 600          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 601          FrmI, opstr> {
 602   let isBranch = 1;
 603   let isTerminator = 1;
 604   let hasDelaySlot = 1;
 605   let Defs = [AT];
 606 }
 607
 608 // SetCC
 609 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 610   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 611          !strconcat(opstr, "\t$rd, $rs, $rt"),
 612          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 613          II_SLT_SLTU, FrmR, opstr>;
 614
 615 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 616               RegisterOperand RO>:
 617   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 618          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 619          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 620          II_SLTI_SLTIU, FrmI, opstr>;
 621
 622 // Jump
 623 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 624              SDPatternOperator targetoperator, string bopstr> :
 625   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 626          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 627   let isTerminator=1;
 628   let isBarrier=1;
 629   let hasDelaySlot = 1;
 630   let DecoderMethod = "DecodeJumpTarget";
 631   let Defs = [AT];
 632 }
 633
 634 // Unconditional branch
 635 class UncondBranch<Instruction BEQInst> :
 636   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 637   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 638   let isBranch = 1;
 639   let isTerminator = 1;
 640   let isBarrier = 1;
 641   let hasDelaySlot = 1;
 642   let AdditionalPredicates = [RelocPIC];
 643   let Defs = [AT];
 644 }
 645
 646 // Base class for indirect branch and return instruction classes.
 647 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 648 class JumpFR<string opstr, RegisterOperand RO,
 649              SDPatternOperator operator = null_frag>:
 650   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 651          FrmR, opstr>;
 652
 653 // Indirect branch
 654 class IndirectBranch<string opstr, RegisterOperand RO> :
 655       JumpFR<opstr, RO, brind> {
 656   let isBranch = 1;
 657   let isIndirectBranch = 1;
 658 }
 659
 660 // Return instruction
 661 class RetBase<string opstr, RegisterOperand RO>: JumpFR<opstr, RO> {
 662   let isReturn = 1;
 663   let isCodeGenOnly = 1;
 664   let hasCtrlDep = 1;
 665   let hasExtraSrcRegAllocReq = 1;
 666 }
 667
 668 // Jump and Link (Call)
 669 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 670   class JumpLink<string opstr, DAGOperand opnd> :
 671     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 672            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 673     let DecoderMethod = "DecodeJumpTarget";
 674   }
 675
 676   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 677                           Register RetReg, RegisterOperand ResRO = RO>:
 678     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 679     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 680
 681   class JumpLinkReg<string opstr, RegisterOperand RO>:
 682     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 683            [], IIBranch, FrmR>;
 684
 685   class BGEZAL_FT<string opstr, DAGOperand opnd, RegisterOperand RO> :
 686     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 687            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 688
 689 }
 690
 691 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 692     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 693   class TailCall<Instruction JumpInst> :
 694     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 695     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 696
 697   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 698                     RegisterOperand ResRO = RO> :
 699     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 700     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 701 }
 702
 703 class BAL_BR_Pseudo<Instruction RealInst> :
 704   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 705   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 706   let isBranch = 1;
 707   let isTerminator = 1;
 708   let isBarrier = 1;
 709   let hasDelaySlot = 1;
 710   let Defs = [RA];
 711 }
 712
 713 // Syscall
 714 class SYS_FT<string opstr> :
 715   InstSE<(outs), (ins uimm20:$code_),
 716          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 717 // Break
 718 class BRK_FT<string opstr> :
 719   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 720          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 721          FrmOther, opstr>;
 722
 723 // (D)Eret
 724 class ER_FT<string opstr> :
 725   InstSE<(outs), (ins),
 726          opstr, [], NoItinerary, FrmOther, opstr>;
 727
 728 // Interrupts
 729 class DEI_FT<string opstr, RegisterOperand RO> :
 730   InstSE<(outs RO:$rt), (ins),
 731          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 732
 733 // Wait
 734 class WAIT_FT<string opstr> :
 735   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 736
 737 // Sync
 738 let hasSideEffects = 1 in
 739 class SYNC_FT<string opstr> :
 740   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 741          NoItinerary, FrmOther, opstr>;
 742
 743 let hasSideEffects = 1 in
 744 class TEQ_FT<string opstr, RegisterOperand RO> :
 745   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 746          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 747          FrmI, opstr>;
 748
 749 class TEQI_FT<string opstr, RegisterOperand RO> :
 750   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 751          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 752 // Mul, Div
 753 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 754            list<Register> DefRegs> :
 755   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 756          itin, FrmR, opstr> {
 757   let isCommutable = 1;
 758   let Defs = DefRegs;
 759   let neverHasSideEffects = 1;
 760 }
 761
 762 // Pseudo multiply/divide instruction with explicit accumulator register
 763 // operands.
 764 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 765                     SDPatternOperator OpNode, InstrItinClass Itin,
 766                     bit IsComm = 1, bit HasSideEffects = 0,
 767                     bit UsesCustomInserter = 0> :
 768   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 769            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 770   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 771   let isCommutable = IsComm;
 772   let hasSideEffects = HasSideEffects;
 773   let usesCustomInserter = UsesCustomInserter;
 774 }
 775
 776 // Pseudo multiply add/sub instruction with explicit accumulator register
 777 // operands.
 778 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
 779                     InstrItinClass itin>
 780   : PseudoSE<(outs ACC64:$ac),
 781              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 782              [(set ACC64:$ac,
 783               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 784              itin>,
 785     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 786   string Constraints = "$acin = $ac";
 787 }
 788
 789 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 790           list<Register> DefRegs> :
 791   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 792          [], itin, FrmR, opstr> {
 793   let Defs = DefRegs;
 794 }
 795
 796 // Move from Hi/Lo
 797 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 798   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 799              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
 800
 801 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 802   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
 803          FrmR, opstr> {
 804   let Uses = [UseReg];
 805   let neverHasSideEffects = 1;
 806 }
 807
 808 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 809   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 810              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
 811              II_MTHI_MTLO>;
 812
 813 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 814   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
 815   FrmR, opstr> {
 816   let Defs = DefRegs;
 817   let neverHasSideEffects = 1;
 818 }
 819
 820 class EffectiveAddress<string opstr, RegisterOperand RO> :
 821   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 822          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 823          !strconcat(opstr, "_lea")> {
 824   let isCodeGenOnly = 1;
 825   let DecoderMethod = "DecodeMem";
 826 }
 827
 828 // Count Leading Ones/Zeros in Word
 829 class CountLeading0<string opstr, RegisterOperand RO>:
 830   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 831          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>;
 832
 833 class CountLeading1<string opstr, RegisterOperand RO>:
 834   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 835          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>;
 836
 837 // Sign Extend in Register.
 838 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
 839                    InstrItinClass itin> :
 840   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
 841          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr>;
 842
 843 // Subword Swap
 844 class SubwordSwap<string opstr, RegisterOperand RO>:
 845   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 846          NoItinerary, FrmR, opstr> {
 847   let neverHasSideEffects = 1;
 848 }
 849
 850 // Read Hardware
 851 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
 852   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 853          II_RDHWR, FrmR>;
 854
 855 // Ext and Ins
 856 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 857               SDPatternOperator Op = null_frag>:
 858   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
 859          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 860          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 861          FrmR, opstr>, ISA_MIPS32R2;
 862
 863 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 864               SDPatternOperator Op = null_frag>:
 865   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
 866          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 867          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
 868          NoItinerary, FrmR, opstr>, ISA_MIPS32R2 {
 869   let Constraints = "$src = $rt";
 870 }
 871
 872 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 873 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
 874   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
 875            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
 876
 877 // Atomic Compare & Swap.
 878 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
 879   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
 880            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
 881
 882 class LLBase<string opstr, RegisterOperand RO> :
 883   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 884          [], NoItinerary, FrmI> {
 885   let DecoderMethod = "DecodeMem";
 886   let mayLoad = 1;
 887 }
 888
 889 class SCBase<string opstr, RegisterOperand RO> :
 890   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
 891          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 892   let DecoderMethod = "DecodeMem";
 893   let mayStore = 1;
 894   let Constraints = "$rt = $dst";
 895 }
 896
 897 class MFC3OP<string asmstr, RegisterOperand RO> :
 898   InstSE<(outs RO:$rt, RO:$rd, uimm16:$sel), (ins),
 899          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
 900
 901 class TrapBase<Instruction RealInst>
 902   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
 903     PseudoInstExpansion<(RealInst 0, 0)> {
 904   let isBarrier = 1;
 905   let isTerminator = 1;
 906   let isCodeGenOnly = 1;
 907 }
 908
 909 //===----------------------------------------------------------------------===//
 910 // Pseudo instructions
 911 //===----------------------------------------------------------------------===//
 912
 913 // Return RA.
 914 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 915 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 916
 917 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 918 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 919                                   [(callseq_start timm:$amt)]>;
 920 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 921                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 922 }
 923
 924 let usesCustomInserter = 1 in {
 925   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
 926   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
 927   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
 928   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
 929   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
 930   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
 931   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
 932   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
 933   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
 934   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
 935   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
 936   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
 937   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
 938   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
 939   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
 940   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
 941   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
 942   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
 943
 944   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
 945   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
 946   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
 947
 948   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
 949   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
 950   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
 951 }
 952
 953 /// Pseudo instructions for loading and storing accumulator registers.
 954 let isPseudo = 1, isCodeGenOnly = 1 in {
 955   def LOAD_ACC64  : Load<"", ACC64>;
 956   def STORE_ACC64 : Store<"", ACC64>;
 957 }
 958
 959 // We need these two pseudo instructions to avoid offset calculation for long
 960 // branches.  See the comment in file MipsLongBranch.cpp for detailed
 961 // explanation.
 962
 963 // Expands to: lui $dst, %hi($tgt - $baltgt)
 964 def LONG_BRANCH_LUi : PseudoSE<(outs GPR32Opnd:$dst),
 965   (ins brtarget:$tgt, brtarget:$baltgt), []>;
 966
 967 // Expands to: addiu $dst, $src, %lo($tgt - $baltgt)
 968 def LONG_BRANCH_ADDiu : PseudoSE<(outs GPR32Opnd:$dst),
 969   (ins GPR32Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
 970
 971 //===----------------------------------------------------------------------===//
 972 // Instruction definition
 973 //===----------------------------------------------------------------------===//
 974 //===----------------------------------------------------------------------===//
 975 // MipsI Instructions
 976 //===----------------------------------------------------------------------===//
 977
 978 /// Arithmetic Instructions (ALU Immediate)
 979 def ADDiu : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, II_ADDIU, immSExt16,
 980                                add>,
 981             ADDI_FM<0x9>, IsAsCheapAsAMove;
 982 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>;
 983 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 984             SLTI_FM<0xa>;
 985 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 986             SLTI_FM<0xb>;
 987 def ANDi  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16,
 988                                and>,
 989             ADDI_FM<0xc>;
 990 def ORi   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16,
 991                                or>,
 992             ADDI_FM<0xd>;
 993 def XORi  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16,
 994                                xor>,
 995             ADDI_FM<0xe>;
 996 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
 997
 998 /// Arithmetic Instructions (3-Operand, R-Type)
 999 def ADDu  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
1000             ADD_FM<0, 0x21>;
1001 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
1002             ADD_FM<0, 0x23>;
1003 let Defs = [HI0, LO0] in
1004 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
1005             ADD_FM<0x1c, 2>;
1006 def ADD   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
1007 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
1008 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
1009 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
1010 def AND   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
1011             ADD_FM<0, 0x24>;
1012 def OR    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
1013             ADD_FM<0, 0x25>;
1014 def XOR   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
1015             ADD_FM<0, 0x26>;
1016 def NOR   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
1017
1018 /// Shift Instructions
1019 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
1020                                    immZExt5>, SRA_FM<0, 0>;
1021 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
1022                                    immZExt5>, SRA_FM<2, 0>;
1023 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
1024                                    immZExt5>, SRA_FM<3, 0>;
1025 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
1026            SRLV_FM<4, 0>;
1027 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
1028            SRLV_FM<6, 0>;
1029 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
1030            SRLV_FM<7, 0>;
1031
1032 // Rotate Instructions
1033 def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
1034                                     immZExt5>,
1035             SRA_FM<2, 1>, ISA_MIPS32R2;
1036 def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
1037             SRLV_FM<6, 1>, ISA_MIPS32R2;
1038
1039 /// Load and Store Instructions
1040 ///  aligned
1041 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
1042 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1043           LW_FM<0x24>;
1044 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1045           LW_FM<0x21>;
1046 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1047 def LW  : Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1048           LW_FM<0x23>;
1049 def SB  : Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel, LW_FM<0x28>;
1050 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1051 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1052
1053 /// load/store left/right
1054 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1055     AdditionalPredicates = [NotInMicroMips] in {
1056 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>;
1057 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>;
1058 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>;
1059 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>;
1060 }
1061
1062 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM;
1063 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>;
1064 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>;
1065 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>;
1066 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>;
1067 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>;
1068 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>;
1069
1070 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>, ISA_MIPS2;
1071 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>, ISA_MIPS2;
1072 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>, ISA_MIPS2;
1073 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>, ISA_MIPS2;
1074 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>, ISA_MIPS2;
1075 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>, ISA_MIPS2;
1076
1077 def BREAK : MMRel, BRK_FT<"break">, BRK_FM<0xd>;
1078 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1079 def TRAP : TrapBase<BREAK>;
1080
1081 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18>, INSN_MIPS3_32;
1082 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f>;
1083
1084 def EI : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>;
1085 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>;
1086
1087 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1088     AdditionalPredicates = [NotInMicroMips] in {
1089 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1090
1091 /// Load-linked, Store-conditional
1092 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, ISA_MIPS2;
1093 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, ISA_MIPS2;
1094 }
1095
1096 /// Jump and Branch Instructions
1097 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1098               AdditionalRequires<[RelocStatic]>, IsBranch;
1099 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1100 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1101 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1102 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1103               BGEZ_FM<1, 1>;
1104 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1105               BGEZ_FM<7, 0>;
1106 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1107               BGEZ_FM<6, 0>;
1108 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1109               BGEZ_FM<1, 0>;
1110 def B       : UncondBranch<BEQ>;
1111
1112 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1113 let AdditionalPredicates = [NotInMicroMips] in {
1114 def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1115 def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1116 }
1117 def JALX  : JumpLink<"jalx", calltarget>, FJ<0x1D>;
1118 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>;
1119 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>;
1120 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1121 def TAILCALL : TailCall<J>;
1122 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1123
1124 def RET : MMRel, RetBase<"ret", GPR32Opnd>, MTLO_FM<8>;
1125
1126 // Exception handling related node and instructions.
1127 // The conversion sequence is:
1128 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1129 // MIPSeh_return -> (stack change + indirect branch)
1130 //
1131 // MIPSeh_return takes the place of regular return instruction
1132 // but takes two arguments (V1, V0) which are used for storing
1133 // the offset and return address respectively.
1134 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1135
1136 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1137                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1138
1139 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1140   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1141                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1142   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1143                                                 GPR64:$dst),
1144                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1145 }
1146
1147 /// Multiply and Divide Instructions.
1148 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1149             MULT_FM<0, 0x18>;
1150 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1151             MULT_FM<0, 0x19>;
1152 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1153             MULT_FM<0, 0x1a>;
1154 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1155             MULT_FM<0, 0x1b>;
1156
1157 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>;
1158 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>;
1159 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1160     AdditionalPredicates = [NotInMicroMips] in {
1161 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>;
1162 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>;
1163 }
1164
1165 /// Sign Ext In Register Instructions.
1166 def SEB : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
1167           SEB_FM<0x10, 0x20>, ISA_MIPS32R2;
1168 def SEH : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
1169           SEB_FM<0x18, 0x20>, ISA_MIPS32R2;
1170
1171 /// Count Leading
1172 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>, ISA_MIPS32;
1173 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>, ISA_MIPS32;
1174
1175 /// Word Swap Bytes Within Halfwords
1176 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>, ISA_MIPS32R2;
1177
1178 /// No operation.
1179 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1180
1181 // FrameIndexes are legalized when they are operands from load/store
1182 // instructions. The same not happens for stack address copies, so an
1183 // add op with mem ComplexPattern is used and the stack address copy
1184 // can be matched. It's similar to Sparc LEA_ADDRi
1185 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1186
1187 // MADD*/MSUB*
1188 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>;
1189 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>;
1190 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>;
1191 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>;
1192
1193 let AdditionalPredicates = [NotDSP] in {
1194 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>;
1195 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>;
1196 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>;
1197 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>;
1198 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>;
1199 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>;
1200 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>;
1201 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>;
1202 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>;
1203 }
1204
1205 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1206                                0, 1, 1>;
1207 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1208                                0, 1, 1>;
1209
1210 def RDHWR : ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1211
1212 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1213 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1214
1215 /// Move Control Registers From/To CPU Registers
1216 def MFC0 : MFC3OP<"mfc0", GPR32Opnd>, MFC3OP_FM<0x10, 0>;
1217 def MTC0 : MFC3OP<"mtc0", GPR32Opnd>, MFC3OP_FM<0x10, 4>;
1218 def MFC2 : MFC3OP<"mfc2", GPR32Opnd>, MFC3OP_FM<0x12, 0>;
1219 def MTC2 : MFC3OP<"mtc2", GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1220
1221 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1222                                       FrmOther>;
1223 def SSNOP : Barrier<"ssnop">, BARRIER_FM<1>;
1224 def EHB : Barrier<"ehb">, BARRIER_FM<3>;
1225 def PAUSE : Barrier<"pause">, BARRIER_FM<5>, ISA_MIPS32R2;
1226
1227 class TLB<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1228                                       FrmOther>;
1229 def TLBP : TLB<"tlbp">, COP0_TLB_FM<0x08>;
1230 def TLBR : TLB<"tlbr">, COP0_TLB_FM<0x01>;
1231 def TLBWI : TLB<"tlbwi">, COP0_TLB_FM<0x02>;
1232 def TLBWR : TLB<"tlbwr">, COP0_TLB_FM<0x06>;
1233
1234 //===----------------------------------------------------------------------===//
1235 // Instruction aliases
1236 //===----------------------------------------------------------------------===//
1237 def : MipsInstAlias<"move $dst, $src",
1238                     (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1239       Requires<[IsGP32, NotInMicroMips]>;
1240 def : MipsInstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>;
1241 def : MipsInstAlias<"addu $rs, $rt, $imm",
1242                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1243 def : MipsInstAlias<"add $rs, $rt, $imm",
1244                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1245 def : MipsInstAlias<"and $rs, $rt, $imm",
1246                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1247 def : MipsInstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1248 let Predicates = [NotInMicroMips] in {
1249 def : MipsInstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1250 }
1251 def : MipsInstAlias<"jal $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1252 def : MipsInstAlias<"jal $rd,$rs", (JALR GPR32Opnd:$rd, GPR32Opnd:$rs), 0>;
1253 def : MipsInstAlias<"not $rt, $rs",
1254                     (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1255 def : MipsInstAlias<"neg $rt, $rs",
1256                     (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1257 def : MipsInstAlias<"negu $rt",
1258                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 0>;
1259 def : MipsInstAlias<"negu $rt, $rs",
1260                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1261 def : MipsInstAlias<"slt $rs, $rt, $imm",
1262                     (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1263 def : MipsInstAlias<"sltu $rt, $rs, $imm",
1264                     (SLTiu GPR32Opnd:$rt, GPR32Opnd:$rs, simm16:$imm), 0>;
1265 def : MipsInstAlias<"xor $rs, $rt, $imm",
1266                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1267 def : MipsInstAlias<"or $rs, $rt, $imm",
1268                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1269 def : MipsInstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1270 def : MipsInstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1271 def : MipsInstAlias<"mtc0 $rt, $rd", (MTC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1272 def : MipsInstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1273 def : MipsInstAlias<"mtc2 $rt, $rd", (MTC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1274 def : MipsInstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1275 def : MipsInstAlias<"bnez $rs,$offset",
1276                     (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1277 def : MipsInstAlias<"beqz $rs,$offset",
1278                     (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1279 def : MipsInstAlias<"syscall", (SYSCALL 0), 1>;
1280
1281 def : MipsInstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1282 def : MipsInstAlias<"break", (BREAK 0, 0), 1>;
1283 def : MipsInstAlias<"ei", (EI ZERO), 1>;
1284 def : MipsInstAlias<"di", (DI ZERO), 1>;
1285
1286 def  : MipsInstAlias<"teq $rs, $rt", (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1287 def  : MipsInstAlias<"tge $rs, $rt", (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1288 def  : MipsInstAlias<"tgeu $rs, $rt", (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0),
1289                      1>;
1290 def  : MipsInstAlias<"tlt $rs, $rt", (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1291 def  : MipsInstAlias<"tltu $rs, $rt", (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0),
1292                      1>;
1293 def  : MipsInstAlias<"tne $rs, $rt", (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1294 def  : MipsInstAlias<"sll $rd, $rt, $rs",
1295                      (SLLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1296 def : MipsInstAlias<"sub, $rd, $rs, $imm",
1297                     (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs,
1298                           InvertedImOperand:$imm)>;
1299 def : MipsInstAlias<"sub $rs, $imm",
1300                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1301                     0>;
1302 def : MipsInstAlias<"subu, $rd, $rs, $imm",
1303                     (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs,
1304                            InvertedImOperand:$imm)>;
1305 def : MipsInstAlias<"subu $rs, $imm", (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs,
1306                                              InvertedImOperand:$imm), 0>;
1307 def : MipsInstAlias<"sra $rd, $rt, $rs",
1308                     (SRAV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1309 def : MipsInstAlias<"srl $rd, $rt, $rs",
1310                     (SRLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1311 //===----------------------------------------------------------------------===//
1312 // Assembler Pseudo Instructions
1313 //===----------------------------------------------------------------------===//
1314
1315 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1316   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1317                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1318 def LoadImm32Reg : LoadImm32<"li", uimm5, GPR32Opnd>;
1319
1320 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1321   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1322                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1323 def LoadAddr32Reg : LoadAddress<"la", mem, GPR32Opnd>;
1324
1325 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1326   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1327                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1328 def LoadAddr32Imm : LoadAddressImm<"la", uimm5, GPR32Opnd>;
1329
1330 //===----------------------------------------------------------------------===//
1331 //  Arbitrary patterns that map to one or more instructions
1332 //===----------------------------------------------------------------------===//
1333
1334 // Load/store pattern templates.
1335 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1336   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1337
1338 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1339   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1340
1341 // Small immediates
1342 def : MipsPat<(i32 immSExt16:$in),
1343               (ADDiu ZERO, imm:$in)>;
1344 def : MipsPat<(i32 immZExt16:$in),
1345               (ORi ZERO, imm:$in)>;
1346 def : MipsPat<(i32 immLow16Zero:$in),
1347               (LUi (HI16 imm:$in))>;
1348
1349 // Arbitrary immediates
1350 def : MipsPat<(i32 imm:$imm),
1351           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1352
1353 // Carry MipsPatterns
1354 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1355               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1356 let AdditionalPredicates = [NotDSP] in {
1357   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1358                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1359   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1360                 (ADDiu GPR32:$src, imm:$imm)>;
1361 }
1362
1363 // Call
1364 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1365               (JAL tglobaladdr:$dst)>;
1366 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1367               (JAL texternalsym:$dst)>;
1368 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1369 //              (JALR GPR32:$dst)>;
1370
1371 // Tail call
1372 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1373               (TAILCALL tglobaladdr:$dst)>;
1374 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1375               (TAILCALL texternalsym:$dst)>;
1376 // hi/lo relocs
1377 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1378 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1379 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1380 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1381 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1382 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1383
1384 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1385 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1386 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1387 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1388 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1389 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1390
1391 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1392               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1393 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1394               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1395 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1396               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1397 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1398               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1399 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1400               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1401
1402 // gp_rel relocs
1403 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1404               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1405 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1406               (ADDiu GPR32:$gp, tconstpool:$in)>;
1407
1408 // wrapper_pic
1409 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1410       MipsPat<(MipsWrapper RC:$gp, node:$in),
1411               (ADDiuOp RC:$gp, node:$in)>;
1412
1413 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1414 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1415 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1416 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1417 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1418 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1419
1420 // Mips does not have "not", so we expand our way
1421 def : MipsPat<(not GPR32:$in),
1422               (NOR GPR32Opnd:$in, ZERO)>;
1423
1424 // extended loads
1425 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1426 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1427 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1428
1429 // peepholes
1430 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1431
1432 // brcond patterns
1433 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1434                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1435                       Instruction SLTiuOp, Register ZEROReg> {
1436 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1437               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1438 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1439               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1440
1441 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1442               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1443 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1444               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1445 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1446               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1447 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1448               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1449 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1450               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1451 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1452               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1453
1454 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1455               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1456 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1457               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1458
1459 def : MipsPat<(brcond RC:$cond, bb:$dst),
1460               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1461 }
1462
1463 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1464
1465 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1466               (BLEZ i32:$lhs, bb:$dst)>;
1467 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1468               (BGEZ i32:$lhs, bb:$dst)>;
1469
1470 // setcc patterns
1471 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1472                      Instruction SLTuOp, Register ZEROReg> {
1473   def : MipsPat<(seteq RC:$lhs, 0),
1474                 (SLTiuOp RC:$lhs, 1)>;
1475   def : MipsPat<(setne RC:$lhs, 0),
1476                 (SLTuOp ZEROReg, RC:$lhs)>;
1477   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1478                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1479   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1480                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1481 }
1482
1483 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1484   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1485                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1486   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1487                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1488 }
1489
1490 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1491   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1492                 (SLTOp RC:$rhs, RC:$lhs)>;
1493   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1494                 (SLTuOp RC:$rhs, RC:$lhs)>;
1495 }
1496
1497 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1498   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1499                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1500   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1501                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1502 }
1503
1504 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1505                         Instruction SLTiuOp> {
1506   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1507                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1508   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1509                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1510 }
1511
1512 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1513 defm : SetlePats<GPR32, SLT, SLTu>;
1514 defm : SetgtPats<GPR32, SLT, SLTu>;
1515 defm : SetgePats<GPR32, SLT, SLTu>;
1516 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1517
1518 // bswap pattern
1519 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1520
1521 // Load halfword/word patterns.
1522 let AddedComplexity = 40 in {
1523   def : LoadRegImmPat<LBu, i32, zextloadi8>;
1524   def : LoadRegImmPat<LH, i32, sextloadi16>;
1525   def : LoadRegImmPat<LW, i32, load>;
1526 }
1527
1528 //===----------------------------------------------------------------------===//
1529 // Floating Point Support
1530 //===----------------------------------------------------------------------===//
1531
1532 include "MipsInstrFPU.td"
1533 include "Mips64InstrInfo.td"
1534 include "MipsCondMov.td"
1535
1536 include "Mips32r6InstrInfo.td"
1537 include "Mips64r6InstrInfo.td"
1538
1539 //
1540 // Mips16
1541
1542 include "Mips16InstrFormats.td"
1543 include "Mips16InstrInfo.td"
1544
1545 // DSP
1546 include "MipsDSPInstrFormats.td"
1547 include "MipsDSPInstrInfo.td"
1548
1549 // MSA
1550 include "MipsMSAInstrFormats.td"
1551 include "MipsMSAInstrInfo.td"
1552
1553 // Micromips
1554 include "MicroMipsInstrFormats.td"
1555 include "MicroMipsInstrInfo.td"
1556 include "MicroMipsInstrFPU.td"