lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 150                       AssemblerPredicate<"FeatureSEInReg">;
 151 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 152                       AssemblerPredicate<"FeatureBitCount">;
 153 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 154                       AssemblerPredicate<"FeatureSwap">;
 155 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 156                       AssemblerPredicate<"FeatureCondMov">;
 157 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
 158                       AssemblerPredicate<"FeatureFPIdx">;
 159 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 160                       AssemblerPredicate<"FeatureMips32">;
 161 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 162                       AssemblerPredicate<"FeatureMips32r2">;
 163 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 164                       AssemblerPredicate<"FeatureMips64">;
 165 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
 166                       AssemblerPredicate<"!FeatureMips64">;
 167 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 168                       AssemblerPredicate<"FeatureMips64r2">;
 169 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 170                       AssemblerPredicate<"FeatureN64">;
 171 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
 172                       AssemblerPredicate<"!FeatureN64">;
 173 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 174                       AssemblerPredicate<"FeatureMips16">;
 175 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 176                       AssemblerPredicate<"FeatureMips32">;
 177 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 178                       AssemblerPredicate<"FeatureMips32">;
 179 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
 180                       AssemblerPredicate<"FeatureMips32">;
 181 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 182                       AssemblerPredicate<"!FeatureMips16,!FeatureMicroMips">;
 183 def NotDSP :          Predicate<"!Subtarget.hasDSP()">;
 184 def InMicroMips    :  Predicate<"Subtarget.inMicroMipsMode()">,
 185                       AssemblerPredicate<"FeatureMicroMips">;
 186 def NotInMicroMips :  Predicate<"!Subtarget.inMicroMipsMode()">,
 187                       AssemblerPredicate<"!FeatureMicroMips">;
 188 def IsLE           :  Predicate<"Subtarget.isLittle()">;
 189 def IsBE           :  Predicate<"!Subtarget.isLittle()">;
 190
 191 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 192   let Predicates = [HasStdEnc];
 193 }
 194
 195 class IsCommutable {
 196   bit isCommutable = 1;
 197 }
 198
 199 class IsBranch {
 200   bit isBranch = 1;
 201 }
 202
 203 class IsReturn {
 204   bit isReturn = 1;
 205 }
 206
 207 class IsCall {
 208   bit isCall = 1;
 209 }
 210
 211 class IsTailCall {
 212   bit isCall = 1;
 213   bit isTerminator = 1;
 214   bit isReturn = 1;
 215   bit isBarrier = 1;
 216   bit hasExtraSrcRegAllocReq = 1;
 217   bit isCodeGenOnly = 1;
 218 }
 219
 220 class IsAsCheapAsAMove {
 221   bit isAsCheapAsAMove = 1;
 222 }
 223
 224 class NeverHasSideEffects {
 225   bit neverHasSideEffects = 1;
 226 }
 227
 228 //===----------------------------------------------------------------------===//
 229 // Instruction format superclass
 230 //===----------------------------------------------------------------------===//
 231
 232 include "MipsInstrFormats.td"
 233
 234 //===----------------------------------------------------------------------===//
 235 // Mips Operand, Complex Patterns and Transformations Definitions.
 236 //===----------------------------------------------------------------------===//
 237
 238 // Instruction operand types
 239 def jmptarget   : Operand<OtherVT> {
 240   let EncoderMethod = "getJumpTargetOpValue";
 241 }
 242 def brtarget    : Operand<OtherVT> {
 243   let EncoderMethod = "getBranchTargetOpValue";
 244   let OperandType = "OPERAND_PCREL";
 245   let DecoderMethod = "DecodeBranchTarget";
 246 }
 247 def calltarget  : Operand<iPTR> {
 248   let EncoderMethod = "getJumpTargetOpValue";
 249 }
 250
 251 def simm16      : Operand<i32> {
 252   let DecoderMethod= "DecodeSimm16";
 253 }
 254
 255 def simm20      : Operand<i32> {
 256 }
 257
 258 def uimm20      : Operand<i32> {
 259 }
 260
 261 def uimm10      : Operand<i32> {
 262 }
 263
 264 def simm16_64   : Operand<i64> {
 265   let DecoderMethod = "DecodeSimm16";
 266 }
 267
 268 // Unsigned Operand
 269 def uimm5       : Operand<i32> {
 270   let PrintMethod = "printUnsignedImm";
 271 }
 272
 273 def uimm6 : Operand<i32> {
 274   let PrintMethod = "printUnsignedImm";
 275 }
 276
 277 def uimm16      : Operand<i32> {
 278   let PrintMethod = "printUnsignedImm";
 279 }
 280
 281 def pcrel16      : Operand<i32> {
 282 }
 283
 284 def MipsMemAsmOperand : AsmOperandClass {
 285   let Name = "Mem";
 286   let ParserMethod = "parseMemOperand";
 287 }
 288
 289 def MipsInvertedImmoperand : AsmOperandClass {
 290   let Name = "InvNum";
 291   let RenderMethod = "addImmOperands";
 292   let ParserMethod = "parseInvNum";
 293 }
 294
 295 def PtrRegAsmOperand : AsmOperandClass {
 296   let Name = "PtrReg";
 297   let ParserMethod = "parsePtrReg";
 298 }
 299
 300
 301 def InvertedImOperand : Operand<i32> {
 302   let ParserMatchClass = MipsInvertedImmoperand;
 303 }
 304
 305 // Address operand
 306 def mem : Operand<iPTR> {
 307   let PrintMethod = "printMemOperand";
 308   let MIOperandInfo = (ops ptr_rc, simm16);
 309   let EncoderMethod = "getMemEncoding";
 310   let ParserMatchClass = MipsMemAsmOperand;
 311   let OperandType = "OPERAND_MEMORY";
 312 }
 313
 314 def mem_ea : Operand<iPTR> {
 315   let PrintMethod = "printMemOperandEA";
 316   let MIOperandInfo = (ops ptr_rc, simm16);
 317   let EncoderMethod = "getMemEncoding";
 318   let OperandType = "OPERAND_MEMORY";
 319 }
 320
 321 def PtrRC : Operand<iPTR> {
 322   let MIOperandInfo = (ops ptr_rc);
 323   let DecoderMethod = "DecodePtrRegisterClass";
 324   let ParserMatchClass = PtrRegAsmOperand;
 325 }
 326
 327 // size operand of ext instruction
 328 def size_ext : Operand<i32> {
 329   let EncoderMethod = "getSizeExtEncoding";
 330   let DecoderMethod = "DecodeExtSize";
 331 }
 332
 333 // size operand of ins instruction
 334 def size_ins : Operand<i32> {
 335   let EncoderMethod = "getSizeInsEncoding";
 336   let DecoderMethod = "DecodeInsSize";
 337 }
 338
 339 // Transformation Function - get the lower 16 bits.
 340 def LO16 : SDNodeXForm<imm, [{
 341   return getImm(N, N->getZExtValue() & 0xFFFF);
 342 }]>;
 343
 344 // Transformation Function - get the higher 16 bits.
 345 def HI16 : SDNodeXForm<imm, [{
 346   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 347 }]>;
 348
 349 // Plus 1.
 350 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 351
 352 // Node immediate fits as 16-bit sign extended on target immediate.
 353 // e.g. addi, andi
 354 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 355
 356 // Node immediate fits as 16-bit sign extended on target immediate.
 357 // e.g. addi, andi
 358 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 359
 360 // Node immediate fits as 15-bit sign extended on target immediate.
 361 // e.g. addi, andi
 362 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 363
 364 // Node immediate fits as 16-bit zero extended on target immediate.
 365 // The LO16 param means that only the lower 16 bits of the node
 366 // immediate are caught.
 367 // e.g. addiu, sltiu
 368 def immZExt16  : PatLeaf<(imm), [{
 369   if (N->getValueType(0) == MVT::i32)
 370     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 371   else
 372     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 373 }], LO16>;
 374
 375 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 376 def immLow16Zero : PatLeaf<(imm), [{
 377   int64_t Val = N->getSExtValue();
 378   return isInt<32>(Val) && !(Val & 0xffff);
 379 }]>;
 380
 381 // shamt field must fit in 5 bits.
 382 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 383
 384 // True if (N + 1) fits in 16-bit field.
 385 def immSExt16Plus1 : PatLeaf<(imm), [{
 386   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 387 }]>;
 388
 389 // Mips Address Mode! SDNode frameindex could possibily be a match
 390 // since load and store instructions from stack used it.
 391 def addr :
 392   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 393
 394 def addrRegImm :
 395   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 396
 397 def addrRegReg :
 398   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 399
 400 def addrDefault :
 401   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 402
 403 //===----------------------------------------------------------------------===//
 404 // Instructions specific format
 405 //===----------------------------------------------------------------------===//
 406
 407 // Arithmetic and logical instructions with 3 register operands.
 408 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 409                   InstrItinClass Itin = NoItinerary,
 410                   SDPatternOperator OpNode = null_frag>:
 411   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 412          !strconcat(opstr, "\t$rd, $rs, $rt"),
 413          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 414   let isCommutable = isComm;
 415   let isReMaterializable = 1;
 416 }
 417
 418 // Arithmetic and logical instructions with 2 register operands.
 419 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 420                   InstrItinClass Itin = NoItinerary,
 421                   SDPatternOperator imm_type = null_frag,
 422                   SDPatternOperator OpNode = null_frag> :
 423   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 424          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 425          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 426          Itin, FrmI, opstr> {
 427   let isReMaterializable = 1;
 428   let TwoOperandAliasConstraint = "$rs = $rt";
 429 }
 430
 431 // Arithmetic Multiply ADD/SUB
 432 class MArithR<string opstr, bit isComm = 0> :
 433   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 434          !strconcat(opstr, "\t$rs, $rt"), [], IIImult, FrmR, opstr> {
 435   let Defs = [HI0, LO0];
 436   let Uses = [HI0, LO0];
 437   let isCommutable = isComm;
 438 }
 439
 440 //  Logical
 441 class LogicNOR<string opstr, RegisterOperand RO>:
 442   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 443          !strconcat(opstr, "\t$rd, $rs, $rt"),
 444          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], IIArith, FrmR, opstr> {
 445   let isCommutable = 1;
 446 }
 447
 448 // Shifts
 449 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 450                        RegisterOperand RO, SDPatternOperator OpNode = null_frag,
 451                        SDPatternOperator PF = null_frag> :
 452   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 453          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 454          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], IIArith, FrmR, opstr>;
 455
 456 class shift_rotate_reg<string opstr, RegisterOperand RO,
 457                        SDPatternOperator OpNode = null_frag>:
 458   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 459          !strconcat(opstr, "\t$rd, $rt, $rs"),
 460          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], IIArith, FrmR, opstr>;
 461
 462 // Load Upper Imediate
 463 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 464   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 465          [], IIArith, FrmI, opstr>, IsAsCheapAsAMove {
 466   let neverHasSideEffects = 1;
 467   let isReMaterializable = 1;
 468 }
 469
 470 // Memory Load/Store
 471 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 472            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 473   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 474          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 475   let DecoderMethod = "DecodeMem";
 476   let canFoldAsLoad = 1;
 477   let mayLoad = 1;
 478 }
 479
 480 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 481             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 482   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 483          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 484   let DecoderMethod = "DecodeMem";
 485   let mayStore = 1;
 486 }
 487
 488 // Load/Store Left/Right
 489 let canFoldAsLoad = 1 in
 490 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 491                     InstrItinClass Itin> :
 492   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 493          !strconcat(opstr, "\t$rt, $addr"),
 494          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 495   let DecoderMethod = "DecodeMem";
 496   string Constraints = "$src = $rt";
 497 }
 498
 499 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 500                      InstrItinClass Itin> :
 501   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 502          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 503   let DecoderMethod = "DecodeMem";
 504 }
 505
 506 // Conditional Branch
 507 class CBranch<string opstr, PatFrag cond_op, RegisterOperand RO> :
 508   InstSE<(outs), (ins RO:$rs, RO:$rt, brtarget:$offset),
 509          !strconcat(opstr, "\t$rs, $rt, $offset"),
 510          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 511          FrmI> {
 512   let isBranch = 1;
 513   let isTerminator = 1;
 514   let hasDelaySlot = 1;
 515   let Defs = [AT];
 516 }
 517
 518 class CBranchZero<string opstr, PatFrag cond_op, RegisterOperand RO> :
 519   InstSE<(outs), (ins RO:$rs, brtarget:$offset),
 520          !strconcat(opstr, "\t$rs, $offset"),
 521          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch, FrmI> {
 522   let isBranch = 1;
 523   let isTerminator = 1;
 524   let hasDelaySlot = 1;
 525   let Defs = [AT];
 526 }
 527
 528 // SetCC
 529 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 530   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 531          !strconcat(opstr, "\t$rd, $rs, $rt"),
 532          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 533          IIslt, FrmR, opstr>;
 534
 535 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 536               RegisterOperand RO>:
 537   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 538          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 539          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 540          IIslt, FrmI, opstr>;
 541
 542 // Jump
 543 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 544              SDPatternOperator targetoperator, string bopstr> :
 545   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 546          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 547   let isTerminator=1;
 548   let isBarrier=1;
 549   let hasDelaySlot = 1;
 550   let DecoderMethod = "DecodeJumpTarget";
 551   let Defs = [AT];
 552 }
 553
 554 // Unconditional branch
 555 class UncondBranch<Instruction BEQInst> :
 556   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 557   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 558   let isBranch = 1;
 559   let isTerminator = 1;
 560   let isBarrier = 1;
 561   let hasDelaySlot = 1;
 562   let Predicates = [RelocPIC, HasStdEnc];
 563   let Defs = [AT];
 564 }
 565
 566 // Base class for indirect branch and return instruction classes.
 567 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 568 class JumpFR<string opstr, RegisterOperand RO,
 569              SDPatternOperator operator = null_frag>:
 570   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 571          FrmR, opstr>;
 572
 573 // Indirect branch
 574 class IndirectBranch<string opstr, RegisterOperand RO> :
 575       JumpFR<opstr, RO, brind> {
 576   let isBranch = 1;
 577   let isIndirectBranch = 1;
 578 }
 579
 580 // Return instruction
 581 class RetBase<string opstr, RegisterOperand RO>: JumpFR<opstr, RO> {
 582   let isReturn = 1;
 583   let isCodeGenOnly = 1;
 584   let hasCtrlDep = 1;
 585   let hasExtraSrcRegAllocReq = 1;
 586 }
 587
 588 // Jump and Link (Call)
 589 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 590   class JumpLink<string opstr, DAGOperand opnd> :
 591     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 592            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 593     let DecoderMethod = "DecodeJumpTarget";
 594   }
 595
 596   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 597                           Register RetReg, RegisterOperand ResRO = RO>:
 598     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 599     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 600
 601   class JumpLinkReg<string opstr, RegisterOperand RO>:
 602     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 603            [], IIBranch, FrmR, opstr>;
 604
 605   class BGEZAL_FT<string opstr, RegisterOperand RO> :
 606     InstSE<(outs), (ins RO:$rs, brtarget:$offset),
 607            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI>;
 608
 609 }
 610
 611 class BAL_BR_Pseudo<Instruction RealInst> :
 612   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 613   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 614   let isBranch = 1;
 615   let isTerminator = 1;
 616   let isBarrier = 1;
 617   let hasDelaySlot = 1;
 618   let Defs = [RA];
 619 }
 620
 621 // Syscall
 622 class SYS_FT<string opstr> :
 623   InstSE<(outs), (ins uimm20:$code_),
 624          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI>;
 625 // Break
 626 class BRK_FT<string opstr> :
 627   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 628          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary, FrmOther>;
 629
 630 // (D)Eret
 631 class ER_FT<string opstr> :
 632   InstSE<(outs), (ins),
 633          opstr, [], NoItinerary, FrmOther>;
 634
 635 // Interrupts
 636 class DEI_FT<string opstr, RegisterOperand RO> :
 637   InstSE<(outs RO:$rt), (ins),
 638          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther>;
 639
 640 // Wait
 641 class WAIT_FT<string opstr> :
 642   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther> {
 643   let Inst{31-26} = 0x10;
 644   let Inst{25}    = 1;
 645   let Inst{24-6}  = 0;
 646   let Inst{5-0}   = 0x20;
 647 }
 648
 649 // Sync
 650 let hasSideEffects = 1 in
 651 class SYNC_FT :
 652   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 653          NoItinerary, FrmOther>;
 654
 655 let hasSideEffects = 1 in
 656 class TEQ_FT<string opstr, RegisterOperand RO> :
 657   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 658          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary, FrmI>;
 659
 660 class TEQI_FT<string opstr, RegisterOperand RO> :
 661   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 662          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther>;
 663 // Mul, Div
 664 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 665            list<Register> DefRegs> :
 666   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 667          itin, FrmR, opstr> {
 668   let isCommutable = 1;
 669   let Defs = DefRegs;
 670   let neverHasSideEffects = 1;
 671 }
 672
 673 // Pseudo multiply/divide instruction with explicit accumulator register
 674 // operands.
 675 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 676                     SDPatternOperator OpNode, InstrItinClass Itin,
 677                     bit IsComm = 1, bit HasSideEffects = 0,
 678                     bit UsesCustomInserter = 0> :
 679   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 680            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 681   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 682   let isCommutable = IsComm;
 683   let hasSideEffects = HasSideEffects;
 684   let usesCustomInserter = UsesCustomInserter;
 685 }
 686
 687 // Pseudo multiply add/sub instruction with explicit accumulator register
 688 // operands.
 689 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode>
 690   : PseudoSE<(outs ACC64:$ac),
 691              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 692              [(set ACC64:$ac,
 693               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 694              IIImult>,
 695     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 696   string Constraints = "$acin = $ac";
 697 }
 698
 699 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 700           list<Register> DefRegs> :
 701   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 702          [], itin, FrmR, opstr> {
 703   let Defs = DefRegs;
 704 }
 705
 706 // Move from Hi/Lo
 707 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 708   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 709              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], IIHiLo>;
 710
 711 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 712   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], IIHiLo, FrmR,
 713          opstr> {
 714   let Uses = [UseReg];
 715   let neverHasSideEffects = 1;
 716 }
 717
 718 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 719   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 720              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))], IIHiLo>;
 721
 722 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 723   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], IIHiLo,
 724   FrmR, opstr> {
 725   let Defs = DefRegs;
 726   let neverHasSideEffects = 1;
 727 }
 728
 729 class EffectiveAddress<string opstr, RegisterOperand RO> :
 730   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 731          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI> {
 732   let isCodeGenOnly = 1;
 733   let DecoderMethod = "DecodeMem";
 734 }
 735
 736 // Count Leading Ones/Zeros in Word
 737 class CountLeading0<string opstr, RegisterOperand RO>:
 738   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 739          [(set RO:$rd, (ctlz RO:$rs))], IIArith, FrmR, opstr>,
 740   Requires<[HasBitCount, HasStdEnc]>;
 741
 742 class CountLeading1<string opstr, RegisterOperand RO>:
 743   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 744          [(set RO:$rd, (ctlz (not RO:$rs)))], IIArith, FrmR, opstr>,
 745   Requires<[HasBitCount, HasStdEnc]>;
 746
 747
 748 // Sign Extend in Register.
 749 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO> :
 750   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
 751          [(set RO:$rd, (sext_inreg RO:$rt, vt))], IIseb, FrmR, opstr> {
 752   let Predicates = [HasSEInReg, HasStdEnc];
 753 }
 754
 755 // Subword Swap
 756 class SubwordSwap<string opstr, RegisterOperand RO>:
 757   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 758          NoItinerary, FrmR, opstr> {
 759   let Predicates = [HasSwap, HasStdEnc];
 760   let neverHasSideEffects = 1;
 761 }
 762
 763 // Read Hardware
 764 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
 765   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 766          IIArith, FrmR>;
 767
 768 // Ext and Ins
 769 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 770               SDPatternOperator Op = null_frag>:
 771   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
 772          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 773          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 774          FrmR, opstr> {
 775   let Predicates = [HasMips32r2, HasStdEnc];
 776 }
 777
 778 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 779               SDPatternOperator Op = null_frag>:
 780   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
 781          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 782          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
 783          NoItinerary, FrmR, opstr> {
 784   let Predicates = [HasMips32r2, HasStdEnc];
 785   let Constraints = "$src = $rt";
 786 }
 787
 788 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 789 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
 790   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
 791            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
 792
 793 // Atomic Compare & Swap.
 794 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
 795   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
 796            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
 797
 798 class LLBase<string opstr, RegisterOperand RO> :
 799   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 800          [], NoItinerary, FrmI> {
 801   let DecoderMethod = "DecodeMem";
 802   let mayLoad = 1;
 803 }
 804
 805 class SCBase<string opstr, RegisterOperand RO> :
 806   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
 807          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 808   let DecoderMethod = "DecodeMem";
 809   let mayStore = 1;
 810   let Constraints = "$rt = $dst";
 811 }
 812
 813 class MFC3OP<string asmstr, RegisterOperand RO> :
 814   InstSE<(outs RO:$rt, RO:$rd, uimm16:$sel), (ins),
 815          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
 816
 817 class TrapBase<Instruction RealInst>
 818   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
 819     PseudoInstExpansion<(RealInst 0, 0)> {
 820   let isBarrier = 1;
 821   let isTerminator = 1;
 822   let isCodeGenOnly = 1;
 823 }
 824
 825 //===----------------------------------------------------------------------===//
 826 // Pseudo instructions
 827 //===----------------------------------------------------------------------===//
 828
 829 // Return RA.
 830 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 831 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 832
 833 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 834 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 835                                   [(callseq_start timm:$amt)]>;
 836 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 837                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 838 }
 839
 840 let usesCustomInserter = 1 in {
 841   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
 842   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
 843   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
 844   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
 845   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
 846   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
 847   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
 848   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
 849   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
 850   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
 851   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
 852   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
 853   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
 854   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
 855   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
 856   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
 857   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
 858   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
 859
 860   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
 861   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
 862   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
 863
 864   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
 865   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
 866   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
 867 }
 868
 869 /// Pseudo instructions for loading and storing accumulator registers.
 870 let isPseudo = 1, isCodeGenOnly = 1 in {
 871   def LOAD_ACC64  : Load<"", ACC64>;
 872   def STORE_ACC64 : Store<"", ACC64>;
 873 }
 874
 875 //===----------------------------------------------------------------------===//
 876 // Instruction definition
 877 //===----------------------------------------------------------------------===//
 878 //===----------------------------------------------------------------------===//
 879 // MipsI Instructions
 880 //===----------------------------------------------------------------------===//
 881
 882 /// Arithmetic Instructions (ALU Immediate)
 883 def ADDiu : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, IIArith, immSExt16,
 884                                add>,
 885             ADDI_FM<0x9>, IsAsCheapAsAMove;
 886 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>;
 887 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 888             SLTI_FM<0xa>;
 889 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 890             SLTI_FM<0xb>;
 891 def ANDi  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, IILogic, immZExt16,
 892                                and>,
 893             ADDI_FM<0xc>;
 894 def ORi   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, IILogic, immZExt16,
 895                                or>,
 896             ADDI_FM<0xd>;
 897 def XORi  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, IILogic, immZExt16,
 898                                xor>,
 899             ADDI_FM<0xe>;
 900 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
 901
 902 /// Arithmetic Instructions (3-Operand, R-Type)
 903 def ADDu  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, IIArith, add>,
 904             ADD_FM<0, 0x21>;
 905 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, IIArith, sub>,
 906             ADD_FM<0, 0x23>;
 907 let Defs = [HI0, LO0] in
 908 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, IIImul, mul>,
 909             ADD_FM<0x1c, 2>;
 910 def ADD   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
 911 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
 912 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
 913 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
 914 def AND   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, IILogic, and>,
 915             ADD_FM<0, 0x24>;
 916 def OR    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, IILogic, or>,
 917             ADD_FM<0, 0x25>;
 918 def XOR   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, IILogic, xor>,
 919             ADD_FM<0, 0x26>;
 920 def NOR   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
 921
 922 /// Shift Instructions
 923 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, shl, immZExt5>,
 924            SRA_FM<0, 0>;
 925 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, srl, immZExt5>,
 926            SRA_FM<2, 0>;
 927 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, sra, immZExt5>,
 928            SRA_FM<3, 0>;
 929 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, shl>, SRLV_FM<4, 0>;
 930 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, srl>, SRLV_FM<6, 0>;
 931 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, sra>, SRLV_FM<7, 0>;
 932
 933 // Rotate Instructions
 934 let Predicates = [HasMips32r2, HasStdEnc] in {
 935   def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, rotr,
 936                                       immZExt5>,
 937               SRA_FM<2, 1>;
 938   def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, rotr>,
 939               SRLV_FM<6, 1>;
 940 }
 941
 942 /// Load and Store Instructions
 943 ///  aligned
 944 def LB  : Load<"lb", GPR32Opnd, sextloadi8, IILoad>, MMRel, LW_FM<0x20>;
 945 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, IILoad, addrDefault>, MMRel,
 946           LW_FM<0x24>;
 947 def LH  : Load<"lh", GPR32Opnd, sextloadi16, IILoad, addrDefault>, MMRel,
 948           LW_FM<0x21>;
 949 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, IILoad>, MMRel, LW_FM<0x25>;
 950 def LW  : Load<"lw", GPR32Opnd, load, IILoad, addrDefault>, MMRel,
 951           LW_FM<0x23>;
 952 def SB  : Store<"sb", GPR32Opnd, truncstorei8, IIStore>, MMRel, LW_FM<0x28>;
 953 def SH  : Store<"sh", GPR32Opnd, truncstorei16, IIStore>, MMRel, LW_FM<0x29>;
 954 def SW  : Store<"sw", GPR32Opnd, store, IIStore>, MMRel, LW_FM<0x2b>;
 955
 956 /// load/store left/right
 957 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, IILoad>, LW_FM<0x22>;
 958 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, IILoad>, LW_FM<0x26>;
 959 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, IIStore>, LW_FM<0x2a>;
 960 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, IIStore>, LW_FM<0x2e>;
 961
 962 def SYNC : SYNC_FT, SYNC_FM;
 963 def TEQ : TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>;
 964 def TGE : TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>;
 965 def TGEU : TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>;
 966 def TLT : TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>;
 967 def TLTU : TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>;
 968 def TNE : TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>;
 969
 970 def TEQI : TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>;
 971 def TGEI : TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>;
 972 def TGEIU : TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>;
 973 def TLTI : TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>;
 974 def TTLTIU : TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>;
 975 def TNEI : TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>;
 976
 977 def BREAK : BRK_FT<"break">, BRK_FM<0xd>;
 978 def SYSCALL : SYS_FT<"syscall">, SYS_FM<0xc>;
 979 def TRAP : TrapBase<BREAK>;
 980
 981 def ERET : ER_FT<"eret">, ER_FM<0x18>;
 982 def DERET : ER_FT<"deret">, ER_FM<0x1f>;
 983
 984 def EI : DEI_FT<"ei", GPR32Opnd>, EI_FM<1>;
 985 def DI : DEI_FT<"di", GPR32Opnd>, EI_FM<0>;
 986
 987 def WAIT : WAIT_FT<"wait">;
 988
 989 /// Load-linked, Store-conditional
 990 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>;
 991 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>;
 992
 993 /// Jump and Branch Instructions
 994 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
 995               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
 996 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
 997 def BEQ     : CBranch<"beq", seteq, GPR32Opnd>, BEQ_FM<4>;
 998 def BNE     : CBranch<"bne", setne, GPR32Opnd>, BEQ_FM<5>;
 999 def BGEZ    : CBranchZero<"bgez", setge, GPR32Opnd>, BGEZ_FM<1, 1>;
1000 def BGTZ    : CBranchZero<"bgtz", setgt, GPR32Opnd>, BGEZ_FM<7, 0>;
1001 def BLEZ    : CBranchZero<"blez", setle, GPR32Opnd>, BGEZ_FM<6, 0>;
1002 def BLTZ    : CBranchZero<"bltz", setlt, GPR32Opnd>, BGEZ_FM<1, 0>;
1003 def B       : UncondBranch<BEQ>;
1004
1005 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1006 def JALR : MMRel, JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1007 def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1008 def BGEZAL : BGEZAL_FT<"bgezal", GPR32Opnd>, BGEZAL_FM<0x11>;
1009 def BLTZAL : BGEZAL_FT<"bltzal", GPR32Opnd>, BGEZAL_FM<0x10>;
1010 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1011 def TAILCALL : MMRel, JumpFJ<calltarget, "j", MipsTailCall, imm, "tcall">,
1012                FJ<2>, IsTailCall;
1013 def TAILCALL_R : MMRel, JumpFR<"tcallr", GPR32Opnd, MipsTailCall>, MTLO_FM<8>,
1014                  IsTailCall;
1015
1016 def RET : MMRel, RetBase<"ret", GPR32Opnd>, MTLO_FM<8>;
1017
1018 // Exception handling related node and instructions.
1019 // The conversion sequence is:
1020 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1021 // MIPSeh_return -> (stack change + indirect branch)
1022 //
1023 // MIPSeh_return takes the place of regular return instruction
1024 // but takes two arguments (V1, V0) which are used for storing
1025 // the offset and return address respectively.
1026 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1027
1028 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1029                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1030
1031 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1032   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1033                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1034   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1035                                                 GPR64:$dst),
1036                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1037 }
1038
1039 /// Multiply and Divide Instructions.
1040 def MULT  : MMRel, Mult<"mult", IIImult, GPR32Opnd, [HI0, LO0]>,
1041             MULT_FM<0, 0x18>;
1042 def MULTu : MMRel, Mult<"multu", IIImult, GPR32Opnd, [HI0, LO0]>,
1043             MULT_FM<0, 0x19>;
1044 def SDIV  : Div<"div", IIIdiv, GPR32Opnd, [HI0, LO0]>, MULT_FM<0, 0x1a>;
1045 def UDIV  : Div<"divu", IIIdiv, GPR32Opnd, [HI0, LO0]>, MULT_FM<0, 0x1b>;
1046
1047 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>;
1048 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>;
1049 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>;
1050 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>;
1051
1052 /// Sign Ext In Register Instructions.
1053 def SEB : MMRel, SignExtInReg<"seb", i8, GPR32Opnd>, SEB_FM<0x10, 0x20>;
1054 def SEH : MMRel, SignExtInReg<"seh", i16, GPR32Opnd>, SEB_FM<0x18, 0x20>;
1055
1056 /// Count Leading
1057 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>;
1058 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>;
1059
1060 /// Word Swap Bytes Within Halfwords
1061 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>;
1062
1063 /// No operation.
1064 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1065
1066 // FrameIndexes are legalized when they are operands from load/store
1067 // instructions. The same not happens for stack address copies, so an
1068 // add op with mem ComplexPattern is used and the stack address copy
1069 // can be matched. It's similar to Sparc LEA_ADDRi
1070 def LEA_ADDiu : EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1071
1072 // MADD*/MSUB*
1073 def MADD  : MMRel, MArithR<"madd", 1>, MULT_FM<0x1c, 0>;
1074 def MADDU : MMRel, MArithR<"maddu", 1>, MULT_FM<0x1c, 1>;
1075 def MSUB  : MMRel, MArithR<"msub">, MULT_FM<0x1c, 4>;
1076 def MSUBU : MMRel, MArithR<"msubu">, MULT_FM<0x1c, 5>;
1077
1078 let Predicates = [HasStdEnc, NotDSP] in {
1079 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, IIImult>;
1080 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, IIImult>;
1081 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>;
1082 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>;
1083 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>;
1084 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd>;
1085 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu>;
1086 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub>;
1087 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu>;
1088 }
1089
1090 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, IIIdiv,
1091                                0, 1, 1>;
1092 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, IIIdiv,
1093                                0, 1, 1>;
1094
1095 def RDHWR : ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1096
1097 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1098 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1099
1100 /// Move Control Registers From/To CPU Registers
1101 def MFC0 : MFC3OP<"mfc0", GPR32Opnd>, MFC3OP_FM<0x10, 0>;
1102 def MTC0 : MFC3OP<"mtc0", GPR32Opnd>, MFC3OP_FM<0x10, 4>;
1103 def MFC2 : MFC3OP<"mfc2", GPR32Opnd>, MFC3OP_FM<0x12, 0>;
1104 def MTC2 : MFC3OP<"mtc2", GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1105
1106 //===----------------------------------------------------------------------===//
1107 // Instruction aliases
1108 //===----------------------------------------------------------------------===//
1109 def : InstAlias<"move $dst, $src",
1110                 (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1111       Requires<[NotMips64]>;
1112 def : InstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>;
1113 def : InstAlias<"addu $rs, $rt, $imm",
1114                 (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1115 def : InstAlias<"add $rs, $rt, $imm",
1116                 (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1117 def : InstAlias<"and $rs, $rt, $imm",
1118                 (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1119 def : InstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1120 def : InstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1121 def : InstAlias<"jal $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1122 def : InstAlias<"jal $rd,$rs", (JALR GPR32Opnd:$rd, GPR32Opnd:$rs), 0>;
1123 def : InstAlias<"not $rt, $rs",
1124                 (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1125 def : InstAlias<"neg $rt, $rs",
1126                 (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1127 def : InstAlias<"negu $rt, $rs",
1128                 (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1129 def : InstAlias<"slt $rs, $rt, $imm",
1130                 (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1131 def : InstAlias<"xor $rs, $rt, $imm",
1132                 (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1133 def : InstAlias<"or $rs, $rt, $imm",
1134                 (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1135 def : InstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1136 def : InstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1137 def : InstAlias<"mtc0 $rt, $rd", (MTC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1138 def : InstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1139 def : InstAlias<"mtc2 $rt, $rd", (MTC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1140 def : InstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1141 def : InstAlias<"bnez $rs,$offset",
1142                 (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1143 def : InstAlias<"beqz $rs,$offset",
1144                 (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1145 def : InstAlias<"syscall", (SYSCALL 0), 1>;
1146
1147 def : InstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1148 def : InstAlias<"break", (BREAK 0, 0), 1>;
1149 def : InstAlias<"ei", (EI ZERO), 1>;
1150 def : InstAlias<"di", (DI ZERO), 1>;
1151
1152 def  : InstAlias<"teq $rs, $rt", (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1153 def  : InstAlias<"tge $rs, $rt", (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1154 def  : InstAlias<"tgeu $rs, $rt", (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1155 def  : InstAlias<"tlt $rs, $rt", (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1156 def  : InstAlias<"tltu $rs, $rt", (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1157 def  : InstAlias<"tne $rs, $rt", (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1158 def : InstAlias<"sub, $rd, $rs, $imm",
1159                 (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs, InvertedImOperand:$imm)>;
1160 def : InstAlias<"subu, $rd, $rs, $imm",
1161                 (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs, InvertedImOperand:$imm)>;
1162
1163 //===----------------------------------------------------------------------===//
1164 // Assembler Pseudo Instructions
1165 //===----------------------------------------------------------------------===//
1166
1167 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1168   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1169                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1170 def LoadImm32Reg : LoadImm32<"li", uimm5, GPR32Opnd>;
1171
1172 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1173   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1174                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1175 def LoadAddr32Reg : LoadAddress<"la", mem, GPR32Opnd>;
1176
1177 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1178   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1179                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1180 def LoadAddr32Imm : LoadAddressImm<"la", uimm5, GPR32Opnd>;
1181
1182 //===----------------------------------------------------------------------===//
1183 //  Arbitrary patterns that map to one or more instructions
1184 //===----------------------------------------------------------------------===//
1185
1186 // Load/store pattern templates.
1187 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1188   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1189
1190 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1191   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1192
1193 // Small immediates
1194 def : MipsPat<(i32 immSExt16:$in),
1195               (ADDiu ZERO, imm:$in)>;
1196 def : MipsPat<(i32 immZExt16:$in),
1197               (ORi ZERO, imm:$in)>;
1198 def : MipsPat<(i32 immLow16Zero:$in),
1199               (LUi (HI16 imm:$in))>;
1200
1201 // Arbitrary immediates
1202 def : MipsPat<(i32 imm:$imm),
1203           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1204
1205 // Carry MipsPatterns
1206 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1207               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1208 let Predicates = [HasStdEnc, NotDSP] in {
1209   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1210                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1211   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1212                 (ADDiu GPR32:$src, imm:$imm)>;
1213 }
1214
1215 // Call
1216 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1217               (JAL tglobaladdr:$dst)>;
1218 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1219               (JAL texternalsym:$dst)>;
1220 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1221 //              (JALR GPR32:$dst)>;
1222
1223 // Tail call
1224 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1225               (TAILCALL tglobaladdr:$dst)>;
1226 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1227               (TAILCALL texternalsym:$dst)>;
1228 // hi/lo relocs
1229 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1230 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1231 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1232 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1233 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1234 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1235
1236 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1237 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1238 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1239 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1240 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1241 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1242
1243 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1244               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1245 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1246               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1247 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1248               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1249 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1250               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1251 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1252               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1253
1254 // gp_rel relocs
1255 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1256               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1257 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1258               (ADDiu GPR32:$gp, tconstpool:$in)>;
1259
1260 // wrapper_pic
1261 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1262       MipsPat<(MipsWrapper RC:$gp, node:$in),
1263               (ADDiuOp RC:$gp, node:$in)>;
1264
1265 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1266 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1267 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1268 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1269 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1270 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1271
1272 // Mips does not have "not", so we expand our way
1273 def : MipsPat<(not GPR32:$in),
1274               (NOR GPR32Opnd:$in, ZERO)>;
1275
1276 // extended loads
1277 let Predicates = [HasStdEnc] in {
1278   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1279   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1280   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1281 }
1282
1283 // peepholes
1284 let Predicates = [HasStdEnc] in
1285 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1286
1287 // brcond patterns
1288 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1289                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1290                       Instruction SLTiuOp, Register ZEROReg> {
1291 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1292               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1293 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1294               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1295
1296 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1297               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1298 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1299               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1300 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1301               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1302 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1303               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1304 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1305               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1306 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1307               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1308
1309 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1310               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1311 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1312               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1313
1314 def : MipsPat<(brcond RC:$cond, bb:$dst),
1315               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1316 }
1317
1318 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1319
1320 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1321               (BLEZ i32:$lhs, bb:$dst)>;
1322 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1323               (BGEZ i32:$lhs, bb:$dst)>;
1324
1325 // setcc patterns
1326 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1327                      Instruction SLTuOp, Register ZEROReg> {
1328   def : MipsPat<(seteq RC:$lhs, 0),
1329                 (SLTiuOp RC:$lhs, 1)>;
1330   def : MipsPat<(setne RC:$lhs, 0),
1331                 (SLTuOp ZEROReg, RC:$lhs)>;
1332   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1333                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1334   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1335                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1336 }
1337
1338 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1339   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1340                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1341   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1342                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1343 }
1344
1345 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1346   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1347                 (SLTOp RC:$rhs, RC:$lhs)>;
1348   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1349                 (SLTuOp RC:$rhs, RC:$lhs)>;
1350 }
1351
1352 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1353   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1354                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1355   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1356                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1357 }
1358
1359 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1360                         Instruction SLTiuOp> {
1361   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1362                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1363   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1364                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1365 }
1366
1367 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1368 defm : SetlePats<GPR32, SLT, SLTu>;
1369 defm : SetgtPats<GPR32, SLT, SLTu>;
1370 defm : SetgePats<GPR32, SLT, SLTu>;
1371 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1372
1373 // bswap pattern
1374 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1375
1376 // Load halfword/word patterns.
1377 let AddedComplexity = 40 in {
1378   let Predicates = [HasStdEnc] in {
1379     def : LoadRegImmPat<LBu, i32, zextloadi8>;
1380     def : LoadRegImmPat<LH, i32, sextloadi16>;
1381     def : LoadRegImmPat<LW, i32, load>;
1382   }
1383 }
1384
1385 //===----------------------------------------------------------------------===//
1386 // Floating Point Support
1387 //===----------------------------------------------------------------------===//
1388
1389 include "MipsInstrFPU.td"
1390 include "Mips64InstrInfo.td"
1391 include "MipsCondMov.td"
1392
1393 //
1394 // Mips16
1395
1396 include "Mips16InstrFormats.td"
1397 include "Mips16InstrInfo.td"
1398
1399 // DSP
1400 include "MipsDSPInstrFormats.td"
1401 include "MipsDSPInstrInfo.td"
1402
1403 // MSA
1404 include "MipsMSAInstrFormats.td"
1405 include "MipsMSAInstrInfo.td"
1406
1407 // Micromips
1408 include "MicroMipsInstrFormats.td"
1409 include "MicroMipsInstrInfo.td"