lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 150                       AssemblerPredicate<"FeatureSEInReg">;
 151 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 152                       AssemblerPredicate<"FeatureBitCount">;
 153 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 154                       AssemblerPredicate<"FeatureSwap">;
 155 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 156                       AssemblerPredicate<"FeatureCondMov">;
 157 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
 158                       AssemblerPredicate<"FeatureFPIdx">;
 159 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 160                       AssemblerPredicate<"FeatureMips32">;
 161 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 162                       AssemblerPredicate<"FeatureMips32r2">;
 163 def IsGP64bit    :    Predicate<"Subtarget.isGP64bit()">,
 164                       AssemblerPredicate<"FeatureGP64Bit">;
 165 def IsGP32bit    :    Predicate<"!Subtarget.isGP64bit()">,
 166                       AssemblerPredicate<"!FeatureGP64Bit">;
 167 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 168                       AssemblerPredicate<"FeatureMips64">;
 169 def IsGP32       :    Predicate<"!Subtarget.isGP64()">,
 170                       AssemblerPredicate<"!FeatureGP64Bit">;
 171 def IsGP64       :    Predicate<"Subtarget.isGP64()">,
 172                       AssemblerPredicate<"FeatureGP64Bit">;
 173 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 174                       AssemblerPredicate<"FeatureMips64r2">;
 175 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 176                       AssemblerPredicate<"FeatureN64">;
 177 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 178                       AssemblerPredicate<"FeatureMips16">;
 179 def HasCnMips    :    Predicate<"Subtarget.hasCnMips()">,
 180                       AssemblerPredicate<"FeatureCnMips">;
 181 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 182                       AssemblerPredicate<"FeatureMips32">;
 183 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 184                       AssemblerPredicate<"FeatureMips32">;
 185 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 186 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 187                       AssemblerPredicate<"!FeatureMips16">;
 188 def NotDSP :          Predicate<"!Subtarget.hasDSP()">;
 189 def InMicroMips    :  Predicate<"Subtarget.inMicroMipsMode()">,
 190                       AssemblerPredicate<"FeatureMicroMips">;
 191 def NotInMicroMips :  Predicate<"!Subtarget.inMicroMipsMode()">,
 192                       AssemblerPredicate<"!FeatureMicroMips">;
 193 def IsLE           :  Predicate<"Subtarget.isLittle()">;
 194 def IsBE           :  Predicate<"!Subtarget.isLittle()">;
 195 def IsNotNaCl    :    Predicate<"!Subtarget.isTargetNaCl()">;
 196
 197 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 198   let Predicates = [HasStdEnc];
 199 }
 200
 201 class IsCommutable {
 202   bit isCommutable = 1;
 203 }
 204
 205 class IsBranch {
 206   bit isBranch = 1;
 207 }
 208
 209 class IsReturn {
 210   bit isReturn = 1;
 211 }
 212
 213 class IsCall {
 214   bit isCall = 1;
 215 }
 216
 217 class IsTailCall {
 218   bit isCall = 1;
 219   bit isTerminator = 1;
 220   bit isReturn = 1;
 221   bit isBarrier = 1;
 222   bit hasExtraSrcRegAllocReq = 1;
 223   bit isCodeGenOnly = 1;
 224 }
 225
 226 class IsAsCheapAsAMove {
 227   bit isAsCheapAsAMove = 1;
 228 }
 229
 230 class NeverHasSideEffects {
 231   bit neverHasSideEffects = 1;
 232 }
 233
 234 //===----------------------------------------------------------------------===//
 235 // Instruction format superclass
 236 //===----------------------------------------------------------------------===//
 237
 238 include "MipsInstrFormats.td"
 239
 240 //===----------------------------------------------------------------------===//
 241 // Mips Operand, Complex Patterns and Transformations Definitions.
 242 //===----------------------------------------------------------------------===//
 243
 244 def MipsJumpTargetAsmOperand : AsmOperandClass {
 245   let Name = "JumpTarget";
 246   let ParserMethod = "ParseJumpTarget";
 247   let PredicateMethod = "isImm";
 248   let RenderMethod = "addImmOperands";
 249 }
 250
 251 // Instruction operand types
 252 def jmptarget   : Operand<OtherVT> {
 253   let EncoderMethod = "getJumpTargetOpValue";
 254   let ParserMatchClass = MipsJumpTargetAsmOperand;
 255 }
 256 def brtarget    : Operand<OtherVT> {
 257   let EncoderMethod = "getBranchTargetOpValue";
 258   let OperandType = "OPERAND_PCREL";
 259   let DecoderMethod = "DecodeBranchTarget";
 260   let ParserMatchClass = MipsJumpTargetAsmOperand;
 261 }
 262 def calltarget  : Operand<iPTR> {
 263   let EncoderMethod = "getJumpTargetOpValue";
 264   let ParserMatchClass = MipsJumpTargetAsmOperand;
 265 }
 266
 267 def simm10 : Operand<i32>;
 268
 269 def simm16      : Operand<i32> {
 270   let DecoderMethod= "DecodeSimm16";
 271 }
 272
 273 def simm20      : Operand<i32> {
 274 }
 275
 276 def uimm20      : Operand<i32> {
 277 }
 278
 279 def uimm10      : Operand<i32> {
 280 }
 281
 282 def simm16_64   : Operand<i64> {
 283   let DecoderMethod = "DecodeSimm16";
 284 }
 285
 286 // Zero
 287 def uimmz       : Operand<i32> {
 288   let PrintMethod = "printUnsignedImm";
 289 }
 290
 291 // Unsigned Operand
 292 def uimm5       : Operand<i32> {
 293   let PrintMethod = "printUnsignedImm";
 294 }
 295
 296 def uimm6 : Operand<i32> {
 297   let PrintMethod = "printUnsignedImm";
 298 }
 299
 300 def uimm16      : Operand<i32> {
 301   let PrintMethod = "printUnsignedImm";
 302 }
 303
 304 def pcrel16      : Operand<i32> {
 305 }
 306
 307 def MipsMemAsmOperand : AsmOperandClass {
 308   let Name = "Mem";
 309   let ParserMethod = "parseMemOperand";
 310 }
 311
 312 def MipsInvertedImmoperand : AsmOperandClass {
 313   let Name = "InvNum";
 314   let RenderMethod = "addImmOperands";
 315   let ParserMethod = "parseInvNum";
 316 }
 317
 318 def InvertedImOperand : Operand<i32> {
 319   let ParserMatchClass = MipsInvertedImmoperand;
 320 }
 321
 322 def InvertedImOperand64 : Operand<i64> {
 323   let ParserMatchClass = MipsInvertedImmoperand;
 324 }
 325
 326 class mem_generic : Operand<iPTR> {
 327   let PrintMethod = "printMemOperand";
 328   let MIOperandInfo = (ops ptr_rc, simm16);
 329   let EncoderMethod = "getMemEncoding";
 330   let ParserMatchClass = MipsMemAsmOperand;
 331   let OperandType = "OPERAND_MEMORY";
 332 }
 333
 334 // Address operand
 335 def mem : mem_generic;
 336
 337 // MSA specific address operand
 338 def mem_msa : mem_generic {
 339   let MIOperandInfo = (ops ptr_rc, simm10);
 340   let EncoderMethod = "getMSAMemEncoding";
 341 }
 342
 343 def mem_ea : Operand<iPTR> {
 344   let PrintMethod = "printMemOperandEA";
 345   let MIOperandInfo = (ops ptr_rc, simm16);
 346   let EncoderMethod = "getMemEncoding";
 347   let OperandType = "OPERAND_MEMORY";
 348 }
 349
 350 def PtrRC : Operand<iPTR> {
 351   let MIOperandInfo = (ops ptr_rc);
 352   let DecoderMethod = "DecodePtrRegisterClass";
 353   let ParserMatchClass = GPR32AsmOperand;
 354 }
 355
 356 // size operand of ext instruction
 357 def size_ext : Operand<i32> {
 358   let EncoderMethod = "getSizeExtEncoding";
 359   let DecoderMethod = "DecodeExtSize";
 360 }
 361
 362 // size operand of ins instruction
 363 def size_ins : Operand<i32> {
 364   let EncoderMethod = "getSizeInsEncoding";
 365   let DecoderMethod = "DecodeInsSize";
 366 }
 367
 368 // Transformation Function - get the lower 16 bits.
 369 def LO16 : SDNodeXForm<imm, [{
 370   return getImm(N, N->getZExtValue() & 0xFFFF);
 371 }]>;
 372
 373 // Transformation Function - get the higher 16 bits.
 374 def HI16 : SDNodeXForm<imm, [{
 375   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 376 }]>;
 377
 378 // Plus 1.
 379 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 380
 381 // Node immediate is zero (e.g. insve.d)
 382 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 383
 384 // Node immediate fits as 16-bit sign extended on target immediate.
 385 // e.g. addi, andi
 386 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 387
 388 // Node immediate fits as 16-bit sign extended on target immediate.
 389 // e.g. addi, andi
 390 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 391
 392 // Node immediate fits as 15-bit sign extended on target immediate.
 393 // e.g. addi, andi
 394 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 395
 396 // Node immediate fits as 16-bit zero extended on target immediate.
 397 // The LO16 param means that only the lower 16 bits of the node
 398 // immediate are caught.
 399 // e.g. addiu, sltiu
 400 def immZExt16  : PatLeaf<(imm), [{
 401   if (N->getValueType(0) == MVT::i32)
 402     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 403   else
 404     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 405 }], LO16>;
 406
 407 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 408 def immLow16Zero : PatLeaf<(imm), [{
 409   int64_t Val = N->getSExtValue();
 410   return isInt<32>(Val) && !(Val & 0xffff);
 411 }]>;
 412
 413 // shamt field must fit in 5 bits.
 414 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 415
 416 // True if (N + 1) fits in 16-bit field.
 417 def immSExt16Plus1 : PatLeaf<(imm), [{
 418   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 419 }]>;
 420
 421 // Mips Address Mode! SDNode frameindex could possibily be a match
 422 // since load and store instructions from stack used it.
 423 def addr :
 424   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 425
 426 def addrRegImm :
 427   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 428
 429 def addrRegReg :
 430   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 431
 432 def addrDefault :
 433   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 434
 435 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 436
 437 //===----------------------------------------------------------------------===//
 438 // Instructions specific format
 439 //===----------------------------------------------------------------------===//
 440
 441 // Arithmetic and logical instructions with 3 register operands.
 442 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 443                   InstrItinClass Itin = NoItinerary,
 444                   SDPatternOperator OpNode = null_frag>:
 445   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 446          !strconcat(opstr, "\t$rd, $rs, $rt"),
 447          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 448   let isCommutable = isComm;
 449   let isReMaterializable = 1;
 450   let TwoOperandAliasConstraint = "$rd = $rs";
 451 }
 452
 453 // Arithmetic and logical instructions with 2 register operands.
 454 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 455                   InstrItinClass Itin = NoItinerary,
 456                   SDPatternOperator imm_type = null_frag,
 457                   SDPatternOperator OpNode = null_frag> :
 458   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 459          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 460          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 461          Itin, FrmI, opstr> {
 462   let isReMaterializable = 1;
 463   let TwoOperandAliasConstraint = "$rs = $rt";
 464 }
 465
 466 // Arithmetic Multiply ADD/SUB
 467 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 468   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 469          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 470   let Defs = [HI0, LO0];
 471   let Uses = [HI0, LO0];
 472   let isCommutable = isComm;
 473 }
 474
 475 //  Logical
 476 class LogicNOR<string opstr, RegisterOperand RO>:
 477   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 478          !strconcat(opstr, "\t$rd, $rs, $rt"),
 479          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 480   let isCommutable = 1;
 481 }
 482
 483 // Shifts
 484 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 485                        RegisterOperand RO, InstrItinClass itin,
 486                        SDPatternOperator OpNode = null_frag,
 487                        SDPatternOperator PF = null_frag> :
 488   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 489          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 490          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr>;
 491
 492 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 493                        SDPatternOperator OpNode = null_frag>:
 494   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 495          !strconcat(opstr, "\t$rd, $rt, $rs"),
 496          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 497          opstr>;
 498
 499 // Load Upper Imediate
 500 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 501   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 502          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 503   let neverHasSideEffects = 1;
 504   let isReMaterializable = 1;
 505 }
 506
 507 // Memory Load/Store
 508 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 509            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 510   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 511          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 512   let DecoderMethod = "DecodeMem";
 513   let canFoldAsLoad = 1;
 514   let mayLoad = 1;
 515 }
 516
 517 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 518             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 519   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 520          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 521   let DecoderMethod = "DecodeMem";
 522   let mayStore = 1;
 523 }
 524
 525 // Load/Store Left/Right
 526 let canFoldAsLoad = 1 in
 527 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 528                     InstrItinClass Itin> :
 529   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 530          !strconcat(opstr, "\t$rt, $addr"),
 531          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 532   let DecoderMethod = "DecodeMem";
 533   string Constraints = "$src = $rt";
 534 }
 535
 536 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 537                      InstrItinClass Itin> :
 538   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 539          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 540   let DecoderMethod = "DecodeMem";
 541 }
 542
 543 // Conditional Branch
 544 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 545               RegisterOperand RO> :
 546   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 547          !strconcat(opstr, "\t$rs, $rt, $offset"),
 548          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 549          FrmI, opstr> {
 550   let isBranch = 1;
 551   let isTerminator = 1;
 552   let hasDelaySlot = 1;
 553   let Defs = [AT];
 554 }
 555
 556 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 557                   RegisterOperand RO> :
 558   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 559          !strconcat(opstr, "\t$rs, $offset"),
 560          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 561          FrmI, opstr> {
 562   let isBranch = 1;
 563   let isTerminator = 1;
 564   let hasDelaySlot = 1;
 565   let Defs = [AT];
 566 }
 567
 568 // SetCC
 569 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 570   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 571          !strconcat(opstr, "\t$rd, $rs, $rt"),
 572          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 573          II_SLT_SLTU, FrmR, opstr>;
 574
 575 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 576               RegisterOperand RO>:
 577   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 578          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 579          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 580          II_SLTI_SLTIU, FrmI, opstr>;
 581
 582 // Jump
 583 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 584              SDPatternOperator targetoperator, string bopstr> :
 585   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 586          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 587   let isTerminator=1;
 588   let isBarrier=1;
 589   let hasDelaySlot = 1;
 590   let DecoderMethod = "DecodeJumpTarget";
 591   let Defs = [AT];
 592 }
 593
 594 // Unconditional branch
 595 class UncondBranch<Instruction BEQInst> :
 596   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 597   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 598   let isBranch = 1;
 599   let isTerminator = 1;
 600   let isBarrier = 1;
 601   let hasDelaySlot = 1;
 602   let Predicates = [RelocPIC, HasStdEnc];
 603   let Defs = [AT];
 604 }
 605
 606 // Base class for indirect branch and return instruction classes.
 607 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 608 class JumpFR<string opstr, RegisterOperand RO,
 609              SDPatternOperator operator = null_frag>:
 610   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 611          FrmR, opstr>;
 612
 613 // Indirect branch
 614 class IndirectBranch<string opstr, RegisterOperand RO> :
 615       JumpFR<opstr, RO, brind> {
 616   let isBranch = 1;
 617   let isIndirectBranch = 1;
 618 }
 619
 620 // Return instruction
 621 class RetBase<string opstr, RegisterOperand RO>: JumpFR<opstr, RO> {
 622   let isReturn = 1;
 623   let isCodeGenOnly = 1;
 624   let hasCtrlDep = 1;
 625   let hasExtraSrcRegAllocReq = 1;
 626 }
 627
 628 // Jump and Link (Call)
 629 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 630   class JumpLink<string opstr, DAGOperand opnd> :
 631     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 632            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 633     let DecoderMethod = "DecodeJumpTarget";
 634   }
 635
 636   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 637                           Register RetReg, RegisterOperand ResRO = RO>:
 638     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 639     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 640
 641   class JumpLinkReg<string opstr, RegisterOperand RO>:
 642     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 643            [], IIBranch, FrmR>;
 644
 645   class BGEZAL_FT<string opstr, DAGOperand opnd, RegisterOperand RO> :
 646     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 647            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 648
 649 }
 650
 651 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 652     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 653   class TailCall<Instruction JumpInst> :
 654     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 655     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 656
 657   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 658                     RegisterOperand ResRO = RO> :
 659     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 660     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 661 }
 662
 663 class BAL_BR_Pseudo<Instruction RealInst> :
 664   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 665   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 666   let isBranch = 1;
 667   let isTerminator = 1;
 668   let isBarrier = 1;
 669   let hasDelaySlot = 1;
 670   let Defs = [RA];
 671 }
 672
 673 // Syscall
 674 class SYS_FT<string opstr> :
 675   InstSE<(outs), (ins uimm20:$code_),
 676          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 677 // Break
 678 class BRK_FT<string opstr> :
 679   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 680          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 681          FrmOther, opstr>;
 682
 683 // (D)Eret
 684 class ER_FT<string opstr> :
 685   InstSE<(outs), (ins),
 686          opstr, [], NoItinerary, FrmOther, opstr>;
 687
 688 // Interrupts
 689 class DEI_FT<string opstr, RegisterOperand RO> :
 690   InstSE<(outs RO:$rt), (ins),
 691          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 692
 693 // Wait
 694 class WAIT_FT<string opstr> :
 695   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 696
 697 // Sync
 698 let hasSideEffects = 1 in
 699 class SYNC_FT<string opstr> :
 700   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 701          NoItinerary, FrmOther, opstr>;
 702
 703 let hasSideEffects = 1 in
 704 class TEQ_FT<string opstr, RegisterOperand RO> :
 705   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 706          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 707          FrmI, opstr>;
 708
 709 class TEQI_FT<string opstr, RegisterOperand RO> :
 710   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 711          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 712 // Mul, Div
 713 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 714            list<Register> DefRegs> :
 715   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 716          itin, FrmR, opstr> {
 717   let isCommutable = 1;
 718   let Defs = DefRegs;
 719   let neverHasSideEffects = 1;
 720 }
 721
 722 // Pseudo multiply/divide instruction with explicit accumulator register
 723 // operands.
 724 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 725                     SDPatternOperator OpNode, InstrItinClass Itin,
 726                     bit IsComm = 1, bit HasSideEffects = 0,
 727                     bit UsesCustomInserter = 0> :
 728   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 729            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 730   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 731   let isCommutable = IsComm;
 732   let hasSideEffects = HasSideEffects;
 733   let usesCustomInserter = UsesCustomInserter;
 734 }
 735
 736 // Pseudo multiply add/sub instruction with explicit accumulator register
 737 // operands.
 738 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
 739                     InstrItinClass itin>
 740   : PseudoSE<(outs ACC64:$ac),
 741              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 742              [(set ACC64:$ac,
 743               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 744              itin>,
 745     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 746   string Constraints = "$acin = $ac";
 747 }
 748
 749 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 750           list<Register> DefRegs> :
 751   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 752          [], itin, FrmR, opstr> {
 753   let Defs = DefRegs;
 754 }
 755
 756 // Move from Hi/Lo
 757 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 758   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 759              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
 760
 761 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 762   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
 763          FrmR, opstr> {
 764   let Uses = [UseReg];
 765   let neverHasSideEffects = 1;
 766 }
 767
 768 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 769   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 770              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
 771              II_MTHI_MTLO>;
 772
 773 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 774   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
 775   FrmR, opstr> {
 776   let Defs = DefRegs;
 777   let neverHasSideEffects = 1;
 778 }
 779
 780 class EffectiveAddress<string opstr, RegisterOperand RO> :
 781   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 782          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 783          !strconcat(opstr, "_lea")> {
 784   let isCodeGenOnly = 1;
 785   let DecoderMethod = "DecodeMem";
 786 }
 787
 788 // Count Leading Ones/Zeros in Word
 789 class CountLeading0<string opstr, RegisterOperand RO>:
 790   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 791          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>,
 792   Requires<[HasBitCount, HasStdEnc]>;
 793
 794 class CountLeading1<string opstr, RegisterOperand RO>:
 795   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 796          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>,
 797   Requires<[HasBitCount, HasStdEnc]>;
 798
 799 // Sign Extend in Register.
 800 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
 801                    InstrItinClass itin> :
 802   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
 803          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr> {
 804   let Predicates = [HasSEInReg, HasStdEnc];
 805 }
 806
 807 // Subword Swap
 808 class SubwordSwap<string opstr, RegisterOperand RO>:
 809   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 810          NoItinerary, FrmR, opstr> {
 811   let Predicates = [HasSwap, HasStdEnc];
 812   let neverHasSideEffects = 1;
 813 }
 814
 815 // Read Hardware
 816 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
 817   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 818          II_RDHWR, FrmR>;
 819
 820 // Ext and Ins
 821 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 822               SDPatternOperator Op = null_frag>:
 823   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
 824          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 825          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 826          FrmR, opstr> {
 827   let Predicates = [HasMips32r2, HasStdEnc];
 828 }
 829
 830 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 831               SDPatternOperator Op = null_frag>:
 832   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
 833          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 834          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
 835          NoItinerary, FrmR, opstr> {
 836   let Predicates = [HasMips32r2, HasStdEnc];
 837   let Constraints = "$src = $rt";
 838 }
 839
 840 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 841 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
 842   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
 843            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
 844
 845 // Atomic Compare & Swap.
 846 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
 847   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
 848            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
 849
 850 class LLBase<string opstr, RegisterOperand RO> :
 851   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 852          [], NoItinerary, FrmI> {
 853   let DecoderMethod = "DecodeMem";
 854   let mayLoad = 1;
 855 }
 856
 857 class SCBase<string opstr, RegisterOperand RO> :
 858   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
 859          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 860   let DecoderMethod = "DecodeMem";
 861   let mayStore = 1;
 862   let Constraints = "$rt = $dst";
 863 }
 864
 865 class MFC3OP<string asmstr, RegisterOperand RO> :
 866   InstSE<(outs RO:$rt, RO:$rd, uimm16:$sel), (ins),
 867          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
 868
 869 class TrapBase<Instruction RealInst>
 870   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
 871     PseudoInstExpansion<(RealInst 0, 0)> {
 872   let isBarrier = 1;
 873   let isTerminator = 1;
 874   let isCodeGenOnly = 1;
 875 }
 876
 877 //===----------------------------------------------------------------------===//
 878 // Pseudo instructions
 879 //===----------------------------------------------------------------------===//
 880
 881 // Return RA.
 882 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 883 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 884
 885 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 886 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 887                                   [(callseq_start timm:$amt)]>;
 888 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 889                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 890 }
 891
 892 let usesCustomInserter = 1 in {
 893   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
 894   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
 895   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
 896   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
 897   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
 898   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
 899   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
 900   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
 901   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
 902   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
 903   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
 904   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
 905   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
 906   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
 907   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
 908   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
 909   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
 910   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
 911
 912   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
 913   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
 914   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
 915
 916   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
 917   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
 918   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
 919 }
 920
 921 /// Pseudo instructions for loading and storing accumulator registers.
 922 let isPseudo = 1, isCodeGenOnly = 1 in {
 923   def LOAD_ACC64  : Load<"", ACC64>;
 924   def STORE_ACC64 : Store<"", ACC64>;
 925 }
 926
 927 //===----------------------------------------------------------------------===//
 928 // Instruction definition
 929 //===----------------------------------------------------------------------===//
 930 //===----------------------------------------------------------------------===//
 931 // MipsI Instructions
 932 //===----------------------------------------------------------------------===//
 933
 934 /// Arithmetic Instructions (ALU Immediate)
 935 def ADDiu : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, II_ADDIU, immSExt16,
 936                                add>,
 937             ADDI_FM<0x9>, IsAsCheapAsAMove;
 938 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>;
 939 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 940             SLTI_FM<0xa>;
 941 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 942             SLTI_FM<0xb>;
 943 def ANDi  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16,
 944                                and>,
 945             ADDI_FM<0xc>;
 946 def ORi   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16,
 947                                or>,
 948             ADDI_FM<0xd>;
 949 def XORi  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16,
 950                                xor>,
 951             ADDI_FM<0xe>;
 952 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
 953
 954 /// Arithmetic Instructions (3-Operand, R-Type)
 955 def ADDu  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
 956             ADD_FM<0, 0x21>;
 957 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
 958             ADD_FM<0, 0x23>;
 959 let Defs = [HI0, LO0] in
 960 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
 961             ADD_FM<0x1c, 2>;
 962 def ADD   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
 963 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
 964 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
 965 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
 966 def AND   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 967             ADD_FM<0, 0x24>;
 968 def OR    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 969             ADD_FM<0, 0x25>;
 970 def XOR   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 971             ADD_FM<0, 0x26>;
 972 def NOR   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
 973
 974 /// Shift Instructions
 975 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
 976                                    immZExt5>, SRA_FM<0, 0>;
 977 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
 978                                    immZExt5>, SRA_FM<2, 0>;
 979 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
 980                                    immZExt5>, SRA_FM<3, 0>;
 981 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
 982            SRLV_FM<4, 0>;
 983 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
 984            SRLV_FM<6, 0>;
 985 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
 986            SRLV_FM<7, 0>;
 987
 988 // Rotate Instructions
 989 let Predicates = [HasMips32r2, HasStdEnc] in {
 990   def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
 991                                       immZExt5>, SRA_FM<2, 1>;
 992   def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
 993               SRLV_FM<6, 1>;
 994 }
 995
 996 /// Load and Store Instructions
 997 ///  aligned
 998 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
 999 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1000           LW_FM<0x24>;
1001 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1002           LW_FM<0x21>;
1003 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1004 def LW  : Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1005           LW_FM<0x23>;
1006 def SB  : Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel, LW_FM<0x28>;
1007 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1008 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1009
1010 /// load/store left/right
1011 let Predicates = [NotInMicroMips] in {
1012 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>;
1013 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>;
1014 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>;
1015 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>;
1016 }
1017
1018 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM;
1019 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>;
1020 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>;
1021 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>;
1022 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>;
1023 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>;
1024 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>;
1025
1026 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>;
1027 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>;
1028 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>;
1029 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>;
1030 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>;
1031 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>;
1032
1033 def BREAK : MMRel, BRK_FT<"break">, BRK_FM<0xd>;
1034 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1035 def TRAP : TrapBase<BREAK>;
1036
1037 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18>;
1038 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f>;
1039
1040 def EI : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>;
1041 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>;
1042
1043 let Predicates = [NotInMicroMips] in {
1044 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1045
1046 /// Load-linked, Store-conditional
1047 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>;
1048 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>;
1049 }
1050
1051 /// Jump and Branch Instructions
1052 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1053               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
1054 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1055 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1056 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1057 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1058               BGEZ_FM<1, 1>;
1059 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1060               BGEZ_FM<7, 0>;
1061 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1062               BGEZ_FM<6, 0>;
1063 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1064               BGEZ_FM<1, 0>;
1065 def B       : UncondBranch<BEQ>;
1066
1067 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1068 let Predicates = [NotInMicroMips, HasStdEnc] in {
1069 def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1070 def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1071 }
1072 def JALX  : JumpLink<"jalx", calltarget>, FJ<0x1D>;
1073 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>;
1074 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>;
1075 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1076 def TAILCALL : TailCall<J>;
1077 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1078
1079 def RET : MMRel, RetBase<"ret", GPR32Opnd>, MTLO_FM<8>;
1080
1081 // Exception handling related node and instructions.
1082 // The conversion sequence is:
1083 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1084 // MIPSeh_return -> (stack change + indirect branch)
1085 //
1086 // MIPSeh_return takes the place of regular return instruction
1087 // but takes two arguments (V1, V0) which are used for storing
1088 // the offset and return address respectively.
1089 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1090
1091 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1092                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1093
1094 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1095   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1096                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1097   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1098                                                 GPR64:$dst),
1099                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1100 }
1101
1102 /// Multiply and Divide Instructions.
1103 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1104             MULT_FM<0, 0x18>;
1105 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1106             MULT_FM<0, 0x19>;
1107 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1108             MULT_FM<0, 0x1a>;
1109 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1110             MULT_FM<0, 0x1b>;
1111
1112 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>;
1113 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>;
1114 let Predicates = [NotInMicroMips] in {
1115 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>;
1116 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>;
1117 }
1118
1119 /// Sign Ext In Register Instructions.
1120 def SEB : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>, SEB_FM<0x10, 0x20>;
1121 def SEH : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>, SEB_FM<0x18, 0x20>;
1122
1123 /// Count Leading
1124 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>;
1125 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>;
1126
1127 /// Word Swap Bytes Within Halfwords
1128 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>;
1129
1130 /// No operation.
1131 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1132
1133 // FrameIndexes are legalized when they are operands from load/store
1134 // instructions. The same not happens for stack address copies, so an
1135 // add op with mem ComplexPattern is used and the stack address copy
1136 // can be matched. It's similar to Sparc LEA_ADDRi
1137 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1138
1139 // MADD*/MSUB*
1140 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>;
1141 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>;
1142 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>;
1143 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>;
1144
1145 let Predicates = [HasStdEnc, NotDSP] in {
1146 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>;
1147 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>;
1148 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>;
1149 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>;
1150 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>;
1151 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>;
1152 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>;
1153 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>;
1154 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>;
1155 }
1156
1157 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1158                                0, 1, 1>;
1159 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1160                                0, 1, 1>;
1161
1162 def RDHWR : ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1163
1164 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1165 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1166
1167 /// Move Control Registers From/To CPU Registers
1168 def MFC0 : MFC3OP<"mfc0", GPR32Opnd>, MFC3OP_FM<0x10, 0>;
1169 def MTC0 : MFC3OP<"mtc0", GPR32Opnd>, MFC3OP_FM<0x10, 4>;
1170 def MFC2 : MFC3OP<"mfc2", GPR32Opnd>, MFC3OP_FM<0x12, 0>;
1171 def MTC2 : MFC3OP<"mtc2", GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1172
1173 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1174                                       FrmOther>;
1175 def SSNOP : Barrier<"ssnop">, BARRIER_FM<1>;
1176 def EHB : Barrier<"ehb">, BARRIER_FM<3>;
1177 def PAUSE : Barrier<"pause">, BARRIER_FM<5>, Requires<[HasMips32r2]>;
1178
1179 //===----------------------------------------------------------------------===//
1180 // Instruction aliases
1181 //===----------------------------------------------------------------------===//
1182 def : InstAlias<"move $dst, $src",
1183                 (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1184       Requires<[IsGP32, NotInMicroMips]>;
1185 def : InstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>;
1186 def : InstAlias<"addu $rs, $rt, $imm",
1187                 (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1188 def : InstAlias<"add $rs, $rt, $imm",
1189                 (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1190 def : InstAlias<"and $rs, $rt, $imm",
1191                 (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1192 def : InstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1193 let Predicates = [NotInMicroMips] in {
1194 def : InstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1195 }
1196 def : InstAlias<"jal $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1197 def : InstAlias<"jal $rd,$rs", (JALR GPR32Opnd:$rd, GPR32Opnd:$rs), 0>;
1198 def : InstAlias<"not $rt, $rs",
1199                 (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1200 def : InstAlias<"neg $rt, $rs",
1201                 (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1202 def : InstAlias<"negu $rt, $rs",
1203                 (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1204 def : InstAlias<"slt $rs, $rt, $imm",
1205                 (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1206 def : InstAlias<"xor $rs, $rt, $imm",
1207                 (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1208 def : InstAlias<"or $rs, $rt, $imm",
1209                 (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1210 def : InstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1211 def : InstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1212 def : InstAlias<"mtc0 $rt, $rd", (MTC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1213 def : InstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1214 def : InstAlias<"mtc2 $rt, $rd", (MTC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1215 def : InstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1216 def : InstAlias<"bnez $rs,$offset",
1217                 (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1218 def : InstAlias<"beqz $rs,$offset",
1219                 (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1220 def : InstAlias<"syscall", (SYSCALL 0), 1>;
1221
1222 def : InstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1223 def : InstAlias<"break", (BREAK 0, 0), 1>;
1224 def : InstAlias<"ei", (EI ZERO), 1>;
1225 def : InstAlias<"di", (DI ZERO), 1>;
1226
1227 def  : InstAlias<"teq $rs, $rt", (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1228 def  : InstAlias<"tge $rs, $rt", (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1229 def  : InstAlias<"tgeu $rs, $rt", (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1230 def  : InstAlias<"tlt $rs, $rt", (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1231 def  : InstAlias<"tltu $rs, $rt", (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1232 def  : InstAlias<"tne $rs, $rt", (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1233 def : InstAlias<"sub, $rd, $rs, $imm",
1234                 (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs, InvertedImOperand:$imm)>;
1235 def : InstAlias<"sub $rs, $imm",
1236                 (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1237                 0>;
1238 def : InstAlias<"subu, $rd, $rs, $imm",
1239                 (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs, InvertedImOperand:$imm)>;
1240 def : InstAlias<"subu $rs, $imm",
1241                 (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1242                 0>;
1243 //===----------------------------------------------------------------------===//
1244 // Assembler Pseudo Instructions
1245 //===----------------------------------------------------------------------===//
1246
1247 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1248   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1249                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1250 def LoadImm32Reg : LoadImm32<"li", uimm5, GPR32Opnd>;
1251
1252 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1253   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1254                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1255 def LoadAddr32Reg : LoadAddress<"la", mem, GPR32Opnd>;
1256
1257 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1258   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1259                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1260 def LoadAddr32Imm : LoadAddressImm<"la", uimm5, GPR32Opnd>;
1261
1262 //===----------------------------------------------------------------------===//
1263 //  Arbitrary patterns that map to one or more instructions
1264 //===----------------------------------------------------------------------===//
1265
1266 // Load/store pattern templates.
1267 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1268   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1269
1270 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1271   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1272
1273 // Small immediates
1274 def : MipsPat<(i32 immSExt16:$in),
1275               (ADDiu ZERO, imm:$in)>;
1276 def : MipsPat<(i32 immZExt16:$in),
1277               (ORi ZERO, imm:$in)>;
1278 def : MipsPat<(i32 immLow16Zero:$in),
1279               (LUi (HI16 imm:$in))>;
1280
1281 // Arbitrary immediates
1282 def : MipsPat<(i32 imm:$imm),
1283           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1284
1285 // Carry MipsPatterns
1286 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1287               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1288 let Predicates = [HasStdEnc, NotDSP] in {
1289   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1290                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1291   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1292                 (ADDiu GPR32:$src, imm:$imm)>;
1293 }
1294
1295 // Call
1296 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1297               (JAL tglobaladdr:$dst)>;
1298 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1299               (JAL texternalsym:$dst)>;
1300 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1301 //              (JALR GPR32:$dst)>;
1302
1303 // Tail call
1304 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1305               (TAILCALL tglobaladdr:$dst)>;
1306 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1307               (TAILCALL texternalsym:$dst)>;
1308 // hi/lo relocs
1309 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1310 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1311 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1312 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1313 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1314 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1315
1316 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1317 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1318 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1319 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1320 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1321 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1322
1323 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1324               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1325 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1326               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1327 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1328               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1329 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1330               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1331 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1332               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1333
1334 // gp_rel relocs
1335 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1336               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1337 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1338               (ADDiu GPR32:$gp, tconstpool:$in)>;
1339
1340 // wrapper_pic
1341 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1342       MipsPat<(MipsWrapper RC:$gp, node:$in),
1343               (ADDiuOp RC:$gp, node:$in)>;
1344
1345 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1346 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1347 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1348 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1349 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1350 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1351
1352 // Mips does not have "not", so we expand our way
1353 def : MipsPat<(not GPR32:$in),
1354               (NOR GPR32Opnd:$in, ZERO)>;
1355
1356 // extended loads
1357 let Predicates = [HasStdEnc] in {
1358   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1359   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1360   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1361 }
1362
1363 // peepholes
1364 let Predicates = [HasStdEnc] in
1365 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1366
1367 // brcond patterns
1368 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1369                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1370                       Instruction SLTiuOp, Register ZEROReg> {
1371 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1372               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1373 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1374               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1375
1376 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1377               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1378 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1379               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1380 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1381               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1382 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1383               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1384 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1385               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1386 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1387               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1388
1389 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1390               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1391 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1392               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1393
1394 def : MipsPat<(brcond RC:$cond, bb:$dst),
1395               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1396 }
1397
1398 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1399
1400 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1401               (BLEZ i32:$lhs, bb:$dst)>;
1402 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1403               (BGEZ i32:$lhs, bb:$dst)>;
1404
1405 // setcc patterns
1406 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1407                      Instruction SLTuOp, Register ZEROReg> {
1408   def : MipsPat<(seteq RC:$lhs, 0),
1409                 (SLTiuOp RC:$lhs, 1)>;
1410   def : MipsPat<(setne RC:$lhs, 0),
1411                 (SLTuOp ZEROReg, RC:$lhs)>;
1412   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1413                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1414   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1415                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1416 }
1417
1418 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1419   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1420                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1421   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1422                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1423 }
1424
1425 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1426   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1427                 (SLTOp RC:$rhs, RC:$lhs)>;
1428   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1429                 (SLTuOp RC:$rhs, RC:$lhs)>;
1430 }
1431
1432 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1433   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1434                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1435   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1436                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1437 }
1438
1439 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1440                         Instruction SLTiuOp> {
1441   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1442                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1443   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1444                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1445 }
1446
1447 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1448 defm : SetlePats<GPR32, SLT, SLTu>;
1449 defm : SetgtPats<GPR32, SLT, SLTu>;
1450 defm : SetgePats<GPR32, SLT, SLTu>;
1451 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1452
1453 // bswap pattern
1454 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1455
1456 // Load halfword/word patterns.
1457 let AddedComplexity = 40 in {
1458   let Predicates = [HasStdEnc] in {
1459     def : LoadRegImmPat<LBu, i32, zextloadi8>;
1460     def : LoadRegImmPat<LH, i32, sextloadi16>;
1461     def : LoadRegImmPat<LW, i32, load>;
1462   }
1463 }
1464
1465 //===----------------------------------------------------------------------===//
1466 // Floating Point Support
1467 //===----------------------------------------------------------------------===//
1468
1469 include "MipsInstrFPU.td"
1470 include "Mips64InstrInfo.td"
1471 include "MipsCondMov.td"
1472
1473 //
1474 // Mips16
1475
1476 include "Mips16InstrFormats.td"
1477 include "Mips16InstrInfo.td"
1478
1479 // DSP
1480 include "MipsDSPInstrFormats.td"
1481 include "MipsDSPInstrInfo.td"
1482
1483 // MSA
1484 include "MipsMSAInstrFormats.td"
1485 include "MipsMSAInstrInfo.td"
1486
1487 // Micromips
1488 include "MicroMipsInstrFormats.td"
1489 include "MicroMipsInstrInfo.td"
1490 include "MicroMipsInstrFPU.td"