lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasMips2     :    Predicate<"Subtarget.hasMips2()">,
 150                       AssemblerPredicate<"FeatureMips2">;
 151 def HasMips3_32  :    Predicate<"Subtarget.hasMips3_32()">,
 152                       AssemblerPredicate<"FeatureMips3_32">;
 153 def HasMips3_32r2 :   Predicate<"Subtarget.hasMips3_32r2()">,
 154                       AssemblerPredicate<"FeatureMips3_32r2">;
 155 def HasMips3     :    Predicate<"Subtarget.hasMips3()">,
 156                       AssemblerPredicate<"FeatureMips3">;
 157 def HasMips4_32  :    Predicate<"Subtarget.hasMips4_32()">,
 158                       AssemblerPredicate<"FeatureMips4_32">;
 159 def HasMips4_32r2 :   Predicate<"Subtarget.hasMips4_32r2()">,
 160                       AssemblerPredicate<"FeatureMips4_32r2">;
 161 def HasMips5_32r2 :   Predicate<"Subtarget.hasMips5_32r2()">,
 162                       AssemblerPredicate<"FeatureMips5_32r2">;
 163 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 164                       AssemblerPredicate<"FeatureMips32">;
 165 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 166                       AssemblerPredicate<"FeatureMips32r2">;
 167 def HasMips32r6  :    Predicate<"Subtarget.hasMips32r6()">,
 168                       AssemblerPredicate<"FeatureMips32r6">;
 169 def NotMips32r6  :    Predicate<"!Subtarget.hasMips32r6()">,
 170                       AssemblerPredicate<"!FeatureMips32r6">;
 171 def IsGP64bit    :    Predicate<"Subtarget.isGP64bit()">,
 172                       AssemblerPredicate<"FeatureGP64Bit">;
 173 def IsGP32bit    :    Predicate<"!Subtarget.isGP64bit()">,
 174                       AssemblerPredicate<"!FeatureGP64Bit">;
 175 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 176                       AssemblerPredicate<"FeatureMips64">;
 177 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 178                       AssemblerPredicate<"FeatureMips64r2">;
 179 def HasMips64r6  :    Predicate<"Subtarget.hasMips64r6()">,
 180                       AssemblerPredicate<"FeatureMips64r6">;
 181 def NotMips64r6  :    Predicate<"!Subtarget.hasMips64r6()">,
 182                       AssemblerPredicate<"!FeatureMips64r6">;
 183 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 184                       AssemblerPredicate<"FeatureN64">;
 185 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 186                       AssemblerPredicate<"FeatureMips16">;
 187 def HasCnMips    :    Predicate<"Subtarget.hasCnMips()">,
 188                       AssemblerPredicate<"FeatureCnMips">;
 189 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 190                       AssemblerPredicate<"FeatureMips32">;
 191 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 192                       AssemblerPredicate<"FeatureMips32">;
 193 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 194 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 195                       AssemblerPredicate<"!FeatureMips16">;
 196 def NotDSP :          Predicate<"!Subtarget.hasDSP()">;
 197 def InMicroMips    :  Predicate<"Subtarget.inMicroMipsMode()">,
 198                       AssemblerPredicate<"FeatureMicroMips">;
 199 def NotInMicroMips :  Predicate<"!Subtarget.inMicroMipsMode()">,
 200                       AssemblerPredicate<"!FeatureMicroMips">;
 201 def IsLE           :  Predicate<"Subtarget.isLittle()">;
 202 def IsBE           :  Predicate<"!Subtarget.isLittle()">;
 203 def IsNotNaCl    :    Predicate<"!Subtarget.isTargetNaCl()">;
 204
 205 //===----------------------------------------------------------------------===//
 206 // Mips GPR size adjectives.
 207 // They are mutually exclusive.
 208 //===----------------------------------------------------------------------===//
 209
 210 class GPR_32 { list<Predicate> GPRPredicates = [IsGP32bit]; }
 211 class GPR_64 { list<Predicate> GPRPredicates = [IsGP64bit]; }
 212
 213 //===----------------------------------------------------------------------===//
 214 // Mips ISA/ASE membership and instruction group membership adjectives.
 215 // They are mutually exclusive.
 216 //===----------------------------------------------------------------------===//
 217
 218 // FIXME: I'd prefer to use additive predicates to build the instruction sets
 219 //        but we are short on assembler feature bits at the moment. Using a
 220 //        subtractive predicate will hopefully keep us under the 32 predicate
 221 //        limit long enough to develop an alternative way to handle P1||P2
 222 //        predicates.
 223 class ISA_MIPS1_NOT_32R6_64R6 {
 224   list<Predicate> InsnPredicates = [NotMips32r6, NotMips64r6];
 225 }
 226 class ISA_MIPS2    { list<Predicate> InsnPredicates = [HasMips2]; }
 227 class ISA_MIPS2_NOT_32R6_64R6 {
 228   list<Predicate> InsnPredicates = [HasMips2, NotMips32r6, NotMips64r6];
 229 }
 230 class ISA_MIPS3    { list<Predicate> InsnPredicates = [HasMips3]; }
 231 class ISA_MIPS3_NOT_32R6_64R6 {
 232   list<Predicate> InsnPredicates = [HasMips3, NotMips32r6, NotMips64r6];
 233 }
 234 class ISA_MIPS32   { list<Predicate> InsnPredicates = [HasMips32]; }
 235 class ISA_MIPS32_NOT_32R6_64R6 {
 236   list<Predicate> InsnPredicates = [HasMips32, NotMips32r6, NotMips64r6];
 237 }
 238 class ISA_MIPS32R2 { list<Predicate> InsnPredicates = [HasMips32r2]; }
 239 class ISA_MIPS32R2_NOT_32R6_64R6 {
 240   list<Predicate> InsnPredicates = [HasMips32r2, NotMips32r6, NotMips64r6];
 241 }
 242 class ISA_MIPS64   { list<Predicate> InsnPredicates = [HasMips64]; }
 243 class ISA_MIPS64_NOT_64R6 {
 244   list<Predicate> InsnPredicates = [HasMips64, NotMips64r6];
 245 }
 246 class ISA_MIPS64R2 { list<Predicate> InsnPredicates = [HasMips64r2]; }
 247 class ISA_MIPS32R6 { list<Predicate> InsnPredicates = [HasMips32r6]; }
 248 class ISA_MIPS64R6 { list<Predicate> InsnPredicates = [HasMips64r6]; }
 249
 250 // The portions of MIPS-III that were also added to MIPS32
 251 class INSN_MIPS3_32 { list<Predicate> InsnPredicates = [HasMips3_32]; }
 252
 253 // The portions of MIPS-III that were also added to MIPS32 but were removed in
 254 // MIPS32r6 and MIPS64r6.
 255 class INSN_MIPS3_32_NOT_32R6_64R6 {
 256   list<Predicate> InsnPredicates = [HasMips3_32, NotMips32r6, NotMips64r6];
 257 }
 258
 259 // The portions of MIPS-III that were also added to MIPS32
 260 class INSN_MIPS3_32R2 { list<Predicate> InsnPredicates = [HasMips3_32r2]; }
 261
 262 // The portions of MIPS-IV that were also added to MIPS32 but were removed in
 263 // MIPS32r6 and MIPS64r6.
 264 class INSN_MIPS4_32_NOT_32R6_64R6 {
 265   list<Predicate> InsnPredicates = [HasMips4_32, NotMips32r6, NotMips64r6];
 266 }
 267
 268 // The portions of MIPS-IV that were also added to MIPS32r2 but were removed in
 269 // MIPS32r6 and MIPS64r6.
 270 class INSN_MIPS4_32R2_NOT_32R6_64R6 {
 271   list<Predicate> InsnPredicates = [HasMips4_32r2, NotMips32r6, NotMips64r6];
 272 }
 273
 274 // The portions of MIPS-V that were also added to MIPS32r2 but were removed in
 275 // MIPS32r6 and MIPS64r6.
 276 class INSN_MIPS5_32R2_NOT_32R6_64R6 {
 277   list<Predicate> InsnPredicates = [HasMips5_32r2, NotMips32r6, NotMips64r6];
 278 }
 279
 280 //===----------------------------------------------------------------------===//
 281
 282 class MipsPat<dag pattern, dag result> : Pat<pattern, result>, PredicateControl {
 283   let EncodingPredicates = [HasStdEnc];
 284 }
 285
 286 class MipsInstAlias<string Asm, dag Result, bit Emit = 0b1> :
 287   InstAlias<Asm, Result, Emit>, PredicateControl;
 288
 289 class IsCommutable {
 290   bit isCommutable = 1;
 291 }
 292
 293 class IsBranch {
 294   bit isBranch = 1;
 295 }
 296
 297 class IsReturn {
 298   bit isReturn = 1;
 299 }
 300
 301 class IsCall {
 302   bit isCall = 1;
 303 }
 304
 305 class IsTailCall {
 306   bit isCall = 1;
 307   bit isTerminator = 1;
 308   bit isReturn = 1;
 309   bit isBarrier = 1;
 310   bit hasExtraSrcRegAllocReq = 1;
 311   bit isCodeGenOnly = 1;
 312 }
 313
 314 class IsAsCheapAsAMove {
 315   bit isAsCheapAsAMove = 1;
 316 }
 317
 318 class NeverHasSideEffects {
 319   bit neverHasSideEffects = 1;
 320 }
 321
 322 //===----------------------------------------------------------------------===//
 323 // Instruction format superclass
 324 //===----------------------------------------------------------------------===//
 325
 326 include "MipsInstrFormats.td"
 327
 328 //===----------------------------------------------------------------------===//
 329 // Mips Operand, Complex Patterns and Transformations Definitions.
 330 //===----------------------------------------------------------------------===//
 331
 332 def MipsJumpTargetAsmOperand : AsmOperandClass {
 333   let Name = "JumpTarget";
 334   let ParserMethod = "ParseJumpTarget";
 335   let PredicateMethod = "isImm";
 336   let RenderMethod = "addImmOperands";
 337 }
 338
 339 // Instruction operand types
 340 def jmptarget   : Operand<OtherVT> {
 341   let EncoderMethod = "getJumpTargetOpValue";
 342   let ParserMatchClass = MipsJumpTargetAsmOperand;
 343 }
 344 def brtarget    : Operand<OtherVT> {
 345   let EncoderMethod = "getBranchTargetOpValue";
 346   let OperandType = "OPERAND_PCREL";
 347   let DecoderMethod = "DecodeBranchTarget";
 348   let ParserMatchClass = MipsJumpTargetAsmOperand;
 349 }
 350 def calltarget  : Operand<iPTR> {
 351   let EncoderMethod = "getJumpTargetOpValue";
 352   let ParserMatchClass = MipsJumpTargetAsmOperand;
 353 }
 354
 355 def simm9 : Operand<i32>;
 356 def simm10 : Operand<i32>;
 357 def simm11 : Operand<i32>;
 358
 359 def simm16      : Operand<i32> {
 360   let DecoderMethod= "DecodeSimm16";
 361 }
 362
 363 def simm19_lsl2 : Operand<i32> {
 364   let EncoderMethod = "getSimm19Lsl2Encoding";
 365   let DecoderMethod = "DecodeSimm19Lsl2";
 366   let ParserMatchClass = MipsJumpTargetAsmOperand;
 367 }
 368
 369 def simm18_lsl3 : Operand<i32> {
 370   let EncoderMethod = "getSimm18Lsl3Encoding";
 371   let DecoderMethod = "DecodeSimm18Lsl3";
 372   let ParserMatchClass = MipsJumpTargetAsmOperand;
 373 }
 374
 375 def simm20      : Operand<i32> {
 376 }
 377
 378 def uimm20      : Operand<i32> {
 379 }
 380
 381 def uimm10      : Operand<i32> {
 382 }
 383
 384 def simm16_64   : Operand<i64> {
 385   let DecoderMethod = "DecodeSimm16";
 386 }
 387
 388 // Zero
 389 def uimmz       : Operand<i32> {
 390   let PrintMethod = "printUnsignedImm";
 391 }
 392
 393 // Unsigned Operand
 394 def uimm2 : Operand<i32> {
 395   let PrintMethod = "printUnsignedImm";
 396 }
 397
 398 def uimm3 : Operand<i32> {
 399   let PrintMethod = "printUnsignedImm";
 400 }
 401
 402 def uimm5       : Operand<i32> {
 403   let PrintMethod = "printUnsignedImm";
 404 }
 405
 406 def uimm6 : Operand<i32> {
 407   let PrintMethod = "printUnsignedImm";
 408 }
 409
 410 def uimm16      : Operand<i32> {
 411   let PrintMethod = "printUnsignedImm";
 412 }
 413
 414 def pcrel16      : Operand<i32> {
 415 }
 416
 417 def MipsMemAsmOperand : AsmOperandClass {
 418   let Name = "Mem";
 419   let ParserMethod = "parseMemOperand";
 420 }
 421
 422 def MipsMemSimm11AsmOperand : AsmOperandClass {
 423   let Name = "MemOffsetSimm11";
 424   let SuperClasses = [MipsMemAsmOperand];
 425   let RenderMethod = "addMemOperands";
 426   let ParserMethod = "parseMemOperand";
 427   let PredicateMethod = "isMemWithSimmOffset<11>";
 428   //let DiagnosticType = "Simm11";
 429 }
 430
 431 def MipsInvertedImmoperand : AsmOperandClass {
 432   let Name = "InvNum";
 433   let RenderMethod = "addImmOperands";
 434   let ParserMethod = "parseInvNum";
 435 }
 436
 437 def InvertedImOperand : Operand<i32> {
 438   let ParserMatchClass = MipsInvertedImmoperand;
 439 }
 440
 441 def InvertedImOperand64 : Operand<i64> {
 442   let ParserMatchClass = MipsInvertedImmoperand;
 443 }
 444
 445 class mem_generic : Operand<iPTR> {
 446   let PrintMethod = "printMemOperand";
 447   let MIOperandInfo = (ops ptr_rc, simm16);
 448   let EncoderMethod = "getMemEncoding";
 449   let ParserMatchClass = MipsMemAsmOperand;
 450   let OperandType = "OPERAND_MEMORY";
 451 }
 452
 453 // Address operand
 454 def mem : mem_generic;
 455
 456 // MSA specific address operand
 457 def mem_msa : mem_generic {
 458   let MIOperandInfo = (ops ptr_rc, simm10);
 459   let EncoderMethod = "getMSAMemEncoding";
 460 }
 461
 462 def mem_simm9 : mem_generic {
 463   let MIOperandInfo = (ops ptr_rc, simm9);
 464   let EncoderMethod = "getMemEncoding";
 465 }
 466
 467 def mem_simm11 : mem_generic {
 468   let MIOperandInfo = (ops ptr_rc, simm11);
 469   let EncoderMethod = "getMemEncoding";
 470   let ParserMatchClass = MipsMemSimm11AsmOperand;
 471 }
 472
 473 def mem_ea : Operand<iPTR> {
 474   let PrintMethod = "printMemOperandEA";
 475   let MIOperandInfo = (ops ptr_rc, simm16);
 476   let EncoderMethod = "getMemEncoding";
 477   let OperandType = "OPERAND_MEMORY";
 478 }
 479
 480 def PtrRC : Operand<iPTR> {
 481   let MIOperandInfo = (ops ptr_rc);
 482   let DecoderMethod = "DecodePtrRegisterClass";
 483   let ParserMatchClass = GPR32AsmOperand;
 484 }
 485
 486 // size operand of ext instruction
 487 def size_ext : Operand<i32> {
 488   let EncoderMethod = "getSizeExtEncoding";
 489   let DecoderMethod = "DecodeExtSize";
 490 }
 491
 492 // size operand of ins instruction
 493 def size_ins : Operand<i32> {
 494   let EncoderMethod = "getSizeInsEncoding";
 495   let DecoderMethod = "DecodeInsSize";
 496 }
 497
 498 // Transformation Function - get the lower 16 bits.
 499 def LO16 : SDNodeXForm<imm, [{
 500   return getImm(N, N->getZExtValue() & 0xFFFF);
 501 }]>;
 502
 503 // Transformation Function - get the higher 16 bits.
 504 def HI16 : SDNodeXForm<imm, [{
 505   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 506 }]>;
 507
 508 // Plus 1.
 509 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 510
 511 // Node immediate is zero (e.g. insve.d)
 512 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 513
 514 // Node immediate fits as 16-bit sign extended on target immediate.
 515 // e.g. addi, andi
 516 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 517
 518 // Node immediate fits as 16-bit sign extended on target immediate.
 519 // e.g. addi, andi
 520 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 521
 522 // Node immediate fits as 15-bit sign extended on target immediate.
 523 // e.g. addi, andi
 524 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 525
 526 // Node immediate fits as 16-bit zero extended on target immediate.
 527 // The LO16 param means that only the lower 16 bits of the node
 528 // immediate are caught.
 529 // e.g. addiu, sltiu
 530 def immZExt16  : PatLeaf<(imm), [{
 531   if (N->getValueType(0) == MVT::i32)
 532     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 533   else
 534     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 535 }], LO16>;
 536
 537 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 538 def immLow16Zero : PatLeaf<(imm), [{
 539   int64_t Val = N->getSExtValue();
 540   return isInt<32>(Val) && !(Val & 0xffff);
 541 }]>;
 542
 543 // shamt field must fit in 5 bits.
 544 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 545
 546 // True if (N + 1) fits in 16-bit field.
 547 def immSExt16Plus1 : PatLeaf<(imm), [{
 548   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 549 }]>;
 550
 551 // Mips Address Mode! SDNode frameindex could possibily be a match
 552 // since load and store instructions from stack used it.
 553 def addr :
 554   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 555
 556 def addrRegImm :
 557   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 558
 559 def addrRegReg :
 560   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 561
 562 def addrDefault :
 563   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 564
 565 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 566
 567 //===----------------------------------------------------------------------===//
 568 // Instructions specific format
 569 //===----------------------------------------------------------------------===//
 570
 571 // Arithmetic and logical instructions with 3 register operands.
 572 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 573                   InstrItinClass Itin = NoItinerary,
 574                   SDPatternOperator OpNode = null_frag>:
 575   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 576          !strconcat(opstr, "\t$rd, $rs, $rt"),
 577          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 578   let isCommutable = isComm;
 579   let isReMaterializable = 1;
 580   let TwoOperandAliasConstraint = "$rd = $rs";
 581 }
 582
 583 // Arithmetic and logical instructions with 2 register operands.
 584 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 585                   InstrItinClass Itin = NoItinerary,
 586                   SDPatternOperator imm_type = null_frag,
 587                   SDPatternOperator OpNode = null_frag> :
 588   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 589          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 590          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 591          Itin, FrmI, opstr> {
 592   let isReMaterializable = 1;
 593   let TwoOperandAliasConstraint = "$rs = $rt";
 594 }
 595
 596 // Arithmetic Multiply ADD/SUB
 597 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 598   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 599          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 600   let Defs = [HI0, LO0];
 601   let Uses = [HI0, LO0];
 602   let isCommutable = isComm;
 603 }
 604
 605 //  Logical
 606 class LogicNOR<string opstr, RegisterOperand RO>:
 607   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 608          !strconcat(opstr, "\t$rd, $rs, $rt"),
 609          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 610   let isCommutable = 1;
 611 }
 612
 613 // Shifts
 614 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 615                        RegisterOperand RO, InstrItinClass itin,
 616                        SDPatternOperator OpNode = null_frag,
 617                        SDPatternOperator PF = null_frag> :
 618   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 619          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 620          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr> {
 621   let TwoOperandAliasConstraint = "$rt = $rd";
 622 }
 623
 624 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 625                        SDPatternOperator OpNode = null_frag>:
 626   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 627          !strconcat(opstr, "\t$rd, $rt, $rs"),
 628          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 629          opstr>;
 630
 631 // Load Upper Imediate
 632 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 633   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 634          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 635   let neverHasSideEffects = 1;
 636   let isReMaterializable = 1;
 637 }
 638
 639 // Memory Load/Store
 640 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 641            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 642   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 643          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 644   let DecoderMethod = "DecodeMem";
 645   let canFoldAsLoad = 1;
 646   let mayLoad = 1;
 647 }
 648
 649 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 650             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 651   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 652          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 653   let DecoderMethod = "DecodeMem";
 654   let mayStore = 1;
 655 }
 656
 657 // Load/Store Left/Right
 658 let canFoldAsLoad = 1 in
 659 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 660                     InstrItinClass Itin> :
 661   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 662          !strconcat(opstr, "\t$rt, $addr"),
 663          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 664   let DecoderMethod = "DecodeMem";
 665   string Constraints = "$src = $rt";
 666 }
 667
 668 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 669                      InstrItinClass Itin> :
 670   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 671          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 672   let DecoderMethod = "DecodeMem";
 673 }
 674
 675 // Conditional Branch
 676 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 677               RegisterOperand RO> :
 678   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 679          !strconcat(opstr, "\t$rs, $rt, $offset"),
 680          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 681          FrmI, opstr> {
 682   let isBranch = 1;
 683   let isTerminator = 1;
 684   let hasDelaySlot = 1;
 685   let Defs = [AT];
 686 }
 687
 688 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 689                   RegisterOperand RO> :
 690   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 691          !strconcat(opstr, "\t$rs, $offset"),
 692          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 693          FrmI, opstr> {
 694   let isBranch = 1;
 695   let isTerminator = 1;
 696   let hasDelaySlot = 1;
 697   let Defs = [AT];
 698 }
 699
 700 // SetCC
 701 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 702   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 703          !strconcat(opstr, "\t$rd, $rs, $rt"),
 704          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 705          II_SLT_SLTU, FrmR, opstr>;
 706
 707 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 708               RegisterOperand RO>:
 709   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 710          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 711          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 712          II_SLTI_SLTIU, FrmI, opstr>;
 713
 714 // Jump
 715 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 716              SDPatternOperator targetoperator, string bopstr> :
 717   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 718          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 719   let isTerminator=1;
 720   let isBarrier=1;
 721   let hasDelaySlot = 1;
 722   let DecoderMethod = "DecodeJumpTarget";
 723   let Defs = [AT];
 724 }
 725
 726 // Unconditional branch
 727 class UncondBranch<Instruction BEQInst> :
 728   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 729   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 730   let isBranch = 1;
 731   let isTerminator = 1;
 732   let isBarrier = 1;
 733   let hasDelaySlot = 1;
 734   let AdditionalPredicates = [RelocPIC];
 735   let Defs = [AT];
 736 }
 737
 738 // Base class for indirect branch and return instruction classes.
 739 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 740 class JumpFR<string opstr, RegisterOperand RO,
 741              SDPatternOperator operator = null_frag>:
 742   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 743          FrmR, opstr>;
 744
 745 // Indirect branch
 746 class IndirectBranch<string opstr, RegisterOperand RO> :
 747       JumpFR<opstr, RO, brind> {
 748   let isBranch = 1;
 749   let isIndirectBranch = 1;
 750 }
 751
 752 // Jump and Link (Call)
 753 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 754   class JumpLink<string opstr, DAGOperand opnd> :
 755     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 756            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 757     let DecoderMethod = "DecodeJumpTarget";
 758   }
 759
 760   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 761                           Register RetReg, RegisterOperand ResRO = RO>:
 762     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 763     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 764
 765   class JumpLinkReg<string opstr, RegisterOperand RO>:
 766     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 767            [], IIBranch, FrmR>;
 768
 769   class BGEZAL_FT<string opstr, DAGOperand opnd, RegisterOperand RO> :
 770     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 771            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 772
 773 }
 774
 775 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 776     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 777   class TailCall<Instruction JumpInst> :
 778     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 779     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 780
 781   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 782                     RegisterOperand ResRO = RO> :
 783     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 784     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 785 }
 786
 787 class BAL_BR_Pseudo<Instruction RealInst> :
 788   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 789   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 790   let isBranch = 1;
 791   let isTerminator = 1;
 792   let isBarrier = 1;
 793   let hasDelaySlot = 1;
 794   let Defs = [RA];
 795 }
 796
 797 // Syscall
 798 class SYS_FT<string opstr> :
 799   InstSE<(outs), (ins uimm20:$code_),
 800          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 801 // Break
 802 class BRK_FT<string opstr> :
 803   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 804          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 805          FrmOther, opstr>;
 806
 807 // (D)Eret
 808 class ER_FT<string opstr> :
 809   InstSE<(outs), (ins),
 810          opstr, [], NoItinerary, FrmOther, opstr>;
 811
 812 // Interrupts
 813 class DEI_FT<string opstr, RegisterOperand RO> :
 814   InstSE<(outs RO:$rt), (ins),
 815          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 816
 817 // Wait
 818 class WAIT_FT<string opstr> :
 819   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 820
 821 // Sync
 822 let hasSideEffects = 1 in
 823 class SYNC_FT<string opstr> :
 824   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 825          NoItinerary, FrmOther, opstr>;
 826
 827 let hasSideEffects = 1 in
 828 class TEQ_FT<string opstr, RegisterOperand RO> :
 829   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 830          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 831          FrmI, opstr>;
 832
 833 class TEQI_FT<string opstr, RegisterOperand RO> :
 834   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 835          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 836 // Mul, Div
 837 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 838            list<Register> DefRegs> :
 839   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 840          itin, FrmR, opstr> {
 841   let isCommutable = 1;
 842   let Defs = DefRegs;
 843   let neverHasSideEffects = 1;
 844 }
 845
 846 // Pseudo multiply/divide instruction with explicit accumulator register
 847 // operands.
 848 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 849                     SDPatternOperator OpNode, InstrItinClass Itin,
 850                     bit IsComm = 1, bit HasSideEffects = 0,
 851                     bit UsesCustomInserter = 0> :
 852   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 853            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 854   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 855   let isCommutable = IsComm;
 856   let hasSideEffects = HasSideEffects;
 857   let usesCustomInserter = UsesCustomInserter;
 858 }
 859
 860 // Pseudo multiply add/sub instruction with explicit accumulator register
 861 // operands.
 862 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
 863                     InstrItinClass itin>
 864   : PseudoSE<(outs ACC64:$ac),
 865              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 866              [(set ACC64:$ac,
 867               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 868              itin>,
 869     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 870   string Constraints = "$acin = $ac";
 871 }
 872
 873 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 874           list<Register> DefRegs> :
 875   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 876          [], itin, FrmR, opstr> {
 877   let Defs = DefRegs;
 878 }
 879
 880 // Move from Hi/Lo
 881 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 882   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 883              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
 884
 885 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 886   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
 887          FrmR, opstr> {
 888   let Uses = [UseReg];
 889   let neverHasSideEffects = 1;
 890 }
 891
 892 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 893   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 894              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
 895              II_MTHI_MTLO>;
 896
 897 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 898   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
 899   FrmR, opstr> {
 900   let Defs = DefRegs;
 901   let neverHasSideEffects = 1;
 902 }
 903
 904 class EffectiveAddress<string opstr, RegisterOperand RO> :
 905   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 906          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 907          !strconcat(opstr, "_lea")> {
 908   let isCodeGenOnly = 1;
 909   let DecoderMethod = "DecodeMem";
 910 }
 911
 912 // Count Leading Ones/Zeros in Word
 913 class CountLeading0<string opstr, RegisterOperand RO>:
 914   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 915          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>;
 916
 917 class CountLeading1<string opstr, RegisterOperand RO>:
 918   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 919          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>;
 920
 921 // Sign Extend in Register.
 922 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
 923                    InstrItinClass itin> :
 924   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
 925          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr>;
 926
 927 // Subword Swap
 928 class SubwordSwap<string opstr, RegisterOperand RO>:
 929   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 930          NoItinerary, FrmR, opstr> {
 931   let neverHasSideEffects = 1;
 932 }
 933
 934 // Read Hardware
 935 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
 936   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 937          II_RDHWR, FrmR>;
 938
 939 // Ext and Ins
 940 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 941               SDPatternOperator Op = null_frag>:
 942   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
 943          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 944          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 945          FrmR, opstr>, ISA_MIPS32R2;
 946
 947 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 948               SDPatternOperator Op = null_frag>:
 949   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
 950          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 951          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
 952          NoItinerary, FrmR, opstr>, ISA_MIPS32R2 {
 953   let Constraints = "$src = $rt";
 954 }
 955
 956 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 957 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
 958   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
 959            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
 960
 961 // Atomic Compare & Swap.
 962 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
 963   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
 964            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
 965
 966 class LLBase<string opstr, RegisterOperand RO> :
 967   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 968          [], NoItinerary, FrmI> {
 969   let DecoderMethod = "DecodeMem";
 970   let mayLoad = 1;
 971 }
 972
 973 class SCBase<string opstr, RegisterOperand RO> :
 974   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
 975          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 976   let DecoderMethod = "DecodeMem";
 977   let mayStore = 1;
 978   let Constraints = "$rt = $dst";
 979 }
 980
 981 class MFC3OP<string asmstr, RegisterOperand RO> :
 982   InstSE<(outs RO:$rt, RO:$rd, uimm16:$sel), (ins),
 983          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
 984
 985 class TrapBase<Instruction RealInst>
 986   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
 987     PseudoInstExpansion<(RealInst 0, 0)> {
 988   let isBarrier = 1;
 989   let isTerminator = 1;
 990   let isCodeGenOnly = 1;
 991 }
 992
 993 //===----------------------------------------------------------------------===//
 994 // Pseudo instructions
 995 //===----------------------------------------------------------------------===//
 996
 997 // Return RA.
 998 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 999 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
1000
1001 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1002 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
1003                                   [(callseq_start timm:$amt)]>;
1004 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
1005                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
1006 }
1007
1008 let usesCustomInserter = 1 in {
1009   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
1010   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
1011   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
1012   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
1013   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
1014   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
1015   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
1016   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
1017   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
1018   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
1019   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
1020   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
1021   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
1022   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
1023   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
1024   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
1025   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
1026   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
1027
1028   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
1029   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
1030   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
1031
1032   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
1033   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
1034   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
1035 }
1036
1037 /// Pseudo instructions for loading and storing accumulator registers.
1038 let isPseudo = 1, isCodeGenOnly = 1 in {
1039   def LOAD_ACC64  : Load<"", ACC64>;
1040   def STORE_ACC64 : Store<"", ACC64>;
1041 }
1042
1043 // We need these two pseudo instructions to avoid offset calculation for long
1044 // branches.  See the comment in file MipsLongBranch.cpp for detailed
1045 // explanation.
1046
1047 // Expands to: lui $dst, %hi($tgt - $baltgt)
1048 def LONG_BRANCH_LUi : PseudoSE<(outs GPR32Opnd:$dst),
1049   (ins brtarget:$tgt, brtarget:$baltgt), []>;
1050
1051 // Expands to: addiu $dst, $src, %lo($tgt - $baltgt)
1052 def LONG_BRANCH_ADDiu : PseudoSE<(outs GPR32Opnd:$dst),
1053   (ins GPR32Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
1054
1055 //===----------------------------------------------------------------------===//
1056 // Instruction definition
1057 //===----------------------------------------------------------------------===//
1058 //===----------------------------------------------------------------------===//
1059 // MipsI Instructions
1060 //===----------------------------------------------------------------------===//
1061
1062 /// Arithmetic Instructions (ALU Immediate)
1063 def ADDiu : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, II_ADDIU, immSExt16,
1064                                add>,
1065             ADDI_FM<0x9>, IsAsCheapAsAMove;
1066 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>,
1067             ISA_MIPS1_NOT_32R6_64R6;
1068 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
1069             SLTI_FM<0xa>;
1070 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
1071             SLTI_FM<0xb>;
1072 def ANDi  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16,
1073                                and>,
1074             ADDI_FM<0xc>;
1075 def ORi   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16,
1076                                or>,
1077             ADDI_FM<0xd>;
1078 def XORi  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16,
1079                                xor>,
1080             ADDI_FM<0xe>;
1081 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
1082
1083 /// Arithmetic Instructions (3-Operand, R-Type)
1084 def ADDu  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
1085             ADD_FM<0, 0x21>;
1086 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
1087             ADD_FM<0, 0x23>;
1088 let Defs = [HI0, LO0] in
1089 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
1090             ADD_FM<0x1c, 2>, ISA_MIPS32_NOT_32R6_64R6;
1091 def ADD   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
1092 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
1093 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
1094 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
1095 def AND   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
1096             ADD_FM<0, 0x24>;
1097 def OR    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
1098             ADD_FM<0, 0x25>;
1099 def XOR   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
1100             ADD_FM<0, 0x26>;
1101 def NOR   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
1102
1103 /// Shift Instructions
1104 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
1105                                    immZExt5>, SRA_FM<0, 0>;
1106 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
1107                                    immZExt5>, SRA_FM<2, 0>;
1108 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
1109                                    immZExt5>, SRA_FM<3, 0>;
1110 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
1111            SRLV_FM<4, 0>;
1112 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
1113            SRLV_FM<6, 0>;
1114 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
1115            SRLV_FM<7, 0>;
1116
1117 // Rotate Instructions
1118 def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
1119                                     immZExt5>,
1120             SRA_FM<2, 1>, ISA_MIPS32R2;
1121 def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
1122             SRLV_FM<6, 1>, ISA_MIPS32R2;
1123
1124 /// Load and Store Instructions
1125 ///  aligned
1126 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
1127 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1128           LW_FM<0x24>;
1129 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1130           LW_FM<0x21>;
1131 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1132 def LW  : Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1133           LW_FM<0x23>;
1134 def SB  : Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel, LW_FM<0x28>;
1135 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1136 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1137
1138 /// load/store left/right
1139 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1140     AdditionalPredicates = [NotInMicroMips] in {
1141 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>,
1142           ISA_MIPS1_NOT_32R6_64R6;
1143 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>,
1144           ISA_MIPS1_NOT_32R6_64R6;
1145 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>,
1146           ISA_MIPS1_NOT_32R6_64R6;
1147 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>,
1148           ISA_MIPS1_NOT_32R6_64R6;
1149 }
1150
1151 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM, ISA_MIPS32;
1152 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>;
1153 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>;
1154 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>;
1155 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>;
1156 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>;
1157 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>;
1158
1159 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>,
1160            ISA_MIPS2_NOT_32R6_64R6;
1161 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>,
1162            ISA_MIPS2_NOT_32R6_64R6;
1163 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>,
1164            ISA_MIPS2_NOT_32R6_64R6;
1165 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>,
1166            ISA_MIPS2_NOT_32R6_64R6;
1167 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>,
1168            ISA_MIPS2_NOT_32R6_64R6;
1169 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>,
1170            ISA_MIPS2_NOT_32R6_64R6;
1171
1172 def BREAK : MMRel, BRK_FT<"break">, BRK_FM<0xd>;
1173 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1174 def TRAP : TrapBase<BREAK>;
1175 def SDBBP : SYS_FT<"sdbbp">, SDBBP_FM, ISA_MIPS32_NOT_32R6_64R6;
1176
1177 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18>, INSN_MIPS3_32;
1178 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f>, ISA_MIPS32;
1179
1180 def EI : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>, ISA_MIPS32R2;
1181 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>, ISA_MIPS32R2;
1182
1183 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1184     AdditionalPredicates = [NotInMicroMips] in {
1185 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1186
1187 /// Load-linked, Store-conditional
1188 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, ISA_MIPS2_NOT_32R6_64R6;
1189 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, ISA_MIPS2_NOT_32R6_64R6;
1190 }
1191
1192 /// Jump and Branch Instructions
1193 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1194               AdditionalRequires<[RelocStatic]>, IsBranch;
1195 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1196 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1197 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1198 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1199               BGEZ_FM<1, 1>;
1200 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1201               BGEZ_FM<7, 0>;
1202 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1203               BGEZ_FM<6, 0>;
1204 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1205               BGEZ_FM<1, 0>;
1206 def B       : UncondBranch<BEQ>;
1207
1208 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1209 let AdditionalPredicates = [NotInMicroMips] in {
1210   def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1211   def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1212 }
1213
1214 // FIXME: JALX really requires either MIPS16 or microMIPS in addition to MIPS32.
1215 def JALX  : JumpLink<"jalx", calltarget>, FJ<0x1D>, ISA_MIPS32_NOT_32R6_64R6;
1216 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>,
1217              ISA_MIPS1_NOT_32R6_64R6;
1218 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>,
1219              ISA_MIPS1_NOT_32R6_64R6;
1220 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1221 def TAILCALL : TailCall<J>;
1222 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1223
1224 // Return instruction
1225 // RetRA is expanded into this after register allocation and then MipsAsmPrinter
1226 // expands this into JR, or JALR depending on the ISA.
1227 class PseudoReturnBase<RegisterOperand RO> : MipsPseudo<(outs), (ins RO:$rs),
1228                                                         [], IIBranch> {
1229   let isTerminator = 1;
1230   let isBarrier = 1;
1231   let hasDelaySlot = 1;
1232   let isReturn = 1;
1233   let isCodeGenOnly = 1;
1234   let hasCtrlDep = 1;
1235   let hasExtraSrcRegAllocReq = 1;
1236 }
1237
1238 def PseudoReturn : PseudoReturnBase<GPR32Opnd>;
1239
1240 // Exception handling related node and instructions.
1241 // The conversion sequence is:
1242 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1243 // MIPSeh_return -> (stack change + indirect branch)
1244 //
1245 // MIPSeh_return takes the place of regular return instruction
1246 // but takes two arguments (V1, V0) which are used for storing
1247 // the offset and return address respectively.
1248 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1249
1250 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1251                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1252
1253 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1254   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1255                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1256   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1257                                                 GPR64:$dst),
1258                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1259 }
1260
1261 /// Multiply and Divide Instructions.
1262 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1263             MULT_FM<0, 0x18>, ISA_MIPS1_NOT_32R6_64R6;
1264 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1265             MULT_FM<0, 0x19>, ISA_MIPS1_NOT_32R6_64R6;
1266 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1267             MULT_FM<0, 0x1a>, ISA_MIPS1_NOT_32R6_64R6;
1268 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1269             MULT_FM<0, 0x1b>, ISA_MIPS1_NOT_32R6_64R6;
1270
1271 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>,
1272            ISA_MIPS1_NOT_32R6_64R6;
1273 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>,
1274            ISA_MIPS1_NOT_32R6_64R6;
1275 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1276     AdditionalPredicates = [NotInMicroMips] in {
1277 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>,
1278            ISA_MIPS1_NOT_32R6_64R6;
1279 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>,
1280            ISA_MIPS1_NOT_32R6_64R6;
1281 }
1282
1283 /// Sign Ext In Register Instructions.
1284 def SEB : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
1285           SEB_FM<0x10, 0x20>, ISA_MIPS32R2;
1286 def SEH : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
1287           SEB_FM<0x18, 0x20>, ISA_MIPS32R2;
1288
1289 /// Count Leading
1290 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>,
1291           ISA_MIPS32_NOT_32R6_64R6;
1292 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>,
1293           ISA_MIPS32_NOT_32R6_64R6;
1294
1295 /// Word Swap Bytes Within Halfwords
1296 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>, ISA_MIPS32R2;
1297
1298 /// No operation.
1299 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1300
1301 // FrameIndexes are legalized when they are operands from load/store
1302 // instructions. The same not happens for stack address copies, so an
1303 // add op with mem ComplexPattern is used and the stack address copy
1304 // can be matched. It's similar to Sparc LEA_ADDRi
1305 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1306
1307 // MADD*/MSUB*
1308 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>,
1309             ISA_MIPS32_NOT_32R6_64R6;
1310 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>,
1311             ISA_MIPS32_NOT_32R6_64R6;
1312 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>,
1313             ISA_MIPS32_NOT_32R6_64R6;
1314 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>,
1315             ISA_MIPS32_NOT_32R6_64R6;
1316
1317 let AdditionalPredicates = [NotDSP] in {
1318 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1319                   ISA_MIPS1_NOT_32R6_64R6;
1320 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1321                   ISA_MIPS1_NOT_32R6_64R6;
1322 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>, ISA_MIPS1_NOT_32R6_64R6;
1323 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>, ISA_MIPS1_NOT_32R6_64R6;
1324 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>, ISA_MIPS1_NOT_32R6_64R6;
1325 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1326                   ISA_MIPS32_NOT_32R6_64R6;
1327 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1328                   ISA_MIPS32_NOT_32R6_64R6;
1329 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1330                   ISA_MIPS32_NOT_32R6_64R6;
1331 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1332                   ISA_MIPS32_NOT_32R6_64R6;
1333 }
1334
1335 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1336                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1337 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1338                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1339
1340 def RDHWR : ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1341
1342 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1343 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1344
1345 /// Move Control Registers From/To CPU Registers
1346 def MFC0 : MFC3OP<"mfc0", GPR32Opnd>, MFC3OP_FM<0x10, 0>, ISA_MIPS32;
1347 def MTC0 : MFC3OP<"mtc0", GPR32Opnd>, MFC3OP_FM<0x10, 4>, ISA_MIPS32;
1348 def MFC2 : MFC3OP<"mfc2", GPR32Opnd>, MFC3OP_FM<0x12, 0>;
1349 def MTC2 : MFC3OP<"mtc2", GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1350
1351 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1352                                       FrmOther>;
1353 def SSNOP : Barrier<"ssnop">, BARRIER_FM<1>;
1354 def EHB : Barrier<"ehb">, BARRIER_FM<3>;
1355 def PAUSE : Barrier<"pause">, BARRIER_FM<5>, ISA_MIPS32R2;
1356
1357 // JR_HB and JALR_HB are defined here using the new style naming
1358 // scheme because some of this code is shared with Mips32r6InstrInfo.td
1359 // and because of that it doesn't follow the naming convention of the
1360 // rest of the file. To avoid a mixture of old vs new style, the new
1361 // style was chosen.
1362 class JR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1363   dag OutOperandList = (outs);
1364   dag InOperandList = (ins GPROpnd:$rs);
1365   string AsmString = !strconcat(instr_asm, "\t$rs");
1366   list<dag> Pattern = [];
1367 }
1368
1369 class JALR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1370   dag OutOperandList = (outs GPROpnd:$rd);
1371   dag InOperandList = (ins GPROpnd:$rs);
1372   string AsmString = !strconcat(instr_asm, "\t$rd, $rs");
1373   list<dag> Pattern = [];
1374 }
1375
1376 class JR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1377                    JR_HB_DESC_BASE<"jr.hb", GPR32Opnd> {
1378   let isBranch=1;
1379   let isIndirectBranch=1;
1380   let hasDelaySlot=1;
1381   let isTerminator=1;
1382   let isBarrier=1;
1383 }
1384
1385 class JALR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1386                      JALR_HB_DESC_BASE<"jalr.hb", GPR32Opnd> {
1387   let isIndirectBranch=1;
1388   let hasDelaySlot=1;
1389 }
1390
1391 class JR_HB_ENC : JR_HB_FM<8>;
1392 class JALR_HB_ENC : JALR_HB_FM<9>;
1393
1394 def JR_HB : JR_HB_DESC, JR_HB_ENC, ISA_MIPS32_NOT_32R6_64R6;
1395 def JALR_HB : JALR_HB_DESC, JALR_HB_ENC, ISA_MIPS32;
1396
1397 class TLB<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1398                                       FrmOther>;
1399 def TLBP : TLB<"tlbp">, COP0_TLB_FM<0x08>;
1400 def TLBR : TLB<"tlbr">, COP0_TLB_FM<0x01>;
1401 def TLBWI : TLB<"tlbwi">, COP0_TLB_FM<0x02>;
1402 def TLBWR : TLB<"tlbwr">, COP0_TLB_FM<0x06>;
1403
1404 class CacheOp<string instr_asm, Operand MemOpnd, RegisterOperand GPROpnd> :
1405     InstSE<(outs), (ins  MemOpnd:$addr, uimm5:$hint),
1406            !strconcat(instr_asm, "\t$hint, $addr"), [], NoItinerary, FrmOther>;
1407
1408 def CACHE : CacheOp<"cache", mem, GPR32Opnd>, CACHEOP_FM<0b101111>,
1409             INSN_MIPS3_32_NOT_32R6_64R6;
1410 def PREF :  CacheOp<"pref", mem, GPR32Opnd>, CACHEOP_FM<0b110011>,
1411             INSN_MIPS3_32_NOT_32R6_64R6;
1412
1413 //===----------------------------------------------------------------------===//
1414 // Instruction aliases
1415 //===----------------------------------------------------------------------===//
1416 def : MipsInstAlias<"move $dst, $src",
1417                     (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1418       GPR_32 {
1419   let AdditionalPredicates = [NotInMicroMips];
1420 }
1421 def : MipsInstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>,
1422       ISA_MIPS1_NOT_32R6_64R6;
1423 def : MipsInstAlias<"addu $rs, $rt, $imm",
1424                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1425 def : MipsInstAlias<"add $rs, $rt, $imm",
1426                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1427 def : MipsInstAlias<"and $rs, $rt, $imm",
1428                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1429 def : MipsInstAlias<"and $rs, $imm",
1430                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1431 def : MipsInstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1432 let Predicates = [NotInMicroMips] in {
1433 def : MipsInstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1434 }
1435 def : MipsInstAlias<"jal $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1436 def : MipsInstAlias<"jal $rd,$rs", (JALR GPR32Opnd:$rd, GPR32Opnd:$rs), 0>;
1437 def : MipsInstAlias<"jalr.hb $rs", (JALR_HB RA, GPR32Opnd:$rs), 1>, ISA_MIPS32;
1438 def : MipsInstAlias<"not $rt, $rs",
1439                     (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1440 def : MipsInstAlias<"neg $rt, $rs",
1441                     (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1442 def : MipsInstAlias<"negu $rt",
1443                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 0>;
1444 def : MipsInstAlias<"negu $rt, $rs",
1445                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1446 def : MipsInstAlias<"slt $rs, $rt, $imm",
1447                     (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1448 def : MipsInstAlias<"sltu $rt, $rs, $imm",
1449                     (SLTiu GPR32Opnd:$rt, GPR32Opnd:$rs, simm16:$imm), 0>;
1450 def : MipsInstAlias<"xor $rs, $rt, $imm",
1451                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1452 def : MipsInstAlias<"or $rs, $rt, $imm",
1453                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1454 def : MipsInstAlias<"or $rs, $imm",
1455                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1456 def : MipsInstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1457 def : MipsInstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1458 def : MipsInstAlias<"mtc0 $rt, $rd", (MTC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1459 def : MipsInstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1460 def : MipsInstAlias<"mtc2 $rt, $rd", (MTC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1461 def : MipsInstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1462 def : MipsInstAlias<"bnez $rs,$offset",
1463                     (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1464 def : MipsInstAlias<"beqz $rs,$offset",
1465                     (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1466 def : MipsInstAlias<"syscall", (SYSCALL 0), 1>;
1467
1468 def : MipsInstAlias<"break", (BREAK 0, 0), 1>;
1469 def : MipsInstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1470 def : MipsInstAlias<"ei", (EI ZERO), 1>;
1471 def : MipsInstAlias<"di", (DI ZERO), 1>;
1472
1473 def  : MipsInstAlias<"teq $rs, $rt", (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1474 def  : MipsInstAlias<"tge $rs, $rt", (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1475 def  : MipsInstAlias<"tgeu $rs, $rt", (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0),
1476                      1>;
1477 def  : MipsInstAlias<"tlt $rs, $rt", (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1478 def  : MipsInstAlias<"tltu $rs, $rt", (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0),
1479                      1>;
1480 def  : MipsInstAlias<"tne $rs, $rt", (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1481 def  : MipsInstAlias<"sll $rd, $rt, $rs",
1482                      (SLLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1483 def : MipsInstAlias<"sub, $rd, $rs, $imm",
1484                     (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs,
1485                           InvertedImOperand:$imm), 0>;
1486 def : MipsInstAlias<"sub $rs, $imm",
1487                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1488                     0>;
1489 def : MipsInstAlias<"subu, $rd, $rs, $imm",
1490                     (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs,
1491                            InvertedImOperand:$imm), 0>;
1492 def : MipsInstAlias<"subu $rs, $imm", (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs,
1493                                              InvertedImOperand:$imm), 0>;
1494 def : MipsInstAlias<"sra $rd, $rt, $rs",
1495                     (SRAV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1496 def : MipsInstAlias<"srl $rd, $rt, $rs",
1497                     (SRLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1498 def : MipsInstAlias<"sdbbp", (SDBBP 0)>, ISA_MIPS32_NOT_32R6_64R6;
1499 def : MipsInstAlias<"sync",
1500                     (SYNC 0), 1>, ISA_MIPS2;
1501 //===----------------------------------------------------------------------===//
1502 // Assembler Pseudo Instructions
1503 //===----------------------------------------------------------------------===//
1504
1505 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1506   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1507                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1508 def LoadImm32Reg : LoadImm32<"li", uimm5, GPR32Opnd>;
1509
1510 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1511   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1512                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1513 def LoadAddr32Reg : LoadAddress<"la", mem, GPR32Opnd>;
1514
1515 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1516   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1517                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1518 def LoadAddr32Imm : LoadAddressImm<"la", uimm5, GPR32Opnd>;
1519
1520 //===----------------------------------------------------------------------===//
1521 //  Arbitrary patterns that map to one or more instructions
1522 //===----------------------------------------------------------------------===//
1523
1524 // Load/store pattern templates.
1525 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1526   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1527
1528 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1529   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1530
1531 // Small immediates
1532 def : MipsPat<(i32 immSExt16:$in),
1533               (ADDiu ZERO, imm:$in)>;
1534 def : MipsPat<(i32 immZExt16:$in),
1535               (ORi ZERO, imm:$in)>;
1536 def : MipsPat<(i32 immLow16Zero:$in),
1537               (LUi (HI16 imm:$in))>;
1538
1539 // Arbitrary immediates
1540 def : MipsPat<(i32 imm:$imm),
1541           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1542
1543 // Carry MipsPatterns
1544 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1545               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1546 let AdditionalPredicates = [NotDSP] in {
1547   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1548                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1549   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1550                 (ADDiu GPR32:$src, imm:$imm)>;
1551 }
1552
1553 // SYNC
1554 def : MipsPat<(MipsSync (i32 immz)),
1555               (SYNC 0)>, ISA_MIPS2;
1556
1557 // Call
1558 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1559               (JAL tglobaladdr:$dst)>;
1560 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1561               (JAL texternalsym:$dst)>;
1562 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1563 //              (JALR GPR32:$dst)>;
1564
1565 // Tail call
1566 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1567               (TAILCALL tglobaladdr:$dst)>;
1568 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1569               (TAILCALL texternalsym:$dst)>;
1570 // hi/lo relocs
1571 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1572 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1573 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1574 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1575 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1576 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1577
1578 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1579 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1580 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1581 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1582 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1583 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1584
1585 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1586               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1587 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1588               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1589 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1590               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1591 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1592               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1593 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1594               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1595
1596 // gp_rel relocs
1597 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1598               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1599 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1600               (ADDiu GPR32:$gp, tconstpool:$in)>;
1601
1602 // wrapper_pic
1603 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1604       MipsPat<(MipsWrapper RC:$gp, node:$in),
1605               (ADDiuOp RC:$gp, node:$in)>;
1606
1607 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1608 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1609 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1610 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1611 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1612 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1613
1614 // Mips does not have "not", so we expand our way
1615 def : MipsPat<(not GPR32:$in),
1616               (NOR GPR32Opnd:$in, ZERO)>;
1617
1618 // extended loads
1619 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1620 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1621 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1622
1623 // peepholes
1624 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1625
1626 // brcond patterns
1627 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1628                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1629                       Instruction SLTiuOp, Register ZEROReg> {
1630 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1631               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1632 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1633               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1634
1635 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1636               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1637 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1638               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1639 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1640               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1641 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1642               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1643 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1644               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1645 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1646               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1647
1648 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1649               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1650 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1651               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1652
1653 def : MipsPat<(brcond RC:$cond, bb:$dst),
1654               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1655 }
1656
1657 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1658
1659 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1660               (BLEZ i32:$lhs, bb:$dst)>;
1661 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1662               (BGEZ i32:$lhs, bb:$dst)>;
1663
1664 // setcc patterns
1665 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1666                      Instruction SLTuOp, Register ZEROReg> {
1667   def : MipsPat<(seteq RC:$lhs, 0),
1668                 (SLTiuOp RC:$lhs, 1)>;
1669   def : MipsPat<(setne RC:$lhs, 0),
1670                 (SLTuOp ZEROReg, RC:$lhs)>;
1671   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1672                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1673   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1674                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1675 }
1676
1677 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1678   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1679                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1680   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1681                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1682 }
1683
1684 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1685   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1686                 (SLTOp RC:$rhs, RC:$lhs)>;
1687   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1688                 (SLTuOp RC:$rhs, RC:$lhs)>;
1689 }
1690
1691 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1692   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1693                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1694   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1695                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1696 }
1697
1698 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1699                         Instruction SLTiuOp> {
1700   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1701                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1702   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1703                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1704 }
1705
1706 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1707 defm : SetlePats<GPR32, SLT, SLTu>;
1708 defm : SetgtPats<GPR32, SLT, SLTu>;
1709 defm : SetgePats<GPR32, SLT, SLTu>;
1710 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1711
1712 // bswap pattern
1713 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1714
1715 // Load halfword/word patterns.
1716 let AddedComplexity = 40 in {
1717   def : LoadRegImmPat<LBu, i32, zextloadi8>;
1718   def : LoadRegImmPat<LH, i32, sextloadi16>;
1719   def : LoadRegImmPat<LW, i32, load>;
1720 }
1721
1722 //===----------------------------------------------------------------------===//
1723 // Floating Point Support
1724 //===----------------------------------------------------------------------===//
1725
1726 include "MipsInstrFPU.td"
1727 include "Mips64InstrInfo.td"
1728 include "MipsCondMov.td"
1729
1730 include "Mips32r6InstrInfo.td"
1731 include "Mips64r6InstrInfo.td"
1732
1733 //
1734 // Mips16
1735
1736 include "Mips16InstrFormats.td"
1737 include "Mips16InstrInfo.td"
1738
1739 // DSP
1740 include "MipsDSPInstrFormats.td"
1741 include "MipsDSPInstrInfo.td"
1742
1743 // MSA
1744 include "MipsMSAInstrFormats.td"
1745 include "MipsMSAInstrInfo.td"
1746
1747 // Micromips
1748 include "MicroMipsInstrFormats.td"
1749 include "MicroMipsInstrInfo.td"
1750 include "MicroMipsInstrFPU.td"