lib/Target/Mips/MipsISelLowering.cpp

   1 //===-- MipsISelLowering.cpp - Mips DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that Mips uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14 #define DEBUG_TYPE "mips-lower"
  15 #include "MipsISelLowering.h"
  16 #include "InstPrinter/MipsInstPrinter.h"
  17 #include "MCTargetDesc/MipsBaseInfo.h"
  18 #include "MipsMachineFunction.h"
  19 #include "MipsSubtarget.h"
  20 #include "MipsTargetMachine.h"
  21 #include "MipsTargetObjectFile.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/SelectionDAGISel.h"
  29 #include "llvm/CodeGen/ValueTypes.h"
  30 #include "llvm/IR/CallingConv.h"
  31 #include "llvm/IR/DerivedTypes.h"
  32 #include "llvm/IR/GlobalVariable.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/raw_ostream.h"
  37 #include <cctype>
  38
  39 using namespace llvm;
  40
  41 STATISTIC(NumTailCalls, "Number of tail calls");
  42
  43 static cl::opt<bool>
  44 LargeGOT("mxgot", cl::Hidden,
  45          cl::desc("MIPS: Enable GOT larger than 64k."), cl::init(false));
  46
  47 static cl::opt<bool>
  48 NoZeroDivCheck("mno-check-zero-division", cl::Hidden,
  49                cl::desc("MIPS: Don't trap on integer division by zero."),
  50                cl::init(false));
  51
  52 static const uint16_t O32IntRegs[4] = {
  53   Mips::A0, Mips::A1, Mips::A2, Mips::A3
  54 };
  55
  56 static const uint16_t Mips64IntRegs[8] = {
  57   Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64,
  58   Mips::T0_64, Mips::T1_64, Mips::T2_64, Mips::T3_64
  59 };
  60
  61 static const uint16_t Mips64DPRegs[8] = {
  62   Mips::D12_64, Mips::D13_64, Mips::D14_64, Mips::D15_64,
  63   Mips::D16_64, Mips::D17_64, Mips::D18_64, Mips::D19_64
  64 };
  65
  66 // If I is a shifted mask, set the size (Size) and the first bit of the
  67 // mask (Pos), and return true.
  68 // For example, if I is 0x003ff800, (Pos, Size) = (11, 11).
  69 static bool isShiftedMask(uint64_t I, uint64_t &Pos, uint64_t &Size) {
  70   if (!isShiftedMask_64(I))
  71      return false;
  72
  73   Size = CountPopulation_64(I);
  74   Pos = countTrailingZeros(I);
  75   return true;
  76 }
  77
  78 SDValue MipsTargetLowering::getGlobalReg(SelectionDAG &DAG, EVT Ty) const {
  79   MipsFunctionInfo *FI = DAG.getMachineFunction().getInfo<MipsFunctionInfo>();
  80   return DAG.getRegister(FI->getGlobalBaseReg(), Ty);
  81 }
  82
  83 static SDValue getTargetNode(SDValue Op, SelectionDAG &DAG, unsigned Flag) {
  84   EVT Ty = Op.getValueType();
  85
  86   if (GlobalAddressSDNode *N = dyn_cast<GlobalAddressSDNode>(Op))
  87     return DAG.getTargetGlobalAddress(N->getGlobal(), SDLoc(Op), Ty, 0,
  88                                       Flag);
  89   if (ExternalSymbolSDNode *N = dyn_cast<ExternalSymbolSDNode>(Op))
  90     return DAG.getTargetExternalSymbol(N->getSymbol(), Ty, Flag);
  91   if (BlockAddressSDNode *N = dyn_cast<BlockAddressSDNode>(Op))
  92     return DAG.getTargetBlockAddress(N->getBlockAddress(), Ty, 0, Flag);
  93   if (JumpTableSDNode *N = dyn_cast<JumpTableSDNode>(Op))
  94     return DAG.getTargetJumpTable(N->getIndex(), Ty, Flag);
  95   if (ConstantPoolSDNode *N = dyn_cast<ConstantPoolSDNode>(Op))
  96     return DAG.getTargetConstantPool(N->getConstVal(), Ty, N->getAlignment(),
  97                                      N->getOffset(), Flag);
  98
  99   llvm_unreachable("Unexpected node type.");
 100   return SDValue();
 101 }
 102
 103 static SDValue getAddrNonPIC(SDValue Op, SelectionDAG &DAG) {
 104   SDLoc DL(Op);
 105   EVT Ty = Op.getValueType();
 106   SDValue Hi = getTargetNode(Op, DAG, MipsII::MO_ABS_HI);
 107   SDValue Lo = getTargetNode(Op, DAG, MipsII::MO_ABS_LO);
 108   return DAG.getNode(ISD::ADD, DL, Ty,
 109                      DAG.getNode(MipsISD::Hi, DL, Ty, Hi),
 110                      DAG.getNode(MipsISD::Lo, DL, Ty, Lo));
 111 }
 112
 113 SDValue MipsTargetLowering::getAddrLocal(SDValue Op, SelectionDAG &DAG,
 114                                          bool HasMips64) const {
 115   SDLoc DL(Op);
 116   EVT Ty = Op.getValueType();
 117   unsigned GOTFlag = HasMips64 ? MipsII::MO_GOT_PAGE : MipsII::MO_GOT;
 118   SDValue GOT = DAG.getNode(MipsISD::Wrapper, DL, Ty, getGlobalReg(DAG, Ty),
 119                             getTargetNode(Op, DAG, GOTFlag));
 120   SDValue Load = DAG.getLoad(Ty, DL, DAG.getEntryNode(), GOT,
 121                              MachinePointerInfo::getGOT(), false, false, false,
 122                              0);
 123   unsigned LoFlag = HasMips64 ? MipsII::MO_GOT_OFST : MipsII::MO_ABS_LO;
 124   SDValue Lo = DAG.getNode(MipsISD::Lo, DL, Ty, getTargetNode(Op, DAG, LoFlag));
 125   return DAG.getNode(ISD::ADD, DL, Ty, Load, Lo);
 126 }
 127
 128 SDValue MipsTargetLowering::getAddrGlobal(SDValue Op, SelectionDAG &DAG,
 129                                           unsigned Flag) const {
 130   SDLoc DL(Op);
 131   EVT Ty = Op.getValueType();
 132   SDValue Tgt = DAG.getNode(MipsISD::Wrapper, DL, Ty, getGlobalReg(DAG, Ty),
 133                             getTargetNode(Op, DAG, Flag));
 134   return DAG.getLoad(Ty, DL, DAG.getEntryNode(), Tgt,
 135                      MachinePointerInfo::getGOT(), false, false, false, 0);
 136 }
 137
 138 SDValue MipsTargetLowering::getAddrGlobalLargeGOT(SDValue Op, SelectionDAG &DAG,
 139                                                   unsigned HiFlag,
 140                                                   unsigned LoFlag) const {
 141   SDLoc DL(Op);
 142   EVT Ty = Op.getValueType();
 143   SDValue Hi = DAG.getNode(MipsISD::Hi, DL, Ty, getTargetNode(Op, DAG, HiFlag));
 144   Hi = DAG.getNode(ISD::ADD, DL, Ty, Hi, getGlobalReg(DAG, Ty));
 145   SDValue Wrapper = DAG.getNode(MipsISD::Wrapper, DL, Ty, Hi,
 146                                 getTargetNode(Op, DAG, LoFlag));
 147   return DAG.getLoad(Ty, DL, DAG.getEntryNode(), Wrapper,
 148                      MachinePointerInfo::getGOT(), false, false, false, 0);
 149 }
 150
 151 const char *MipsTargetLowering::getTargetNodeName(unsigned Opcode) const {
 152   switch (Opcode) {
 153   case MipsISD::JmpLink:           return "MipsISD::JmpLink";
 154   case MipsISD::TailCall:          return "MipsISD::TailCall";
 155   case MipsISD::Hi:                return "MipsISD::Hi";
 156   case MipsISD::Lo:                return "MipsISD::Lo";
 157   case MipsISD::GPRel:             return "MipsISD::GPRel";
 158   case MipsISD::ThreadPointer:     return "MipsISD::ThreadPointer";
 159   case MipsISD::Ret:               return "MipsISD::Ret";
 160   case MipsISD::EH_RETURN:         return "MipsISD::EH_RETURN";
 161   case MipsISD::FPBrcond:          return "MipsISD::FPBrcond";
 162   case MipsISD::FPCmp:             return "MipsISD::FPCmp";
 163   case MipsISD::CMovFP_T:          return "MipsISD::CMovFP_T";
 164   case MipsISD::CMovFP_F:          return "MipsISD::CMovFP_F";
 165   case MipsISD::TruncIntFP:        return "MipsISD::TruncIntFP";
 166   case MipsISD::ExtractLOHI:       return "MipsISD::ExtractLOHI";
 167   case MipsISD::InsertLOHI:        return "MipsISD::InsertLOHI";
 168   case MipsISD::Mult:              return "MipsISD::Mult";
 169   case MipsISD::Multu:             return "MipsISD::Multu";
 170   case MipsISD::MAdd:              return "MipsISD::MAdd";
 171   case MipsISD::MAddu:             return "MipsISD::MAddu";
 172   case MipsISD::MSub:              return "MipsISD::MSub";
 173   case MipsISD::MSubu:             return "MipsISD::MSubu";
 174   case MipsISD::DivRem:            return "MipsISD::DivRem";
 175   case MipsISD::DivRemU:           return "MipsISD::DivRemU";
 176   case MipsISD::DivRem16:          return "MipsISD::DivRem16";
 177   case MipsISD::DivRemU16:         return "MipsISD::DivRemU16";
 178   case MipsISD::BuildPairF64:      return "MipsISD::BuildPairF64";
 179   case MipsISD::ExtractElementF64: return "MipsISD::ExtractElementF64";
 180   case MipsISD::Wrapper:           return "MipsISD::Wrapper";
 181   case MipsISD::Sync:              return "MipsISD::Sync";
 182   case MipsISD::Ext:               return "MipsISD::Ext";
 183   case MipsISD::Ins:               return "MipsISD::Ins";
 184   case MipsISD::LWL:               return "MipsISD::LWL";
 185   case MipsISD::LWR:               return "MipsISD::LWR";
 186   case MipsISD::SWL:               return "MipsISD::SWL";
 187   case MipsISD::SWR:               return "MipsISD::SWR";
 188   case MipsISD::LDL:               return "MipsISD::LDL";
 189   case MipsISD::LDR:               return "MipsISD::LDR";
 190   case MipsISD::SDL:               return "MipsISD::SDL";
 191   case MipsISD::SDR:               return "MipsISD::SDR";
 192   case MipsISD::EXTP:              return "MipsISD::EXTP";
 193   case MipsISD::EXTPDP:            return "MipsISD::EXTPDP";
 194   case MipsISD::EXTR_S_H:          return "MipsISD::EXTR_S_H";
 195   case MipsISD::EXTR_W:            return "MipsISD::EXTR_W";
 196   case MipsISD::EXTR_R_W:          return "MipsISD::EXTR_R_W";
 197   case MipsISD::EXTR_RS_W:         return "MipsISD::EXTR_RS_W";
 198   case MipsISD::SHILO:             return "MipsISD::SHILO";
 199   case MipsISD::MTHLIP:            return "MipsISD::MTHLIP";
 200   case MipsISD::MULT:              return "MipsISD::MULT";
 201   case MipsISD::MULTU:             return "MipsISD::MULTU";
 202   case MipsISD::MADD_DSP:          return "MipsISD::MADD_DSP";
 203   case MipsISD::MADDU_DSP:         return "MipsISD::MADDU_DSP";
 204   case MipsISD::MSUB_DSP:          return "MipsISD::MSUB_DSP";
 205   case MipsISD::MSUBU_DSP:         return "MipsISD::MSUBU_DSP";
 206   case MipsISD::SHLL_DSP:          return "MipsISD::SHLL_DSP";
 207   case MipsISD::SHRA_DSP:          return "MipsISD::SHRA_DSP";
 208   case MipsISD::SHRL_DSP:          return "MipsISD::SHRL_DSP";
 209   case MipsISD::SETCC_DSP:         return "MipsISD::SETCC_DSP";
 210   case MipsISD::SELECT_CC_DSP:     return "MipsISD::SELECT_CC_DSP";
 211   case MipsISD::VALL_ZERO:         return "MipsISD::VALL_ZERO";
 212   case MipsISD::VANY_ZERO:         return "MipsISD::VANY_ZERO";
 213   case MipsISD::VALL_NONZERO:      return "MipsISD::VALL_NONZERO";
 214   case MipsISD::VANY_NONZERO:      return "MipsISD::VANY_NONZERO";
 215   case MipsISD::VCEQ:              return "MipsISD::VCEQ";
 216   case MipsISD::VCLE_S:            return "MipsISD::VCLE_S";
 217   case MipsISD::VCLE_U:            return "MipsISD::VCLE_U";
 218   case MipsISD::VCLT_S:            return "MipsISD::VCLT_S";
 219   case MipsISD::VCLT_U:            return "MipsISD::VCLT_U";
 220   case MipsISD::VSMAX:             return "MipsISD::VSMAX";
 221   case MipsISD::VSMIN:             return "MipsISD::VSMIN";
 222   case MipsISD::VUMAX:             return "MipsISD::VUMAX";
 223   case MipsISD::VUMIN:             return "MipsISD::VUMIN";
 224   case MipsISD::VEXTRACT_SEXT_ELT: return "MipsISD::VEXTRACT_SEXT_ELT";
 225   case MipsISD::VEXTRACT_ZEXT_ELT: return "MipsISD::VEXTRACT_ZEXT_ELT";
 226   case MipsISD::VNOR:              return "MipsISD::VNOR";
 227   case MipsISD::VSHF:              return "MipsISD::VSHF";
 228   case MipsISD::SHF:               return "MipsISD::SHF";
 229   case MipsISD::ILVEV:             return "MipsISD::ILVEV";
 230   case MipsISD::ILVOD:             return "MipsISD::ILVOD";
 231   case MipsISD::ILVL:              return "MipsISD::ILVL";
 232   case MipsISD::ILVR:              return "MipsISD::ILVR";
 233   default:                         return NULL;
 234   }
 235 }
 236
 237 MipsTargetLowering::
 238 MipsTargetLowering(MipsTargetMachine &TM)
 239   : TargetLowering(TM, new MipsTargetObjectFile()),
 240     Subtarget(&TM.getSubtarget<MipsSubtarget>()),
 241     HasMips64(Subtarget->hasMips64()), IsN64(Subtarget->isABI_N64()),
 242     IsO32(Subtarget->isABI_O32()) {
 243   // Mips does not have i1 type, so use i32 for
 244   // setcc operations results (slt, sgt, ...).
 245   setBooleanContents(ZeroOrOneBooleanContent);
 246   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 247
 248   // Load extented operations for i1 types must be promoted
 249   setLoadExtAction(ISD::EXTLOAD,  MVT::i1,  Promote);
 250   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
 251   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
 252
 253   // MIPS doesn't have extending float->double load/store
 254   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 255   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 256
 257   // Used by legalize types to correctly generate the setcc result.
 258   // Without this, every float setcc comes with a AND/OR with the result,
 259   // we don't want this, since the fpcmp result goes to a flag register,
 260   // which is used implicitly by brcond and select operations.
 261   AddPromotedToType(ISD::SETCC, MVT::i1, MVT::i32);
 262
 263   // Mips Custom Operations
 264   setOperationAction(ISD::BR_JT,              MVT::Other, Custom);
 265   setOperationAction(ISD::GlobalAddress,      MVT::i32,   Custom);
 266   setOperationAction(ISD::BlockAddress,       MVT::i32,   Custom);
 267   setOperationAction(ISD::GlobalTLSAddress,   MVT::i32,   Custom);
 268   setOperationAction(ISD::JumpTable,          MVT::i32,   Custom);
 269   setOperationAction(ISD::ConstantPool,       MVT::i32,   Custom);
 270   setOperationAction(ISD::SELECT,             MVT::f32,   Custom);
 271   setOperationAction(ISD::SELECT,             MVT::f64,   Custom);
 272   setOperationAction(ISD::SELECT,             MVT::i32,   Custom);
 273   setOperationAction(ISD::SELECT_CC,          MVT::f32,   Custom);
 274   setOperationAction(ISD::SELECT_CC,          MVT::f64,   Custom);
 275   setOperationAction(ISD::SETCC,              MVT::f32,   Custom);
 276   setOperationAction(ISD::SETCC,              MVT::f64,   Custom);
 277   setOperationAction(ISD::BRCOND,             MVT::Other, Custom);
 278   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 279   setOperationAction(ISD::FCOPYSIGN,          MVT::f32,   Custom);
 280   setOperationAction(ISD::FCOPYSIGN,          MVT::f64,   Custom);
 281   setOperationAction(ISD::FP_TO_SINT,         MVT::i32,   Custom);
 282
 283   if (!TM.Options.NoNaNsFPMath) {
 284     setOperationAction(ISD::FABS,             MVT::f32,   Custom);
 285     setOperationAction(ISD::FABS,             MVT::f64,   Custom);
 286   }
 287
 288   if (HasMips64) {
 289     setOperationAction(ISD::GlobalAddress,      MVT::i64,   Custom);
 290     setOperationAction(ISD::BlockAddress,       MVT::i64,   Custom);
 291     setOperationAction(ISD::GlobalTLSAddress,   MVT::i64,   Custom);
 292     setOperationAction(ISD::JumpTable,          MVT::i64,   Custom);
 293     setOperationAction(ISD::ConstantPool,       MVT::i64,   Custom);
 294     setOperationAction(ISD::SELECT,             MVT::i64,   Custom);
 295     setOperationAction(ISD::LOAD,               MVT::i64,   Custom);
 296     setOperationAction(ISD::STORE,              MVT::i64,   Custom);
 297     setOperationAction(ISD::FP_TO_SINT,         MVT::i64,   Custom);
 298   }
 299
 300   if (!HasMips64) {
 301     setOperationAction(ISD::SHL_PARTS,          MVT::i32,   Custom);
 302     setOperationAction(ISD::SRA_PARTS,          MVT::i32,   Custom);
 303     setOperationAction(ISD::SRL_PARTS,          MVT::i32,   Custom);
 304   }
 305
 306   setOperationAction(ISD::ADD,                MVT::i32,   Custom);
 307   if (HasMips64)
 308     setOperationAction(ISD::ADD,                MVT::i64,   Custom);
 309
 310   setOperationAction(ISD::SDIV, MVT::i32, Expand);
 311   setOperationAction(ISD::SREM, MVT::i32, Expand);
 312   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 313   setOperationAction(ISD::UREM, MVT::i32, Expand);
 314   setOperationAction(ISD::SDIV, MVT::i64, Expand);
 315   setOperationAction(ISD::SREM, MVT::i64, Expand);
 316   setOperationAction(ISD::UDIV, MVT::i64, Expand);
 317   setOperationAction(ISD::UREM, MVT::i64, Expand);
 318
 319   // Operations not directly supported by Mips.
 320   setOperationAction(ISD::BR_CC,             MVT::f32,   Expand);
 321   setOperationAction(ISD::BR_CC,             MVT::f64,   Expand);
 322   setOperationAction(ISD::BR_CC,             MVT::i32,   Expand);
 323   setOperationAction(ISD::BR_CC,             MVT::i64,   Expand);
 324   setOperationAction(ISD::SELECT_CC,         MVT::Other, Expand);
 325   setOperationAction(ISD::UINT_TO_FP,        MVT::i32,   Expand);
 326   setOperationAction(ISD::UINT_TO_FP,        MVT::i64,   Expand);
 327   setOperationAction(ISD::FP_TO_UINT,        MVT::i32,   Expand);
 328   setOperationAction(ISD::FP_TO_UINT,        MVT::i64,   Expand);
 329   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1,    Expand);
 330   setOperationAction(ISD::CTPOP,             MVT::i32,   Expand);
 331   setOperationAction(ISD::CTPOP,             MVT::i64,   Expand);
 332   setOperationAction(ISD::CTTZ,              MVT::i32,   Expand);
 333   setOperationAction(ISD::CTTZ,              MVT::i64,   Expand);
 334   setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::i32,   Expand);
 335   setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::i64,   Expand);
 336   setOperationAction(ISD::CTLZ_ZERO_UNDEF,   MVT::i32,   Expand);
 337   setOperationAction(ISD::CTLZ_ZERO_UNDEF,   MVT::i64,   Expand);
 338   setOperationAction(ISD::ROTL,              MVT::i32,   Expand);
 339   setOperationAction(ISD::ROTL,              MVT::i64,   Expand);
 340   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32,  Expand);
 341   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64,  Expand);
 342
 343   if (!Subtarget->hasMips32r2())
 344     setOperationAction(ISD::ROTR, MVT::i32,   Expand);
 345
 346   if (!Subtarget->hasMips64r2())
 347     setOperationAction(ISD::ROTR, MVT::i64,   Expand);
 348
 349   setOperationAction(ISD::FSIN,              MVT::f32,   Expand);
 350   setOperationAction(ISD::FSIN,              MVT::f64,   Expand);
 351   setOperationAction(ISD::FCOS,              MVT::f32,   Expand);
 352   setOperationAction(ISD::FCOS,              MVT::f64,   Expand);
 353   setOperationAction(ISD::FSINCOS,           MVT::f32,   Expand);
 354   setOperationAction(ISD::FSINCOS,           MVT::f64,   Expand);
 355   setOperationAction(ISD::FPOWI,             MVT::f32,   Expand);
 356   setOperationAction(ISD::FPOW,              MVT::f32,   Expand);
 357   setOperationAction(ISD::FPOW,              MVT::f64,   Expand);
 358   setOperationAction(ISD::FLOG,              MVT::f32,   Expand);
 359   setOperationAction(ISD::FLOG2,             MVT::f32,   Expand);
 360   setOperationAction(ISD::FLOG10,            MVT::f32,   Expand);
 361   setOperationAction(ISD::FEXP,              MVT::f32,   Expand);
 362   setOperationAction(ISD::FMA,               MVT::f32,   Expand);
 363   setOperationAction(ISD::FMA,               MVT::f64,   Expand);
 364   setOperationAction(ISD::FREM,              MVT::f32,   Expand);
 365   setOperationAction(ISD::FREM,              MVT::f64,   Expand);
 366
 367   if (!TM.Options.NoNaNsFPMath) {
 368     setOperationAction(ISD::FNEG,             MVT::f32,   Expand);
 369     setOperationAction(ISD::FNEG,             MVT::f64,   Expand);
 370   }
 371
 372   setOperationAction(ISD::EH_RETURN, MVT::Other, Custom);
 373
 374   setOperationAction(ISD::VAARG,             MVT::Other, Expand);
 375   setOperationAction(ISD::VACOPY,            MVT::Other, Expand);
 376   setOperationAction(ISD::VAEND,             MVT::Other, Expand);
 377
 378   // Use the default for now
 379   setOperationAction(ISD::STACKSAVE,         MVT::Other, Expand);
 380   setOperationAction(ISD::STACKRESTORE,      MVT::Other, Expand);
 381
 382   setOperationAction(ISD::ATOMIC_LOAD,       MVT::i32,    Expand);
 383   setOperationAction(ISD::ATOMIC_LOAD,       MVT::i64,    Expand);
 384   setOperationAction(ISD::ATOMIC_STORE,      MVT::i32,    Expand);
 385   setOperationAction(ISD::ATOMIC_STORE,      MVT::i64,    Expand);
 386
 387   setInsertFencesForAtomic(true);
 388
 389   if (!Subtarget->hasSEInReg()) {
 390     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 391     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 392   }
 393
 394   if (!Subtarget->hasBitCount()) {
 395     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 396     setOperationAction(ISD::CTLZ, MVT::i64, Expand);
 397   }
 398
 399   if (!Subtarget->hasSwap()) {
 400     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 401     setOperationAction(ISD::BSWAP, MVT::i64, Expand);
 402   }
 403
 404   if (HasMips64) {
 405     setLoadExtAction(ISD::SEXTLOAD, MVT::i32, Custom);
 406     setLoadExtAction(ISD::ZEXTLOAD, MVT::i32, Custom);
 407     setLoadExtAction(ISD::EXTLOAD, MVT::i32, Custom);
 408     setTruncStoreAction(MVT::i64, MVT::i32, Custom);
 409   }
 410
 411   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 412
 413   setTargetDAGCombine(ISD::SDIVREM);
 414   setTargetDAGCombine(ISD::UDIVREM);
 415   setTargetDAGCombine(ISD::SELECT);
 416   setTargetDAGCombine(ISD::AND);
 417   setTargetDAGCombine(ISD::OR);
 418   setTargetDAGCombine(ISD::ADD);
 419
 420   setMinFunctionAlignment(HasMips64 ? 3 : 2);
 421
 422   setStackPointerRegisterToSaveRestore(IsN64 ? Mips::SP_64 : Mips::SP);
 423
 424   setExceptionPointerRegister(IsN64 ? Mips::A0_64 : Mips::A0);
 425   setExceptionSelectorRegister(IsN64 ? Mips::A1_64 : Mips::A1);
 426
 427   MaxStoresPerMemcpy = 16;
 428 }
 429
 430 const MipsTargetLowering *MipsTargetLowering::create(MipsTargetMachine &TM) {
 431   if (TM.getSubtargetImpl()->inMips16Mode())
 432     return llvm::createMips16TargetLowering(TM);
 433
 434   return llvm::createMipsSETargetLowering(TM);
 435 }
 436
 437 EVT MipsTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 438   if (!VT.isVector())
 439     return MVT::i32;
 440   return VT.changeVectorElementTypeToInteger();
 441 }
 442
 443 static SDValue performDivRemCombine(SDNode *N, SelectionDAG &DAG,
 444                                     TargetLowering::DAGCombinerInfo &DCI,
 445                                     const MipsSubtarget *Subtarget) {
 446   if (DCI.isBeforeLegalizeOps())
 447     return SDValue();
 448
 449   EVT Ty = N->getValueType(0);
 450   unsigned LO = (Ty == MVT::i32) ? Mips::LO0 : Mips::LO0_64;
 451   unsigned HI = (Ty == MVT::i32) ? Mips::HI0 : Mips::HI0_64;
 452   unsigned Opc = N->getOpcode() == ISD::SDIVREM ? MipsISD::DivRem16 :
 453                                                   MipsISD::DivRemU16;
 454   SDLoc DL(N);
 455
 456   SDValue DivRem = DAG.getNode(Opc, DL, MVT::Glue,
 457                                N->getOperand(0), N->getOperand(1));
 458   SDValue InChain = DAG.getEntryNode();
 459   SDValue InGlue = DivRem;
 460
 461   // insert MFLO
 462   if (N->hasAnyUseOfValue(0)) {
 463     SDValue CopyFromLo = DAG.getCopyFromReg(InChain, DL, LO, Ty,
 464                                             InGlue);
 465     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), CopyFromLo);
 466     InChain = CopyFromLo.getValue(1);
 467     InGlue = CopyFromLo.getValue(2);
 468   }
 469
 470   // insert MFHI
 471   if (N->hasAnyUseOfValue(1)) {
 472     SDValue CopyFromHi = DAG.getCopyFromReg(InChain, DL,
 473                                             HI, Ty, InGlue);
 474     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), CopyFromHi);
 475   }
 476
 477   return SDValue();
 478 }
 479
 480 static Mips::CondCode condCodeToFCC(ISD::CondCode CC) {
 481   switch (CC) {
 482   default: llvm_unreachable("Unknown fp condition code!");
 483   case ISD::SETEQ:
 484   case ISD::SETOEQ: return Mips::FCOND_OEQ;
 485   case ISD::SETUNE: return Mips::FCOND_UNE;
 486   case ISD::SETLT:
 487   case ISD::SETOLT: return Mips::FCOND_OLT;
 488   case ISD::SETGT:
 489   case ISD::SETOGT: return Mips::FCOND_OGT;
 490   case ISD::SETLE:
 491   case ISD::SETOLE: return Mips::FCOND_OLE;
 492   case ISD::SETGE:
 493   case ISD::SETOGE: return Mips::FCOND_OGE;
 494   case ISD::SETULT: return Mips::FCOND_ULT;
 495   case ISD::SETULE: return Mips::FCOND_ULE;
 496   case ISD::SETUGT: return Mips::FCOND_UGT;
 497   case ISD::SETUGE: return Mips::FCOND_UGE;
 498   case ISD::SETUO:  return Mips::FCOND_UN;
 499   case ISD::SETO:   return Mips::FCOND_OR;
 500   case ISD::SETNE:
 501   case ISD::SETONE: return Mips::FCOND_ONE;
 502   case ISD::SETUEQ: return Mips::FCOND_UEQ;
 503   }
 504 }
 505
 506
 507 /// This function returns true if the floating point conditional branches and
 508 /// conditional moves which use condition code CC should be inverted.
 509 static bool invertFPCondCodeUser(Mips::CondCode CC) {
 510   if (CC >= Mips::FCOND_F && CC <= Mips::FCOND_NGT)
 511     return false;
 512
 513   assert((CC >= Mips::FCOND_T && CC <= Mips::FCOND_GT) &&
 514          "Illegal Condition Code");
 515
 516   return true;
 517 }
 518
 519 // Creates and returns an FPCmp node from a setcc node.
 520 // Returns Op if setcc is not a floating point comparison.
 521 static SDValue createFPCmp(SelectionDAG &DAG, const SDValue &Op) {
 522   // must be a SETCC node
 523   if (Op.getOpcode() != ISD::SETCC)
 524     return Op;
 525
 526   SDValue LHS = Op.getOperand(0);
 527
 528   if (!LHS.getValueType().isFloatingPoint())
 529     return Op;
 530
 531   SDValue RHS = Op.getOperand(1);
 532   SDLoc DL(Op);
 533
 534   // Assume the 3rd operand is a CondCodeSDNode. Add code to check the type of
 535   // node if necessary.
 536   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
 537
 538   return DAG.getNode(MipsISD::FPCmp, DL, MVT::Glue, LHS, RHS,
 539                      DAG.getConstant(condCodeToFCC(CC), MVT::i32));
 540 }
 541
 542 // Creates and returns a CMovFPT/F node.
 543 static SDValue createCMovFP(SelectionDAG &DAG, SDValue Cond, SDValue True,
 544                             SDValue False, SDLoc DL) {
 545   ConstantSDNode *CC = cast<ConstantSDNode>(Cond.getOperand(2));
 546   bool invert = invertFPCondCodeUser((Mips::CondCode)CC->getSExtValue());
 547   SDValue FCC0 = DAG.getRegister(Mips::FCC0, MVT::i32);
 548
 549   return DAG.getNode((invert ? MipsISD::CMovFP_F : MipsISD::CMovFP_T), DL,
 550                      True.getValueType(), True, FCC0, False, Cond);
 551 }
 552
 553 static SDValue performSELECTCombine(SDNode *N, SelectionDAG &DAG,
 554                                     TargetLowering::DAGCombinerInfo &DCI,
 555                                     const MipsSubtarget *Subtarget) {
 556   if (DCI.isBeforeLegalizeOps())
 557     return SDValue();
 558
 559   SDValue SetCC = N->getOperand(0);
 560
 561   if ((SetCC.getOpcode() != ISD::SETCC) ||
 562       !SetCC.getOperand(0).getValueType().isInteger())
 563     return SDValue();
 564
 565   SDValue False = N->getOperand(2);
 566   EVT FalseTy = False.getValueType();
 567
 568   if (!FalseTy.isInteger())
 569     return SDValue();
 570
 571   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(False);
 572
 573   if (!CN || CN->getZExtValue())
 574     return SDValue();
 575
 576   const SDLoc DL(N);
 577   ISD::CondCode CC = cast<CondCodeSDNode>(SetCC.getOperand(2))->get();
 578   SDValue True = N->getOperand(1);
 579
 580   SetCC = DAG.getSetCC(DL, SetCC.getValueType(), SetCC.getOperand(0),
 581                        SetCC.getOperand(1), ISD::getSetCCInverse(CC, true));
 582
 583   return DAG.getNode(ISD::SELECT, DL, FalseTy, SetCC, False, True);
 584 }
 585
 586 static SDValue performANDCombine(SDNode *N, SelectionDAG &DAG,
 587                                  TargetLowering::DAGCombinerInfo &DCI,
 588                                  const MipsSubtarget *Subtarget) {
 589   // Pattern match EXT.
 590   //  $dst = and ((sra or srl) $src , pos), (2**size - 1)
 591   //  => ext $dst, $src, size, pos
 592   if (DCI.isBeforeLegalizeOps() || !Subtarget->hasMips32r2())
 593     return SDValue();
 594
 595   SDValue ShiftRight = N->getOperand(0), Mask = N->getOperand(1);
 596   unsigned ShiftRightOpc = ShiftRight.getOpcode();
 597
 598   // Op's first operand must be a shift right.
 599   if (ShiftRightOpc != ISD::SRA && ShiftRightOpc != ISD::SRL)
 600     return SDValue();
 601
 602   // The second operand of the shift must be an immediate.
 603   ConstantSDNode *CN;
 604   if (!(CN = dyn_cast<ConstantSDNode>(ShiftRight.getOperand(1))))
 605     return SDValue();
 606
 607   uint64_t Pos = CN->getZExtValue();
 608   uint64_t SMPos, SMSize;
 609
 610   // Op's second operand must be a shifted mask.
 611   if (!(CN = dyn_cast<ConstantSDNode>(Mask)) ||
 612       !isShiftedMask(CN->getZExtValue(), SMPos, SMSize))
 613     return SDValue();
 614
 615   // Return if the shifted mask does not start at bit 0 or the sum of its size
 616   // and Pos exceeds the word's size.
 617   EVT ValTy = N->getValueType(0);
 618   if (SMPos != 0 || Pos + SMSize > ValTy.getSizeInBits())
 619     return SDValue();
 620
 621   return DAG.getNode(MipsISD::Ext, SDLoc(N), ValTy,
 622                      ShiftRight.getOperand(0), DAG.getConstant(Pos, MVT::i32),
 623                      DAG.getConstant(SMSize, MVT::i32));
 624 }
 625
 626 static SDValue performORCombine(SDNode *N, SelectionDAG &DAG,
 627                                 TargetLowering::DAGCombinerInfo &DCI,
 628                                 const MipsSubtarget *Subtarget) {
 629   // Pattern match INS.
 630   //  $dst = or (and $src1 , mask0), (and (shl $src, pos), mask1),
 631   //  where mask1 = (2**size - 1) << pos, mask0 = ~mask1
 632   //  => ins $dst, $src, size, pos, $src1
 633   if (DCI.isBeforeLegalizeOps() || !Subtarget->hasMips32r2())
 634     return SDValue();
 635
 636   SDValue And0 = N->getOperand(0), And1 = N->getOperand(1);
 637   uint64_t SMPos0, SMSize0, SMPos1, SMSize1;
 638   ConstantSDNode *CN;
 639
 640   // See if Op's first operand matches (and $src1 , mask0).
 641   if (And0.getOpcode() != ISD::AND)
 642     return SDValue();
 643
 644   if (!(CN = dyn_cast<ConstantSDNode>(And0.getOperand(1))) ||
 645       !isShiftedMask(~CN->getSExtValue(), SMPos0, SMSize0))
 646     return SDValue();
 647
 648   // See if Op's second operand matches (and (shl $src, pos), mask1).
 649   if (And1.getOpcode() != ISD::AND)
 650     return SDValue();
 651
 652   if (!(CN = dyn_cast<ConstantSDNode>(And1.getOperand(1))) ||
 653       !isShiftedMask(CN->getZExtValue(), SMPos1, SMSize1))
 654     return SDValue();
 655
 656   // The shift masks must have the same position and size.
 657   if (SMPos0 != SMPos1 || SMSize0 != SMSize1)
 658     return SDValue();
 659
 660   SDValue Shl = And1.getOperand(0);
 661   if (Shl.getOpcode() != ISD::SHL)
 662     return SDValue();
 663
 664   if (!(CN = dyn_cast<ConstantSDNode>(Shl.getOperand(1))))
 665     return SDValue();
 666
 667   unsigned Shamt = CN->getZExtValue();
 668
 669   // Return if the shift amount and the first bit position of mask are not the
 670   // same.
 671   EVT ValTy = N->getValueType(0);
 672   if ((Shamt != SMPos0) || (SMPos0 + SMSize0 > ValTy.getSizeInBits()))
 673     return SDValue();
 674
 675   return DAG.getNode(MipsISD::Ins, SDLoc(N), ValTy, Shl.getOperand(0),
 676                      DAG.getConstant(SMPos0, MVT::i32),
 677                      DAG.getConstant(SMSize0, MVT::i32), And0.getOperand(0));
 678 }
 679
 680 static SDValue performADDCombine(SDNode *N, SelectionDAG &DAG,
 681                                  TargetLowering::DAGCombinerInfo &DCI,
 682                                  const MipsSubtarget *Subtarget) {
 683   // (add v0, (add v1, abs_lo(tjt))) => (add (add v0, v1), abs_lo(tjt))
 684
 685   if (DCI.isBeforeLegalizeOps())
 686     return SDValue();
 687
 688   SDValue Add = N->getOperand(1);
 689
 690   if (Add.getOpcode() != ISD::ADD)
 691     return SDValue();
 692
 693   SDValue Lo = Add.getOperand(1);
 694
 695   if ((Lo.getOpcode() != MipsISD::Lo) ||
 696       (Lo.getOperand(0).getOpcode() != ISD::TargetJumpTable))
 697     return SDValue();
 698
 699   EVT ValTy = N->getValueType(0);
 700   SDLoc DL(N);
 701
 702   SDValue Add1 = DAG.getNode(ISD::ADD, DL, ValTy, N->getOperand(0),
 703                              Add.getOperand(0));
 704   return DAG.getNode(ISD::ADD, DL, ValTy, Add1, Lo);
 705 }
 706
 707 SDValue  MipsTargetLowering::PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI)
 708   const {
 709   SelectionDAG &DAG = DCI.DAG;
 710   unsigned Opc = N->getOpcode();
 711
 712   switch (Opc) {
 713   default: break;
 714   case ISD::SDIVREM:
 715   case ISD::UDIVREM:
 716     return performDivRemCombine(N, DAG, DCI, Subtarget);
 717   case ISD::SELECT:
 718     return performSELECTCombine(N, DAG, DCI, Subtarget);
 719   case ISD::AND:
 720     return performANDCombine(N, DAG, DCI, Subtarget);
 721   case ISD::OR:
 722     return performORCombine(N, DAG, DCI, Subtarget);
 723   case ISD::ADD:
 724     return performADDCombine(N, DAG, DCI, Subtarget);
 725   }
 726
 727   return SDValue();
 728 }
 729
 730 void
 731 MipsTargetLowering::LowerOperationWrapper(SDNode *N,
 732                                           SmallVectorImpl<SDValue> &Results,
 733                                           SelectionDAG &DAG) const {
 734   SDValue Res = LowerOperation(SDValue(N, 0), DAG);
 735
 736   for (unsigned I = 0, E = Res->getNumValues(); I != E; ++I)
 737     Results.push_back(Res.getValue(I));
 738 }
 739
 740 void
 741 MipsTargetLowering::ReplaceNodeResults(SDNode *N,
 742                                        SmallVectorImpl<SDValue> &Results,
 743                                        SelectionDAG &DAG) const {
 744   return LowerOperationWrapper(N, Results, DAG);
 745 }
 746
 747 SDValue MipsTargetLowering::
 748 LowerOperation(SDValue Op, SelectionDAG &DAG) const
 749 {
 750   switch (Op.getOpcode())
 751   {
 752   case ISD::BR_JT:              return lowerBR_JT(Op, DAG);
 753   case ISD::BRCOND:             return lowerBRCOND(Op, DAG);
 754   case ISD::ConstantPool:       return lowerConstantPool(Op, DAG);
 755   case ISD::GlobalAddress:      return lowerGlobalAddress(Op, DAG);
 756   case ISD::BlockAddress:       return lowerBlockAddress(Op, DAG);
 757   case ISD::GlobalTLSAddress:   return lowerGlobalTLSAddress(Op, DAG);
 758   case ISD::JumpTable:          return lowerJumpTable(Op, DAG);
 759   case ISD::SELECT:             return lowerSELECT(Op, DAG);
 760   case ISD::SELECT_CC:          return lowerSELECT_CC(Op, DAG);
 761   case ISD::SETCC:              return lowerSETCC(Op, DAG);
 762   case ISD::VASTART:            return lowerVASTART(Op, DAG);
 763   case ISD::FCOPYSIGN:          return lowerFCOPYSIGN(Op, DAG);
 764   case ISD::FABS:               return lowerFABS(Op, DAG);
 765   case ISD::FRAMEADDR:          return lowerFRAMEADDR(Op, DAG);
 766   case ISD::RETURNADDR:         return lowerRETURNADDR(Op, DAG);
 767   case ISD::EH_RETURN:          return lowerEH_RETURN(Op, DAG);
 768   case ISD::ATOMIC_FENCE:       return lowerATOMIC_FENCE(Op, DAG);
 769   case ISD::SHL_PARTS:          return lowerShiftLeftParts(Op, DAG);
 770   case ISD::SRA_PARTS:          return lowerShiftRightParts(Op, DAG, true);
 771   case ISD::SRL_PARTS:          return lowerShiftRightParts(Op, DAG, false);
 772   case ISD::LOAD:               return lowerLOAD(Op, DAG);
 773   case ISD::STORE:              return lowerSTORE(Op, DAG);
 774   case ISD::ADD:                return lowerADD(Op, DAG);
 775   case ISD::FP_TO_SINT:         return lowerFP_TO_SINT(Op, DAG);
 776   }
 777   return SDValue();
 778 }
 779
 780 //===----------------------------------------------------------------------===//
 781 //  Lower helper functions
 782 //===----------------------------------------------------------------------===//
 783
 784 // addLiveIn - This helper function adds the specified physical register to the
 785 // MachineFunction as a live in value.  It also creates a corresponding
 786 // virtual register for it.
 787 static unsigned
 788 addLiveIn(MachineFunction &MF, unsigned PReg, const TargetRegisterClass *RC)
 789 {
 790   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
 791   MF.getRegInfo().addLiveIn(PReg, VReg);
 792   return VReg;
 793 }
 794
 795 static MachineBasicBlock *expandPseudoDIV(MachineInstr *MI,
 796                                           MachineBasicBlock &MBB,
 797                                           const TargetInstrInfo &TII,
 798                                           bool Is64Bit) {
 799   if (NoZeroDivCheck)
 800     return &MBB;
 801
 802   // Insert instruction "teq $divisor_reg, $zero, 7".
 803   MachineBasicBlock::iterator I(MI);
 804   MachineInstrBuilder MIB;
 805   MIB = BuildMI(MBB, llvm::next(I), MI->getDebugLoc(), TII.get(Mips::TEQ))
 806     .addOperand(MI->getOperand(2)).addReg(Mips::ZERO).addImm(7);
 807
 808   // Use the 32-bit sub-register if this is a 64-bit division.
 809   if (Is64Bit)
 810     MIB->getOperand(0).setSubReg(Mips::sub_32);
 811
 812   return &MBB;
 813 }
 814
 815 MachineBasicBlock *
 816 MipsTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 817                                                 MachineBasicBlock *BB) const {
 818   switch (MI->getOpcode()) {
 819   default:
 820     llvm_unreachable("Unexpected instr type to insert");
 821   case Mips::ATOMIC_LOAD_ADD_I8:
 822     return emitAtomicBinaryPartword(MI, BB, 1, Mips::ADDu);
 823   case Mips::ATOMIC_LOAD_ADD_I16:
 824     return emitAtomicBinaryPartword(MI, BB, 2, Mips::ADDu);
 825   case Mips::ATOMIC_LOAD_ADD_I32:
 826     return emitAtomicBinary(MI, BB, 4, Mips::ADDu);
 827   case Mips::ATOMIC_LOAD_ADD_I64:
 828     return emitAtomicBinary(MI, BB, 8, Mips::DADDu);
 829
 830   case Mips::ATOMIC_LOAD_AND_I8:
 831     return emitAtomicBinaryPartword(MI, BB, 1, Mips::AND);
 832   case Mips::ATOMIC_LOAD_AND_I16:
 833     return emitAtomicBinaryPartword(MI, BB, 2, Mips::AND);
 834   case Mips::ATOMIC_LOAD_AND_I32:
 835     return emitAtomicBinary(MI, BB, 4, Mips::AND);
 836   case Mips::ATOMIC_LOAD_AND_I64:
 837     return emitAtomicBinary(MI, BB, 8, Mips::AND64);
 838
 839   case Mips::ATOMIC_LOAD_OR_I8:
 840     return emitAtomicBinaryPartword(MI, BB, 1, Mips::OR);
 841   case Mips::ATOMIC_LOAD_OR_I16:
 842     return emitAtomicBinaryPartword(MI, BB, 2, Mips::OR);
 843   case Mips::ATOMIC_LOAD_OR_I32:
 844     return emitAtomicBinary(MI, BB, 4, Mips::OR);
 845   case Mips::ATOMIC_LOAD_OR_I64:
 846     return emitAtomicBinary(MI, BB, 8, Mips::OR64);
 847
 848   case Mips::ATOMIC_LOAD_XOR_I8:
 849     return emitAtomicBinaryPartword(MI, BB, 1, Mips::XOR);
 850   case Mips::ATOMIC_LOAD_XOR_I16:
 851     return emitAtomicBinaryPartword(MI, BB, 2, Mips::XOR);
 852   case Mips::ATOMIC_LOAD_XOR_I32:
 853     return emitAtomicBinary(MI, BB, 4, Mips::XOR);
 854   case Mips::ATOMIC_LOAD_XOR_I64:
 855     return emitAtomicBinary(MI, BB, 8, Mips::XOR64);
 856
 857   case Mips::ATOMIC_LOAD_NAND_I8:
 858     return emitAtomicBinaryPartword(MI, BB, 1, 0, true);
 859   case Mips::ATOMIC_LOAD_NAND_I16:
 860     return emitAtomicBinaryPartword(MI, BB, 2, 0, true);
 861   case Mips::ATOMIC_LOAD_NAND_I32:
 862     return emitAtomicBinary(MI, BB, 4, 0, true);
 863   case Mips::ATOMIC_LOAD_NAND_I64:
 864     return emitAtomicBinary(MI, BB, 8, 0, true);
 865
 866   case Mips::ATOMIC_LOAD_SUB_I8:
 867     return emitAtomicBinaryPartword(MI, BB, 1, Mips::SUBu);
 868   case Mips::ATOMIC_LOAD_SUB_I16:
 869     return emitAtomicBinaryPartword(MI, BB, 2, Mips::SUBu);
 870   case Mips::ATOMIC_LOAD_SUB_I32:
 871     return emitAtomicBinary(MI, BB, 4, Mips::SUBu);
 872   case Mips::ATOMIC_LOAD_SUB_I64:
 873     return emitAtomicBinary(MI, BB, 8, Mips::DSUBu);
 874
 875   case Mips::ATOMIC_SWAP_I8:
 876     return emitAtomicBinaryPartword(MI, BB, 1, 0);
 877   case Mips::ATOMIC_SWAP_I16:
 878     return emitAtomicBinaryPartword(MI, BB, 2, 0);
 879   case Mips::ATOMIC_SWAP_I32:
 880     return emitAtomicBinary(MI, BB, 4, 0);
 881   case Mips::ATOMIC_SWAP_I64:
 882     return emitAtomicBinary(MI, BB, 8, 0);
 883
 884   case Mips::ATOMIC_CMP_SWAP_I8:
 885     return emitAtomicCmpSwapPartword(MI, BB, 1);
 886   case Mips::ATOMIC_CMP_SWAP_I16:
 887     return emitAtomicCmpSwapPartword(MI, BB, 2);
 888   case Mips::ATOMIC_CMP_SWAP_I32:
 889     return emitAtomicCmpSwap(MI, BB, 4);
 890   case Mips::ATOMIC_CMP_SWAP_I64:
 891     return emitAtomicCmpSwap(MI, BB, 8);
 892   case Mips::PseudoSDIV:
 893   case Mips::PseudoUDIV:
 894     return expandPseudoDIV(MI, *BB, *getTargetMachine().getInstrInfo(), false);
 895   case Mips::PseudoDSDIV:
 896   case Mips::PseudoDUDIV:
 897     return expandPseudoDIV(MI, *BB, *getTargetMachine().getInstrInfo(), true);
 898   }
 899 }
 900
 901 // This function also handles Mips::ATOMIC_SWAP_I32 (when BinOpcode == 0), and
 902 // Mips::ATOMIC_LOAD_NAND_I32 (when Nand == true)
 903 MachineBasicBlock *
 904 MipsTargetLowering::emitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
 905                                      unsigned Size, unsigned BinOpcode,
 906                                      bool Nand) const {
 907   assert((Size == 4 || Size == 8) && "Unsupported size for EmitAtomicBinary.");
 908
 909   MachineFunction *MF = BB->getParent();
 910   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 911   const TargetRegisterClass *RC = getRegClassFor(MVT::getIntegerVT(Size * 8));
 912   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 913   DebugLoc DL = MI->getDebugLoc();
 914   unsigned LL, SC, AND, NOR, ZERO, BEQ;
 915
 916   if (Size == 4) {
 917     LL = Mips::LL;
 918     SC = Mips::SC;
 919     AND = Mips::AND;
 920     NOR = Mips::NOR;
 921     ZERO = Mips::ZERO;
 922     BEQ = Mips::BEQ;
 923   }
 924   else {
 925     LL = Mips::LLD;
 926     SC = Mips::SCD;
 927     AND = Mips::AND64;
 928     NOR = Mips::NOR64;
 929     ZERO = Mips::ZERO_64;
 930     BEQ = Mips::BEQ64;
 931   }
 932
 933   unsigned OldVal = MI->getOperand(0).getReg();
 934   unsigned Ptr = MI->getOperand(1).getReg();
 935   unsigned Incr = MI->getOperand(2).getReg();
 936
 937   unsigned StoreVal = RegInfo.createVirtualRegister(RC);
 938   unsigned AndRes = RegInfo.createVirtualRegister(RC);
 939   unsigned Success = RegInfo.createVirtualRegister(RC);
 940
 941   // insert new blocks after the current block
 942   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 943   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
 944   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
 945   MachineFunction::iterator It = BB;
 946   ++It;
 947   MF->insert(It, loopMBB);
 948   MF->insert(It, exitMBB);
 949
 950   // Transfer the remainder of BB and its successor edges to exitMBB.
 951   exitMBB->splice(exitMBB->begin(), BB,
 952                   llvm::next(MachineBasicBlock::iterator(MI)),
 953                   BB->end());
 954   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
 955
 956   //  thisMBB:
 957   //    ...
 958   //    fallthrough --> loopMBB
 959   BB->addSuccessor(loopMBB);
 960   loopMBB->addSuccessor(loopMBB);
 961   loopMBB->addSuccessor(exitMBB);
 962
 963   //  loopMBB:
 964   //    ll oldval, 0(ptr)
 965   //    <binop> storeval, oldval, incr
 966   //    sc success, storeval, 0(ptr)
 967   //    beq success, $0, loopMBB
 968   BB = loopMBB;
 969   BuildMI(BB, DL, TII->get(LL), OldVal).addReg(Ptr).addImm(0);
 970   if (Nand) {
 971     //  and andres, oldval, incr
 972     //  nor storeval, $0, andres
 973     BuildMI(BB, DL, TII->get(AND), AndRes).addReg(OldVal).addReg(Incr);
 974     BuildMI(BB, DL, TII->get(NOR), StoreVal).addReg(ZERO).addReg(AndRes);
 975   } else if (BinOpcode) {
 976     //  <binop> storeval, oldval, incr
 977     BuildMI(BB, DL, TII->get(BinOpcode), StoreVal).addReg(OldVal).addReg(Incr);
 978   } else {
 979     StoreVal = Incr;
 980   }
 981   BuildMI(BB, DL, TII->get(SC), Success).addReg(StoreVal).addReg(Ptr).addImm(0);
 982   BuildMI(BB, DL, TII->get(BEQ)).addReg(Success).addReg(ZERO).addMBB(loopMBB);
 983
 984   MI->eraseFromParent();   // The instruction is gone now.
 985
 986   return exitMBB;
 987 }
 988
 989 MachineBasicBlock *
 990 MipsTargetLowering::emitAtomicBinaryPartword(MachineInstr *MI,
 991                                              MachineBasicBlock *BB,
 992                                              unsigned Size, unsigned BinOpcode,
 993                                              bool Nand) const {
 994   assert((Size == 1 || Size == 2) &&
 995       "Unsupported size for EmitAtomicBinaryPartial.");
 996
 997   MachineFunction *MF = BB->getParent();
 998   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 999   const TargetRegisterClass *RC = getRegClassFor(MVT::i32);
1000   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1001   DebugLoc DL = MI->getDebugLoc();
1002
1003   unsigned Dest = MI->getOperand(0).getReg();
1004   unsigned Ptr = MI->getOperand(1).getReg();
1005   unsigned Incr = MI->getOperand(2).getReg();
1006
1007   unsigned AlignedAddr = RegInfo.createVirtualRegister(RC);
1008   unsigned ShiftAmt = RegInfo.createVirtualRegister(RC);
1009   unsigned Mask = RegInfo.createVirtualRegister(RC);
1010   unsigned Mask2 = RegInfo.createVirtualRegister(RC);
1011   unsigned NewVal = RegInfo.createVirtualRegister(RC);
1012   unsigned OldVal = RegInfo.createVirtualRegister(RC);
1013   unsigned Incr2 = RegInfo.createVirtualRegister(RC);
1014   unsigned MaskLSB2 = RegInfo.createVirtualRegister(RC);
1015   unsigned PtrLSB2 = RegInfo.createVirtualRegister(RC);
1016   unsigned MaskUpper = RegInfo.createVirtualRegister(RC);
1017   unsigned AndRes = RegInfo.createVirtualRegister(RC);
1018   unsigned BinOpRes = RegInfo.createVirtualRegister(RC);
1019   unsigned MaskedOldVal0 = RegInfo.createVirtualRegister(RC);
1020   unsigned StoreVal = RegInfo.createVirtualRegister(RC);
1021   unsigned MaskedOldVal1 = RegInfo.createVirtualRegister(RC);
1022   unsigned SrlRes = RegInfo.createVirtualRegister(RC);
1023   unsigned SllRes = RegInfo.createVirtualRegister(RC);
1024   unsigned Success = RegInfo.createVirtualRegister(RC);
1025
1026   // insert new blocks after the current block
1027   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1028   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1029   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1030   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1031   MachineFunction::iterator It = BB;
1032   ++It;
1033   MF->insert(It, loopMBB);
1034   MF->insert(It, sinkMBB);
1035   MF->insert(It, exitMBB);
1036
1037   // Transfer the remainder of BB and its successor edges to exitMBB.
1038   exitMBB->splice(exitMBB->begin(), BB,
1039                   llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
1040   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
1041
1042   BB->addSuccessor(loopMBB);
1043   loopMBB->addSuccessor(loopMBB);
1044   loopMBB->addSuccessor(sinkMBB);
1045   sinkMBB->addSuccessor(exitMBB);
1046
1047   //  thisMBB:
1048   //    addiu   masklsb2,$0,-4                # 0xfffffffc
1049   //    and     alignedaddr,ptr,masklsb2
1050   //    andi    ptrlsb2,ptr,3
1051   //    sll     shiftamt,ptrlsb2,3
1052   //    ori     maskupper,$0,255               # 0xff
1053   //    sll     mask,maskupper,shiftamt
1054   //    nor     mask2,$0,mask
1055   //    sll     incr2,incr,shiftamt
1056
1057   int64_t MaskImm = (Size == 1) ? 255 : 65535;
1058   BuildMI(BB, DL, TII->get(Mips::ADDiu), MaskLSB2)
1059     .addReg(Mips::ZERO).addImm(-4);
1060   BuildMI(BB, DL, TII->get(Mips::AND), AlignedAddr)
1061     .addReg(Ptr).addReg(MaskLSB2);
1062   BuildMI(BB, DL, TII->get(Mips::ANDi), PtrLSB2).addReg(Ptr).addImm(3);
1063   if (Subtarget->isLittle()) {
1064     BuildMI(BB, DL, TII->get(Mips::SLL), ShiftAmt).addReg(PtrLSB2).addImm(3);
1065   } else {
1066     unsigned Off = RegInfo.createVirtualRegister(RC);
1067     BuildMI(BB, DL, TII->get(Mips::XORi), Off)
1068       .addReg(PtrLSB2).addImm((Size == 1) ? 3 : 2);
1069     BuildMI(BB, DL, TII->get(Mips::SLL), ShiftAmt).addReg(Off).addImm(3);
1070   }
1071   BuildMI(BB, DL, TII->get(Mips::ORi), MaskUpper)
1072     .addReg(Mips::ZERO).addImm(MaskImm);
1073   BuildMI(BB, DL, TII->get(Mips::SLLV), Mask)
1074     .addReg(MaskUpper).addReg(ShiftAmt);
1075   BuildMI(BB, DL, TII->get(Mips::NOR), Mask2).addReg(Mips::ZERO).addReg(Mask);
1076   BuildMI(BB, DL, TII->get(Mips::SLLV), Incr2).addReg(Incr).addReg(ShiftAmt);
1077
1078   // atomic.load.binop
1079   // loopMBB:
1080   //   ll      oldval,0(alignedaddr)
1081   //   binop   binopres,oldval,incr2
1082   //   and     newval,binopres,mask
1083   //   and     maskedoldval0,oldval,mask2
1084   //   or      storeval,maskedoldval0,newval
1085   //   sc      success,storeval,0(alignedaddr)
1086   //   beq     success,$0,loopMBB
1087
1088   // atomic.swap
1089   // loopMBB:
1090   //   ll      oldval,0(alignedaddr)
1091   //   and     newval,incr2,mask
1092   //   and     maskedoldval0,oldval,mask2
1093   //   or      storeval,maskedoldval0,newval
1094   //   sc      success,storeval,0(alignedaddr)
1095   //   beq     success,$0,loopMBB
1096
1097   BB = loopMBB;
1098   BuildMI(BB, DL, TII->get(Mips::LL), OldVal).addReg(AlignedAddr).addImm(0);
1099   if (Nand) {
1100     //  and andres, oldval, incr2
1101     //  nor binopres, $0, andres
1102     //  and newval, binopres, mask
1103     BuildMI(BB, DL, TII->get(Mips::AND), AndRes).addReg(OldVal).addReg(Incr2);
1104     BuildMI(BB, DL, TII->get(Mips::NOR), BinOpRes)
1105       .addReg(Mips::ZERO).addReg(AndRes);
1106     BuildMI(BB, DL, TII->get(Mips::AND), NewVal).addReg(BinOpRes).addReg(Mask);
1107   } else if (BinOpcode) {
1108     //  <binop> binopres, oldval, incr2
1109     //  and newval, binopres, mask
1110     BuildMI(BB, DL, TII->get(BinOpcode), BinOpRes).addReg(OldVal).addReg(Incr2);
1111     BuildMI(BB, DL, TII->get(Mips::AND), NewVal).addReg(BinOpRes).addReg(Mask);
1112   } else {// atomic.swap
1113     //  and newval, incr2, mask
1114     BuildMI(BB, DL, TII->get(Mips::AND), NewVal).addReg(Incr2).addReg(Mask);
1115   }
1116
1117   BuildMI(BB, DL, TII->get(Mips::AND), MaskedOldVal0)
1118     .addReg(OldVal).addReg(Mask2);
1119   BuildMI(BB, DL, TII->get(Mips::OR), StoreVal)
1120     .addReg(MaskedOldVal0).addReg(NewVal);
1121   BuildMI(BB, DL, TII->get(Mips::SC), Success)
1122     .addReg(StoreVal).addReg(AlignedAddr).addImm(0);
1123   BuildMI(BB, DL, TII->get(Mips::BEQ))
1124     .addReg(Success).addReg(Mips::ZERO).addMBB(loopMBB);
1125
1126   //  sinkMBB:
1127   //    and     maskedoldval1,oldval,mask
1128   //    srl     srlres,maskedoldval1,shiftamt
1129   //    sll     sllres,srlres,24
1130   //    sra     dest,sllres,24
1131   BB = sinkMBB;
1132   int64_t ShiftImm = (Size == 1) ? 24 : 16;
1133
1134   BuildMI(BB, DL, TII->get(Mips::AND), MaskedOldVal1)
1135     .addReg(OldVal).addReg(Mask);
1136   BuildMI(BB, DL, TII->get(Mips::SRLV), SrlRes)
1137       .addReg(MaskedOldVal1).addReg(ShiftAmt);
1138   BuildMI(BB, DL, TII->get(Mips::SLL), SllRes)
1139       .addReg(SrlRes).addImm(ShiftImm);
1140   BuildMI(BB, DL, TII->get(Mips::SRA), Dest)
1141       .addReg(SllRes).addImm(ShiftImm);
1142
1143   MI->eraseFromParent();   // The instruction is gone now.
1144
1145   return exitMBB;
1146 }
1147
1148 MachineBasicBlock *
1149 MipsTargetLowering::emitAtomicCmpSwap(MachineInstr *MI,
1150                                       MachineBasicBlock *BB,
1151                                       unsigned Size) const {
1152   assert((Size == 4 || Size == 8) && "Unsupported size for EmitAtomicCmpSwap.");
1153
1154   MachineFunction *MF = BB->getParent();
1155   MachineRegisterInfo &RegInfo = MF->getRegInfo();
1156   const TargetRegisterClass *RC = getRegClassFor(MVT::getIntegerVT(Size * 8));
1157   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1158   DebugLoc DL = MI->getDebugLoc();
1159   unsigned LL, SC, ZERO, BNE, BEQ;
1160
1161   if (Size == 4) {
1162     LL = Mips::LL;
1163     SC = Mips::SC;
1164     ZERO = Mips::ZERO;
1165     BNE = Mips::BNE;
1166     BEQ = Mips::BEQ;
1167   }
1168   else {
1169     LL = Mips::LLD;
1170     SC = Mips::SCD;
1171     ZERO = Mips::ZERO_64;
1172     BNE = Mips::BNE64;
1173     BEQ = Mips::BEQ64;
1174   }
1175
1176   unsigned Dest    = MI->getOperand(0).getReg();
1177   unsigned Ptr     = MI->getOperand(1).getReg();
1178   unsigned OldVal  = MI->getOperand(2).getReg();
1179   unsigned NewVal  = MI->getOperand(3).getReg();
1180
1181   unsigned Success = RegInfo.createVirtualRegister(RC);
1182
1183   // insert new blocks after the current block
1184   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1185   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
1186   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
1187   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1188   MachineFunction::iterator It = BB;
1189   ++It;
1190   MF->insert(It, loop1MBB);
1191   MF->insert(It, loop2MBB);
1192   MF->insert(It, exitMBB);
1193
1194   // Transfer the remainder of BB and its successor edges to exitMBB.
1195   exitMBB->splice(exitMBB->begin(), BB,
1196                   llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
1197   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
1198
1199   //  thisMBB:
1200   //    ...
1201   //    fallthrough --> loop1MBB
1202   BB->addSuccessor(loop1MBB);
1203   loop1MBB->addSuccessor(exitMBB);
1204   loop1MBB->addSuccessor(loop2MBB);
1205   loop2MBB->addSuccessor(loop1MBB);
1206   loop2MBB->addSuccessor(exitMBB);
1207
1208   // loop1MBB:
1209   //   ll dest, 0(ptr)
1210   //   bne dest, oldval, exitMBB
1211   BB = loop1MBB;
1212   BuildMI(BB, DL, TII->get(LL), Dest).addReg(Ptr).addImm(0);
1213   BuildMI(BB, DL, TII->get(BNE))
1214     .addReg(Dest).addReg(OldVal).addMBB(exitMBB);
1215
1216   // loop2MBB:
1217   //   sc success, newval, 0(ptr)
1218   //   beq success, $0, loop1MBB
1219   BB = loop2MBB;
1220   BuildMI(BB, DL, TII->get(SC), Success)
1221     .addReg(NewVal).addReg(Ptr).addImm(0);
1222   BuildMI(BB, DL, TII->get(BEQ))
1223     .addReg(Success).addReg(ZERO).addMBB(loop1MBB);
1224
1225   MI->eraseFromParent();   // The instruction is gone now.
1226
1227   return exitMBB;
1228 }
1229
1230 MachineBasicBlock *
1231 MipsTargetLowering::emitAtomicCmpSwapPartword(MachineInstr *MI,
1232                                               MachineBasicBlock *BB,
1233                                               unsigned Size) const {
1234   assert((Size == 1 || Size == 2) &&
1235       "Unsupported size for EmitAtomicCmpSwapPartial.");
1236
1237   MachineFunction *MF = BB->getParent();
1238   MachineRegisterInfo &RegInfo = MF->getRegInfo();
1239   const TargetRegisterClass *RC = getRegClassFor(MVT::i32);
1240   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1241   DebugLoc DL = MI->getDebugLoc();
1242
1243   unsigned Dest    = MI->getOperand(0).getReg();
1244   unsigned Ptr     = MI->getOperand(1).getReg();
1245   unsigned CmpVal  = MI->getOperand(2).getReg();
1246   unsigned NewVal  = MI->getOperand(3).getReg();
1247
1248   unsigned AlignedAddr = RegInfo.createVirtualRegister(RC);
1249   unsigned ShiftAmt = RegInfo.createVirtualRegister(RC);
1250   unsigned Mask = RegInfo.createVirtualRegister(RC);
1251   unsigned Mask2 = RegInfo.createVirtualRegister(RC);
1252   unsigned ShiftedCmpVal = RegInfo.createVirtualRegister(RC);
1253   unsigned OldVal = RegInfo.createVirtualRegister(RC);
1254   unsigned MaskedOldVal0 = RegInfo.createVirtualRegister(RC);
1255   unsigned ShiftedNewVal = RegInfo.createVirtualRegister(RC);
1256   unsigned MaskLSB2 = RegInfo.createVirtualRegister(RC);
1257   unsigned PtrLSB2 = RegInfo.createVirtualRegister(RC);
1258   unsigned MaskUpper = RegInfo.createVirtualRegister(RC);
1259   unsigned MaskedCmpVal = RegInfo.createVirtualRegister(RC);
1260   unsigned MaskedNewVal = RegInfo.createVirtualRegister(RC);
1261   unsigned MaskedOldVal1 = RegInfo.createVirtualRegister(RC);
1262   unsigned StoreVal = RegInfo.createVirtualRegister(RC);
1263   unsigned SrlRes = RegInfo.createVirtualRegister(RC);
1264   unsigned SllRes = RegInfo.createVirtualRegister(RC);
1265   unsigned Success = RegInfo.createVirtualRegister(RC);
1266
1267   // insert new blocks after the current block
1268   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1269   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
1270   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
1271   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1272   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1273   MachineFunction::iterator It = BB;
1274   ++It;
1275   MF->insert(It, loop1MBB);
1276   MF->insert(It, loop2MBB);
1277   MF->insert(It, sinkMBB);
1278   MF->insert(It, exitMBB);
1279
1280   // Transfer the remainder of BB and its successor edges to exitMBB.
1281   exitMBB->splice(exitMBB->begin(), BB,
1282                   llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
1283   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
1284
1285   BB->addSuccessor(loop1MBB);
1286   loop1MBB->addSuccessor(sinkMBB);
1287   loop1MBB->addSuccessor(loop2MBB);
1288   loop2MBB->addSuccessor(loop1MBB);
1289   loop2MBB->addSuccessor(sinkMBB);
1290   sinkMBB->addSuccessor(exitMBB);
1291
1292   // FIXME: computation of newval2 can be moved to loop2MBB.
1293   //  thisMBB:
1294   //    addiu   masklsb2,$0,-4                # 0xfffffffc
1295   //    and     alignedaddr,ptr,masklsb2
1296   //    andi    ptrlsb2,ptr,3
1297   //    sll     shiftamt,ptrlsb2,3
1298   //    ori     maskupper,$0,255               # 0xff
1299   //    sll     mask,maskupper,shiftamt
1300   //    nor     mask2,$0,mask
1301   //    andi    maskedcmpval,cmpval,255
1302   //    sll     shiftedcmpval,maskedcmpval,shiftamt
1303   //    andi    maskednewval,newval,255
1304   //    sll     shiftednewval,maskednewval,shiftamt
1305   int64_t MaskImm = (Size == 1) ? 255 : 65535;
1306   BuildMI(BB, DL, TII->get(Mips::ADDiu), MaskLSB2)
1307     .addReg(Mips::ZERO).addImm(-4);
1308   BuildMI(BB, DL, TII->get(Mips::AND), AlignedAddr)
1309     .addReg(Ptr).addReg(MaskLSB2);
1310   BuildMI(BB, DL, TII->get(Mips::ANDi), PtrLSB2).addReg(Ptr).addImm(3);
1311   if (Subtarget->isLittle()) {
1312     BuildMI(BB, DL, TII->get(Mips::SLL), ShiftAmt).addReg(PtrLSB2).addImm(3);
1313   } else {
1314     unsigned Off = RegInfo.createVirtualRegister(RC);
1315     BuildMI(BB, DL, TII->get(Mips::XORi), Off)
1316       .addReg(PtrLSB2).addImm((Size == 1) ? 3 : 2);
1317     BuildMI(BB, DL, TII->get(Mips::SLL), ShiftAmt).addReg(Off).addImm(3);
1318   }
1319   BuildMI(BB, DL, TII->get(Mips::ORi), MaskUpper)
1320     .addReg(Mips::ZERO).addImm(MaskImm);
1321   BuildMI(BB, DL, TII->get(Mips::SLLV), Mask)
1322     .addReg(MaskUpper).addReg(ShiftAmt);
1323   BuildMI(BB, DL, TII->get(Mips::NOR), Mask2).addReg(Mips::ZERO).addReg(Mask);
1324   BuildMI(BB, DL, TII->get(Mips::ANDi), MaskedCmpVal)
1325     .addReg(CmpVal).addImm(MaskImm);
1326   BuildMI(BB, DL, TII->get(Mips::SLLV), ShiftedCmpVal)
1327     .addReg(MaskedCmpVal).addReg(ShiftAmt);
1328   BuildMI(BB, DL, TII->get(Mips::ANDi), MaskedNewVal)
1329     .addReg(NewVal).addImm(MaskImm);
1330   BuildMI(BB, DL, TII->get(Mips::SLLV), ShiftedNewVal)
1331     .addReg(MaskedNewVal).addReg(ShiftAmt);
1332
1333   //  loop1MBB:
1334   //    ll      oldval,0(alginedaddr)
1335   //    and     maskedoldval0,oldval,mask
1336   //    bne     maskedoldval0,shiftedcmpval,sinkMBB
1337   BB = loop1MBB;
1338   BuildMI(BB, DL, TII->get(Mips::LL), OldVal).addReg(AlignedAddr).addImm(0);
1339   BuildMI(BB, DL, TII->get(Mips::AND), MaskedOldVal0)
1340     .addReg(OldVal).addReg(Mask);
1341   BuildMI(BB, DL, TII->get(Mips::BNE))
1342     .addReg(MaskedOldVal0).addReg(ShiftedCmpVal).addMBB(sinkMBB);
1343
1344   //  loop2MBB:
1345   //    and     maskedoldval1,oldval,mask2
1346   //    or      storeval,maskedoldval1,shiftednewval
1347   //    sc      success,storeval,0(alignedaddr)
1348   //    beq     success,$0,loop1MBB
1349   BB = loop2MBB;
1350   BuildMI(BB, DL, TII->get(Mips::AND), MaskedOldVal1)
1351     .addReg(OldVal).addReg(Mask2);
1352   BuildMI(BB, DL, TII->get(Mips::OR), StoreVal)
1353     .addReg(MaskedOldVal1).addReg(ShiftedNewVal);
1354   BuildMI(BB, DL, TII->get(Mips::SC), Success)
1355       .addReg(StoreVal).addReg(AlignedAddr).addImm(0);
1356   BuildMI(BB, DL, TII->get(Mips::BEQ))
1357       .addReg(Success).addReg(Mips::ZERO).addMBB(loop1MBB);
1358
1359   //  sinkMBB:
1360   //    srl     srlres,maskedoldval0,shiftamt
1361   //    sll     sllres,srlres,24
1362   //    sra     dest,sllres,24
1363   BB = sinkMBB;
1364   int64_t ShiftImm = (Size == 1) ? 24 : 16;
1365
1366   BuildMI(BB, DL, TII->get(Mips::SRLV), SrlRes)
1367       .addReg(MaskedOldVal0).addReg(ShiftAmt);
1368   BuildMI(BB, DL, TII->get(Mips::SLL), SllRes)
1369       .addReg(SrlRes).addImm(ShiftImm);
1370   BuildMI(BB, DL, TII->get(Mips::SRA), Dest)
1371       .addReg(SllRes).addImm(ShiftImm);
1372
1373   MI->eraseFromParent();   // The instruction is gone now.
1374
1375   return exitMBB;
1376 }
1377
1378 //===----------------------------------------------------------------------===//
1379 //  Misc Lower Operation implementation
1380 //===----------------------------------------------------------------------===//
1381 SDValue MipsTargetLowering::lowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
1382   SDValue Chain = Op.getOperand(0);
1383   SDValue Table = Op.getOperand(1);
1384   SDValue Index = Op.getOperand(2);
1385   SDLoc DL(Op);
1386   EVT PTy = getPointerTy();
1387   unsigned EntrySize =
1388     DAG.getMachineFunction().getJumpTableInfo()->getEntrySize(*getDataLayout());
1389
1390   Index = DAG.getNode(ISD::MUL, DL, PTy, Index,
1391                       DAG.getConstant(EntrySize, PTy));
1392   SDValue Addr = DAG.getNode(ISD::ADD, DL, PTy, Index, Table);
1393
1394   EVT MemVT = EVT::getIntegerVT(*DAG.getContext(), EntrySize * 8);
1395   Addr = DAG.getExtLoad(ISD::SEXTLOAD, DL, PTy, Chain, Addr,
1396                         MachinePointerInfo::getJumpTable(), MemVT, false, false,
1397                         0);
1398   Chain = Addr.getValue(1);
1399
1400   if ((getTargetMachine().getRelocationModel() == Reloc::PIC_) || IsN64) {
1401     // For PIC, the sequence is:
1402     // BRIND(load(Jumptable + index) + RelocBase)
1403     // RelocBase can be JumpTable, GOT or some sort of global base.
1404     Addr = DAG.getNode(ISD::ADD, DL, PTy, Addr,
1405                        getPICJumpTableRelocBase(Table, DAG));
1406   }
1407
1408   return DAG.getNode(ISD::BRIND, DL, MVT::Other, Chain, Addr);
1409 }
1410
1411 SDValue MipsTargetLowering::
1412 lowerBRCOND(SDValue Op, SelectionDAG &DAG) const
1413 {
1414   // The first operand is the chain, the second is the condition, the third is
1415   // the block to branch to if the condition is true.
1416   SDValue Chain = Op.getOperand(0);
1417   SDValue Dest = Op.getOperand(2);
1418   SDLoc DL(Op);
1419
1420   SDValue CondRes = createFPCmp(DAG, Op.getOperand(1));
1421
1422   // Return if flag is not set by a floating point comparison.
1423   if (CondRes.getOpcode() != MipsISD::FPCmp)
1424     return Op;
1425
1426   SDValue CCNode  = CondRes.getOperand(2);
1427   Mips::CondCode CC =
1428     (Mips::CondCode)cast<ConstantSDNode>(CCNode)->getZExtValue();
1429   unsigned Opc = invertFPCondCodeUser(CC) ? Mips::BRANCH_F : Mips::BRANCH_T;
1430   SDValue BrCode = DAG.getConstant(Opc, MVT::i32);
1431   SDValue FCC0 = DAG.getRegister(Mips::FCC0, MVT::i32);
1432   return DAG.getNode(MipsISD::FPBrcond, DL, Op.getValueType(), Chain, BrCode,
1433                      FCC0, Dest, CondRes);
1434 }
1435
1436 SDValue MipsTargetLowering::
1437 lowerSELECT(SDValue Op, SelectionDAG &DAG) const
1438 {
1439   SDValue Cond = createFPCmp(DAG, Op.getOperand(0));
1440
1441   // Return if flag is not set by a floating point comparison.
1442   if (Cond.getOpcode() != MipsISD::FPCmp)
1443     return Op;
1444
1445   return createCMovFP(DAG, Cond, Op.getOperand(1), Op.getOperand(2),
1446                       SDLoc(Op));
1447 }
1448
1449 SDValue MipsTargetLowering::
1450 lowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const
1451 {
1452   SDLoc DL(Op);
1453   EVT Ty = Op.getOperand(0).getValueType();
1454   SDValue Cond = DAG.getNode(ISD::SETCC, DL,
1455                              getSetCCResultType(*DAG.getContext(), Ty),
1456                              Op.getOperand(0), Op.getOperand(1),
1457                              Op.getOperand(4));
1458
1459   return DAG.getNode(ISD::SELECT, DL, Op.getValueType(), Cond, Op.getOperand(2),
1460                      Op.getOperand(3));
1461 }
1462
1463 SDValue MipsTargetLowering::lowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1464   SDValue Cond = createFPCmp(DAG, Op);
1465
1466   assert(Cond.getOpcode() == MipsISD::FPCmp &&
1467          "Floating point operand expected.");
1468
1469   SDValue True  = DAG.getConstant(1, MVT::i32);
1470   SDValue False = DAG.getConstant(0, MVT::i32);
1471
1472   return createCMovFP(DAG, Cond, True, False, SDLoc(Op));
1473 }
1474
1475 SDValue MipsTargetLowering::lowerGlobalAddress(SDValue Op,
1476                                                SelectionDAG &DAG) const {
1477   // FIXME there isn't actually debug info here
1478   SDLoc DL(Op);
1479   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1480
1481   if (getTargetMachine().getRelocationModel() != Reloc::PIC_ && !IsN64) {
1482     const MipsTargetObjectFile &TLOF =
1483       (const MipsTargetObjectFile&)getObjFileLowering();
1484
1485     // %gp_rel relocation
1486     if (TLOF.IsGlobalInSmallSection(GV, getTargetMachine())) {
1487       SDValue GA = DAG.getTargetGlobalAddress(GV, DL, MVT::i32, 0,
1488                                               MipsII::MO_GPREL);
1489       SDValue GPRelNode = DAG.getNode(MipsISD::GPRel, DL,
1490                                       DAG.getVTList(MVT::i32), &GA, 1);
1491       SDValue GPReg = DAG.getRegister(Mips::GP, MVT::i32);
1492       return DAG.getNode(ISD::ADD, DL, MVT::i32, GPReg, GPRelNode);
1493     }
1494
1495     // %hi/%lo relocation
1496     return getAddrNonPIC(Op, DAG);
1497   }
1498
1499   if (GV->hasInternalLinkage() || (GV->hasLocalLinkage() && !isa<Function>(GV)))
1500     return getAddrLocal(Op, DAG, HasMips64);
1501
1502   if (LargeGOT)
1503     return getAddrGlobalLargeGOT(Op, DAG, MipsII::MO_GOT_HI16,
1504                                  MipsII::MO_GOT_LO16);
1505
1506   return getAddrGlobal(Op, DAG,
1507                        HasMips64 ? MipsII::MO_GOT_DISP : MipsII::MO_GOT16);
1508 }
1509
1510 SDValue MipsTargetLowering::lowerBlockAddress(SDValue Op,
1511                                               SelectionDAG &DAG) const {
1512   if (getTargetMachine().getRelocationModel() != Reloc::PIC_ && !IsN64)
1513     return getAddrNonPIC(Op, DAG);
1514
1515   return getAddrLocal(Op, DAG, HasMips64);
1516 }
1517
1518 SDValue MipsTargetLowering::
1519 lowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const
1520 {
1521   // If the relocation model is PIC, use the General Dynamic TLS Model or
1522   // Local Dynamic TLS model, otherwise use the Initial Exec or
1523   // Local Exec TLS Model.
1524
1525   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1526   SDLoc DL(GA);
1527   const GlobalValue *GV = GA->getGlobal();
1528   EVT PtrVT = getPointerTy();
1529
1530   TLSModel::Model model = getTargetMachine().getTLSModel(GV);
1531
1532   if (model == TLSModel::GeneralDynamic || model == TLSModel::LocalDynamic) {
1533     // General Dynamic and Local Dynamic TLS Model.
1534     unsigned Flag = (model == TLSModel::LocalDynamic) ? MipsII::MO_TLSLDM
1535                                                       : MipsII::MO_TLSGD;
1536
1537     SDValue TGA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, Flag);
1538     SDValue Argument = DAG.getNode(MipsISD::Wrapper, DL, PtrVT,
1539                                    getGlobalReg(DAG, PtrVT), TGA);
1540     unsigned PtrSize = PtrVT.getSizeInBits();
1541     IntegerType *PtrTy = Type::getIntNTy(*DAG.getContext(), PtrSize);
1542
1543     SDValue TlsGetAddr = DAG.getExternalSymbol("__tls_get_addr", PtrVT);
1544
1545     ArgListTy Args;
1546     ArgListEntry Entry;
1547     Entry.Node = Argument;
1548     Entry.Ty = PtrTy;
1549     Args.push_back(Entry);
1550
1551     TargetLowering::CallLoweringInfo CLI(DAG.getEntryNode(), PtrTy,
1552                   false, false, false, false, 0, CallingConv::C,
1553                   /*IsTailCall=*/false, /*doesNotRet=*/false,
1554                   /*isReturnValueUsed=*/true,
1555                   TlsGetAddr, Args, DAG, DL);
1556     std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1557
1558     SDValue Ret = CallResult.first;
1559
1560     if (model != TLSModel::LocalDynamic)
1561       return Ret;
1562
1563     SDValue TGAHi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
1564                                                MipsII::MO_DTPREL_HI);
1565     SDValue Hi = DAG.getNode(MipsISD::Hi, DL, PtrVT, TGAHi);
1566     SDValue TGALo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
1567                                                MipsII::MO_DTPREL_LO);
1568     SDValue Lo = DAG.getNode(MipsISD::Lo, DL, PtrVT, TGALo);
1569     SDValue Add = DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Ret);
1570     return DAG.getNode(ISD::ADD, DL, PtrVT, Add, Lo);
1571   }
1572
1573   SDValue Offset;
1574   if (model == TLSModel::InitialExec) {
1575     // Initial Exec TLS Model
1576     SDValue TGA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
1577                                              MipsII::MO_GOTTPREL);
1578     TGA = DAG.getNode(MipsISD::Wrapper, DL, PtrVT, getGlobalReg(DAG, PtrVT),
1579                       TGA);
1580     Offset = DAG.getLoad(PtrVT, DL,
1581                          DAG.getEntryNode(), TGA, MachinePointerInfo(),
1582                          false, false, false, 0);
1583   } else {
1584     // Local Exec TLS Model
1585     assert(model == TLSModel::LocalExec);
1586     SDValue TGAHi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
1587                                                MipsII::MO_TPREL_HI);
1588     SDValue TGALo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
1589                                                MipsII::MO_TPREL_LO);
1590     SDValue Hi = DAG.getNode(MipsISD::Hi, DL, PtrVT, TGAHi);
1591     SDValue Lo = DAG.getNode(MipsISD::Lo, DL, PtrVT, TGALo);
1592     Offset = DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1593   }
1594
1595   SDValue ThreadPointer = DAG.getNode(MipsISD::ThreadPointer, DL, PtrVT);
1596   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadPointer, Offset);
1597 }
1598
1599 SDValue MipsTargetLowering::
1600 lowerJumpTable(SDValue Op, SelectionDAG &DAG) const
1601 {
1602   if (getTargetMachine().getRelocationModel() != Reloc::PIC_ && !IsN64)
1603     return getAddrNonPIC(Op, DAG);
1604
1605   return getAddrLocal(Op, DAG, HasMips64);
1606 }
1607
1608 SDValue MipsTargetLowering::
1609 lowerConstantPool(SDValue Op, SelectionDAG &DAG) const
1610 {
1611   // gp_rel relocation
1612   // FIXME: we should reference the constant pool using small data sections,
1613   // but the asm printer currently doesn't support this feature without
1614   // hacking it. This feature should come soon so we can uncomment the
1615   // stuff below.
1616   //if (IsInSmallSection(C->getType())) {
1617   //  SDValue GPRelNode = DAG.getNode(MipsISD::GPRel, MVT::i32, CP);
1618   //  SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(MVT::i32);
1619   //  ResNode = DAG.getNode(ISD::ADD, MVT::i32, GOT, GPRelNode);
1620
1621   if (getTargetMachine().getRelocationModel() != Reloc::PIC_ && !IsN64)
1622     return getAddrNonPIC(Op, DAG);
1623
1624   return getAddrLocal(Op, DAG, HasMips64);
1625 }
1626
1627 SDValue MipsTargetLowering::lowerVASTART(SDValue Op, SelectionDAG &DAG) const {
1628   MachineFunction &MF = DAG.getMachineFunction();
1629   MipsFunctionInfo *FuncInfo = MF.getInfo<MipsFunctionInfo>();
1630
1631   SDLoc DL(Op);
1632   SDValue FI = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1633                                  getPointerTy());
1634
1635   // vastart just stores the address of the VarArgsFrameIndex slot into the
1636   // memory location argument.
1637   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1638   return DAG.getStore(Op.getOperand(0), DL, FI, Op.getOperand(1),
1639                       MachinePointerInfo(SV), false, false, 0);
1640 }
1641
1642 static SDValue lowerFCOPYSIGN32(SDValue Op, SelectionDAG &DAG, bool HasR2) {
1643   EVT TyX = Op.getOperand(0).getValueType();
1644   EVT TyY = Op.getOperand(1).getValueType();
1645   SDValue Const1 = DAG.getConstant(1, MVT::i32);
1646   SDValue Const31 = DAG.getConstant(31, MVT::i32);
1647   SDLoc DL(Op);
1648   SDValue Res;
1649
1650   // If operand is of type f64, extract the upper 32-bit. Otherwise, bitcast it
1651   // to i32.
1652   SDValue X = (TyX == MVT::f32) ?
1653     DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op.getOperand(0)) :
1654     DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32, Op.getOperand(0),
1655                 Const1);
1656   SDValue Y = (TyY == MVT::f32) ?
1657     DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op.getOperand(1)) :
1658     DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32, Op.getOperand(1),
1659                 Const1);
1660
1661   if (HasR2) {
1662     // ext  E, Y, 31, 1  ; extract bit31 of Y
1663     // ins  X, E, 31, 1  ; insert extracted bit at bit31 of X
1664     SDValue E = DAG.getNode(MipsISD::Ext, DL, MVT::i32, Y, Const31, Const1);
1665     Res = DAG.getNode(MipsISD::Ins, DL, MVT::i32, E, Const31, Const1, X);
1666   } else {
1667     // sll SllX, X, 1
1668     // srl SrlX, SllX, 1
1669     // srl SrlY, Y, 31
1670     // sll SllY, SrlX, 31
1671     // or  Or, SrlX, SllY
1672     SDValue SllX = DAG.getNode(ISD::SHL, DL, MVT::i32, X, Const1);
1673     SDValue SrlX = DAG.getNode(ISD::SRL, DL, MVT::i32, SllX, Const1);
1674     SDValue SrlY = DAG.getNode(ISD::SRL, DL, MVT::i32, Y, Const31);
1675     SDValue SllY = DAG.getNode(ISD::SHL, DL, MVT::i32, SrlY, Const31);
1676     Res = DAG.getNode(ISD::OR, DL, MVT::i32, SrlX, SllY);
1677   }
1678
1679   if (TyX == MVT::f32)
1680     return DAG.getNode(ISD::BITCAST, DL, Op.getOperand(0).getValueType(), Res);
1681
1682   SDValue LowX = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
1683                              Op.getOperand(0), DAG.getConstant(0, MVT::i32));
1684   return DAG.getNode(MipsISD::BuildPairF64, DL, MVT::f64, LowX, Res);
1685 }
1686
1687 static SDValue lowerFCOPYSIGN64(SDValue Op, SelectionDAG &DAG, bool HasR2) {
1688   unsigned WidthX = Op.getOperand(0).getValueSizeInBits();
1689   unsigned WidthY = Op.getOperand(1).getValueSizeInBits();
1690   EVT TyX = MVT::getIntegerVT(WidthX), TyY = MVT::getIntegerVT(WidthY);
1691   SDValue Const1 = DAG.getConstant(1, MVT::i32);
1692   SDLoc DL(Op);
1693
1694   // Bitcast to integer nodes.
1695   SDValue X = DAG.getNode(ISD::BITCAST, DL, TyX, Op.getOperand(0));
1696   SDValue Y = DAG.getNode(ISD::BITCAST, DL, TyY, Op.getOperand(1));
1697
1698   if (HasR2) {
1699     // ext  E, Y, width(Y) - 1, 1  ; extract bit width(Y)-1 of Y
1700     // ins  X, E, width(X) - 1, 1  ; insert extracted bit at bit width(X)-1 of X
1701     SDValue E = DAG.getNode(MipsISD::Ext, DL, TyY, Y,
1702                             DAG.getConstant(WidthY - 1, MVT::i32), Const1);
1703
1704     if (WidthX > WidthY)
1705       E = DAG.getNode(ISD::ZERO_EXTEND, DL, TyX, E);
1706     else if (WidthY > WidthX)
1707       E = DAG.getNode(ISD::TRUNCATE, DL, TyX, E);
1708
1709     SDValue I = DAG.getNode(MipsISD::Ins, DL, TyX, E,
1710                             DAG.getConstant(WidthX - 1, MVT::i32), Const1, X);
1711     return DAG.getNode(ISD::BITCAST, DL, Op.getOperand(0).getValueType(), I);
1712   }
1713
1714   // (d)sll SllX, X, 1
1715   // (d)srl SrlX, SllX, 1
1716   // (d)srl SrlY, Y, width(Y)-1
1717   // (d)sll SllY, SrlX, width(Y)-1
1718   // or     Or, SrlX, SllY
1719   SDValue SllX = DAG.getNode(ISD::SHL, DL, TyX, X, Const1);
1720   SDValue SrlX = DAG.getNode(ISD::SRL, DL, TyX, SllX, Const1);
1721   SDValue SrlY = DAG.getNode(ISD::SRL, DL, TyY, Y,
1722                              DAG.getConstant(WidthY - 1, MVT::i32));
1723
1724   if (WidthX > WidthY)
1725     SrlY = DAG.getNode(ISD::ZERO_EXTEND, DL, TyX, SrlY);
1726   else if (WidthY > WidthX)
1727     SrlY = DAG.getNode(ISD::TRUNCATE, DL, TyX, SrlY);
1728
1729   SDValue SllY = DAG.getNode(ISD::SHL, DL, TyX, SrlY,
1730                              DAG.getConstant(WidthX - 1, MVT::i32));
1731   SDValue Or = DAG.getNode(ISD::OR, DL, TyX, SrlX, SllY);
1732   return DAG.getNode(ISD::BITCAST, DL, Op.getOperand(0).getValueType(), Or);
1733 }
1734
1735 SDValue
1736 MipsTargetLowering::lowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
1737   if (Subtarget->hasMips64())
1738     return lowerFCOPYSIGN64(Op, DAG, Subtarget->hasMips32r2());
1739
1740   return lowerFCOPYSIGN32(Op, DAG, Subtarget->hasMips32r2());
1741 }
1742
1743 static SDValue lowerFABS32(SDValue Op, SelectionDAG &DAG, bool HasR2) {
1744   SDValue Res, Const1 = DAG.getConstant(1, MVT::i32);
1745   SDLoc DL(Op);
1746
1747   // If operand is of type f64, extract the upper 32-bit. Otherwise, bitcast it
1748   // to i32.
1749   SDValue X = (Op.getValueType() == MVT::f32) ?
1750     DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op.getOperand(0)) :
1751     DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32, Op.getOperand(0),
1752                 Const1);
1753
1754   // Clear MSB.
1755   if (HasR2)
1756     Res = DAG.getNode(MipsISD::Ins, DL, MVT::i32,
1757                       DAG.getRegister(Mips::ZERO, MVT::i32),
1758                       DAG.getConstant(31, MVT::i32), Const1, X);
1759   else {
1760     SDValue SllX = DAG.getNode(ISD::SHL, DL, MVT::i32, X, Const1);
1761     Res = DAG.getNode(ISD::SRL, DL, MVT::i32, SllX, Const1);
1762   }
1763
1764   if (Op.getValueType() == MVT::f32)
1765     return DAG.getNode(ISD::BITCAST, DL, MVT::f32, Res);
1766
1767   SDValue LowX = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
1768                              Op.getOperand(0), DAG.getConstant(0, MVT::i32));
1769   return DAG.getNode(MipsISD::BuildPairF64, DL, MVT::f64, LowX, Res);
1770 }
1771
1772 static SDValue lowerFABS64(SDValue Op, SelectionDAG &DAG, bool HasR2) {
1773   SDValue Res, Const1 = DAG.getConstant(1, MVT::i32);
1774   SDLoc DL(Op);
1775
1776   // Bitcast to integer node.
1777   SDValue X = DAG.getNode(ISD::BITCAST, DL, MVT::i64, Op.getOperand(0));
1778
1779   // Clear MSB.
1780   if (HasR2)
1781     Res = DAG.getNode(MipsISD::Ins, DL, MVT::i64,
1782                       DAG.getRegister(Mips::ZERO_64, MVT::i64),
1783                       DAG.getConstant(63, MVT::i32), Const1, X);
1784   else {
1785     SDValue SllX = DAG.getNode(ISD::SHL, DL, MVT::i64, X, Const1);
1786     Res = DAG.getNode(ISD::SRL, DL, MVT::i64, SllX, Const1);
1787   }
1788
1789   return DAG.getNode(ISD::BITCAST, DL, MVT::f64, Res);
1790 }
1791
1792 SDValue
1793 MipsTargetLowering::lowerFABS(SDValue Op, SelectionDAG &DAG) const {
1794   if (Subtarget->hasMips64() && (Op.getValueType() == MVT::f64))
1795     return lowerFABS64(Op, DAG, Subtarget->hasMips32r2());
1796
1797   return lowerFABS32(Op, DAG, Subtarget->hasMips32r2());
1798 }
1799
1800 SDValue MipsTargetLowering::
1801 lowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
1802   // check the depth
1803   assert((cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() == 0) &&
1804          "Frame address can only be determined for current frame.");
1805
1806   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1807   MFI->setFrameAddressIsTaken(true);
1808   EVT VT = Op.getValueType();
1809   SDLoc DL(Op);
1810   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), DL,
1811                                          IsN64 ? Mips::FP_64 : Mips::FP, VT);
1812   return FrameAddr;
1813 }
1814
1815 SDValue MipsTargetLowering::lowerRETURNADDR(SDValue Op,
1816                                             SelectionDAG &DAG) const {
1817   // check the depth
1818   assert((cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() == 0) &&
1819          "Return address can be determined only for current frame.");
1820
1821   MachineFunction &MF = DAG.getMachineFunction();
1822   MachineFrameInfo *MFI = MF.getFrameInfo();
1823   MVT VT = Op.getSimpleValueType();
1824   unsigned RA = IsN64 ? Mips::RA_64 : Mips::RA;
1825   MFI->setReturnAddressIsTaken(true);
1826
1827   // Return RA, which contains the return address. Mark it an implicit live-in.
1828   unsigned Reg = MF.addLiveIn(RA, getRegClassFor(VT));
1829   return DAG.getCopyFromReg(DAG.getEntryNode(), SDLoc(Op), Reg, VT);
1830 }
1831
1832 // An EH_RETURN is the result of lowering llvm.eh.return which in turn is
1833 // generated from __builtin_eh_return (offset, handler)
1834 // The effect of this is to adjust the stack pointer by "offset"
1835 // and then branch to "handler".
1836 SDValue MipsTargetLowering::lowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
1837                                                                      const {
1838   MachineFunction &MF = DAG.getMachineFunction();
1839   MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
1840
1841   MipsFI->setCallsEhReturn();
1842   SDValue Chain     = Op.getOperand(0);
1843   SDValue Offset    = Op.getOperand(1);
1844   SDValue Handler   = Op.getOperand(2);
1845   SDLoc DL(Op);
1846   EVT Ty = IsN64 ? MVT::i64 : MVT::i32;
1847
1848   // Store stack offset in V1, store jump target in V0. Glue CopyToReg and
1849   // EH_RETURN nodes, so that instructions are emitted back-to-back.
1850   unsigned OffsetReg = IsN64 ? Mips::V1_64 : Mips::V1;
1851   unsigned AddrReg = IsN64 ? Mips::V0_64 : Mips::V0;
1852   Chain = DAG.getCopyToReg(Chain, DL, OffsetReg, Offset, SDValue());
1853   Chain = DAG.getCopyToReg(Chain, DL, AddrReg, Handler, Chain.getValue(1));
1854   return DAG.getNode(MipsISD::EH_RETURN, DL, MVT::Other, Chain,
1855                      DAG.getRegister(OffsetReg, Ty),
1856                      DAG.getRegister(AddrReg, getPointerTy()),
1857                      Chain.getValue(1));
1858 }
1859
1860 SDValue MipsTargetLowering::lowerATOMIC_FENCE(SDValue Op,
1861                                               SelectionDAG &DAG) const {
1862   // FIXME: Need pseudo-fence for 'singlethread' fences
1863   // FIXME: Set SType for weaker fences where supported/appropriate.
1864   unsigned SType = 0;
1865   SDLoc DL(Op);
1866   return DAG.getNode(MipsISD::Sync, DL, MVT::Other, Op.getOperand(0),
1867                      DAG.getConstant(SType, MVT::i32));
1868 }
1869
1870 SDValue MipsTargetLowering::lowerShiftLeftParts(SDValue Op,
1871                                                 SelectionDAG &DAG) const {
1872   SDLoc DL(Op);
1873   SDValue Lo = Op.getOperand(0), Hi = Op.getOperand(1);
1874   SDValue Shamt = Op.getOperand(2);
1875
1876   // if shamt < 32:
1877   //  lo = (shl lo, shamt)
1878   //  hi = (or (shl hi, shamt) (srl (srl lo, 1), ~shamt))
1879   // else:
1880   //  lo = 0
1881   //  hi = (shl lo, shamt[4:0])
1882   SDValue Not = DAG.getNode(ISD::XOR, DL, MVT::i32, Shamt,
1883                             DAG.getConstant(-1, MVT::i32));
1884   SDValue ShiftRight1Lo = DAG.getNode(ISD::SRL, DL, MVT::i32, Lo,
1885                                       DAG.getConstant(1, MVT::i32));
1886   SDValue ShiftRightLo = DAG.getNode(ISD::SRL, DL, MVT::i32, ShiftRight1Lo,
1887                                      Not);
1888   SDValue ShiftLeftHi = DAG.getNode(ISD::SHL, DL, MVT::i32, Hi, Shamt);
1889   SDValue Or = DAG.getNode(ISD::OR, DL, MVT::i32, ShiftLeftHi, ShiftRightLo);
1890   SDValue ShiftLeftLo = DAG.getNode(ISD::SHL, DL, MVT::i32, Lo, Shamt);
1891   SDValue Cond = DAG.getNode(ISD::AND, DL, MVT::i32, Shamt,
1892                              DAG.getConstant(0x20, MVT::i32));
1893   Lo = DAG.getNode(ISD::SELECT, DL, MVT::i32, Cond,
1894                    DAG.getConstant(0, MVT::i32), ShiftLeftLo);
1895   Hi = DAG.getNode(ISD::SELECT, DL, MVT::i32, Cond, ShiftLeftLo, Or);
1896
1897   SDValue Ops[2] = {Lo, Hi};
1898   return DAG.getMergeValues(Ops, 2, DL);
1899 }
1900
1901 SDValue MipsTargetLowering::lowerShiftRightParts(SDValue Op, SelectionDAG &DAG,
1902                                                  bool IsSRA) const {
1903   SDLoc DL(Op);
1904   SDValue Lo = Op.getOperand(0), Hi = Op.getOperand(1);
1905   SDValue Shamt = Op.getOperand(2);
1906
1907   // if shamt < 32:
1908   //  lo = (or (shl (shl hi, 1), ~shamt) (srl lo, shamt))
1909   //  if isSRA:
1910   //    hi = (sra hi, shamt)
1911   //  else:
1912   //    hi = (srl hi, shamt)
1913   // else:
1914   //  if isSRA:
1915   //   lo = (sra hi, shamt[4:0])
1916   //   hi = (sra hi, 31)
1917   //  else:
1918   //   lo = (srl hi, shamt[4:0])
1919   //   hi = 0
1920   SDValue Not = DAG.getNode(ISD::XOR, DL, MVT::i32, Shamt,
1921                             DAG.getConstant(-1, MVT::i32));
1922   SDValue ShiftLeft1Hi = DAG.getNode(ISD::SHL, DL, MVT::i32, Hi,
1923                                      DAG.getConstant(1, MVT::i32));
1924   SDValue ShiftLeftHi = DAG.getNode(ISD::SHL, DL, MVT::i32, ShiftLeft1Hi, Not);
1925   SDValue ShiftRightLo = DAG.getNode(ISD::SRL, DL, MVT::i32, Lo, Shamt);
1926   SDValue Or = DAG.getNode(ISD::OR, DL, MVT::i32, ShiftLeftHi, ShiftRightLo);
1927   SDValue ShiftRightHi = DAG.getNode(IsSRA ? ISD::SRA : ISD::SRL, DL, MVT::i32,
1928                                      Hi, Shamt);
1929   SDValue Cond = DAG.getNode(ISD::AND, DL, MVT::i32, Shamt,
1930                              DAG.getConstant(0x20, MVT::i32));
1931   SDValue Shift31 = DAG.getNode(ISD::SRA, DL, MVT::i32, Hi,
1932                                 DAG.getConstant(31, MVT::i32));
1933   Lo = DAG.getNode(ISD::SELECT, DL, MVT::i32, Cond, ShiftRightHi, Or);
1934   Hi = DAG.getNode(ISD::SELECT, DL, MVT::i32, Cond,
1935                    IsSRA ? Shift31 : DAG.getConstant(0, MVT::i32),
1936                    ShiftRightHi);
1937
1938   SDValue Ops[2] = {Lo, Hi};
1939   return DAG.getMergeValues(Ops, 2, DL);
1940 }
1941
1942 static SDValue createLoadLR(unsigned Opc, SelectionDAG &DAG, LoadSDNode *LD,
1943                             SDValue Chain, SDValue Src, unsigned Offset) {
1944   SDValue Ptr = LD->getBasePtr();
1945   EVT VT = LD->getValueType(0), MemVT = LD->getMemoryVT();
1946   EVT BasePtrVT = Ptr.getValueType();
1947   SDLoc DL(LD);
1948   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1949
1950   if (Offset)
1951     Ptr = DAG.getNode(ISD::ADD, DL, BasePtrVT, Ptr,
1952                       DAG.getConstant(Offset, BasePtrVT));
1953
1954   SDValue Ops[] = { Chain, Ptr, Src };
1955   return DAG.getMemIntrinsicNode(Opc, DL, VTList, Ops, 3, MemVT,
1956                                  LD->getMemOperand());
1957 }
1958
1959 // Expand an unaligned 32 or 64-bit integer load node.
1960 SDValue MipsTargetLowering::lowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1961   LoadSDNode *LD = cast<LoadSDNode>(Op);
1962   EVT MemVT = LD->getMemoryVT();
1963
1964   // Return if load is aligned or if MemVT is neither i32 nor i64.
1965   if ((LD->getAlignment() >= MemVT.getSizeInBits() / 8) ||
1966       ((MemVT != MVT::i32) && (MemVT != MVT::i64)))
1967     return SDValue();
1968
1969   bool IsLittle = Subtarget->isLittle();
1970   EVT VT = Op.getValueType();
1971   ISD::LoadExtType ExtType = LD->getExtensionType();
1972   SDValue Chain = LD->getChain(), Undef = DAG.getUNDEF(VT);
1973
1974   assert((VT == MVT::i32) || (VT == MVT::i64));
1975
1976   // Expand
1977   //  (set dst, (i64 (load baseptr)))
1978   // to
1979   //  (set tmp, (ldl (add baseptr, 7), undef))
1980   //  (set dst, (ldr baseptr, tmp))
1981   if ((VT == MVT::i64) && (ExtType == ISD::NON_EXTLOAD)) {
1982     SDValue LDL = createLoadLR(MipsISD::LDL, DAG, LD, Chain, Undef,
1983                                IsLittle ? 7 : 0);
1984     return createLoadLR(MipsISD::LDR, DAG, LD, LDL.getValue(1), LDL,
1985                         IsLittle ? 0 : 7);
1986   }
1987
1988   SDValue LWL = createLoadLR(MipsISD::LWL, DAG, LD, Chain, Undef,
1989                              IsLittle ? 3 : 0);
1990   SDValue LWR = createLoadLR(MipsISD::LWR, DAG, LD, LWL.getValue(1), LWL,
1991                              IsLittle ? 0 : 3);
1992
1993   // Expand
1994   //  (set dst, (i32 (load baseptr))) or
1995   //  (set dst, (i64 (sextload baseptr))) or
1996   //  (set dst, (i64 (extload baseptr)))
1997   // to
1998   //  (set tmp, (lwl (add baseptr, 3), undef))
1999   //  (set dst, (lwr baseptr, tmp))
2000   if ((VT == MVT::i32) || (ExtType == ISD::SEXTLOAD) ||
2001       (ExtType == ISD::EXTLOAD))
2002     return LWR;
2003
2004   assert((VT == MVT::i64) && (ExtType == ISD::ZEXTLOAD));
2005
2006   // Expand
2007   //  (set dst, (i64 (zextload baseptr)))
2008   // to
2009   //  (set tmp0, (lwl (add baseptr, 3), undef))
2010   //  (set tmp1, (lwr baseptr, tmp0))
2011   //  (set tmp2, (shl tmp1, 32))
2012   //  (set dst, (srl tmp2, 32))
2013   SDLoc DL(LD);
2014   SDValue Const32 = DAG.getConstant(32, MVT::i32);
2015   SDValue SLL = DAG.getNode(ISD::SHL, DL, MVT::i64, LWR, Const32);
2016   SDValue SRL = DAG.getNode(ISD::SRL, DL, MVT::i64, SLL, Const32);
2017   SDValue Ops[] = { SRL, LWR.getValue(1) };
2018   return DAG.getMergeValues(Ops, 2, DL);
2019 }
2020
2021 static SDValue createStoreLR(unsigned Opc, SelectionDAG &DAG, StoreSDNode *SD,
2022                              SDValue Chain, unsigned Offset) {
2023   SDValue Ptr = SD->getBasePtr(), Value = SD->getValue();
2024   EVT MemVT = SD->getMemoryVT(), BasePtrVT = Ptr.getValueType();
2025   SDLoc DL(SD);
2026   SDVTList VTList = DAG.getVTList(MVT::Other);
2027
2028   if (Offset)
2029     Ptr = DAG.getNode(ISD::ADD, DL, BasePtrVT, Ptr,
2030                       DAG.getConstant(Offset, BasePtrVT));
2031
2032   SDValue Ops[] = { Chain, Value, Ptr };
2033   return DAG.getMemIntrinsicNode(Opc, DL, VTList, Ops, 3, MemVT,
2034                                  SD->getMemOperand());
2035 }
2036
2037 // Expand an unaligned 32 or 64-bit integer store node.
2038 static SDValue lowerUnalignedIntStore(StoreSDNode *SD, SelectionDAG &DAG,
2039                                       bool IsLittle) {
2040   SDValue Value = SD->getValue(), Chain = SD->getChain();
2041   EVT VT = Value.getValueType();
2042
2043   // Expand
2044   //  (store val, baseptr) or
2045   //  (truncstore val, baseptr)
2046   // to
2047   //  (swl val, (add baseptr, 3))
2048   //  (swr val, baseptr)
2049   if ((VT == MVT::i32) || SD->isTruncatingStore()) {
2050     SDValue SWL = createStoreLR(MipsISD::SWL, DAG, SD, Chain,
2051                                 IsLittle ? 3 : 0);
2052     return createStoreLR(MipsISD::SWR, DAG, SD, SWL, IsLittle ? 0 : 3);
2053   }
2054
2055   assert(VT == MVT::i64);
2056
2057   // Expand
2058   //  (store val, baseptr)
2059   // to
2060   //  (sdl val, (add baseptr, 7))
2061   //  (sdr val, baseptr)
2062   SDValue SDL = createStoreLR(MipsISD::SDL, DAG, SD, Chain, IsLittle ? 7 : 0);
2063   return createStoreLR(MipsISD::SDR, DAG, SD, SDL, IsLittle ? 0 : 7);
2064 }
2065
2066 // Lower (store (fp_to_sint $fp) $ptr) to (store (TruncIntFP $fp), $ptr).
2067 static SDValue lowerFP_TO_SINT_STORE(StoreSDNode *SD, SelectionDAG &DAG) {
2068   SDValue Val = SD->getValue();
2069
2070   if (Val.getOpcode() != ISD::FP_TO_SINT)
2071     return SDValue();
2072
2073   EVT FPTy = EVT::getFloatingPointVT(Val.getValueSizeInBits());
2074   SDValue Tr = DAG.getNode(MipsISD::TruncIntFP, SDLoc(Val), FPTy,
2075                            Val.getOperand(0));
2076
2077   return DAG.getStore(SD->getChain(), SDLoc(SD), Tr, SD->getBasePtr(),
2078                       SD->getPointerInfo(), SD->isVolatile(),
2079                       SD->isNonTemporal(), SD->getAlignment());
2080 }
2081
2082 SDValue MipsTargetLowering::lowerSTORE(SDValue Op, SelectionDAG &DAG) const {
2083   StoreSDNode *SD = cast<StoreSDNode>(Op);
2084   EVT MemVT = SD->getMemoryVT();
2085
2086   // Lower unaligned integer stores.
2087   if ((SD->getAlignment() < MemVT.getSizeInBits() / 8) &&
2088       ((MemVT == MVT::i32) || (MemVT == MVT::i64)))
2089     return lowerUnalignedIntStore(SD, DAG, Subtarget->isLittle());
2090
2091   return lowerFP_TO_SINT_STORE(SD, DAG);
2092 }
2093
2094 SDValue MipsTargetLowering::lowerADD(SDValue Op, SelectionDAG &DAG) const {
2095   if (Op->getOperand(0).getOpcode() != ISD::FRAMEADDR
2096       || cast<ConstantSDNode>
2097         (Op->getOperand(0).getOperand(0))->getZExtValue() != 0
2098       || Op->getOperand(1).getOpcode() != ISD::FRAME_TO_ARGS_OFFSET)
2099     return SDValue();
2100
2101   // The pattern
2102   //   (add (frameaddr 0), (frame_to_args_offset))
2103   // results from lowering llvm.eh.dwarf.cfa intrinsic. Transform it to
2104   //   (add FrameObject, 0)
2105   // where FrameObject is a fixed StackObject with offset 0 which points to
2106   // the old stack pointer.
2107   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2108   EVT ValTy = Op->getValueType(0);
2109   int FI = MFI->CreateFixedObject(Op.getValueSizeInBits() / 8, 0, false);
2110   SDValue InArgsAddr = DAG.getFrameIndex(FI, ValTy);
2111   return DAG.getNode(ISD::ADD, SDLoc(Op), ValTy, InArgsAddr,
2112                      DAG.getConstant(0, ValTy));
2113 }
2114
2115 SDValue MipsTargetLowering::lowerFP_TO_SINT(SDValue Op,
2116                                             SelectionDAG &DAG) const {
2117   EVT FPTy = EVT::getFloatingPointVT(Op.getValueSizeInBits());
2118   SDValue Trunc = DAG.getNode(MipsISD::TruncIntFP, SDLoc(Op), FPTy,
2119                               Op.getOperand(0));
2120   return DAG.getNode(ISD::BITCAST, SDLoc(Op), Op.getValueType(), Trunc);
2121 }
2122
2123 //===----------------------------------------------------------------------===//
2124 //                      Calling Convention Implementation
2125 //===----------------------------------------------------------------------===//
2126
2127 //===----------------------------------------------------------------------===//
2128 // TODO: Implement a generic logic using tblgen that can support this.
2129 // Mips O32 ABI rules:
2130 // ---
2131 // i32 - Passed in A0, A1, A2, A3 and stack
2132 // f32 - Only passed in f32 registers if no int reg has been used yet to hold
2133 //       an argument. Otherwise, passed in A1, A2, A3 and stack.
2134 // f64 - Only passed in two aliased f32 registers if no int reg has been used
2135 //       yet to hold an argument. Otherwise, use A2, A3 and stack. If A1 is
2136 //       not used, it must be shadowed. If only A3 is avaiable, shadow it and
2137 //       go to stack.
2138 //
2139 //  For vararg functions, all arguments are passed in A0, A1, A2, A3 and stack.
2140 //===----------------------------------------------------------------------===//
2141
2142 static bool CC_MipsO32(unsigned ValNo, MVT ValVT,
2143                        MVT LocVT, CCValAssign::LocInfo LocInfo,
2144                        ISD::ArgFlagsTy ArgFlags, CCState &State,
2145                        const uint16_t *F64Regs) {
2146
2147   static const unsigned IntRegsSize=4, FloatRegsSize=2;
2148
2149   static const uint16_t IntRegs[] = {
2150       Mips::A0, Mips::A1, Mips::A2, Mips::A3
2151   };
2152   static const uint16_t F32Regs[] = {
2153       Mips::F12, Mips::F14
2154   };
2155
2156   // Do not process byval args here.
2157   if (ArgFlags.isByVal())
2158     return true;
2159
2160   // Promote i8 and i16
2161   if (LocVT == MVT::i8 || LocVT == MVT::i16) {
2162     LocVT = MVT::i32;
2163     if (ArgFlags.isSExt())
2164       LocInfo = CCValAssign::SExt;
2165     else if (ArgFlags.isZExt())
2166       LocInfo = CCValAssign::ZExt;
2167     else
2168       LocInfo = CCValAssign::AExt;
2169   }
2170
2171   unsigned Reg;
2172
2173   // f32 and f64 are allocated in A0, A1, A2, A3 when either of the following
2174   // is true: function is vararg, argument is 3rd or higher, there is previous
2175   // argument which is not f32 or f64.
2176   bool AllocateFloatsInIntReg = State.isVarArg() || ValNo > 1
2177       || State.getFirstUnallocated(F32Regs, FloatRegsSize) != ValNo;
2178   unsigned OrigAlign = ArgFlags.getOrigAlign();
2179   bool isI64 = (ValVT == MVT::i32 && OrigAlign == 8);
2180
2181   if (ValVT == MVT::i32 || (ValVT == MVT::f32 && AllocateFloatsInIntReg)) {
2182     Reg = State.AllocateReg(IntRegs, IntRegsSize);
2183     // If this is the first part of an i64 arg,
2184     // the allocated register must be either A0 or A2.
2185     if (isI64 && (Reg == Mips::A1 || Reg == Mips::A3))
2186       Reg = State.AllocateReg(IntRegs, IntRegsSize);
2187     LocVT = MVT::i32;
2188   } else if (ValVT == MVT::f64 && AllocateFloatsInIntReg) {
2189     // Allocate int register and shadow next int register. If first
2190     // available register is Mips::A1 or Mips::A3, shadow it too.
2191     Reg = State.AllocateReg(IntRegs, IntRegsSize);
2192     if (Reg == Mips::A1 || Reg == Mips::A3)
2193       Reg = State.AllocateReg(IntRegs, IntRegsSize);
2194     State.AllocateReg(IntRegs, IntRegsSize);
2195     LocVT = MVT::i32;
2196   } else if (ValVT.isFloatingPoint() && !AllocateFloatsInIntReg) {
2197     // we are guaranteed to find an available float register
2198     if (ValVT == MVT::f32) {
2199       Reg = State.AllocateReg(F32Regs, FloatRegsSize);
2200       // Shadow int register
2201       State.AllocateReg(IntRegs, IntRegsSize);
2202     } else {
2203       Reg = State.AllocateReg(F64Regs, FloatRegsSize);
2204       // Shadow int registers
2205       unsigned Reg2 = State.AllocateReg(IntRegs, IntRegsSize);
2206       if (Reg2 == Mips::A1 || Reg2 == Mips::A3)
2207         State.AllocateReg(IntRegs, IntRegsSize);
2208       State.AllocateReg(IntRegs, IntRegsSize);
2209     }
2210   } else
2211     llvm_unreachable("Cannot handle this ValVT.");
2212
2213   if (!Reg) {
2214     unsigned Offset = State.AllocateStack(ValVT.getSizeInBits() >> 3,
2215                                           OrigAlign);
2216     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
2217   } else
2218     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
2219
2220   return false;
2221 }
2222
2223 static bool CC_MipsO32_FP32(unsigned ValNo, MVT ValVT,
2224                             MVT LocVT, CCValAssign::LocInfo LocInfo,
2225                             ISD::ArgFlagsTy ArgFlags, CCState &State) {
2226   static const uint16_t F64Regs[] = { Mips::D6, Mips::D7 };
2227
2228   return CC_MipsO32(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State, F64Regs);
2229 }
2230
2231 static bool CC_MipsO32_FP64(unsigned ValNo, MVT ValVT,
2232                             MVT LocVT, CCValAssign::LocInfo LocInfo,
2233                             ISD::ArgFlagsTy ArgFlags, CCState &State) {
2234   static const uint16_t F64Regs[] = { Mips::D12_64, Mips::D12_64 };
2235
2236   return CC_MipsO32(ValNo, ValVT, LocVT, LocInfo, ArgFlags, State, F64Regs);
2237 }
2238
2239 #include "MipsGenCallingConv.inc"
2240
2241 //===----------------------------------------------------------------------===//
2242 //                  Call Calling Convention Implementation
2243 //===----------------------------------------------------------------------===//
2244
2245 // Return next O32 integer argument register.
2246 static unsigned getNextIntArgReg(unsigned Reg) {
2247   assert((Reg == Mips::A0) || (Reg == Mips::A2));
2248   return (Reg == Mips::A0) ? Mips::A1 : Mips::A3;
2249 }
2250
2251 SDValue
2252 MipsTargetLowering::passArgOnStack(SDValue StackPtr, unsigned Offset,
2253                                    SDValue Chain, SDValue Arg, SDLoc DL,
2254                                    bool IsTailCall, SelectionDAG &DAG) const {
2255   if (!IsTailCall) {
2256     SDValue PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr,
2257                                  DAG.getIntPtrConstant(Offset));
2258     return DAG.getStore(Chain, DL, Arg, PtrOff, MachinePointerInfo(), false,
2259                         false, 0);
2260   }
2261
2262   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2263   int FI = MFI->CreateFixedObject(Arg.getValueSizeInBits() / 8, Offset, false);
2264   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2265   return DAG.getStore(Chain, DL, Arg, FIN, MachinePointerInfo(),
2266                       /*isVolatile=*/ true, false, 0);
2267 }
2268
2269 void MipsTargetLowering::
2270 getOpndList(SmallVectorImpl<SDValue> &Ops,
2271             std::deque< std::pair<unsigned, SDValue> > &RegsToPass,
2272             bool IsPICCall, bool GlobalOrExternal, bool InternalLinkage,
2273             CallLoweringInfo &CLI, SDValue Callee, SDValue Chain) const {
2274   // Insert node "GP copy globalreg" before call to function.
2275   //
2276   // R_MIPS_CALL* operators (emitted when non-internal functions are called
2277   // in PIC mode) allow symbols to be resolved via lazy binding.
2278   // The lazy binding stub requires GP to point to the GOT.
2279   if (IsPICCall && !InternalLinkage) {
2280     unsigned GPReg = IsN64 ? Mips::GP_64 : Mips::GP;
2281     EVT Ty = IsN64 ? MVT::i64 : MVT::i32;
2282     RegsToPass.push_back(std::make_pair(GPReg, getGlobalReg(CLI.DAG, Ty)));
2283   }
2284
2285   // Build a sequence of copy-to-reg nodes chained together with token
2286   // chain and flag operands which copy the outgoing args into registers.
2287   // The InFlag in necessary since all emitted instructions must be
2288   // stuck together.
2289   SDValue InFlag;
2290
2291   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2292     Chain = CLI.DAG.getCopyToReg(Chain, CLI.DL, RegsToPass[i].first,
2293                                  RegsToPass[i].second, InFlag);
2294     InFlag = Chain.getValue(1);
2295   }
2296
2297   // Add argument registers to the end of the list so that they are
2298   // known live into the call.
2299   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2300     Ops.push_back(CLI.DAG.getRegister(RegsToPass[i].first,
2301                                       RegsToPass[i].second.getValueType()));
2302
2303   // Add a register mask operand representing the call-preserved registers.
2304   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2305   const uint32_t *Mask = TRI->getCallPreservedMask(CLI.CallConv);
2306   assert(Mask && "Missing call preserved mask for calling convention");
2307   if (Subtarget->inMips16HardFloat()) {
2308     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(CLI.Callee)) {
2309       llvm::StringRef Sym = G->getGlobal()->getName();
2310       Function *F = G->getGlobal()->getParent()->getFunction(Sym);
2311       if (F->hasFnAttribute("__Mips16RetHelper")) {
2312         Mask = MipsRegisterInfo::getMips16RetHelperMask();
2313       }
2314     }
2315   }
2316   Ops.push_back(CLI.DAG.getRegisterMask(Mask));
2317
2318   if (InFlag.getNode())
2319     Ops.push_back(InFlag);
2320 }
2321
2322 /// LowerCall - functions arguments are copied from virtual regs to
2323 /// (physical regs)/(stack frame), CALLSEQ_START and CALLSEQ_END are emitted.
2324 SDValue
2325 MipsTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2326                               SmallVectorImpl<SDValue> &InVals) const {
2327   SelectionDAG &DAG                     = CLI.DAG;
2328   SDLoc DL                              = CLI.DL;
2329   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2330   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2331   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2332   SDValue Chain                         = CLI.Chain;
2333   SDValue Callee                        = CLI.Callee;
2334   bool &IsTailCall                      = CLI.IsTailCall;
2335   CallingConv::ID CallConv              = CLI.CallConv;
2336   bool IsVarArg                         = CLI.IsVarArg;
2337
2338   MachineFunction &MF = DAG.getMachineFunction();
2339   MachineFrameInfo *MFI = MF.getFrameInfo();
2340   const TargetFrameLowering *TFL = MF.getTarget().getFrameLowering();
2341   bool IsPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
2342
2343   // Analyze operands of the call, assigning locations to each operand.
2344   SmallVector<CCValAssign, 16> ArgLocs;
2345   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
2346                  getTargetMachine(), ArgLocs, *DAG.getContext());
2347   MipsCC::SpecialCallingConvType SpecialCallingConv =
2348     getSpecialCallingConv(Callee);
2349   MipsCC MipsCCInfo(CallConv, IsO32, Subtarget->isFP64bit(), CCInfo,
2350                     SpecialCallingConv);
2351
2352   MipsCCInfo.analyzeCallOperands(Outs, IsVarArg,
2353                                  Subtarget->mipsSEUsesSoftFloat(),
2354                                  Callee.getNode(), CLI.Args);
2355
2356   // Get a count of how many bytes are to be pushed on the stack.
2357   unsigned NextStackOffset = CCInfo.getNextStackOffset();
2358
2359   // Check if it's really possible to do a tail call.
2360   if (IsTailCall)
2361     IsTailCall =
2362       isEligibleForTailCallOptimization(MipsCCInfo, NextStackOffset,
2363                                         *MF.getInfo<MipsFunctionInfo>());
2364
2365   if (IsTailCall)
2366     ++NumTailCalls;
2367
2368   // Chain is the output chain of the last Load/Store or CopyToReg node.
2369   // ByValChain is the output chain of the last Memcpy node created for copying
2370   // byval arguments to the stack.
2371   unsigned StackAlignment = TFL->getStackAlignment();
2372   NextStackOffset = RoundUpToAlignment(NextStackOffset, StackAlignment);
2373   SDValue NextStackOffsetVal = DAG.getIntPtrConstant(NextStackOffset, true);
2374
2375   if (!IsTailCall)
2376     Chain = DAG.getCALLSEQ_START(Chain, NextStackOffsetVal, DL);
2377
2378   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL,
2379                                         IsN64 ? Mips::SP_64 : Mips::SP,
2380                                         getPointerTy());
2381
2382   // With EABI is it possible to have 16 args on registers.
2383   std::deque< std::pair<unsigned, SDValue> > RegsToPass;
2384   SmallVector<SDValue, 8> MemOpChains;
2385   MipsCC::byval_iterator ByValArg = MipsCCInfo.byval_begin();
2386
2387   // Walk the register/memloc assignments, inserting copies/loads.
2388   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2389     SDValue Arg = OutVals[i];
2390     CCValAssign &VA = ArgLocs[i];
2391     MVT ValVT = VA.getValVT(), LocVT = VA.getLocVT();
2392     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2393
2394     // ByVal Arg.
2395     if (Flags.isByVal()) {
2396       assert(Flags.getByValSize() &&
2397              "ByVal args of size 0 should have been ignored by front-end.");
2398       assert(ByValArg != MipsCCInfo.byval_end());
2399       assert(!IsTailCall &&
2400              "Do not tail-call optimize if there is a byval argument.");
2401       passByValArg(Chain, DL, RegsToPass, MemOpChains, StackPtr, MFI, DAG, Arg,
2402                    MipsCCInfo, *ByValArg, Flags, Subtarget->isLittle());
2403       ++ByValArg;
2404       continue;
2405     }
2406
2407     // Promote the value if needed.
2408     switch (VA.getLocInfo()) {
2409     default: llvm_unreachable("Unknown loc info!");
2410     case CCValAssign::Full:
2411       if (VA.isRegLoc()) {
2412         if ((ValVT == MVT::f32 && LocVT == MVT::i32) ||
2413             (ValVT == MVT::f64 && LocVT == MVT::i64) ||
2414             (ValVT == MVT::i64 && LocVT == MVT::f64))
2415           Arg = DAG.getNode(ISD::BITCAST, DL, LocVT, Arg);
2416         else if (ValVT == MVT::f64 && LocVT == MVT::i32) {
2417           SDValue Lo = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
2418                                    Arg, DAG.getConstant(0, MVT::i32));
2419           SDValue Hi = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
2420                                    Arg, DAG.getConstant(1, MVT::i32));
2421           if (!Subtarget->isLittle())
2422             std::swap(Lo, Hi);
2423           unsigned LocRegLo = VA.getLocReg();
2424           unsigned LocRegHigh = getNextIntArgReg(LocRegLo);
2425           RegsToPass.push_back(std::make_pair(LocRegLo, Lo));
2426           RegsToPass.push_back(std::make_pair(LocRegHigh, Hi));
2427           continue;
2428         }
2429       }
2430       break;
2431     case CCValAssign::SExt:
2432       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, LocVT, Arg);
2433       break;
2434     case CCValAssign::ZExt:
2435       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, LocVT, Arg);
2436       break;
2437     case CCValAssign::AExt:
2438       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, LocVT, Arg);
2439       break;
2440     }
2441
2442     // Arguments that can be passed on register must be kept at
2443     // RegsToPass vector
2444     if (VA.isRegLoc()) {
2445       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2446       continue;
2447     }
2448
2449     // Register can't get to this point...
2450     assert(VA.isMemLoc());
2451
2452     // emit ISD::STORE whichs stores the
2453     // parameter value to a stack Location
2454     MemOpChains.push_back(passArgOnStack(StackPtr, VA.getLocMemOffset(),
2455                                          Chain, Arg, DL, IsTailCall, DAG));
2456   }
2457
2458   // Transform all store nodes into one single node because all store
2459   // nodes are independent of each other.
2460   if (!MemOpChains.empty())
2461     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
2462                         &MemOpChains[0], MemOpChains.size());
2463
2464   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2465   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2466   // node so that legalize doesn't hack it.
2467   bool IsPICCall = (IsN64 || IsPIC); // true if calls are translated to jalr $25
2468   bool GlobalOrExternal = false, InternalLinkage = false;
2469   SDValue CalleeLo;
2470
2471   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2472     if (IsPICCall) {
2473       InternalLinkage = G->getGlobal()->hasInternalLinkage();
2474
2475       if (InternalLinkage)
2476         Callee = getAddrLocal(Callee, DAG, HasMips64);
2477       else if (LargeGOT)
2478         Callee = getAddrGlobalLargeGOT(Callee, DAG, MipsII::MO_CALL_HI16,
2479                                        MipsII::MO_CALL_LO16);
2480       else
2481         Callee = getAddrGlobal(Callee, DAG, MipsII::MO_GOT_CALL);
2482     } else
2483       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), DL, getPointerTy(), 0,
2484                                           MipsII::MO_NO_FLAG);
2485     GlobalOrExternal = true;
2486   }
2487   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2488     if (!IsN64 && !IsPIC) // !N64 && static
2489       Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2490                                             MipsII::MO_NO_FLAG);
2491     else if (LargeGOT)
2492       Callee = getAddrGlobalLargeGOT(Callee, DAG, MipsII::MO_CALL_HI16,
2493                                      MipsII::MO_CALL_LO16);
2494     else // N64 || PIC
2495       Callee = getAddrGlobal(Callee, DAG, MipsII::MO_GOT_CALL);
2496
2497     GlobalOrExternal = true;
2498   }
2499
2500   SmallVector<SDValue, 8> Ops(1, Chain);
2501   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2502
2503   getOpndList(Ops, RegsToPass, IsPICCall, GlobalOrExternal, InternalLinkage,
2504               CLI, Callee, Chain);
2505
2506   if (IsTailCall)
2507     return DAG.getNode(MipsISD::TailCall, DL, MVT::Other, &Ops[0], Ops.size());
2508
2509   Chain  = DAG.getNode(MipsISD::JmpLink, DL, NodeTys, &Ops[0], Ops.size());
2510   SDValue InFlag = Chain.getValue(1);
2511
2512   // Create the CALLSEQ_END node.
2513   Chain = DAG.getCALLSEQ_END(Chain, NextStackOffsetVal,
2514                              DAG.getIntPtrConstant(0, true), InFlag, DL);
2515   InFlag = Chain.getValue(1);
2516
2517   // Handle result values, copying them out of physregs into vregs that we
2518   // return.
2519   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg,
2520                          Ins, DL, DAG, InVals, CLI.Callee.getNode(), CLI.RetTy);
2521 }
2522
2523 /// LowerCallResult - Lower the result values of a call into the
2524 /// appropriate copies out of appropriate physical registers.
2525 SDValue
2526 MipsTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2527                                     CallingConv::ID CallConv, bool IsVarArg,
2528                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2529                                     SDLoc DL, SelectionDAG &DAG,
2530                                     SmallVectorImpl<SDValue> &InVals,
2531                                     const SDNode *CallNode,
2532                                     const Type *RetTy) const {
2533   // Assign locations to each value returned by this call.
2534   SmallVector<CCValAssign, 16> RVLocs;
2535   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
2536                  getTargetMachine(), RVLocs, *DAG.getContext());
2537   MipsCC MipsCCInfo(CallConv, IsO32, Subtarget->isFP64bit(), CCInfo);
2538
2539   MipsCCInfo.analyzeCallResult(Ins, Subtarget->mipsSEUsesSoftFloat(),
2540                                CallNode, RetTy);
2541
2542   // Copy all of the result registers out of their specified physreg.
2543   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2544     SDValue Val = DAG.getCopyFromReg(Chain, DL, RVLocs[i].getLocReg(),
2545                                      RVLocs[i].getLocVT(), InFlag);
2546     Chain = Val.getValue(1);
2547     InFlag = Val.getValue(2);
2548
2549     if (RVLocs[i].getValVT() != RVLocs[i].getLocVT())
2550       Val = DAG.getNode(ISD::BITCAST, DL, RVLocs[i].getValVT(), Val);
2551
2552     InVals.push_back(Val);
2553   }
2554
2555   return Chain;
2556 }
2557
2558 //===----------------------------------------------------------------------===//
2559 //             Formal Arguments Calling Convention Implementation
2560 //===----------------------------------------------------------------------===//
2561 /// LowerFormalArguments - transform physical registers into virtual registers
2562 /// and generate load operations for arguments places on the stack.
2563 SDValue
2564 MipsTargetLowering::LowerFormalArguments(SDValue Chain,
2565                                          CallingConv::ID CallConv,
2566                                          bool IsVarArg,
2567                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2568                                          SDLoc DL, SelectionDAG &DAG,
2569                                          SmallVectorImpl<SDValue> &InVals)
2570                                           const {
2571   MachineFunction &MF = DAG.getMachineFunction();
2572   MachineFrameInfo *MFI = MF.getFrameInfo();
2573   MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
2574
2575   MipsFI->setVarArgsFrameIndex(0);
2576
2577   // Used with vargs to acumulate store chains.
2578   std::vector<SDValue> OutChains;
2579
2580   // Assign locations to all of the incoming arguments.
2581   SmallVector<CCValAssign, 16> ArgLocs;
2582   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
2583                  getTargetMachine(), ArgLocs, *DAG.getContext());
2584   MipsCC MipsCCInfo(CallConv, IsO32, Subtarget->isFP64bit(), CCInfo);
2585   Function::const_arg_iterator FuncArg =
2586     DAG.getMachineFunction().getFunction()->arg_begin();
2587   bool UseSoftFloat = Subtarget->mipsSEUsesSoftFloat();
2588
2589   MipsCCInfo.analyzeFormalArguments(Ins, UseSoftFloat, FuncArg);
2590   MipsFI->setFormalArgInfo(CCInfo.getNextStackOffset(),
2591                            MipsCCInfo.hasByValArg());
2592
2593   unsigned CurArgIdx = 0;
2594   MipsCC::byval_iterator ByValArg = MipsCCInfo.byval_begin();
2595
2596   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2597     CCValAssign &VA = ArgLocs[i];
2598     std::advance(FuncArg, Ins[i].OrigArgIndex - CurArgIdx);
2599     CurArgIdx = Ins[i].OrigArgIndex;
2600     EVT ValVT = VA.getValVT();
2601     ISD::ArgFlagsTy Flags = Ins[i].Flags;
2602     bool IsRegLoc = VA.isRegLoc();
2603
2604     if (Flags.isByVal()) {
2605       assert(Flags.getByValSize() &&
2606              "ByVal args of size 0 should have been ignored by front-end.");
2607       assert(ByValArg != MipsCCInfo.byval_end());
2608       copyByValRegs(Chain, DL, OutChains, DAG, Flags, InVals, &*FuncArg,
2609                     MipsCCInfo, *ByValArg);
2610       ++ByValArg;
2611       continue;
2612     }
2613
2614     // Arguments stored on registers
2615     if (IsRegLoc) {
2616       EVT RegVT = VA.getLocVT();
2617       unsigned ArgReg = VA.getLocReg();
2618       const TargetRegisterClass *RC;
2619
2620       if (RegVT == MVT::i32)
2621         RC = Subtarget->inMips16Mode()? &Mips::CPU16RegsRegClass :
2622                                         &Mips::GPR32RegClass;
2623       else if (RegVT == MVT::i64)
2624         RC = &Mips::GPR64RegClass;
2625       else if (RegVT == MVT::f32)
2626         RC = &Mips::FGR32RegClass;
2627       else if (RegVT == MVT::f64)
2628         RC = Subtarget->isFP64bit() ? &Mips::FGR64RegClass :
2629                                       &Mips::AFGR64RegClass;
2630       else
2631         llvm_unreachable("RegVT not supported by FormalArguments Lowering");
2632
2633       // Transform the arguments stored on
2634       // physical registers into virtual ones
2635       unsigned Reg = addLiveIn(DAG.getMachineFunction(), ArgReg, RC);
2636       SDValue ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2637
2638       // If this is an 8 or 16-bit value, it has been passed promoted
2639       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2640       // truncate to the right size.
2641       if (VA.getLocInfo() != CCValAssign::Full) {
2642         unsigned Opcode = 0;
2643         if (VA.getLocInfo() == CCValAssign::SExt)
2644           Opcode = ISD::AssertSext;
2645         else if (VA.getLocInfo() == CCValAssign::ZExt)
2646           Opcode = ISD::AssertZext;
2647         if (Opcode)
2648           ArgValue = DAG.getNode(Opcode, DL, RegVT, ArgValue,
2649                                  DAG.getValueType(ValVT));
2650         ArgValue = DAG.getNode(ISD::TRUNCATE, DL, ValVT, ArgValue);
2651       }
2652
2653       // Handle floating point arguments passed in integer registers and
2654       // long double arguments passed in floating point registers.
2655       if ((RegVT == MVT::i32 && ValVT == MVT::f32) ||
2656           (RegVT == MVT::i64 && ValVT == MVT::f64) ||
2657           (RegVT == MVT::f64 && ValVT == MVT::i64))
2658         ArgValue = DAG.getNode(ISD::BITCAST, DL, ValVT, ArgValue);
2659       else if (IsO32 && RegVT == MVT::i32 && ValVT == MVT::f64) {
2660         unsigned Reg2 = addLiveIn(DAG.getMachineFunction(),
2661                                   getNextIntArgReg(ArgReg), RC);
2662         SDValue ArgValue2 = DAG.getCopyFromReg(Chain, DL, Reg2, RegVT);
2663         if (!Subtarget->isLittle())
2664           std::swap(ArgValue, ArgValue2);
2665         ArgValue = DAG.getNode(MipsISD::BuildPairF64, DL, MVT::f64,
2666                                ArgValue, ArgValue2);
2667       }
2668
2669       InVals.push_back(ArgValue);
2670     } else { // VA.isRegLoc()
2671
2672       // sanity check
2673       assert(VA.isMemLoc());
2674
2675       // The stack pointer offset is relative to the caller stack frame.
2676       int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2677                                       VA.getLocMemOffset(), true);
2678
2679       // Create load nodes to retrieve arguments from the stack
2680       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2681       InVals.push_back(DAG.getLoad(ValVT, DL, Chain, FIN,
2682                                    MachinePointerInfo::getFixedStack(FI),
2683                                    false, false, false, 0));
2684     }
2685   }
2686
2687   // The mips ABIs for returning structs by value requires that we copy
2688   // the sret argument into $v0 for the return. Save the argument into
2689   // a virtual register so that we can access it from the return points.
2690   if (DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
2691     unsigned Reg = MipsFI->getSRetReturnReg();
2692     if (!Reg) {
2693       Reg = MF.getRegInfo().
2694         createVirtualRegister(getRegClassFor(IsN64 ? MVT::i64 : MVT::i32));
2695       MipsFI->setSRetReturnReg(Reg);
2696     }
2697     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), DL, Reg, InVals[0]);
2698     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Copy, Chain);
2699   }
2700
2701   if (IsVarArg)
2702     writeVarArgRegs(OutChains, MipsCCInfo, Chain, DL, DAG);
2703
2704   // All stores are grouped in one node to allow the matching between
2705   // the size of Ins and InVals. This only happens when on varg functions
2706   if (!OutChains.empty()) {
2707     OutChains.push_back(Chain);
2708     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
2709                         &OutChains[0], OutChains.size());
2710   }
2711
2712   return Chain;
2713 }
2714
2715 //===----------------------------------------------------------------------===//
2716 //               Return Value Calling Convention Implementation
2717 //===----------------------------------------------------------------------===//
2718
2719 bool
2720 MipsTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
2721                                    MachineFunction &MF, bool IsVarArg,
2722                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2723                                    LLVMContext &Context) const {
2724   SmallVector<CCValAssign, 16> RVLocs;
2725   CCState CCInfo(CallConv, IsVarArg, MF, getTargetMachine(),
2726                  RVLocs, Context);
2727   return CCInfo.CheckReturn(Outs, RetCC_Mips);
2728 }
2729
2730 SDValue
2731 MipsTargetLowering::LowerReturn(SDValue Chain,
2732                                 CallingConv::ID CallConv, bool IsVarArg,
2733                                 const SmallVectorImpl<ISD::OutputArg> &Outs,
2734                                 const SmallVectorImpl<SDValue> &OutVals,
2735                                 SDLoc DL, SelectionDAG &DAG) const {
2736   // CCValAssign - represent the assignment of
2737   // the return value to a location
2738   SmallVector<CCValAssign, 16> RVLocs;
2739   MachineFunction &MF = DAG.getMachineFunction();
2740
2741   // CCState - Info about the registers and stack slot.
2742   CCState CCInfo(CallConv, IsVarArg, MF, getTargetMachine(), RVLocs,
2743                  *DAG.getContext());
2744   MipsCC MipsCCInfo(CallConv, IsO32, Subtarget->isFP64bit(), CCInfo);
2745
2746   // Analyze return values.
2747   MipsCCInfo.analyzeReturn(Outs, Subtarget->mipsSEUsesSoftFloat(),
2748                            MF.getFunction()->getReturnType());
2749
2750   SDValue Flag;
2751   SmallVector<SDValue, 4> RetOps(1, Chain);
2752
2753   // Copy the result values into the output registers.
2754   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2755     SDValue Val = OutVals[i];
2756     CCValAssign &VA = RVLocs[i];
2757     assert(VA.isRegLoc() && "Can only return in registers!");
2758
2759     if (RVLocs[i].getValVT() != RVLocs[i].getLocVT())
2760       Val = DAG.getNode(ISD::BITCAST, DL, RVLocs[i].getLocVT(), Val);
2761
2762     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Val, Flag);
2763
2764     // Guarantee that all emitted copies are stuck together with flags.
2765     Flag = Chain.getValue(1);
2766     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2767   }
2768
2769   // The mips ABIs for returning structs by value requires that we copy
2770   // the sret argument into $v0 for the return. We saved the argument into
2771   // a virtual register in the entry block, so now we copy the value out
2772   // and into $v0.
2773   if (MF.getFunction()->hasStructRetAttr()) {
2774     MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
2775     unsigned Reg = MipsFI->getSRetReturnReg();
2776
2777     if (!Reg)
2778       llvm_unreachable("sret virtual register not created in the entry block");
2779     SDValue Val = DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
2780     unsigned V0 = IsN64 ? Mips::V0_64 : Mips::V0;
2781
2782     Chain = DAG.getCopyToReg(Chain, DL, V0, Val, Flag);
2783     Flag = Chain.getValue(1);
2784     RetOps.push_back(DAG.getRegister(V0, getPointerTy()));
2785   }
2786
2787   RetOps[0] = Chain;  // Update chain.
2788
2789   // Add the flag if we have it.
2790   if (Flag.getNode())
2791     RetOps.push_back(Flag);
2792
2793   // Return on Mips is always a "jr $ra"
2794   return DAG.getNode(MipsISD::Ret, DL, MVT::Other, &RetOps[0], RetOps.size());
2795 }
2796
2797 //===----------------------------------------------------------------------===//
2798 //                           Mips Inline Assembly Support
2799 //===----------------------------------------------------------------------===//
2800
2801 /// getConstraintType - Given a constraint letter, return the type of
2802 /// constraint it is for this target.
2803 MipsTargetLowering::ConstraintType MipsTargetLowering::
2804 getConstraintType(const std::string &Constraint) const
2805 {
2806   // Mips specific constrainy
2807   // GCC config/mips/constraints.md
2808   //
2809   // 'd' : An address register. Equivalent to r
2810   //       unless generating MIPS16 code.
2811   // 'y' : Equivalent to r; retained for
2812   //       backwards compatibility.
2813   // 'c' : A register suitable for use in an indirect
2814   //       jump. This will always be $25 for -mabicalls.
2815   // 'l' : The lo register. 1 word storage.
2816   // 'x' : The hilo register pair. Double word storage.
2817   if (Constraint.size() == 1) {
2818     switch (Constraint[0]) {
2819       default : break;
2820       case 'd':
2821       case 'y':
2822       case 'f':
2823       case 'c':
2824       case 'l':
2825       case 'x':
2826         return C_RegisterClass;
2827       case 'R':
2828         return C_Memory;
2829     }
2830   }
2831   return TargetLowering::getConstraintType(Constraint);
2832 }
2833
2834 /// Examine constraint type and operand type and determine a weight value.
2835 /// This object must already have been set up with the operand type
2836 /// and the current alternative constraint selected.
2837 TargetLowering::ConstraintWeight
2838 MipsTargetLowering::getSingleConstraintMatchWeight(
2839     AsmOperandInfo &info, const char *constraint) const {
2840   ConstraintWeight weight = CW_Invalid;
2841   Value *CallOperandVal = info.CallOperandVal;
2842     // If we don't have a value, we can't do a match,
2843     // but allow it at the lowest weight.
2844   if (CallOperandVal == NULL)
2845     return CW_Default;
2846   Type *type = CallOperandVal->getType();
2847   // Look at the constraint type.
2848   switch (*constraint) {
2849   default:
2850     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
2851     break;
2852   case 'd':
2853   case 'y':
2854     if (type->isIntegerTy())
2855       weight = CW_Register;
2856     break;
2857   case 'f':
2858     if (type->isFloatTy())
2859       weight = CW_Register;
2860     break;
2861   case 'c': // $25 for indirect jumps
2862   case 'l': // lo register
2863   case 'x': // hilo register pair
2864       if (type->isIntegerTy())
2865       weight = CW_SpecificReg;
2866       break;
2867   case 'I': // signed 16 bit immediate
2868   case 'J': // integer zero
2869   case 'K': // unsigned 16 bit immediate
2870   case 'L': // signed 32 bit immediate where lower 16 bits are 0
2871   case 'N': // immediate in the range of -65535 to -1 (inclusive)
2872   case 'O': // signed 15 bit immediate (+- 16383)
2873   case 'P': // immediate in the range of 65535 to 1 (inclusive)
2874     if (isa<ConstantInt>(CallOperandVal))
2875       weight = CW_Constant;
2876     break;
2877   case 'R':
2878     weight = CW_Memory;
2879     break;
2880   }
2881   return weight;
2882 }
2883
2884 /// This is a helper function to parse a physical register string and split it
2885 /// into non-numeric and numeric parts (Prefix and Reg). The first boolean flag
2886 /// that is returned indicates whether parsing was successful. The second flag
2887 /// is true if the numeric part exists.
2888 static std::pair<bool, bool>
2889 parsePhysicalReg(const StringRef &C, std::string &Prefix,
2890                  unsigned long long &Reg) {
2891   if (C.front() != '{' || C.back() != '}')
2892     return std::make_pair(false, false);
2893
2894   // Search for the first numeric character.
2895   StringRef::const_iterator I, B = C.begin() + 1, E = C.end() - 1;
2896   I = std::find_if(B, E, std::ptr_fun(isdigit));
2897
2898   Prefix.assign(B, I - B);
2899
2900   // The second flag is set to false if no numeric characters were found.
2901   if (I == E)
2902     return std::make_pair(true, false);
2903
2904   // Parse the numeric characters.
2905   return std::make_pair(!getAsUnsignedInteger(StringRef(I, E - I), 10, Reg),
2906                         true);
2907 }
2908
2909 std::pair<unsigned, const TargetRegisterClass *> MipsTargetLowering::
2910 parseRegForInlineAsmConstraint(const StringRef &C, MVT VT) const {
2911   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2912   const TargetRegisterClass *RC;
2913   std::string Prefix;
2914   unsigned long long Reg;
2915
2916   std::pair<bool, bool> R = parsePhysicalReg(C, Prefix, Reg);
2917
2918   if (!R.first)
2919     return std::make_pair((unsigned)0, (const TargetRegisterClass*)0);
2920
2921   if ((Prefix == "hi" || Prefix == "lo")) { // Parse hi/lo.
2922     // No numeric characters follow "hi" or "lo".
2923     if (R.second)
2924       return std::make_pair((unsigned)0, (const TargetRegisterClass*)0);
2925
2926     RC = TRI->getRegClass(Prefix == "hi" ?
2927                           Mips::HI32RegClassID : Mips::LO32RegClassID);
2928     return std::make_pair(*(RC->begin()), RC);
2929   }
2930
2931   if (!R.second)
2932     return std::make_pair((unsigned)0, (const TargetRegisterClass*)0);
2933
2934   if (Prefix == "$f") { // Parse $f0-$f31.
2935     // If the size of FP registers is 64-bit or Reg is an even number, select
2936     // the 64-bit register class. Otherwise, select the 32-bit register class.
2937     if (VT == MVT::Other)
2938       VT = (Subtarget->isFP64bit() || !(Reg % 2)) ? MVT::f64 : MVT::f32;
2939
2940     RC= getRegClassFor(VT);
2941
2942     if (RC == &Mips::AFGR64RegClass) {
2943       assert(Reg % 2 == 0);
2944       Reg >>= 1;
2945     }
2946   } else if (Prefix == "$fcc") { // Parse $fcc0-$fcc7.
2947     RC = TRI->getRegClass(Mips::FCCRegClassID);
2948   } else { // Parse $0-$31.
2949     assert(Prefix == "$");
2950     RC = getRegClassFor((VT == MVT::Other) ? MVT::i32 : VT);
2951   }
2952
2953   assert(Reg < RC->getNumRegs());
2954   return std::make_pair(*(RC->begin() + Reg), RC);
2955 }
2956
2957 /// Given a register class constraint, like 'r', if this corresponds directly
2958 /// to an LLVM register class, return a register of 0 and the register class
2959 /// pointer.
2960 std::pair<unsigned, const TargetRegisterClass*> MipsTargetLowering::
2961 getRegForInlineAsmConstraint(const std::string &Constraint, MVT VT) const
2962 {
2963   if (Constraint.size() == 1) {
2964     switch (Constraint[0]) {
2965     case 'd': // Address register. Same as 'r' unless generating MIPS16 code.
2966     case 'y': // Same as 'r'. Exists for compatibility.
2967     case 'r':
2968       if (VT == MVT::i32 || VT == MVT::i16 || VT == MVT::i8) {
2969         if (Subtarget->inMips16Mode())
2970           return std::make_pair(0U, &Mips::CPU16RegsRegClass);
2971         return std::make_pair(0U, &Mips::GPR32RegClass);
2972       }
2973       if (VT == MVT::i64 && !HasMips64)
2974         return std::make_pair(0U, &Mips::GPR32RegClass);
2975       if (VT == MVT::i64 && HasMips64)
2976         return std::make_pair(0U, &Mips::GPR64RegClass);
2977       // This will generate an error message
2978       return std::make_pair(0u, static_cast<const TargetRegisterClass*>(0));
2979     case 'f':
2980       if (VT == MVT::f32)
2981         return std::make_pair(0U, &Mips::FGR32RegClass);
2982       if ((VT == MVT::f64) && (!Subtarget->isSingleFloat())) {
2983         if (Subtarget->isFP64bit())
2984           return std::make_pair(0U, &Mips::FGR64RegClass);
2985         return std::make_pair(0U, &Mips::AFGR64RegClass);
2986       }
2987       break;
2988     case 'c': // register suitable for indirect jump
2989       if (VT == MVT::i32)
2990         return std::make_pair((unsigned)Mips::T9, &Mips::GPR32RegClass);
2991       assert(VT == MVT::i64 && "Unexpected type.");
2992       return std::make_pair((unsigned)Mips::T9_64, &Mips::GPR64RegClass);
2993     case 'l': // register suitable for indirect jump
2994       if (VT == MVT::i32)
2995         return std::make_pair((unsigned)Mips::LO0, &Mips::LO32RegClass);
2996       return std::make_pair((unsigned)Mips::LO0_64, &Mips::LO64RegClass);
2997     case 'x': // register suitable for indirect jump
2998       // Fixme: Not triggering the use of both hi and low
2999       // This will generate an error message
3000       return std::make_pair(0u, static_cast<const TargetRegisterClass*>(0));
3001     }
3002   }
3003
3004   std::pair<unsigned, const TargetRegisterClass *> R;
3005   R = parseRegForInlineAsmConstraint(Constraint, VT);
3006
3007   if (R.second)
3008     return R;
3009
3010   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3011 }
3012
3013 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3014 /// vector.  If it is invalid, don't add anything to Ops.
3015 void MipsTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
3016                                                      std::string &Constraint,
3017                                                      std::vector<SDValue>&Ops,
3018                                                      SelectionDAG &DAG) const {
3019   SDValue Result(0, 0);
3020
3021   // Only support length 1 constraints for now.
3022   if (Constraint.length() > 1) return;
3023
3024   char ConstraintLetter = Constraint[0];
3025   switch (ConstraintLetter) {
3026   default: break; // This will fall through to the generic implementation
3027   case 'I': // Signed 16 bit constant
3028     // If this fails, the parent routine will give an error
3029     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3030       EVT Type = Op.getValueType();
3031       int64_t Val = C->getSExtValue();
3032       if (isInt<16>(Val)) {
3033         Result = DAG.getTargetConstant(Val, Type);
3034         break;
3035       }
3036     }
3037     return;
3038   case 'J': // integer zero
3039     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3040       EVT Type = Op.getValueType();
3041       int64_t Val = C->getZExtValue();
3042       if (Val == 0) {
3043         Result = DAG.getTargetConstant(0, Type);
3044         break;
3045       }
3046     }
3047     return;
3048   case 'K': // unsigned 16 bit immediate
3049     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3050       EVT Type = Op.getValueType();
3051       uint64_t Val = (uint64_t)C->getZExtValue();
3052       if (isUInt<16>(Val)) {
3053         Result = DAG.getTargetConstant(Val, Type);
3054         break;
3055       }
3056     }
3057     return;
3058   case 'L': // signed 32 bit immediate where lower 16 bits are 0
3059     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3060       EVT Type = Op.getValueType();
3061       int64_t Val = C->getSExtValue();
3062       if ((isInt<32>(Val)) && ((Val & 0xffff) == 0)){
3063         Result = DAG.getTargetConstant(Val, Type);
3064         break;
3065       }
3066     }
3067     return;
3068   case 'N': // immediate in the range of -65535 to -1 (inclusive)
3069     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3070       EVT Type = Op.getValueType();
3071       int64_t Val = C->getSExtValue();
3072       if ((Val >= -65535) && (Val <= -1)) {
3073         Result = DAG.getTargetConstant(Val, Type);
3074         break;
3075       }
3076     }
3077     return;
3078   case 'O': // signed 15 bit immediate
3079     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3080       EVT Type = Op.getValueType();
3081       int64_t Val = C->getSExtValue();
3082       if ((isInt<15>(Val))) {
3083         Result = DAG.getTargetConstant(Val, Type);
3084         break;
3085       }
3086     }
3087     return;
3088   case 'P': // immediate in the range of 1 to 65535 (inclusive)
3089     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3090       EVT Type = Op.getValueType();
3091       int64_t Val = C->getSExtValue();
3092       if ((Val <= 65535) && (Val >= 1)) {
3093         Result = DAG.getTargetConstant(Val, Type);
3094         break;
3095       }
3096     }
3097     return;
3098   }
3099
3100   if (Result.getNode()) {
3101     Ops.push_back(Result);
3102     return;
3103   }
3104
3105   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
3106 }
3107
3108 bool
3109 MipsTargetLowering::isLegalAddressingMode(const AddrMode &AM, Type *Ty) const {
3110   // No global is ever allowed as a base.
3111   if (AM.BaseGV)
3112     return false;
3113
3114   switch (AM.Scale) {
3115   case 0: // "r+i" or just "i", depending on HasBaseReg.
3116     break;
3117   case 1:
3118     if (!AM.HasBaseReg) // allow "r+i".
3119       break;
3120     return false; // disallow "r+r" or "r+r+i".
3121   default:
3122     return false;
3123   }
3124
3125   return true;
3126 }
3127
3128 bool
3129 MipsTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
3130   // The Mips target isn't yet aware of offsets.
3131   return false;
3132 }
3133
3134 EVT MipsTargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
3135                                             unsigned SrcAlign,
3136                                             bool IsMemset, bool ZeroMemset,
3137                                             bool MemcpyStrSrc,
3138                                             MachineFunction &MF) const {
3139   if (Subtarget->hasMips64())
3140     return MVT::i64;
3141
3142   return MVT::i32;
3143 }
3144
3145 bool MipsTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3146   if (VT != MVT::f32 && VT != MVT::f64)
3147     return false;
3148   if (Imm.isNegZero())
3149     return false;
3150   return Imm.isZero();
3151 }
3152
3153 unsigned MipsTargetLowering::getJumpTableEncoding() const {
3154   if (IsN64)
3155     return MachineJumpTableInfo::EK_GPRel64BlockAddress;
3156
3157   return TargetLowering::getJumpTableEncoding();
3158 }
3159
3160 /// This function returns true if CallSym is a long double emulation routine.
3161 static bool isF128SoftLibCall(const char *CallSym) {
3162   const char *const LibCalls[] =
3163     {"__addtf3", "__divtf3", "__eqtf2", "__extenddftf2", "__extendsftf2",
3164      "__fixtfdi", "__fixtfsi", "__fixtfti", "__fixunstfdi", "__fixunstfsi",
3165      "__fixunstfti", "__floatditf", "__floatsitf", "__floattitf",
3166      "__floatunditf", "__floatunsitf", "__floatuntitf", "__getf2", "__gttf2",
3167      "__letf2", "__lttf2", "__multf3", "__netf2", "__powitf2", "__subtf3",
3168      "__trunctfdf2", "__trunctfsf2", "__unordtf2",
3169      "ceill", "copysignl", "cosl", "exp2l", "expl", "floorl", "fmal", "fmodl",
3170      "log10l", "log2l", "logl", "nearbyintl", "powl", "rintl", "sinl", "sqrtl",
3171      "truncl"};
3172
3173   const char * const *End = LibCalls + array_lengthof(LibCalls);
3174
3175   // Check that LibCalls is sorted alphabetically.
3176   MipsTargetLowering::LTStr Comp;
3177
3178 #ifndef NDEBUG
3179   for (const char * const *I = LibCalls; I < End - 1; ++I)
3180     assert(Comp(*I, *(I + 1)));
3181 #endif
3182
3183   return std::binary_search(LibCalls, End, CallSym, Comp);
3184 }
3185
3186 /// This function returns true if Ty is fp128 or i128 which was originally a
3187 /// fp128.
3188 static bool originalTypeIsF128(const Type *Ty, const SDNode *CallNode) {
3189   if (Ty->isFP128Ty())
3190     return true;
3191
3192   const ExternalSymbolSDNode *ES =
3193     dyn_cast_or_null<const ExternalSymbolSDNode>(CallNode);
3194
3195   // If the Ty is i128 and the function being called is a long double emulation
3196   // routine, then the original type is f128.
3197   return (ES && Ty->isIntegerTy(128) && isF128SoftLibCall(ES->getSymbol()));
3198 }
3199
3200 MipsTargetLowering::MipsCC::SpecialCallingConvType
3201   MipsTargetLowering::getSpecialCallingConv(SDValue Callee) const {
3202   MipsCC::SpecialCallingConvType SpecialCallingConv =
3203     MipsCC::NoSpecialCallingConv;;
3204   if (Subtarget->inMips16HardFloat()) {
3205     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3206       llvm::StringRef Sym = G->getGlobal()->getName();
3207       Function *F = G->getGlobal()->getParent()->getFunction(Sym);
3208       if (F->hasFnAttribute("__Mips16RetHelper")) {
3209         SpecialCallingConv = MipsCC::Mips16RetHelperConv;
3210       }
3211     }
3212   }
3213   return SpecialCallingConv;
3214 }
3215
3216 MipsTargetLowering::MipsCC::MipsCC(
3217   CallingConv::ID CC, bool IsO32_, bool IsFP64_, CCState &Info,
3218     MipsCC::SpecialCallingConvType SpecialCallingConv_)
3219   : CCInfo(Info), CallConv(CC), IsO32(IsO32_), IsFP64(IsFP64_),
3220     SpecialCallingConv(SpecialCallingConv_){
3221   // Pre-allocate reserved argument area.
3222   CCInfo.AllocateStack(reservedArgArea(), 1);
3223 }
3224
3225
3226 void MipsTargetLowering::MipsCC::
3227 analyzeCallOperands(const SmallVectorImpl<ISD::OutputArg> &Args,
3228                     bool IsVarArg, bool IsSoftFloat, const SDNode *CallNode,
3229                     std::vector<ArgListEntry> &FuncArgs) {
3230   assert((CallConv != CallingConv::Fast || !IsVarArg) &&
3231          "CallingConv::Fast shouldn't be used for vararg functions.");
3232
3233   unsigned NumOpnds = Args.size();
3234   llvm::CCAssignFn *FixedFn = fixedArgFn(), *VarFn = varArgFn();
3235
3236   for (unsigned I = 0; I != NumOpnds; ++I) {
3237     MVT ArgVT = Args[I].VT;
3238     ISD::ArgFlagsTy ArgFlags = Args[I].Flags;
3239     bool R;
3240
3241     if (ArgFlags.isByVal()) {
3242       handleByValArg(I, ArgVT, ArgVT, CCValAssign::Full, ArgFlags);
3243       continue;
3244     }
3245
3246     if (IsVarArg && !Args[I].IsFixed)
3247       R = VarFn(I, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
3248     else {
3249       MVT RegVT = getRegVT(ArgVT, FuncArgs[Args[I].OrigArgIndex].Ty, CallNode,
3250                            IsSoftFloat);
3251       R = FixedFn(I, ArgVT, RegVT, CCValAssign::Full, ArgFlags, CCInfo);
3252     }
3253
3254     if (R) {
3255 #ifndef NDEBUG
3256       dbgs() << "Call operand #" << I << " has unhandled type "
3257              << EVT(ArgVT).getEVTString();
3258 #endif
3259       llvm_unreachable(0);
3260     }
3261   }
3262 }
3263
3264 void MipsTargetLowering::MipsCC::
3265 analyzeFormalArguments(const SmallVectorImpl<ISD::InputArg> &Args,
3266                        bool IsSoftFloat, Function::const_arg_iterator FuncArg) {
3267   unsigned NumArgs = Args.size();
3268   llvm::CCAssignFn *FixedFn = fixedArgFn();
3269   unsigned CurArgIdx = 0;
3270
3271   for (unsigned I = 0; I != NumArgs; ++I) {
3272     MVT ArgVT = Args[I].VT;
3273     ISD::ArgFlagsTy ArgFlags = Args[I].Flags;
3274     std::advance(FuncArg, Args[I].OrigArgIndex - CurArgIdx);
3275     CurArgIdx = Args[I].OrigArgIndex;
3276
3277     if (ArgFlags.isByVal()) {
3278       handleByValArg(I, ArgVT, ArgVT, CCValAssign::Full, ArgFlags);
3279       continue;
3280     }
3281
3282     MVT RegVT = getRegVT(ArgVT, FuncArg->getType(), 0, IsSoftFloat);
3283
3284     if (!FixedFn(I, ArgVT, RegVT, CCValAssign::Full, ArgFlags, CCInfo))
3285       continue;
3286
3287 #ifndef NDEBUG
3288     dbgs() << "Formal Arg #" << I << " has unhandled type "
3289            << EVT(ArgVT).getEVTString();
3290 #endif
3291     llvm_unreachable(0);
3292   }
3293 }
3294
3295 template<typename Ty>
3296 void MipsTargetLowering::MipsCC::
3297 analyzeReturn(const SmallVectorImpl<Ty> &RetVals, bool IsSoftFloat,
3298               const SDNode *CallNode, const Type *RetTy) const {
3299   CCAssignFn *Fn;
3300
3301   if (IsSoftFloat && originalTypeIsF128(RetTy, CallNode))
3302     Fn = RetCC_F128Soft;
3303   else
3304     Fn = RetCC_Mips;
3305
3306   for (unsigned I = 0, E = RetVals.size(); I < E; ++I) {
3307     MVT VT = RetVals[I].VT;
3308     ISD::ArgFlagsTy Flags = RetVals[I].Flags;
3309     MVT RegVT = this->getRegVT(VT, RetTy, CallNode, IsSoftFloat);
3310
3311     if (Fn(I, VT, RegVT, CCValAssign::Full, Flags, this->CCInfo)) {
3312 #ifndef NDEBUG
3313       dbgs() << "Call result #" << I << " has unhandled type "
3314              << EVT(VT).getEVTString() << '\n';
3315 #endif
3316       llvm_unreachable(0);
3317     }
3318   }
3319 }
3320
3321 void MipsTargetLowering::MipsCC::
3322 analyzeCallResult(const SmallVectorImpl<ISD::InputArg> &Ins, bool IsSoftFloat,
3323                   const SDNode *CallNode, const Type *RetTy) const {
3324   analyzeReturn(Ins, IsSoftFloat, CallNode, RetTy);
3325 }
3326
3327 void MipsTargetLowering::MipsCC::
3328 analyzeReturn(const SmallVectorImpl<ISD::OutputArg> &Outs, bool IsSoftFloat,
3329               const Type *RetTy) const {
3330   analyzeReturn(Outs, IsSoftFloat, 0, RetTy);
3331 }
3332
3333 void
3334 MipsTargetLowering::MipsCC::handleByValArg(unsigned ValNo, MVT ValVT,
3335                                            MVT LocVT,
3336                                            CCValAssign::LocInfo LocInfo,
3337                                            ISD::ArgFlagsTy ArgFlags) {
3338   assert(ArgFlags.getByValSize() && "Byval argument's size shouldn't be 0.");
3339
3340   struct ByValArgInfo ByVal;
3341   unsigned RegSize = regSize();
3342   unsigned ByValSize = RoundUpToAlignment(ArgFlags.getByValSize(), RegSize);
3343   unsigned Align = std::min(std::max(ArgFlags.getByValAlign(), RegSize),
3344                             RegSize * 2);
3345
3346   if (useRegsForByval())
3347     allocateRegs(ByVal, ByValSize, Align);
3348
3349   // Allocate space on caller's stack.
3350   ByVal.Address = CCInfo.AllocateStack(ByValSize - RegSize * ByVal.NumRegs,
3351                                        Align);
3352   CCInfo.addLoc(CCValAssign::getMem(ValNo, ValVT, ByVal.Address, LocVT,
3353                                     LocInfo));
3354   ByValArgs.push_back(ByVal);
3355 }
3356
3357 unsigned MipsTargetLowering::MipsCC::numIntArgRegs() const {
3358   return IsO32 ? array_lengthof(O32IntRegs) : array_lengthof(Mips64IntRegs);
3359 }
3360
3361 unsigned MipsTargetLowering::MipsCC::reservedArgArea() const {
3362   return (IsO32 && (CallConv != CallingConv::Fast)) ? 16 : 0;
3363 }
3364
3365 const uint16_t *MipsTargetLowering::MipsCC::intArgRegs() const {
3366   return IsO32 ? O32IntRegs : Mips64IntRegs;
3367 }
3368
3369 llvm::CCAssignFn *MipsTargetLowering::MipsCC::fixedArgFn() const {
3370   if (CallConv == CallingConv::Fast)
3371     return CC_Mips_FastCC;
3372
3373   if (SpecialCallingConv == Mips16RetHelperConv)
3374     return CC_Mips16RetHelper;
3375   return IsO32 ? (IsFP64 ? CC_MipsO32_FP64 : CC_MipsO32_FP32) : CC_MipsN;
3376 }
3377
3378 llvm::CCAssignFn *MipsTargetLowering::MipsCC::varArgFn() const {
3379   return IsO32 ? (IsFP64 ? CC_MipsO32_FP64 : CC_MipsO32_FP32) : CC_MipsN_VarArg;
3380 }
3381
3382 const uint16_t *MipsTargetLowering::MipsCC::shadowRegs() const {
3383   return IsO32 ? O32IntRegs : Mips64DPRegs;
3384 }
3385
3386 void MipsTargetLowering::MipsCC::allocateRegs(ByValArgInfo &ByVal,
3387                                               unsigned ByValSize,
3388                                               unsigned Align) {
3389   unsigned RegSize = regSize(), NumIntArgRegs = numIntArgRegs();
3390   const uint16_t *IntArgRegs = intArgRegs(), *ShadowRegs = shadowRegs();
3391   assert(!(ByValSize % RegSize) && !(Align % RegSize) &&
3392          "Byval argument's size and alignment should be a multiple of"
3393          "RegSize.");
3394
3395   ByVal.FirstIdx = CCInfo.getFirstUnallocated(IntArgRegs, NumIntArgRegs);
3396
3397   // If Align > RegSize, the first arg register must be even.
3398   if ((Align > RegSize) && (ByVal.FirstIdx % 2)) {
3399     CCInfo.AllocateReg(IntArgRegs[ByVal.FirstIdx], ShadowRegs[ByVal.FirstIdx]);
3400     ++ByVal.FirstIdx;
3401   }
3402
3403   // Mark the registers allocated.
3404   for (unsigned I = ByVal.FirstIdx; ByValSize && (I < NumIntArgRegs);
3405        ByValSize -= RegSize, ++I, ++ByVal.NumRegs)
3406     CCInfo.AllocateReg(IntArgRegs[I], ShadowRegs[I]);
3407 }
3408
3409 MVT MipsTargetLowering::MipsCC::getRegVT(MVT VT, const Type *OrigTy,
3410                                          const SDNode *CallNode,
3411                                          bool IsSoftFloat) const {
3412   if (IsSoftFloat || IsO32)
3413     return VT;
3414
3415   // Check if the original type was fp128.
3416   if (originalTypeIsF128(OrigTy, CallNode)) {
3417     assert(VT == MVT::i64);
3418     return MVT::f64;
3419   }
3420
3421   return VT;
3422 }
3423
3424 void MipsTargetLowering::
3425 copyByValRegs(SDValue Chain, SDLoc DL, std::vector<SDValue> &OutChains,
3426               SelectionDAG &DAG, const ISD::ArgFlagsTy &Flags,
3427               SmallVectorImpl<SDValue> &InVals, const Argument *FuncArg,
3428               const MipsCC &CC, const ByValArgInfo &ByVal) const {
3429   MachineFunction &MF = DAG.getMachineFunction();
3430   MachineFrameInfo *MFI = MF.getFrameInfo();
3431   unsigned RegAreaSize = ByVal.NumRegs * CC.regSize();
3432   unsigned FrameObjSize = std::max(Flags.getByValSize(), RegAreaSize);
3433   int FrameObjOffset;
3434
3435   if (RegAreaSize)
3436     FrameObjOffset = (int)CC.reservedArgArea() -
3437       (int)((CC.numIntArgRegs() - ByVal.FirstIdx) * CC.regSize());
3438   else
3439     FrameObjOffset = ByVal.Address;
3440
3441   // Create frame object.
3442   EVT PtrTy = getPointerTy();
3443   int FI = MFI->CreateFixedObject(FrameObjSize, FrameObjOffset, true);
3444   SDValue FIN = DAG.getFrameIndex(FI, PtrTy);
3445   InVals.push_back(FIN);
3446
3447   if (!ByVal.NumRegs)
3448     return;
3449
3450   // Copy arg registers.
3451   MVT RegTy = MVT::getIntegerVT(CC.regSize() * 8);
3452   const TargetRegisterClass *RC = getRegClassFor(RegTy);
3453
3454   for (unsigned I = 0; I < ByVal.NumRegs; ++I) {
3455     unsigned ArgReg = CC.intArgRegs()[ByVal.FirstIdx + I];
3456     unsigned VReg = addLiveIn(MF, ArgReg, RC);
3457     unsigned Offset = I * CC.regSize();
3458     SDValue StorePtr = DAG.getNode(ISD::ADD, DL, PtrTy, FIN,
3459                                    DAG.getConstant(Offset, PtrTy));
3460     SDValue Store = DAG.getStore(Chain, DL, DAG.getRegister(VReg, RegTy),
3461                                  StorePtr, MachinePointerInfo(FuncArg, Offset),
3462                                  false, false, 0);
3463     OutChains.push_back(Store);
3464   }
3465 }
3466
3467 // Copy byVal arg to registers and stack.
3468 void MipsTargetLowering::
3469 passByValArg(SDValue Chain, SDLoc DL,
3470              std::deque< std::pair<unsigned, SDValue> > &RegsToPass,
3471              SmallVectorImpl<SDValue> &MemOpChains, SDValue StackPtr,
3472              MachineFrameInfo *MFI, SelectionDAG &DAG, SDValue Arg,
3473              const MipsCC &CC, const ByValArgInfo &ByVal,
3474              const ISD::ArgFlagsTy &Flags, bool isLittle) const {
3475   unsigned ByValSize = Flags.getByValSize();
3476   unsigned Offset = 0; // Offset in # of bytes from the beginning of struct.
3477   unsigned RegSize = CC.regSize();
3478   unsigned Alignment = std::min(Flags.getByValAlign(), RegSize);
3479   EVT PtrTy = getPointerTy(), RegTy = MVT::getIntegerVT(RegSize * 8);
3480
3481   if (ByVal.NumRegs) {
3482     const uint16_t *ArgRegs = CC.intArgRegs();
3483     bool LeftoverBytes = (ByVal.NumRegs * RegSize > ByValSize);
3484     unsigned I = 0;
3485
3486     // Copy words to registers.
3487     for (; I < ByVal.NumRegs - LeftoverBytes; ++I, Offset += RegSize) {
3488       SDValue LoadPtr = DAG.getNode(ISD::ADD, DL, PtrTy, Arg,
3489                                     DAG.getConstant(Offset, PtrTy));
3490       SDValue LoadVal = DAG.getLoad(RegTy, DL, Chain, LoadPtr,
3491                                     MachinePointerInfo(), false, false, false,
3492                                     Alignment);
3493       MemOpChains.push_back(LoadVal.getValue(1));
3494       unsigned ArgReg = ArgRegs[ByVal.FirstIdx + I];
3495       RegsToPass.push_back(std::make_pair(ArgReg, LoadVal));
3496     }
3497
3498     // Return if the struct has been fully copied.
3499     if (ByValSize == Offset)
3500       return;
3501
3502     // Copy the remainder of the byval argument with sub-word loads and shifts.
3503     if (LeftoverBytes) {
3504       assert((ByValSize > Offset) && (ByValSize < Offset + RegSize) &&
3505              "Size of the remainder should be smaller than RegSize.");
3506       SDValue Val;
3507
3508       for (unsigned LoadSize = RegSize / 2, TotalSizeLoaded = 0;
3509            Offset < ByValSize; LoadSize /= 2) {
3510         unsigned RemSize = ByValSize - Offset;
3511
3512         if (RemSize < LoadSize)
3513           continue;
3514
3515         // Load subword.
3516         SDValue LoadPtr = DAG.getNode(ISD::ADD, DL, PtrTy, Arg,
3517                                       DAG.getConstant(Offset, PtrTy));
3518         SDValue LoadVal =
3519           DAG.getExtLoad(ISD::ZEXTLOAD, DL, RegTy, Chain, LoadPtr,
3520                          MachinePointerInfo(), MVT::getIntegerVT(LoadSize * 8),
3521                          false, false, Alignment);
3522         MemOpChains.push_back(LoadVal.getValue(1));
3523
3524         // Shift the loaded value.
3525         unsigned Shamt;
3526
3527         if (isLittle)
3528           Shamt = TotalSizeLoaded;
3529         else
3530           Shamt = (RegSize - (TotalSizeLoaded + LoadSize)) * 8;
3531
3532         SDValue Shift = DAG.getNode(ISD::SHL, DL, RegTy, LoadVal,
3533                                     DAG.getConstant(Shamt, MVT::i32));
3534
3535         if (Val.getNode())
3536           Val = DAG.getNode(ISD::OR, DL, RegTy, Val, Shift);
3537         else
3538           Val = Shift;
3539
3540         Offset += LoadSize;
3541         TotalSizeLoaded += LoadSize;
3542         Alignment = std::min(Alignment, LoadSize);
3543       }
3544
3545       unsigned ArgReg = ArgRegs[ByVal.FirstIdx + I];
3546       RegsToPass.push_back(std::make_pair(ArgReg, Val));
3547       return;
3548     }
3549   }
3550
3551   // Copy remainder of byval arg to it with memcpy.
3552   unsigned MemCpySize = ByValSize - Offset;
3553   SDValue Src = DAG.getNode(ISD::ADD, DL, PtrTy, Arg,
3554                             DAG.getConstant(Offset, PtrTy));
3555   SDValue Dst = DAG.getNode(ISD::ADD, DL, PtrTy, StackPtr,
3556                             DAG.getIntPtrConstant(ByVal.Address));
3557   Chain = DAG.getMemcpy(Chain, DL, Dst, Src,
3558                         DAG.getConstant(MemCpySize, PtrTy), Alignment,
3559                         /*isVolatile=*/false, /*AlwaysInline=*/false,
3560                         MachinePointerInfo(0), MachinePointerInfo(0));
3561   MemOpChains.push_back(Chain);
3562 }
3563
3564 void
3565 MipsTargetLowering::writeVarArgRegs(std::vector<SDValue> &OutChains,
3566                                     const MipsCC &CC, SDValue Chain,
3567                                     SDLoc DL, SelectionDAG &DAG) const {
3568   unsigned NumRegs = CC.numIntArgRegs();
3569   const uint16_t *ArgRegs = CC.intArgRegs();
3570   const CCState &CCInfo = CC.getCCInfo();
3571   unsigned Idx = CCInfo.getFirstUnallocated(ArgRegs, NumRegs);
3572   unsigned RegSize = CC.regSize();
3573   MVT RegTy = MVT::getIntegerVT(RegSize * 8);
3574   const TargetRegisterClass *RC = getRegClassFor(RegTy);
3575   MachineFunction &MF = DAG.getMachineFunction();
3576   MachineFrameInfo *MFI = MF.getFrameInfo();
3577   MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
3578
3579   // Offset of the first variable argument from stack pointer.
3580   int VaArgOffset;
3581
3582   if (NumRegs == Idx)
3583     VaArgOffset = RoundUpToAlignment(CCInfo.getNextStackOffset(), RegSize);
3584   else
3585     VaArgOffset =
3586       (int)CC.reservedArgArea() - (int)(RegSize * (NumRegs - Idx));
3587
3588   // Record the frame index of the first variable argument
3589   // which is a value necessary to VASTART.
3590   int FI = MFI->CreateFixedObject(RegSize, VaArgOffset, true);
3591   MipsFI->setVarArgsFrameIndex(FI);
3592
3593   // Copy the integer registers that have not been used for argument passing
3594   // to the argument register save area. For O32, the save area is allocated
3595   // in the caller's stack frame, while for N32/64, it is allocated in the
3596   // callee's stack frame.
3597   for (unsigned I = Idx; I < NumRegs; ++I, VaArgOffset += RegSize) {
3598     unsigned Reg = addLiveIn(MF, ArgRegs[I], RC);
3599     SDValue ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegTy);
3600     FI = MFI->CreateFixedObject(RegSize, VaArgOffset, true);
3601     SDValue PtrOff = DAG.getFrameIndex(FI, getPointerTy());
3602     SDValue Store = DAG.getStore(Chain, DL, ArgValue, PtrOff,
3603                                  MachinePointerInfo(), false, false, 0);
3604     cast<StoreSDNode>(Store.getNode())->getMemOperand()->setValue(0);
3605     OutChains.push_back(Store);
3606   }
3607 }