lib/Target/Mips/MipsISelLowering.cpp

   1 //===-- MipsISelLowering.cpp - Mips DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that Mips uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "mips-lower"
  16 #include "MipsISelLowering.h"
  17 #include "MipsMachineFunction.h"
  18 #include "MipsTargetMachine.h"
  19 #include "MipsTargetObjectFile.h"
  20 #include "MipsSubtarget.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Intrinsics.h"
  25 #include "llvm/CallingConv.h"
  26 #include "llvm/CodeGen/CallingConvLower.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/SelectionDAGISel.h"
  32 #include "llvm/CodeGen/ValueTypes.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 using namespace llvm;
  36
  37 const char *MipsTargetLowering::getTargetNodeName(unsigned Opcode) const {
  38   switch (Opcode) {
  39     case MipsISD::JmpLink    : return "MipsISD::JmpLink";
  40     case MipsISD::Hi         : return "MipsISD::Hi";
  41     case MipsISD::Lo         : return "MipsISD::Lo";
  42     case MipsISD::GPRel      : return "MipsISD::GPRel";
  43     case MipsISD::Ret        : return "MipsISD::Ret";
  44     case MipsISD::SelectCC   : return "MipsISD::SelectCC";
  45     case MipsISD::FPSelectCC : return "MipsISD::FPSelectCC";
  46     case MipsISD::FPBrcond   : return "MipsISD::FPBrcond";
  47     case MipsISD::FPCmp      : return "MipsISD::FPCmp";
  48     case MipsISD::FPRound    : return "MipsISD::FPRound";
  49     case MipsISD::MAdd       : return "MipsISD::MAdd";
  50     case MipsISD::MAddu      : return "MipsISD::MAddu";
  51     case MipsISD::MSub       : return "MipsISD::MSub";
  52     case MipsISD::MSubu      : return "MipsISD::MSubu";
  53     default                  : return NULL;
  54   }
  55 }
  56
  57 MipsTargetLowering::
  58 MipsTargetLowering(MipsTargetMachine &TM)
  59   : TargetLowering(TM, new MipsTargetObjectFile()) {
  60   Subtarget = &TM.getSubtarget<MipsSubtarget>();
  61
  62   // Mips does not have i1 type, so use i32 for
  63   // setcc operations results (slt, sgt, ...).
  64   setBooleanContents(ZeroOrOneBooleanContent);
  65
  66   // Set up the register classes
  67   addRegisterClass(MVT::i32, Mips::CPURegsRegisterClass);
  68   addRegisterClass(MVT::f32, Mips::FGR32RegisterClass);
  69
  70   // When dealing with single precision only, use libcalls
  71   if (!Subtarget->isSingleFloat())
  72     if (!Subtarget->isFP64bit())
  73       addRegisterClass(MVT::f64, Mips::AFGR64RegisterClass);
  74
  75   // Load extented operations for i1 types must be promoted
  76   setLoadExtAction(ISD::EXTLOAD,  MVT::i1,  Promote);
  77   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
  78   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
  79
  80   // MIPS doesn't have extending float->double load/store
  81   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
  82   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  83
  84   // Used by legalize types to correctly generate the setcc result.
  85   // Without this, every float setcc comes with a AND/OR with the result,
  86   // we don't want this, since the fpcmp result goes to a flag register,
  87   // which is used implicitly by brcond and select operations.
  88   AddPromotedToType(ISD::SETCC, MVT::i1, MVT::i32);
  89
  90   // Mips Custom Operations
  91   setOperationAction(ISD::GlobalAddress,      MVT::i32,   Custom);
  92   setOperationAction(ISD::GlobalTLSAddress,   MVT::i32,   Custom);
  93   setOperationAction(ISD::JumpTable,          MVT::i32,   Custom);
  94   setOperationAction(ISD::ConstantPool,       MVT::i32,   Custom);
  95   setOperationAction(ISD::SELECT,             MVT::f32,   Custom);
  96   setOperationAction(ISD::SELECT,             MVT::f64,   Custom);
  97   setOperationAction(ISD::SELECT,             MVT::i32,   Custom);
  98   setOperationAction(ISD::SETCC,              MVT::f32,   Custom);
  99   setOperationAction(ISD::SETCC,              MVT::f64,   Custom);
 100   setOperationAction(ISD::BRCOND,             MVT::Other, Custom);
 101   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32,   Custom);
 102   setOperationAction(ISD::FP_TO_SINT,         MVT::i32,   Custom);
 103   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 104
 105
 106   // We custom lower AND/OR to handle the case where the DAG contain 'ands/ors'
 107   // with operands comming from setcc fp comparions. This is necessary since
 108   // the result from these setcc are in a flag registers (FCR31).
 109   setOperationAction(ISD::AND,              MVT::i32,   Custom);
 110   setOperationAction(ISD::OR,               MVT::i32,   Custom);
 111
 112   // Operations not directly supported by Mips.
 113   setOperationAction(ISD::BR_JT,             MVT::Other, Expand);
 114   setOperationAction(ISD::BR_CC,             MVT::Other, Expand);
 115   setOperationAction(ISD::SELECT_CC,         MVT::Other, Expand);
 116   setOperationAction(ISD::UINT_TO_FP,        MVT::i32,   Expand);
 117   setOperationAction(ISD::FP_TO_UINT,        MVT::i32,   Expand);
 118   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1,    Expand);
 119   setOperationAction(ISD::CTPOP,             MVT::i32,   Expand);
 120   setOperationAction(ISD::CTTZ,              MVT::i32,   Expand);
 121   setOperationAction(ISD::ROTL,              MVT::i32,   Expand);
 122
 123   if (!Subtarget->isMips32r2())
 124     setOperationAction(ISD::ROTR, MVT::i32,   Expand);
 125
 126   setOperationAction(ISD::SHL_PARTS,         MVT::i32,   Expand);
 127   setOperationAction(ISD::SRA_PARTS,         MVT::i32,   Expand);
 128   setOperationAction(ISD::SRL_PARTS,         MVT::i32,   Expand);
 129   setOperationAction(ISD::FCOPYSIGN,         MVT::f32,   Expand);
 130   setOperationAction(ISD::FCOPYSIGN,         MVT::f64,   Expand);
 131   setOperationAction(ISD::FSIN,              MVT::f32,   Expand);
 132   setOperationAction(ISD::FSIN,              MVT::f64,   Expand);
 133   setOperationAction(ISD::FCOS,              MVT::f32,   Expand);
 134   setOperationAction(ISD::FCOS,              MVT::f64,   Expand);
 135   setOperationAction(ISD::FPOWI,             MVT::f32,   Expand);
 136   setOperationAction(ISD::FPOW,              MVT::f32,   Expand);
 137   setOperationAction(ISD::FLOG,              MVT::f32,   Expand);
 138   setOperationAction(ISD::FLOG2,             MVT::f32,   Expand);
 139   setOperationAction(ISD::FLOG10,            MVT::f32,   Expand);
 140   setOperationAction(ISD::FEXP,              MVT::f32,   Expand);
 141
 142   setOperationAction(ISD::EH_LABEL,          MVT::Other, Expand);
 143
 144   // Use the default for now
 145   setOperationAction(ISD::STACKSAVE,         MVT::Other, Expand);
 146   setOperationAction(ISD::STACKRESTORE,      MVT::Other, Expand);
 147   setOperationAction(ISD::MEMBARRIER,        MVT::Other, Expand);
 148
 149   if (Subtarget->isSingleFloat())
 150     setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
 151
 152   if (!Subtarget->hasSEInReg()) {
 153     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 154     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 155   }
 156
 157   if (!Subtarget->hasBitCount())
 158     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 159
 160   if (!Subtarget->hasSwap())
 161     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 162
 163   setTargetDAGCombine(ISD::ADDE);
 164   setTargetDAGCombine(ISD::SUBE);
 165
 166   setStackPointerRegisterToSaveRestore(Mips::SP);
 167   computeRegisterProperties();
 168 }
 169
 170 MVT::SimpleValueType MipsTargetLowering::getSetCCResultType(EVT VT) const {
 171   return MVT::i32;
 172 }
 173
 174 /// getFunctionAlignment - Return the Log2 alignment of this function.
 175 unsigned MipsTargetLowering::getFunctionAlignment(const Function *) const {
 176   return 2;
 177 }
 178
 179 // SelectMadd -
 180 // Transforms a subgraph in CurDAG if the following pattern is found:
 181 //  (addc multLo, Lo0), (adde multHi, Hi0),
 182 // where,
 183 //  multHi/Lo: product of multiplication
 184 //  Lo0: initial value of Lo register
 185 //  Hi0: initial value of Hi register
 186 // Return true if mattern matching was successful.
 187 static bool SelectMadd(SDNode* ADDENode, SelectionDAG* CurDAG) {
 188   // ADDENode's second operand must be a flag output of an ADDC node in order
 189   // for the matching to be successful.
 190   SDNode* ADDCNode = ADDENode->getOperand(2).getNode();
 191
 192   if (ADDCNode->getOpcode() != ISD::ADDC)
 193     return false;
 194
 195   SDValue MultHi = ADDENode->getOperand(0);
 196   SDValue MultLo = ADDCNode->getOperand(0);
 197   SDNode* MultNode = MultHi.getNode();
 198   unsigned MultOpc = MultHi.getOpcode();
 199
 200   // MultHi and MultLo must be generated by the same node,
 201   if (MultLo.getNode() != MultNode)
 202     return false;
 203
 204   // and it must be a multiplication.
 205   if (MultOpc != ISD::SMUL_LOHI && MultOpc != ISD::UMUL_LOHI)
 206     return false;
 207
 208   // MultLo amd MultHi must be the first and second output of MultNode
 209   // respectively.
 210   if (MultHi.getResNo() != 1 || MultLo.getResNo() != 0)
 211     return false;
 212
 213   // Transform this to a MADD only if ADDENode and ADDCNode are the only users
 214   // of the values of MultNode, in which case MultNode will be removed in later
 215   // phases.
 216   // If there exist users other than ADDENode or ADDCNode, this function returns
 217   // here, which will result in MultNode being mapped to a single MULT
 218   // instruction node rather than a pair of MULT and MADD instructions being
 219   // produced.
 220   if (!MultHi.hasOneUse() || !MultLo.hasOneUse())
 221     return false;
 222
 223   SDValue Chain = CurDAG->getEntryNode();
 224   DebugLoc dl = ADDENode->getDebugLoc();
 225
 226   // create MipsMAdd(u) node
 227   MultOpc = MultOpc == ISD::UMUL_LOHI ? MipsISD::MAddu : MipsISD::MAdd;
 228
 229   SDValue MAdd = CurDAG->getNode(MultOpc, dl,
 230                                  MVT::Glue,
 231                                  MultNode->getOperand(0),// Factor 0
 232                                  MultNode->getOperand(1),// Factor 1
 233                                  ADDCNode->getOperand(1),// Lo0
 234                                  ADDENode->getOperand(1));// Hi0
 235
 236   // create CopyFromReg nodes
 237   SDValue CopyFromLo = CurDAG->getCopyFromReg(Chain, dl, Mips::LO, MVT::i32,
 238                                               MAdd);
 239   SDValue CopyFromHi = CurDAG->getCopyFromReg(CopyFromLo.getValue(1), dl,
 240                                               Mips::HI, MVT::i32,
 241                                               CopyFromLo.getValue(2));
 242
 243   // replace uses of adde and addc here
 244   if (!SDValue(ADDCNode, 0).use_empty())
 245     CurDAG->ReplaceAllUsesOfValueWith(SDValue(ADDCNode, 0), CopyFromLo);
 246
 247   if (!SDValue(ADDENode, 0).use_empty())
 248     CurDAG->ReplaceAllUsesOfValueWith(SDValue(ADDENode, 0), CopyFromHi);
 249
 250   return true;
 251 }
 252
 253 // SelectMsub -
 254 // Transforms a subgraph in CurDAG if the following pattern is found:
 255 //  (addc Lo0, multLo), (sube Hi0, multHi),
 256 // where,
 257 //  multHi/Lo: product of multiplication
 258 //  Lo0: initial value of Lo register
 259 //  Hi0: initial value of Hi register
 260 // Return true if mattern matching was successful.
 261 static bool SelectMsub(SDNode* SUBENode, SelectionDAG* CurDAG) {
 262   // SUBENode's second operand must be a flag output of an SUBC node in order
 263   // for the matching to be successful.
 264   SDNode* SUBCNode = SUBENode->getOperand(2).getNode();
 265
 266   if (SUBCNode->getOpcode() != ISD::SUBC)
 267     return false;
 268
 269   SDValue MultHi = SUBENode->getOperand(1);
 270   SDValue MultLo = SUBCNode->getOperand(1);
 271   SDNode* MultNode = MultHi.getNode();
 272   unsigned MultOpc = MultHi.getOpcode();
 273
 274   // MultHi and MultLo must be generated by the same node,
 275   if (MultLo.getNode() != MultNode)
 276     return false;
 277
 278   // and it must be a multiplication.
 279   if (MultOpc != ISD::SMUL_LOHI && MultOpc != ISD::UMUL_LOHI)
 280     return false;
 281
 282   // MultLo amd MultHi must be the first and second output of MultNode
 283   // respectively.
 284   if (MultHi.getResNo() != 1 || MultLo.getResNo() != 0)
 285     return false;
 286
 287   // Transform this to a MSUB only if SUBENode and SUBCNode are the only users
 288   // of the values of MultNode, in which case MultNode will be removed in later
 289   // phases.
 290   // If there exist users other than SUBENode or SUBCNode, this function returns
 291   // here, which will result in MultNode being mapped to a single MULT
 292   // instruction node rather than a pair of MULT and MSUB instructions being
 293   // produced.
 294   if (!MultHi.hasOneUse() || !MultLo.hasOneUse())
 295     return false;
 296
 297   SDValue Chain = CurDAG->getEntryNode();
 298   DebugLoc dl = SUBENode->getDebugLoc();
 299
 300   // create MipsSub(u) node
 301   MultOpc = MultOpc == ISD::UMUL_LOHI ? MipsISD::MSubu : MipsISD::MSub;
 302
 303   SDValue MSub = CurDAG->getNode(MultOpc, dl,
 304                                  MVT::Glue,
 305                                  MultNode->getOperand(0),// Factor 0
 306                                  MultNode->getOperand(1),// Factor 1
 307                                  SUBCNode->getOperand(0),// Lo0
 308                                  SUBENode->getOperand(0));// Hi0
 309
 310   // create CopyFromReg nodes
 311   SDValue CopyFromLo = CurDAG->getCopyFromReg(Chain, dl, Mips::LO, MVT::i32,
 312                                               MSub);
 313   SDValue CopyFromHi = CurDAG->getCopyFromReg(CopyFromLo.getValue(1), dl,
 314                                               Mips::HI, MVT::i32,
 315                                               CopyFromLo.getValue(2));
 316
 317   // replace uses of sube and subc here
 318   if (!SDValue(SUBCNode, 0).use_empty())
 319     CurDAG->ReplaceAllUsesOfValueWith(SDValue(SUBCNode, 0), CopyFromLo);
 320
 321   if (!SDValue(SUBENode, 0).use_empty())
 322     CurDAG->ReplaceAllUsesOfValueWith(SDValue(SUBENode, 0), CopyFromHi);
 323
 324   return true;
 325 }
 326
 327 static SDValue PerformADDECombine(SDNode *N, SelectionDAG& DAG,
 328                                   TargetLowering::DAGCombinerInfo &DCI,
 329                                   const MipsSubtarget* Subtarget) {
 330   if (DCI.isBeforeLegalize())
 331     return SDValue();
 332
 333   if (Subtarget->isMips32() && SelectMadd(N, &DAG))
 334     return SDValue(N, 0);
 335
 336   return SDValue();
 337 }
 338
 339 static SDValue PerformSUBECombine(SDNode *N, SelectionDAG& DAG,
 340                                   TargetLowering::DAGCombinerInfo &DCI,
 341                                   const MipsSubtarget* Subtarget) {
 342   if (DCI.isBeforeLegalize())
 343     return SDValue();
 344
 345   if (Subtarget->isMips32() && SelectMsub(N, &DAG))
 346     return SDValue(N, 0);
 347
 348   return SDValue();
 349 }
 350
 351 SDValue  MipsTargetLowering::PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI)
 352   const {
 353   SelectionDAG &DAG = DCI.DAG;
 354   unsigned opc = N->getOpcode();
 355
 356   switch (opc) {
 357   default: break;
 358   case ISD::ADDE:
 359     return PerformADDECombine(N, DAG, DCI, Subtarget);
 360   case ISD::SUBE:
 361     return PerformSUBECombine(N, DAG, DCI, Subtarget);
 362   }
 363
 364   return SDValue();
 365 }
 366
 367 SDValue MipsTargetLowering::
 368 LowerOperation(SDValue Op, SelectionDAG &DAG) const
 369 {
 370   switch (Op.getOpcode())
 371   {
 372     case ISD::AND:                return LowerANDOR(Op, DAG);
 373     case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
 374     case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
 375     case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
 376     case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
 377     case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
 378     case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
 379     case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
 380     case ISD::OR:                 return LowerANDOR(Op, DAG);
 381     case ISD::SELECT:             return LowerSELECT(Op, DAG);
 382     case ISD::SETCC:              return LowerSETCC(Op, DAG);
 383     case ISD::VASTART:            return LowerVASTART(Op, DAG);
 384   }
 385   return SDValue();
 386 }
 387
 388 //===----------------------------------------------------------------------===//
 389 //  Lower helper functions
 390 //===----------------------------------------------------------------------===//
 391
 392 // AddLiveIn - This helper function adds the specified physical register to the
 393 // MachineFunction as a live in value.  It also creates a corresponding
 394 // virtual register for it.
 395 static unsigned
 396 AddLiveIn(MachineFunction &MF, unsigned PReg, TargetRegisterClass *RC)
 397 {
 398   assert(RC->contains(PReg) && "Not the correct regclass!");
 399   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
 400   MF.getRegInfo().addLiveIn(PReg, VReg);
 401   return VReg;
 402 }
 403
 404 // Get fp branch code (not opcode) from condition code.
 405 static Mips::FPBranchCode GetFPBranchCodeFromCond(Mips::CondCode CC) {
 406   if (CC >= Mips::FCOND_F && CC <= Mips::FCOND_NGT)
 407     return Mips::BRANCH_T;
 408
 409   if (CC >= Mips::FCOND_T && CC <= Mips::FCOND_GT)
 410     return Mips::BRANCH_F;
 411
 412   return Mips::BRANCH_INVALID;
 413 }
 414
 415 static unsigned FPBranchCodeToOpc(Mips::FPBranchCode BC) {
 416   switch(BC) {
 417     default:
 418       llvm_unreachable("Unknown branch code");
 419     case Mips::BRANCH_T  : return Mips::BC1T;
 420     case Mips::BRANCH_F  : return Mips::BC1F;
 421     case Mips::BRANCH_TL : return Mips::BC1TL;
 422     case Mips::BRANCH_FL : return Mips::BC1FL;
 423   }
 424 }
 425
 426 static Mips::CondCode FPCondCCodeToFCC(ISD::CondCode CC) {
 427   switch (CC) {
 428   default: llvm_unreachable("Unknown fp condition code!");
 429   case ISD::SETEQ:
 430   case ISD::SETOEQ: return Mips::FCOND_EQ;
 431   case ISD::SETUNE: return Mips::FCOND_OGL;
 432   case ISD::SETLT:
 433   case ISD::SETOLT: return Mips::FCOND_OLT;
 434   case ISD::SETGT:
 435   case ISD::SETOGT: return Mips::FCOND_OGT;
 436   case ISD::SETLE:
 437   case ISD::SETOLE: return Mips::FCOND_OLE;
 438   case ISD::SETGE:
 439   case ISD::SETOGE: return Mips::FCOND_OGE;
 440   case ISD::SETULT: return Mips::FCOND_ULT;
 441   case ISD::SETULE: return Mips::FCOND_ULE;
 442   case ISD::SETUGT: return Mips::FCOND_UGT;
 443   case ISD::SETUGE: return Mips::FCOND_UGE;
 444   case ISD::SETUO:  return Mips::FCOND_UN;
 445   case ISD::SETO:   return Mips::FCOND_OR;
 446   case ISD::SETNE:
 447   case ISD::SETONE: return Mips::FCOND_NEQ;
 448   case ISD::SETUEQ: return Mips::FCOND_UEQ;
 449   }
 450 }
 451
 452 MachineBasicBlock *
 453 MipsTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 454                                                 MachineBasicBlock *BB) const {
 455   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 456   bool isFPCmp = false;
 457   DebugLoc dl = MI->getDebugLoc();
 458
 459   switch (MI->getOpcode()) {
 460   default: assert(false && "Unexpected instr type to insert");
 461   case Mips::Select_FCC:
 462   case Mips::Select_FCC_S32:
 463   case Mips::Select_FCC_D32:
 464     isFPCmp = true; // FALL THROUGH
 465   case Mips::Select_CC:
 466   case Mips::Select_CC_S32:
 467   case Mips::Select_CC_D32: {
 468     // To "insert" a SELECT_CC instruction, we actually have to insert the
 469     // diamond control-flow pattern.  The incoming instruction knows the
 470     // destination vreg to set, the condition code register to branch on, the
 471     // true/false values to select between, and a branch opcode to use.
 472     const BasicBlock *LLVM_BB = BB->getBasicBlock();
 473     MachineFunction::iterator It = BB;
 474     ++It;
 475
 476     //  thisMBB:
 477     //  ...
 478     //   TrueVal = ...
 479     //   setcc r1, r2, r3
 480     //   bNE   r1, r0, copy1MBB
 481     //   fallthrough --> copy0MBB
 482     MachineBasicBlock *thisMBB  = BB;
 483     MachineFunction *F = BB->getParent();
 484     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
 485     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
 486     F->insert(It, copy0MBB);
 487     F->insert(It, sinkMBB);
 488
 489     // Transfer the remainder of BB and its successor edges to sinkMBB.
 490     sinkMBB->splice(sinkMBB->begin(), BB,
 491                     llvm::next(MachineBasicBlock::iterator(MI)),
 492                     BB->end());
 493     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
 494
 495     // Next, add the true and fallthrough blocks as its successors.
 496     BB->addSuccessor(copy0MBB);
 497     BB->addSuccessor(sinkMBB);
 498
 499     // Emit the right instruction according to the type of the operands compared
 500     if (isFPCmp) {
 501       // Find the condiction code present in the setcc operation.
 502       Mips::CondCode CC = (Mips::CondCode)MI->getOperand(4).getImm();
 503       // Get the branch opcode from the branch code.
 504       unsigned Opc = FPBranchCodeToOpc(GetFPBranchCodeFromCond(CC));
 505       BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
 506     } else
 507       BuildMI(BB, dl, TII->get(Mips::BNE)).addReg(MI->getOperand(1).getReg())
 508         .addReg(Mips::ZERO).addMBB(sinkMBB);
 509
 510     //  copy0MBB:
 511     //   %FalseValue = ...
 512     //   # fallthrough to sinkMBB
 513     BB = copy0MBB;
 514
 515     // Update machine-CFG edges
 516     BB->addSuccessor(sinkMBB);
 517
 518     //  sinkMBB:
 519     //   %Result = phi [ %TrueValue, thisMBB ], [ %FalseValue, copy0MBB ]
 520     //  ...
 521     BB = sinkMBB;
 522     BuildMI(*BB, BB->begin(), dl,
 523             TII->get(Mips::PHI), MI->getOperand(0).getReg())
 524       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB)
 525       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB);
 526
 527     MI->eraseFromParent();   // The pseudo instruction is gone now.
 528     return BB;
 529   }
 530   }
 531 }
 532
 533 //===----------------------------------------------------------------------===//
 534 //  Misc Lower Operation implementation
 535 //===----------------------------------------------------------------------===//
 536
 537 SDValue MipsTargetLowering::
 538 LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const
 539 {
 540   if (!Subtarget->isMips1())
 541     return Op;
 542
 543   MachineFunction &MF = DAG.getMachineFunction();
 544   unsigned CCReg = AddLiveIn(MF, Mips::FCR31, Mips::CCRRegisterClass);
 545
 546   SDValue Chain = DAG.getEntryNode();
 547   DebugLoc dl = Op.getDebugLoc();
 548   SDValue Src = Op.getOperand(0);
 549
 550   // Set the condition register
 551   SDValue CondReg = DAG.getCopyFromReg(Chain, dl, CCReg, MVT::i32);
 552   CondReg = DAG.getCopyToReg(Chain, dl, Mips::AT, CondReg);
 553   CondReg = DAG.getCopyFromReg(CondReg, dl, Mips::AT, MVT::i32);
 554
 555   SDValue Cst = DAG.getConstant(3, MVT::i32);
 556   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i32, CondReg, Cst);
 557   Cst = DAG.getConstant(2, MVT::i32);
 558   SDValue Xor = DAG.getNode(ISD::XOR, dl, MVT::i32, Or, Cst);
 559
 560   SDValue InFlag(0, 0);
 561   CondReg = DAG.getCopyToReg(Chain, dl, Mips::FCR31, Xor, InFlag);
 562
 563   // Emit the round instruction and bit convert to integer
 564   SDValue Trunc = DAG.getNode(MipsISD::FPRound, dl, MVT::f32,
 565                               Src, CondReg.getValue(1));
 566   SDValue BitCvt = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Trunc);
 567   return BitCvt;
 568 }
 569
 570 SDValue MipsTargetLowering::
 571 LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const
 572 {
 573   SDValue Chain = Op.getOperand(0);
 574   SDValue Size = Op.getOperand(1);
 575   DebugLoc dl = Op.getDebugLoc();
 576
 577   // Get a reference from Mips stack pointer
 578   SDValue StackPointer = DAG.getCopyFromReg(Chain, dl, Mips::SP, MVT::i32);
 579
 580   // Subtract the dynamic size from the actual stack size to
 581   // obtain the new stack size.
 582   SDValue Sub = DAG.getNode(ISD::SUB, dl, MVT::i32, StackPointer, Size);
 583
 584   // The Sub result contains the new stack start address, so it
 585   // must be placed in the stack pointer register.
 586   Chain = DAG.getCopyToReg(StackPointer.getValue(1), dl, Mips::SP, Sub);
 587
 588   // This node always has two return values: a new stack pointer
 589   // value and a chain
 590   SDValue Ops[2] = { Sub, Chain };
 591   return DAG.getMergeValues(Ops, 2, dl);
 592 }
 593
 594 SDValue MipsTargetLowering::
 595 LowerANDOR(SDValue Op, SelectionDAG &DAG) const
 596 {
 597   SDValue LHS   = Op.getOperand(0);
 598   SDValue RHS   = Op.getOperand(1);
 599   DebugLoc dl   = Op.getDebugLoc();
 600
 601   if (LHS.getOpcode() != MipsISD::FPCmp || RHS.getOpcode() != MipsISD::FPCmp)
 602     return Op;
 603
 604   SDValue True  = DAG.getConstant(1, MVT::i32);
 605   SDValue False = DAG.getConstant(0, MVT::i32);
 606
 607   SDValue LSEL = DAG.getNode(MipsISD::FPSelectCC, dl, True.getValueType(),
 608                              LHS, True, False, LHS.getOperand(2));
 609   SDValue RSEL = DAG.getNode(MipsISD::FPSelectCC, dl, True.getValueType(),
 610                              RHS, True, False, RHS.getOperand(2));
 611
 612   return DAG.getNode(Op.getOpcode(), dl, MVT::i32, LSEL, RSEL);
 613 }
 614
 615 SDValue MipsTargetLowering::
 616 LowerBRCOND(SDValue Op, SelectionDAG &DAG) const
 617 {
 618   // The first operand is the chain, the second is the condition, the third is
 619   // the block to branch to if the condition is true.
 620   SDValue Chain = Op.getOperand(0);
 621   SDValue Dest = Op.getOperand(2);
 622   DebugLoc dl = Op.getDebugLoc();
 623
 624   if (Op.getOperand(1).getOpcode() != MipsISD::FPCmp)
 625     return Op;
 626
 627   SDValue CondRes = Op.getOperand(1);
 628   SDValue CCNode  = CondRes.getOperand(2);
 629   Mips::CondCode CC =
 630     (Mips::CondCode)cast<ConstantSDNode>(CCNode)->getZExtValue();
 631   SDValue BrCode = DAG.getConstant(GetFPBranchCodeFromCond(CC), MVT::i32);
 632
 633   return DAG.getNode(MipsISD::FPBrcond, dl, Op.getValueType(), Chain, BrCode,
 634              Dest, CondRes);
 635 }
 636
 637 SDValue MipsTargetLowering::
 638 LowerSETCC(SDValue Op, SelectionDAG &DAG) const
 639 {
 640   // The operands to this are the left and right operands to compare (ops #0,
 641   // and #1) and the condition code to compare them with (op #2) as a
 642   // CondCodeSDNode.
 643   SDValue LHS = Op.getOperand(0);
 644   SDValue RHS = Op.getOperand(1);
 645   DebugLoc dl = Op.getDebugLoc();
 646
 647   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
 648
 649   return DAG.getNode(MipsISD::FPCmp, dl, Op.getValueType(), LHS, RHS,
 650                  DAG.getConstant(FPCondCCodeToFCC(CC), MVT::i32));
 651 }
 652
 653 SDValue MipsTargetLowering::
 654 LowerSELECT(SDValue Op, SelectionDAG &DAG) const
 655 {
 656   SDValue Cond  = Op.getOperand(0);
 657   SDValue True  = Op.getOperand(1);
 658   SDValue False = Op.getOperand(2);
 659   DebugLoc dl = Op.getDebugLoc();
 660
 661   // if the incomming condition comes from a integer compare, the select
 662   // operation must be SelectCC or a conditional move if the subtarget
 663   // supports it.
 664   if (Cond.getOpcode() != MipsISD::FPCmp) {
 665     if (Subtarget->hasCondMov() && !True.getValueType().isFloatingPoint())
 666       return Op;
 667     return DAG.getNode(MipsISD::SelectCC, dl, True.getValueType(),
 668                        Cond, True, False);
 669   }
 670
 671   // if the incomming condition comes from fpcmp, the select
 672   // operation must use FPSelectCC.
 673   SDValue CCNode = Cond.getOperand(2);
 674   return DAG.getNode(MipsISD::FPSelectCC, dl, True.getValueType(),
 675                      Cond, True, False, CCNode);
 676 }
 677
 678 SDValue MipsTargetLowering::LowerGlobalAddress(SDValue Op,
 679                                                SelectionDAG &DAG) const {
 680   // FIXME there isn't actually debug info here
 681   DebugLoc dl = Op.getDebugLoc();
 682   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 683
 684   if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
 685     SDVTList VTs = DAG.getVTList(MVT::i32);
 686
 687     MipsTargetObjectFile &TLOF = (MipsTargetObjectFile&)getObjFileLowering();
 688
 689     // %gp_rel relocation
 690     if (TLOF.IsGlobalInSmallSection(GV, getTargetMachine())) {
 691       SDValue GA = DAG.getTargetGlobalAddress(GV, dl, MVT::i32, 0,
 692                                               MipsII::MO_GPREL);
 693       SDValue GPRelNode = DAG.getNode(MipsISD::GPRel, dl, VTs, &GA, 1);
 694       SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(MVT::i32);
 695       return DAG.getNode(ISD::ADD, dl, MVT::i32, GOT, GPRelNode);
 696     }
 697     // %hi/%lo relocation
 698     SDValue GA = DAG.getTargetGlobalAddress(GV, dl, MVT::i32, 0,
 699                                             MipsII::MO_ABS_HILO);
 700     SDValue HiPart = DAG.getNode(MipsISD::Hi, dl, VTs, &GA, 1);
 701     SDValue Lo = DAG.getNode(MipsISD::Lo, dl, MVT::i32, GA);
 702     return DAG.getNode(ISD::ADD, dl, MVT::i32, HiPart, Lo);
 703
 704   } else {
 705     SDValue GA = DAG.getTargetGlobalAddress(GV, dl, MVT::i32, 0,
 706                                             MipsII::MO_GOT);
 707     SDValue ResNode = DAG.getLoad(MVT::i32, dl,
 708                                   DAG.getEntryNode(), GA, MachinePointerInfo(),
 709                                   false, false, 0);
 710     // On functions and global targets not internal linked only
 711     // a load from got/GP is necessary for PIC to work.
 712     if (!GV->hasLocalLinkage() || isa<Function>(GV))
 713       return ResNode;
 714     SDValue Lo = DAG.getNode(MipsISD::Lo, dl, MVT::i32, GA);
 715     return DAG.getNode(ISD::ADD, dl, MVT::i32, ResNode, Lo);
 716   }
 717
 718   llvm_unreachable("Dont know how to handle GlobalAddress");
 719   return SDValue(0,0);
 720 }
 721
 722 SDValue MipsTargetLowering::
 723 LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const
 724 {
 725   llvm_unreachable("TLS not implemented for MIPS.");
 726   return SDValue(); // Not reached
 727 }
 728
 729 SDValue MipsTargetLowering::
 730 LowerJumpTable(SDValue Op, SelectionDAG &DAG) const
 731 {
 732   SDValue ResNode;
 733   SDValue HiPart;
 734   // FIXME there isn't actually debug info here
 735   DebugLoc dl = Op.getDebugLoc();
 736   bool IsPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
 737   unsigned char OpFlag = IsPIC ? MipsII::MO_GOT : MipsII::MO_ABS_HILO;
 738
 739   EVT PtrVT = Op.getValueType();
 740   JumpTableSDNode *JT  = cast<JumpTableSDNode>(Op);
 741
 742   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
 743
 744   if (!IsPIC) {
 745     SDValue Ops[] = { JTI };
 746     HiPart = DAG.getNode(MipsISD::Hi, dl, DAG.getVTList(MVT::i32), Ops, 1);
 747   } else // Emit Load from Global Pointer
 748     HiPart = DAG.getLoad(MVT::i32, dl, DAG.getEntryNode(), JTI,
 749                          MachinePointerInfo(),
 750                          false, false, 0);
 751
 752   SDValue Lo = DAG.getNode(MipsISD::Lo, dl, MVT::i32, JTI);
 753   ResNode = DAG.getNode(ISD::ADD, dl, MVT::i32, HiPart, Lo);
 754
 755   return ResNode;
 756 }
 757
 758 SDValue MipsTargetLowering::
 759 LowerConstantPool(SDValue Op, SelectionDAG &DAG) const
 760 {
 761   SDValue ResNode;
 762   ConstantPoolSDNode *N = cast<ConstantPoolSDNode>(Op);
 763   const Constant *C = N->getConstVal();
 764   // FIXME there isn't actually debug info here
 765   DebugLoc dl = Op.getDebugLoc();
 766
 767   // gp_rel relocation
 768   // FIXME: we should reference the constant pool using small data sections,
 769   // but the asm printer currently doens't support this feature without
 770   // hacking it. This feature should come soon so we can uncomment the
 771   // stuff below.
 772   //if (IsInSmallSection(C->getType())) {
 773   //  SDValue GPRelNode = DAG.getNode(MipsISD::GPRel, MVT::i32, CP);
 774   //  SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(MVT::i32);
 775   //  ResNode = DAG.getNode(ISD::ADD, MVT::i32, GOT, GPRelNode);
 776
 777   if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
 778     SDValue CP = DAG.getTargetConstantPool(C, MVT::i32, N->getAlignment(),
 779                                       N->getOffset(), MipsII::MO_ABS_HILO);
 780     SDValue HiPart = DAG.getNode(MipsISD::Hi, dl, MVT::i32, CP);
 781     SDValue Lo = DAG.getNode(MipsISD::Lo, dl, MVT::i32, CP);
 782     ResNode = DAG.getNode(ISD::ADD, dl, MVT::i32, HiPart, Lo);
 783   } else {
 784     SDValue CP = DAG.getTargetConstantPool(C, MVT::i32, N->getAlignment(),
 785                                       N->getOffset(), MipsII::MO_GOT);
 786     SDValue Load = DAG.getLoad(MVT::i32, dl, DAG.getEntryNode(),
 787                                CP, MachinePointerInfo::getConstantPool(),
 788                                false, false, 0);
 789     SDValue Lo = DAG.getNode(MipsISD::Lo, dl, MVT::i32, CP);
 790     ResNode = DAG.getNode(ISD::ADD, dl, MVT::i32, Load, Lo);
 791   }
 792
 793   return ResNode;
 794 }
 795
 796 SDValue MipsTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
 797   MachineFunction &MF = DAG.getMachineFunction();
 798   MipsFunctionInfo *FuncInfo = MF.getInfo<MipsFunctionInfo>();
 799
 800   DebugLoc dl = Op.getDebugLoc();
 801   SDValue FI = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
 802                                  getPointerTy());
 803
 804   // vastart just stores the address of the VarArgsFrameIndex slot into the
 805   // memory location argument.
 806   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 807   return DAG.getStore(Op.getOperand(0), dl, FI, Op.getOperand(1),
 808                       MachinePointerInfo(SV),
 809                       false, false, 0);
 810 }
 811
 812 //===----------------------------------------------------------------------===//
 813 //                      Calling Convention Implementation
 814 //===----------------------------------------------------------------------===//
 815
 816 #include "MipsGenCallingConv.inc"
 817
 818 //===----------------------------------------------------------------------===//
 819 // TODO: Implement a generic logic using tblgen that can support this.
 820 // Mips O32 ABI rules:
 821 // ---
 822 // i32 - Passed in A0, A1, A2, A3 and stack
 823 // f32 - Only passed in f32 registers if no int reg has been used yet to hold
 824 //       an argument. Otherwise, passed in A1, A2, A3 and stack.
 825 // f64 - Only passed in two aliased f32 registers if no int reg has been used
 826 //       yet to hold an argument. Otherwise, use A2, A3 and stack. If A1 is
 827 //       not used, it must be shadowed. If only A3 is avaiable, shadow it and
 828 //       go to stack.
 829 //===----------------------------------------------------------------------===//
 830
 831 static bool CC_MipsO32(unsigned ValNo, MVT ValVT,
 832                        MVT LocVT, CCValAssign::LocInfo LocInfo,
 833                        ISD::ArgFlagsTy ArgFlags, CCState &State) {
 834
 835   static const unsigned IntRegsSize=4, FloatRegsSize=2;
 836
 837   static const unsigned IntRegs[] = {
 838       Mips::A0, Mips::A1, Mips::A2, Mips::A3
 839   };
 840   static const unsigned F32Regs[] = {
 841       Mips::F12, Mips::F14
 842   };
 843   static const unsigned F64Regs[] = {
 844       Mips::D6, Mips::D7
 845   };
 846
 847   unsigned Reg = 0;
 848   static bool IntRegUsed = false;
 849
 850   // This must be the first arg of the call if no regs have been allocated.
 851   // Initialize IntRegUsed in that case.
 852   if (IntRegs[State.getFirstUnallocated(IntRegs, IntRegsSize)] == Mips::A0 &&
 853       F32Regs[State.getFirstUnallocated(F32Regs, FloatRegsSize)] == Mips::F12 &&
 854       F64Regs[State.getFirstUnallocated(F64Regs, FloatRegsSize)] == Mips::D6)
 855     IntRegUsed = false;
 856
 857   // Promote i8 and i16
 858   if (LocVT == MVT::i8 || LocVT == MVT::i16) {
 859     LocVT = MVT::i32;
 860     if (ArgFlags.isSExt())
 861       LocInfo = CCValAssign::SExt;
 862     else if (ArgFlags.isZExt())
 863       LocInfo = CCValAssign::ZExt;
 864     else
 865       LocInfo = CCValAssign::AExt;
 866   }
 867
 868   if (ValVT == MVT::i32) {
 869     Reg = State.AllocateReg(IntRegs, IntRegsSize);
 870     IntRegUsed = true;
 871   } else if (ValVT == MVT::f32) {
 872     // An int reg has to be marked allocated regardless of whether or not
 873     // IntRegUsed is true.
 874     Reg = State.AllocateReg(IntRegs, IntRegsSize);
 875
 876     if (IntRegUsed) {
 877       if (Reg) // Int reg is available
 878         LocVT = MVT::i32;
 879     } else {
 880       unsigned FReg = State.AllocateReg(F32Regs, FloatRegsSize);
 881       if (FReg) // F32 reg is available
 882         Reg = FReg;
 883       else if (Reg) // No F32 regs are available, but an int reg is available.
 884         LocVT = MVT::i32;
 885     }
 886   } else if (ValVT == MVT::f64) {
 887     // Int regs have to be marked allocated regardless of whether or not
 888     // IntRegUsed is true.
 889     Reg = State.AllocateReg(IntRegs, IntRegsSize);
 890     if (Reg == Mips::A1)
 891       Reg = State.AllocateReg(IntRegs, IntRegsSize);
 892     else if (Reg == Mips::A3)
 893       Reg = 0;
 894     State.AllocateReg(IntRegs, IntRegsSize);
 895
 896     // At this point, Reg is A0, A2 or 0, and all the unavailable integer regs
 897     // are marked as allocated.
 898     if (IntRegUsed) {
 899       if (Reg)// if int reg is available
 900         LocVT = MVT::i32;
 901     } else {
 902       unsigned FReg = State.AllocateReg(F64Regs, FloatRegsSize);
 903       if (FReg) // F64 reg is available.
 904         Reg = FReg;
 905       else if (Reg) // No F64 regs are available, but an int reg is available.
 906         LocVT = MVT::i32;
 907     }
 908   } else
 909     assert(false && "cannot handle this ValVT");
 910
 911   if (!Reg) {
 912     unsigned SizeInBytes = ValVT.getSizeInBits() >> 3;
 913     unsigned Offset = State.AllocateStack(SizeInBytes, SizeInBytes);
 914     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 915   } else
 916     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 917
 918   return false; // CC must always match
 919 }
 920
 921 static bool CC_MipsO32_VarArgs(unsigned ValNo, MVT ValVT,
 922                        MVT LocVT, CCValAssign::LocInfo LocInfo,
 923                        ISD::ArgFlagsTy ArgFlags, CCState &State) {
 924
 925   static const unsigned IntRegsSize=4;
 926
 927   static const unsigned IntRegs[] = {
 928       Mips::A0, Mips::A1, Mips::A2, Mips::A3
 929   };
 930
 931   // Promote i8 and i16
 932   if (LocVT == MVT::i8 || LocVT == MVT::i16) {
 933     LocVT = MVT::i32;
 934     if (ArgFlags.isSExt())
 935       LocInfo = CCValAssign::SExt;
 936     else if (ArgFlags.isZExt())
 937       LocInfo = CCValAssign::ZExt;
 938     else
 939       LocInfo = CCValAssign::AExt;
 940   }
 941
 942   if (ValVT == MVT::i32 || ValVT == MVT::f32) {
 943     if (unsigned Reg = State.AllocateReg(IntRegs, IntRegsSize)) {
 944       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, MVT::i32, LocInfo));
 945       return false;
 946     }
 947     unsigned Off = State.AllocateStack(4, 4);
 948     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Off, LocVT, LocInfo));
 949     return false;
 950   }
 951
 952   unsigned UnallocIntReg = State.getFirstUnallocated(IntRegs, IntRegsSize);
 953   if (ValVT == MVT::f64) {
 954     if (IntRegs[UnallocIntReg] == (unsigned (Mips::A1))) {
 955       // A1 can't be used anymore, because 64 bit arguments
 956       // must be aligned when copied back to the caller stack
 957       State.AllocateReg(IntRegs, IntRegsSize);
 958       UnallocIntReg++;
 959     }
 960
 961     if (IntRegs[UnallocIntReg] == (unsigned (Mips::A0)) ||
 962         IntRegs[UnallocIntReg] == (unsigned (Mips::A2))) {
 963       unsigned Reg = State.AllocateReg(IntRegs, IntRegsSize);
 964       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, MVT::i32, LocInfo));
 965       // Shadow the next register so it can be used
 966       // later to get the other 32bit part.
 967       State.AllocateReg(IntRegs, IntRegsSize);
 968       return false;
 969     }
 970
 971     // Register is shadowed to preserve alignment, and the
 972     // argument goes to a stack location.
 973     if (UnallocIntReg != IntRegsSize)
 974       State.AllocateReg(IntRegs, IntRegsSize);
 975
 976     unsigned Off = State.AllocateStack(8, 8);
 977     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Off, LocVT, LocInfo));
 978     return false;
 979   }
 980
 981   return true; // CC didn't match
 982 }
 983
 984 //===----------------------------------------------------------------------===//
 985 //                  Call Calling Convention Implementation
 986 //===----------------------------------------------------------------------===//
 987
 988 /// LowerCall - functions arguments are copied from virtual regs to
 989 /// (physical regs)/(stack frame), CALLSEQ_START and CALLSEQ_END are emitted.
 990 /// TODO: isTailCall.
 991 SDValue
 992 MipsTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 993                               CallingConv::ID CallConv, bool isVarArg,
 994                               bool &isTailCall,
 995                               const SmallVectorImpl<ISD::OutputArg> &Outs,
 996                               const SmallVectorImpl<SDValue> &OutVals,
 997                               const SmallVectorImpl<ISD::InputArg> &Ins,
 998                               DebugLoc dl, SelectionDAG &DAG,
 999                               SmallVectorImpl<SDValue> &InVals) const {
1000   // MIPs target does not yet support tail call optimization.
1001   isTailCall = false;
1002
1003   MachineFunction &MF = DAG.getMachineFunction();
1004   MachineFrameInfo *MFI = MF.getFrameInfo();
1005   bool IsPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
1006
1007   // Analyze operands of the call, assigning locations to each operand.
1008   SmallVector<CCValAssign, 16> ArgLocs;
1009   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1010                  *DAG.getContext());
1011
1012   // To meet O32 ABI, Mips must always allocate 16 bytes on
1013   // the stack (even if less than 4 are used as arguments)
1014   if (Subtarget->isABI_O32()) {
1015     int VTsize = MVT(MVT::i32).getSizeInBits()/8;
1016     MFI->CreateFixedObject(VTsize, (VTsize*3), true);
1017     CCInfo.AnalyzeCallOperands(Outs,
1018                      isVarArg ? CC_MipsO32_VarArgs : CC_MipsO32);
1019   } else
1020     CCInfo.AnalyzeCallOperands(Outs, CC_Mips);
1021
1022   // Get a count of how many bytes are to be pushed on the stack.
1023   unsigned NumBytes = CCInfo.getNextStackOffset();
1024   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1025
1026   // With EABI is it possible to have 16 args on registers.
1027   SmallVector<std::pair<unsigned, SDValue>, 16> RegsToPass;
1028   SmallVector<SDValue, 8> MemOpChains;
1029
1030   // First/LastArgStackLoc contains the first/last
1031   // "at stack" argument location.
1032   int LastArgStackLoc = 0;
1033   unsigned FirstStackArgLoc = (Subtarget->isABI_EABI() ? 0 : 16);
1034
1035   // Walk the register/memloc assignments, inserting copies/loads.
1036   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1037     SDValue Arg = OutVals[i];
1038     CCValAssign &VA = ArgLocs[i];
1039
1040     // Promote the value if needed.
1041     switch (VA.getLocInfo()) {
1042     default: llvm_unreachable("Unknown loc info!");
1043     case CCValAssign::Full:
1044       if (Subtarget->isABI_O32() && VA.isRegLoc()) {
1045         if (VA.getValVT() == MVT::f32 && VA.getLocVT() == MVT::i32)
1046           Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Arg);
1047         if (VA.getValVT() == MVT::f64 && VA.getLocVT() == MVT::i32) {
1048           Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
1049           SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Arg,
1050                                    DAG.getConstant(0, getPointerTy()));
1051           SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Arg,
1052                                    DAG.getConstant(1, getPointerTy()));
1053           RegsToPass.push_back(std::make_pair(VA.getLocReg(), Lo));
1054           RegsToPass.push_back(std::make_pair(VA.getLocReg()+1, Hi));
1055           continue;
1056         }
1057       }
1058       break;
1059     case CCValAssign::SExt:
1060       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1061       break;
1062     case CCValAssign::ZExt:
1063       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1064       break;
1065     case CCValAssign::AExt:
1066       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1067       break;
1068     }
1069
1070     // Arguments that can be passed on register must be kept at
1071     // RegsToPass vector
1072     if (VA.isRegLoc()) {
1073       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1074       continue;
1075     }
1076
1077     // Register can't get to this point...
1078     assert(VA.isMemLoc());
1079
1080     // Create the frame index object for this incoming parameter
1081     // This guarantees that when allocating Local Area the firsts
1082     // 16 bytes which are alwayes reserved won't be overwritten
1083     // if O32 ABI is used. For EABI the first address is zero.
1084     LastArgStackLoc = (FirstStackArgLoc + VA.getLocMemOffset());
1085     int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1086                                     LastArgStackLoc, true);
1087
1088     SDValue PtrOff = DAG.getFrameIndex(FI,getPointerTy());
1089
1090     // emit ISD::STORE whichs stores the
1091     // parameter value to a stack Location
1092     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
1093                                        MachinePointerInfo(),
1094                                        false, false, 0));
1095   }
1096
1097   // Transform all store nodes into one single node because all store
1098   // nodes are independent of each other.
1099   if (!MemOpChains.empty())
1100     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1101                         &MemOpChains[0], MemOpChains.size());
1102
1103   // Build a sequence of copy-to-reg nodes chained together with token
1104   // chain and flag operands which copy the outgoing args into registers.
1105   // The InFlag in necessary since all emited instructions must be
1106   // stuck together.
1107   SDValue InFlag;
1108   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1109     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1110                              RegsToPass[i].second, InFlag);
1111     InFlag = Chain.getValue(1);
1112   }
1113
1114   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1115   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1116   // node so that legalize doesn't hack it.
1117   unsigned char OpFlag = IsPIC ? MipsII::MO_GOT_CALL : MipsII::MO_NO_FLAG;
1118   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1119     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
1120                                 getPointerTy(), 0, OpFlag);
1121   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1122     Callee = DAG.getTargetExternalSymbol(S->getSymbol(),
1123                                 getPointerTy(), OpFlag);
1124
1125   // MipsJmpLink = #chain, #target_address, #opt_in_flags...
1126   //             = Chain, Callee, Reg#1, Reg#2, ...
1127   //
1128   // Returns a chain & a flag for retval copy to use.
1129   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1130   SmallVector<SDValue, 8> Ops;
1131   Ops.push_back(Chain);
1132   Ops.push_back(Callee);
1133
1134   // Add argument registers to the end of the list so that they are
1135   // known live into the call.
1136   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1137     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1138                                   RegsToPass[i].second.getValueType()));
1139
1140   if (InFlag.getNode())
1141     Ops.push_back(InFlag);
1142
1143   Chain  = DAG.getNode(MipsISD::JmpLink, dl, NodeTys, &Ops[0], Ops.size());
1144   InFlag = Chain.getValue(1);
1145
1146   // Create a stack location to hold GP when PIC is used. This stack
1147   // location is used on function prologue to save GP and also after all
1148   // emited CALL's to restore GP.
1149   if (IsPIC) {
1150       // Function can have an arbitrary number of calls, so
1151       // hold the LastArgStackLoc with the biggest offset.
1152       int FI;
1153       MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
1154       if (LastArgStackLoc >= MipsFI->getGPStackOffset()) {
1155         LastArgStackLoc = (!LastArgStackLoc) ? (16) : (LastArgStackLoc+4);
1156         // Create the frame index only once. SPOffset here can be anything
1157         // (this will be fixed on processFunctionBeforeFrameFinalized)
1158         if (MipsFI->getGPStackOffset() == -1) {
1159           FI = MFI->CreateFixedObject(4, 0, true);
1160           MipsFI->setGPFI(FI);
1161         }
1162         MipsFI->setGPStackOffset(LastArgStackLoc);
1163       }
1164
1165       // Reload GP value.
1166       FI = MipsFI->getGPFI();
1167       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1168       SDValue GPLoad = DAG.getLoad(MVT::i32, dl, Chain, FIN,
1169                                    MachinePointerInfo::getFixedStack(FI),
1170                                    false, false, 0);
1171       Chain = GPLoad.getValue(1);
1172       Chain = DAG.getCopyToReg(Chain, dl, DAG.getRegister(Mips::GP, MVT::i32),
1173                                GPLoad, SDValue(0,0));
1174       InFlag = Chain.getValue(1);
1175   }
1176
1177   // Create the CALLSEQ_END node.
1178   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1179                              DAG.getIntPtrConstant(0, true), InFlag);
1180   InFlag = Chain.getValue(1);
1181
1182   // Handle result values, copying them out of physregs into vregs that we
1183   // return.
1184   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
1185                          Ins, dl, DAG, InVals);
1186 }
1187
1188 /// LowerCallResult - Lower the result values of a call into the
1189 /// appropriate copies out of appropriate physical registers.
1190 SDValue
1191 MipsTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1192                                     CallingConv::ID CallConv, bool isVarArg,
1193                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1194                                     DebugLoc dl, SelectionDAG &DAG,
1195                                     SmallVectorImpl<SDValue> &InVals) const {
1196
1197   // Assign locations to each value returned by this call.
1198   SmallVector<CCValAssign, 16> RVLocs;
1199   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1200                  RVLocs, *DAG.getContext());
1201
1202   CCInfo.AnalyzeCallResult(Ins, RetCC_Mips);
1203
1204   // Copy all of the result registers out of their specified physreg.
1205   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1206     Chain = DAG.getCopyFromReg(Chain, dl, RVLocs[i].getLocReg(),
1207                                RVLocs[i].getValVT(), InFlag).getValue(1);
1208     InFlag = Chain.getValue(2);
1209     InVals.push_back(Chain.getValue(0));
1210   }
1211
1212   return Chain;
1213 }
1214
1215 //===----------------------------------------------------------------------===//
1216 //             Formal Arguments Calling Convention Implementation
1217 //===----------------------------------------------------------------------===//
1218
1219 /// LowerFormalArguments - transform physical registers into virtual registers
1220 /// and generate load operations for arguments places on the stack.
1221 SDValue
1222 MipsTargetLowering::LowerFormalArguments(SDValue Chain,
1223                                         CallingConv::ID CallConv, bool isVarArg,
1224                                         const SmallVectorImpl<ISD::InputArg>
1225                                         &Ins,
1226                                         DebugLoc dl, SelectionDAG &DAG,
1227                                         SmallVectorImpl<SDValue> &InVals)
1228                                           const {
1229
1230   MachineFunction &MF = DAG.getMachineFunction();
1231   MachineFrameInfo *MFI = MF.getFrameInfo();
1232   MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
1233
1234   unsigned StackReg = MF.getTarget().getRegisterInfo()->getFrameRegister(MF);
1235   MipsFI->setVarArgsFrameIndex(0);
1236
1237   // Used with vargs to acumulate store chains.
1238   std::vector<SDValue> OutChains;
1239
1240   // Keep track of the last register used for arguments
1241   unsigned ArgRegEnd = 0;
1242
1243   // Assign locations to all of the incoming arguments.
1244   SmallVector<CCValAssign, 16> ArgLocs;
1245   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1246                  ArgLocs, *DAG.getContext());
1247
1248   if (Subtarget->isABI_O32())
1249     CCInfo.AnalyzeFormalArguments(Ins,
1250                         isVarArg ? CC_MipsO32_VarArgs : CC_MipsO32);
1251   else
1252     CCInfo.AnalyzeFormalArguments(Ins, CC_Mips);
1253
1254   SDValue StackPtr;
1255
1256   unsigned FirstStackArgLoc = (Subtarget->isABI_EABI() ? 0 : 16);
1257
1258   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1259     CCValAssign &VA = ArgLocs[i];
1260
1261     // Arguments stored on registers
1262     if (VA.isRegLoc()) {
1263       EVT RegVT = VA.getLocVT();
1264       ArgRegEnd = VA.getLocReg();
1265       TargetRegisterClass *RC = 0;
1266
1267       if (RegVT == MVT::i32)
1268         RC = Mips::CPURegsRegisterClass;
1269       else if (RegVT == MVT::f32)
1270         RC = Mips::FGR32RegisterClass;
1271       else if (RegVT == MVT::f64) {
1272         if (!Subtarget->isSingleFloat())
1273           RC = Mips::AFGR64RegisterClass;
1274       } else
1275         llvm_unreachable("RegVT not supported by FormalArguments Lowering");
1276
1277       // Transform the arguments stored on
1278       // physical registers into virtual ones
1279       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), ArgRegEnd, RC);
1280       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1281
1282       // If this is an 8 or 16-bit value, it has been passed promoted
1283       // to 32 bits.  Insert an assert[sz]ext to capture this, then
1284       // truncate to the right size.
1285       if (VA.getLocInfo() != CCValAssign::Full) {
1286         unsigned Opcode = 0;
1287         if (VA.getLocInfo() == CCValAssign::SExt)
1288           Opcode = ISD::AssertSext;
1289         else if (VA.getLocInfo() == CCValAssign::ZExt)
1290           Opcode = ISD::AssertZext;
1291         if (Opcode)
1292           ArgValue = DAG.getNode(Opcode, dl, RegVT, ArgValue,
1293                                  DAG.getValueType(VA.getValVT()));
1294         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1295       }
1296
1297       // Handle O32 ABI cases: i32->f32 and (i32,i32)->f64
1298       if (Subtarget->isABI_O32()) {
1299         if (RegVT == MVT::i32 && VA.getValVT() == MVT::f32)
1300           ArgValue = DAG.getNode(ISD::BITCAST, dl, MVT::f32, ArgValue);
1301         if (RegVT == MVT::i32 && VA.getValVT() == MVT::f64) {
1302           unsigned Reg2 = AddLiveIn(DAG.getMachineFunction(),
1303                                     VA.getLocReg()+1, RC);
1304           SDValue ArgValue2 = DAG.getCopyFromReg(Chain, dl, Reg2, RegVT);
1305           SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, ArgValue2, ArgValue);
1306           ArgValue = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Pair);
1307         }
1308       }
1309
1310       InVals.push_back(ArgValue);
1311     } else { // VA.isRegLoc()
1312
1313       // sanity check
1314       assert(VA.isMemLoc());
1315
1316       // The last argument is not a register anymore
1317       ArgRegEnd = 0;
1318
1319       // The stack pointer offset is relative to the caller stack frame.
1320       // Since the real stack size is unknown here, a negative SPOffset
1321       // is used so there's a way to adjust these offsets when the stack
1322       // size get known (on EliminateFrameIndex). A dummy SPOffset is
1323       // used instead of a direct negative address (which is recorded to
1324       // be used on emitPrologue) to avoid mis-calc of the first stack
1325       // offset on PEI::calculateFrameObjectOffsets.
1326       // Arguments are always 32-bit.
1327       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
1328       int FI = MFI->CreateFixedObject(ArgSize, 0, true);
1329       MipsFI->recordLoadArgsFI(FI, -(ArgSize+
1330         (FirstStackArgLoc + VA.getLocMemOffset())));
1331
1332       // Create load nodes to retrieve arguments from the stack
1333       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1334       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1335                                    MachinePointerInfo::getFixedStack(FI),
1336                                    false, false, 0));
1337     }
1338   }
1339
1340   // The mips ABIs for returning structs by value requires that we copy
1341   // the sret argument into $v0 for the return. Save the argument into
1342   // a virtual register so that we can access it from the return points.
1343   if (DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1344     unsigned Reg = MipsFI->getSRetReturnReg();
1345     if (!Reg) {
1346       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i32));
1347       MipsFI->setSRetReturnReg(Reg);
1348     }
1349     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1350     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1351   }
1352
1353   // To meet ABI, when VARARGS are passed on registers, the registers
1354   // must have their values written to the caller stack frame. If the last
1355   // argument was placed in the stack, there's no need to save any register.
1356   if ((isVarArg) && (Subtarget->isABI_O32() && ArgRegEnd)) {
1357     if (StackPtr.getNode() == 0)
1358       StackPtr = DAG.getRegister(StackReg, getPointerTy());
1359
1360     // The last register argument that must be saved is Mips::A3
1361     TargetRegisterClass *RC = Mips::CPURegsRegisterClass;
1362     unsigned StackLoc = ArgLocs.size()-1;
1363
1364     for (++ArgRegEnd; ArgRegEnd <= Mips::A3; ++ArgRegEnd, ++StackLoc) {
1365       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), ArgRegEnd, RC);
1366       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, MVT::i32);
1367
1368       int FI = MFI->CreateFixedObject(4, 0, true);
1369       MipsFI->recordStoreVarArgsFI(FI, -(4+(StackLoc*4)));
1370       SDValue PtrOff = DAG.getFrameIndex(FI, getPointerTy());
1371       OutChains.push_back(DAG.getStore(Chain, dl, ArgValue, PtrOff,
1372                                        MachinePointerInfo(),
1373                                        false, false, 0));
1374
1375       // Record the frame index of the first variable argument
1376       // which is a value necessary to VASTART.
1377       if (!MipsFI->getVarArgsFrameIndex())
1378         MipsFI->setVarArgsFrameIndex(FI);
1379     }
1380   }
1381
1382   // All stores are grouped in one node to allow the matching between
1383   // the size of Ins and InVals. This only happens when on varg functions
1384   if (!OutChains.empty()) {
1385     OutChains.push_back(Chain);
1386     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1387                         &OutChains[0], OutChains.size());
1388   }
1389
1390   return Chain;
1391 }
1392
1393 //===----------------------------------------------------------------------===//
1394 //               Return Value Calling Convention Implementation
1395 //===----------------------------------------------------------------------===//
1396
1397 SDValue
1398 MipsTargetLowering::LowerReturn(SDValue Chain,
1399                                 CallingConv::ID CallConv, bool isVarArg,
1400                                 const SmallVectorImpl<ISD::OutputArg> &Outs,
1401                                 const SmallVectorImpl<SDValue> &OutVals,
1402                                 DebugLoc dl, SelectionDAG &DAG) const {
1403
1404   // CCValAssign - represent the assignment of
1405   // the return value to a location
1406   SmallVector<CCValAssign, 16> RVLocs;
1407
1408   // CCState - Info about the registers and stack slot.
1409   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1410                  RVLocs, *DAG.getContext());
1411
1412   // Analize return values.
1413   CCInfo.AnalyzeReturn(Outs, RetCC_Mips);
1414
1415   // If this is the first return lowered for this function, add
1416   // the regs to the liveout set for the function.
1417   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1418     for (unsigned i = 0; i != RVLocs.size(); ++i)
1419       if (RVLocs[i].isRegLoc())
1420         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1421   }
1422
1423   SDValue Flag;
1424
1425   // Copy the result values into the output registers.
1426   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1427     CCValAssign &VA = RVLocs[i];
1428     assert(VA.isRegLoc() && "Can only return in registers!");
1429
1430     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1431                              OutVals[i], Flag);
1432
1433     // guarantee that all emitted copies are
1434     // stuck together, avoiding something bad
1435     Flag = Chain.getValue(1);
1436   }
1437
1438   // The mips ABIs for returning structs by value requires that we copy
1439   // the sret argument into $v0 for the return. We saved the argument into
1440   // a virtual register in the entry block, so now we copy the value out
1441   // and into $v0.
1442   if (DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1443     MachineFunction &MF      = DAG.getMachineFunction();
1444     MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
1445     unsigned Reg = MipsFI->getSRetReturnReg();
1446
1447     if (!Reg)
1448       llvm_unreachable("sret virtual register not created in the entry block");
1449     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1450
1451     Chain = DAG.getCopyToReg(Chain, dl, Mips::V0, Val, Flag);
1452     Flag = Chain.getValue(1);
1453   }
1454
1455   // Return on Mips is always a "jr $ra"
1456   if (Flag.getNode())
1457     return DAG.getNode(MipsISD::Ret, dl, MVT::Other,
1458                        Chain, DAG.getRegister(Mips::RA, MVT::i32), Flag);
1459   else // Return Void
1460     return DAG.getNode(MipsISD::Ret, dl, MVT::Other,
1461                        Chain, DAG.getRegister(Mips::RA, MVT::i32));
1462 }
1463
1464 //===----------------------------------------------------------------------===//
1465 //                           Mips Inline Assembly Support
1466 //===----------------------------------------------------------------------===//
1467
1468 /// getConstraintType - Given a constraint letter, return the type of
1469 /// constraint it is for this target.
1470 MipsTargetLowering::ConstraintType MipsTargetLowering::
1471 getConstraintType(const std::string &Constraint) const
1472 {
1473   // Mips specific constrainy
1474   // GCC config/mips/constraints.md
1475   //
1476   // 'd' : An address register. Equivalent to r
1477   //       unless generating MIPS16 code.
1478   // 'y' : Equivalent to r; retained for
1479   //       backwards compatibility.
1480   // 'f' : Floating Point registers.
1481   if (Constraint.size() == 1) {
1482     switch (Constraint[0]) {
1483       default : break;
1484       case 'd':
1485       case 'y':
1486       case 'f':
1487         return C_RegisterClass;
1488         break;
1489     }
1490   }
1491   return TargetLowering::getConstraintType(Constraint);
1492 }
1493
1494 /// Examine constraint type and operand type and determine a weight value.
1495 /// This object must already have been set up with the operand type
1496 /// and the current alternative constraint selected.
1497 TargetLowering::ConstraintWeight
1498 MipsTargetLowering::getSingleConstraintMatchWeight(
1499     AsmOperandInfo &info, const char *constraint) const {
1500   ConstraintWeight weight = CW_Invalid;
1501   Value *CallOperandVal = info.CallOperandVal;
1502     // If we don't have a value, we can't do a match,
1503     // but allow it at the lowest weight.
1504   if (CallOperandVal == NULL)
1505     return CW_Default;
1506   const Type *type = CallOperandVal->getType();
1507   // Look at the constraint type.
1508   switch (*constraint) {
1509   default:
1510     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
1511     break;
1512   case 'd':
1513   case 'y':
1514     if (type->isIntegerTy())
1515       weight = CW_Register;
1516     break;
1517   case 'f':
1518     if (type->isFloatTy())
1519       weight = CW_Register;
1520     break;
1521   }
1522   return weight;
1523 }
1524
1525 /// getRegClassForInlineAsmConstraint - Given a constraint letter (e.g. "r"),
1526 /// return a list of registers that can be used to satisfy the constraint.
1527 /// This should only be used for C_RegisterClass constraints.
1528 std::pair<unsigned, const TargetRegisterClass*> MipsTargetLowering::
1529 getRegForInlineAsmConstraint(const std::string &Constraint, EVT VT) const
1530 {
1531   if (Constraint.size() == 1) {
1532     switch (Constraint[0]) {
1533     case 'r':
1534       return std::make_pair(0U, Mips::CPURegsRegisterClass);
1535     case 'f':
1536       if (VT == MVT::f32)
1537         return std::make_pair(0U, Mips::FGR32RegisterClass);
1538       if (VT == MVT::f64)
1539         if ((!Subtarget->isSingleFloat()) && (!Subtarget->isFP64bit()))
1540           return std::make_pair(0U, Mips::AFGR64RegisterClass);
1541     }
1542   }
1543   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
1544 }
1545
1546 /// Given a register class constraint, like 'r', if this corresponds directly
1547 /// to an LLVM register class, return a register of 0 and the register class
1548 /// pointer.
1549 std::vector<unsigned> MipsTargetLowering::
1550 getRegClassForInlineAsmConstraint(const std::string &Constraint,
1551                                   EVT VT) const
1552 {
1553   if (Constraint.size() != 1)
1554     return std::vector<unsigned>();
1555
1556   switch (Constraint[0]) {
1557     default : break;
1558     case 'r':
1559     // GCC Mips Constraint Letters
1560     case 'd':
1561     case 'y':
1562       return make_vector<unsigned>(Mips::T0, Mips::T1, Mips::T2, Mips::T3,
1563              Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1,
1564              Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7,
1565              Mips::T8, 0);
1566
1567     case 'f':
1568       if (VT == MVT::f32) {
1569         if (Subtarget->isSingleFloat())
1570           return make_vector<unsigned>(Mips::F2, Mips::F3, Mips::F4, Mips::F5,
1571                  Mips::F6, Mips::F7, Mips::F8, Mips::F9, Mips::F10, Mips::F11,
1572                  Mips::F20, Mips::F21, Mips::F22, Mips::F23, Mips::F24,
1573                  Mips::F25, Mips::F26, Mips::F27, Mips::F28, Mips::F29,
1574                  Mips::F30, Mips::F31, 0);
1575         else
1576           return make_vector<unsigned>(Mips::F2, Mips::F4, Mips::F6, Mips::F8,
1577                  Mips::F10, Mips::F20, Mips::F22, Mips::F24, Mips::F26,
1578                  Mips::F28, Mips::F30, 0);
1579       }
1580
1581       if (VT == MVT::f64)
1582         if ((!Subtarget->isSingleFloat()) && (!Subtarget->isFP64bit()))
1583           return make_vector<unsigned>(Mips::D1, Mips::D2, Mips::D3, Mips::D4,
1584                  Mips::D5, Mips::D10, Mips::D11, Mips::D12, Mips::D13,
1585                  Mips::D14, Mips::D15, 0);
1586   }
1587   return std::vector<unsigned>();
1588 }
1589
1590 bool
1591 MipsTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
1592   // The Mips target isn't yet aware of offsets.
1593   return false;
1594 }
1595
1596 bool MipsTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
1597   if (VT != MVT::f32 && VT != MVT::f64)
1598     return false;
1599   if (Imm.isNegZero())
1600     return false;
1601   return Imm.isZero();
1602 }