lib/Target/Mips/Mips64InstrInfo.td

   1 //===- Mips64InstrInfo.td - Mips64 Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips64 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Mips Operand, Complex Patterns and Transformations Definitions.
  16 //===----------------------------------------------------------------------===//
  17
  18 // Unsigned Operand
  19 def uimm16_64      : Operand<i64> {
  20   let PrintMethod = "printUnsignedImm";
  21 }
  22
  23 // Signed Operand
  24 def simm10_64 : Operand<i64>;
  25
  26 // Transformation Function - get Imm - 32.
  27 def Subtract32 : SDNodeXForm<imm, [{
  28   return getImm(N, (unsigned)N->getZExtValue() - 32);
  29 }]>;
  30
  31 // shamt must fit in 6 bits.
  32 def immZExt6 : ImmLeaf<i32, [{return Imm == (Imm & 0x3f);}]>;
  33
  34 // Node immediate fits as 10-bit sign extended on target immediate.
  35 // e.g. seqi, snei
  36 def immSExt10_64 : PatLeaf<(i64 imm),
  37                            [{ return isInt<10>(N->getSExtValue()); }]>;
  38
  39 //===----------------------------------------------------------------------===//
  40 // Instructions specific format
  41 //===----------------------------------------------------------------------===//
  42 let usesCustomInserter = 1 in {
  43   def ATOMIC_LOAD_ADD_I64  : Atomic2Ops<atomic_load_add_64, GPR64>;
  44   def ATOMIC_LOAD_SUB_I64  : Atomic2Ops<atomic_load_sub_64, GPR64>;
  45   def ATOMIC_LOAD_AND_I64  : Atomic2Ops<atomic_load_and_64, GPR64>;
  46   def ATOMIC_LOAD_OR_I64   : Atomic2Ops<atomic_load_or_64, GPR64>;
  47   def ATOMIC_LOAD_XOR_I64  : Atomic2Ops<atomic_load_xor_64, GPR64>;
  48   def ATOMIC_LOAD_NAND_I64 : Atomic2Ops<atomic_load_nand_64, GPR64>;
  49   def ATOMIC_SWAP_I64      : Atomic2Ops<atomic_swap_64, GPR64>;
  50   def ATOMIC_CMP_SWAP_I64  : AtomicCmpSwap<atomic_cmp_swap_64, GPR64>;
  51 }
  52
  53 /// Pseudo instructions for loading and storing accumulator registers.
  54 let isPseudo = 1, isCodeGenOnly = 1 in {
  55   def LOAD_ACC128  : Load<"", ACC128>;
  56   def STORE_ACC128 : Store<"", ACC128>;
  57 }
  58
  59 //===----------------------------------------------------------------------===//
  60 // Instruction definition
  61 //===----------------------------------------------------------------------===//
  62 let DecoderNamespace = "Mips64" in {
  63 /// Arithmetic Instructions (ALU Immediate)
  64 def DADDi   : ArithLogicI<"daddi", simm16_64, GPR64Opnd>, ADDI_FM<0x18>,
  65               ISA_MIPS3;
  66 def DADDiu  : ArithLogicI<"daddiu", simm16_64, GPR64Opnd, II_DADDIU,
  67                           immSExt16, add>,
  68               ADDI_FM<0x19>, IsAsCheapAsAMove, ISA_MIPS3;
  69
  70 let isCodeGenOnly = 1 in {
  71 def SLTi64  : SetCC_I<"slti", setlt, simm16_64, immSExt16, GPR64Opnd>,
  72               SLTI_FM<0xa>;
  73 def SLTiu64 : SetCC_I<"sltiu", setult, simm16_64, immSExt16, GPR64Opnd>,
  74               SLTI_FM<0xb>;
  75 def ANDi64 : ArithLogicI<"andi", uimm16_64, GPR64Opnd, II_AND, immZExt16, and>,
  76              ADDI_FM<0xc>;
  77 def ORi64   : ArithLogicI<"ori", uimm16_64, GPR64Opnd, II_OR, immZExt16, or>,
  78               ADDI_FM<0xd>;
  79 def XORi64  : ArithLogicI<"xori", uimm16_64, GPR64Opnd, II_XOR, immZExt16, xor>,
  80               ADDI_FM<0xe>;
  81 def LUi64   : LoadUpper<"lui", GPR64Opnd, uimm16_64>, LUI_FM;
  82 }
  83
  84 /// Arithmetic Instructions (3-Operand, R-Type)
  85 def DADD   : ArithLogicR<"dadd", GPR64Opnd, 1, II_DADD>, ADD_FM<0, 0x2c>,
  86              ISA_MIPS3;
  87 def DADDu  : ArithLogicR<"daddu", GPR64Opnd, 1, II_DADDU, add>, ADD_FM<0, 0x2d>,
  88              ISA_MIPS3;
  89 def DSUBu  : ArithLogicR<"dsubu", GPR64Opnd, 0, II_DSUBU, sub>, ADD_FM<0, 0x2f>,
  90              ISA_MIPS3;
  91 def DSUB   : ArithLogicR<"dsub", GPR64Opnd, 0, II_DSUB>, ADD_FM<0, 0x2e>,
  92              ISA_MIPS3;
  93
  94 let isCodeGenOnly = 1 in {
  95 def SLT64  : SetCC_R<"slt", setlt, GPR64Opnd>, ADD_FM<0, 0x2a>;
  96 def SLTu64 : SetCC_R<"sltu", setult, GPR64Opnd>, ADD_FM<0, 0x2b>;
  97 def AND64  : ArithLogicR<"and", GPR64Opnd, 1, II_AND, and>, ADD_FM<0, 0x24>;
  98 def OR64   : ArithLogicR<"or", GPR64Opnd, 1, II_OR, or>, ADD_FM<0, 0x25>;
  99 def XOR64  : ArithLogicR<"xor", GPR64Opnd, 1, II_XOR, xor>, ADD_FM<0, 0x26>;
 100 def NOR64  : LogicNOR<"nor", GPR64Opnd>, ADD_FM<0, 0x27>;
 101 }
 102
 103 /// Shift Instructions
 104 def DSLL   : shift_rotate_imm<"dsll", uimm6, GPR64Opnd, II_DSLL, shl, immZExt6>,
 105              SRA_FM<0x38, 0>, ISA_MIPS3;
 106 def DSRL   : shift_rotate_imm<"dsrl", uimm6, GPR64Opnd, II_DSRL, srl, immZExt6>,
 107              SRA_FM<0x3a, 0>, ISA_MIPS3;
 108 def DSRA   : shift_rotate_imm<"dsra", uimm6, GPR64Opnd, II_DSRA, sra, immZExt6>,
 109              SRA_FM<0x3b, 0>, ISA_MIPS3;
 110 def DSLLV  : shift_rotate_reg<"dsllv", GPR64Opnd, II_DSLLV, shl>,
 111              SRLV_FM<0x14, 0>, ISA_MIPS3;
 112 def DSRLV  : shift_rotate_reg<"dsrlv", GPR64Opnd, II_DSRLV, srl>,
 113              SRLV_FM<0x16, 0>, ISA_MIPS3;
 114 def DSRAV  : shift_rotate_reg<"dsrav", GPR64Opnd, II_DSRAV, sra>,
 115              SRLV_FM<0x17, 0>, ISA_MIPS3;
 116 def DSLL32 : shift_rotate_imm<"dsll32", uimm5, GPR64Opnd, II_DSLL32>,
 117              SRA_FM<0x3c, 0>, ISA_MIPS3;
 118 def DSRL32 : shift_rotate_imm<"dsrl32", uimm5, GPR64Opnd, II_DSRL32>,
 119              SRA_FM<0x3e, 0>, ISA_MIPS3;
 120 def DSRA32 : shift_rotate_imm<"dsra32", uimm5, GPR64Opnd, II_DSRA32>,
 121              SRA_FM<0x3f, 0>, ISA_MIPS3;
 122
 123 // Rotate Instructions
 124 def DROTR  : shift_rotate_imm<"drotr", uimm6, GPR64Opnd, II_DROTR, rotr,
 125                               immZExt6>,
 126              SRA_FM<0x3a, 1>, ISA_MIPS64R2;
 127 def DROTRV : shift_rotate_reg<"drotrv", GPR64Opnd, II_DROTRV, rotr>,
 128              SRLV_FM<0x16, 1>, ISA_MIPS64R2;
 129 def DROTR32 : shift_rotate_imm<"drotr32", uimm5, GPR64Opnd, II_DROTR32>,
 130               SRA_FM<0x3e, 1>, ISA_MIPS64R2;
 131
 132 /// Load and Store Instructions
 133 ///  aligned
 134 let isCodeGenOnly = 1 in {
 135 def LB64  : Load<"lb", GPR64Opnd, sextloadi8, II_LB>, LW_FM<0x20>;
 136 def LBu64 : Load<"lbu", GPR64Opnd, zextloadi8, II_LBU>, LW_FM<0x24>;
 137 def LH64  : Load<"lh", GPR64Opnd, sextloadi16, II_LH>, LW_FM<0x21>;
 138 def LHu64 : Load<"lhu", GPR64Opnd, zextloadi16, II_LHU>, LW_FM<0x25>;
 139 def LW64  : Load<"lw", GPR64Opnd, sextloadi32, II_LW>, LW_FM<0x23>;
 140 def SB64  : Store<"sb", GPR64Opnd, truncstorei8, II_SB>, LW_FM<0x28>;
 141 def SH64  : Store<"sh", GPR64Opnd, truncstorei16, II_SH>, LW_FM<0x29>;
 142 def SW64  : Store<"sw", GPR64Opnd, truncstorei32, II_SW>, LW_FM<0x2b>;
 143 }
 144
 145 def LWu   : Load<"lwu", GPR64Opnd, zextloadi32, II_LWU>, LW_FM<0x27>, ISA_MIPS3;
 146 def LD    : Load<"ld", GPR64Opnd, load, II_LD>, LW_FM<0x37>, ISA_MIPS3;
 147 def SD    : Store<"sd", GPR64Opnd, store, II_SD>, LW_FM<0x3f>, ISA_MIPS3;
 148
 149 /// load/store left/right
 150 let isCodeGenOnly = 1 in {
 151 def LWL64 : LoadLeftRight<"lwl", MipsLWL, GPR64Opnd, II_LWL>, LW_FM<0x22>;
 152 def LWR64 : LoadLeftRight<"lwr", MipsLWR, GPR64Opnd, II_LWR>, LW_FM<0x26>;
 153 def SWL64 : StoreLeftRight<"swl", MipsSWL, GPR64Opnd, II_SWL>, LW_FM<0x2a>;
 154 def SWR64 : StoreLeftRight<"swr", MipsSWR, GPR64Opnd, II_SWR>, LW_FM<0x2e>;
 155 }
 156
 157 def LDL   : LoadLeftRight<"ldl", MipsLDL, GPR64Opnd, II_LDL>, LW_FM<0x1a>,
 158             ISA_MIPS3_NOT_32R6_64R6;
 159 def LDR   : LoadLeftRight<"ldr", MipsLDR, GPR64Opnd, II_LDR>, LW_FM<0x1b>,
 160             ISA_MIPS3_NOT_32R6_64R6;
 161 def SDL   : StoreLeftRight<"sdl", MipsSDL, GPR64Opnd, II_SDL>, LW_FM<0x2c>,
 162             ISA_MIPS3_NOT_32R6_64R6;
 163 def SDR   : StoreLeftRight<"sdr", MipsSDR, GPR64Opnd, II_SDR>, LW_FM<0x2d>,
 164             ISA_MIPS3_NOT_32R6_64R6;
 165
 166 /// Load-linked, Store-conditional
 167 def LLD : LLBase<"lld", GPR64Opnd>, LW_FM<0x34>, ISA_MIPS3;
 168 def SCD : SCBase<"scd", GPR64Opnd>, LW_FM<0x3c>, ISA_MIPS3;
 169
 170 /// Jump and Branch Instructions
 171 let isCodeGenOnly = 1 in {
 172 def JR64   : IndirectBranch<"jr", GPR64Opnd>, MTLO_FM<8>;
 173 def BEQ64  : CBranch<"beq", brtarget, seteq, GPR64Opnd>, BEQ_FM<4>;
 174 def BNE64  : CBranch<"bne", brtarget, setne, GPR64Opnd>, BEQ_FM<5>;
 175 def BGEZ64 : CBranchZero<"bgez", brtarget, setge, GPR64Opnd>, BGEZ_FM<1, 1>;
 176 def BGTZ64 : CBranchZero<"bgtz", brtarget, setgt, GPR64Opnd>, BGEZ_FM<7, 0>;
 177 def BLEZ64 : CBranchZero<"blez", brtarget, setle, GPR64Opnd>, BGEZ_FM<6, 0>;
 178 def BLTZ64 : CBranchZero<"bltz", brtarget, setlt, GPR64Opnd>, BGEZ_FM<1, 0>;
 179 def JALR64 : JumpLinkReg<"jalr", GPR64Opnd>, JALR_FM;
 180 def JALR64Pseudo : JumpLinkRegPseudo<GPR64Opnd, JALR, RA, GPR32Opnd>;
 181 def TAILCALL64_R : TailCallReg<GPR64Opnd, JR, GPR32Opnd>;
 182 }
 183
 184 /// Multiply and Divide Instructions.
 185 def DMULT  : Mult<"dmult", II_DMULT, GPR64Opnd, [HI0_64, LO0_64]>,
 186              MULT_FM<0, 0x1c>, ISA_MIPS3_NOT_32R6_64R6;
 187 def DMULTu : Mult<"dmultu", II_DMULTU, GPR64Opnd, [HI0_64, LO0_64]>,
 188              MULT_FM<0, 0x1d>, ISA_MIPS3_NOT_32R6_64R6;
 189 def PseudoDMULT  : MultDivPseudo<DMULT, ACC128, GPR64Opnd, MipsMult,
 190                                  II_DMULT>, ISA_MIPS3_NOT_32R6_64R6;
 191 def PseudoDMULTu : MultDivPseudo<DMULTu, ACC128, GPR64Opnd, MipsMultu,
 192                                  II_DMULTU>, ISA_MIPS3_NOT_32R6_64R6;
 193 def DSDIV : Div<"ddiv", II_DDIV, GPR64Opnd, [HI0_64, LO0_64]>,
 194             MULT_FM<0, 0x1e>, ISA_MIPS3_NOT_32R6_64R6;
 195 def DUDIV : Div<"ddivu", II_DDIVU, GPR64Opnd, [HI0_64, LO0_64]>,
 196             MULT_FM<0, 0x1f>, ISA_MIPS3_NOT_32R6_64R6;
 197 def PseudoDSDIV : MultDivPseudo<DSDIV, ACC128, GPR64Opnd, MipsDivRem,
 198                                 II_DDIV, 0, 1, 1>, ISA_MIPS3_NOT_32R6_64R6;
 199 def PseudoDUDIV : MultDivPseudo<DUDIV, ACC128, GPR64Opnd, MipsDivRemU,
 200                                 II_DDIVU, 0, 1, 1>, ISA_MIPS3_NOT_32R6_64R6;
 201
 202 let isCodeGenOnly = 1 in {
 203 def MTHI64 : MoveToLOHI<"mthi", GPR64Opnd, [HI0_64]>, MTLO_FM<0x11>,
 204              ISA_MIPS3_NOT_32R6_64R6;
 205 def MTLO64 : MoveToLOHI<"mtlo", GPR64Opnd, [LO0_64]>, MTLO_FM<0x13>,
 206              ISA_MIPS3_NOT_32R6_64R6;
 207 def MFHI64 : MoveFromLOHI<"mfhi", GPR64Opnd, AC0_64>, MFLO_FM<0x10>,
 208              ISA_MIPS3_NOT_32R6_64R6;
 209 def MFLO64 : MoveFromLOHI<"mflo", GPR64Opnd, AC0_64>, MFLO_FM<0x12>,
 210              ISA_MIPS3_NOT_32R6_64R6;
 211 def PseudoMFHI64 : PseudoMFLOHI<GPR64, ACC128, MipsMFHI>,
 212                    ISA_MIPS3_NOT_32R6_64R6;
 213 def PseudoMFLO64 : PseudoMFLOHI<GPR64, ACC128, MipsMFLO>,
 214                    ISA_MIPS3_NOT_32R6_64R6;
 215 def PseudoMTLOHI64 : PseudoMTLOHI<ACC128, GPR64>, ISA_MIPS3_NOT_32R6_64R6;
 216
 217 /// Sign Ext In Register Instructions.
 218 def SEB64 : SignExtInReg<"seb", i8, GPR64Opnd, II_SEB>, SEB_FM<0x10, 0x20>,
 219             ISA_MIPS32R2;
 220 def SEH64 : SignExtInReg<"seh", i16, GPR64Opnd, II_SEH>, SEB_FM<0x18, 0x20>,
 221             ISA_MIPS32R2;
 222 }
 223
 224 /// Count Leading
 225 def DCLZ : CountLeading0<"dclz", GPR64Opnd>, CLO_FM<0x24>, ISA_MIPS64;
 226 def DCLO : CountLeading1<"dclo", GPR64Opnd>, CLO_FM<0x25>, ISA_MIPS64;
 227
 228 /// Double Word Swap Bytes/HalfWords
 229 def DSBH : SubwordSwap<"dsbh", GPR64Opnd>, SEB_FM<2, 0x24>, ISA_MIPS64R2;
 230 def DSHD : SubwordSwap<"dshd", GPR64Opnd>, SEB_FM<5, 0x24>, ISA_MIPS64R2;
 231
 232 def LEA_ADDiu64 : EffectiveAddress<"daddiu", GPR64Opnd>, LW_FM<0x19>;
 233
 234 let isCodeGenOnly = 1 in
 235 def RDHWR64 : ReadHardware<GPR64Opnd, HWRegsOpnd>, RDHWR_FM;
 236
 237 def DEXT : ExtBase<"dext", GPR64Opnd, uimm6, MipsExt>, EXT_FM<3>;
 238 def DEXTU : ExtBase<"dextu", GPR64Opnd, uimm6>, EXT_FM<2>;
 239 def DEXTM : ExtBase<"dextm", GPR64Opnd, uimm5>, EXT_FM<1>;
 240
 241 def DINS : InsBase<"dins", GPR64Opnd, uimm6, MipsIns>, EXT_FM<7>;
 242 def DINSU : InsBase<"dinsu", GPR64Opnd, uimm6>, EXT_FM<6>;
 243 def DINSM : InsBase<"dinsm", GPR64Opnd, uimm5>, EXT_FM<5>;
 244
 245 let isCodeGenOnly = 1, rs = 0, shamt = 0 in {
 246   def DSLL64_32 : FR<0x00, 0x3c, (outs GPR64:$rd), (ins GPR32:$rt),
 247                      "dsll\t$rd, $rt, 32", [], II_DSLL>;
 248   def SLL64_32 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR32:$rt),
 249                     "sll\t$rd, $rt, 0", [], II_SLL>;
 250   def SLL64_64 : FR<0x0, 0x00, (outs GPR64:$rd), (ins GPR64:$rt),
 251                     "sll\t$rd, $rt, 0", [], II_SLL>;
 252 }
 253
 254 // We need the following pseudo instruction to avoid offset calculation for
 255 // long branches.  See the comment in file MipsLongBranch.cpp for detailed
 256 // explanation.
 257
 258 // Expands to: daddiu $dst, $src, %PART($tgt - $baltgt)
 259 // where %PART may be %hi or %lo, depending on the relocation kind
 260 // that $tgt is annotated with.
 261 def LONG_BRANCH_DADDiu : PseudoSE<(outs GPR64Opnd:$dst),
 262   (ins GPR64Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
 263
 264 // Cavium Octeon cmMIPS instructions
 265 let EncodingPredicates = []<Predicate>, // FIXME: The lack of HasStdEnc is probably a bug
 266     AdditionalPredicates = [HasCnMips] in {
 267
 268 class Count1s<string opstr, RegisterOperand RO>:
 269   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 270          [(set RO:$rd, (ctpop RO:$rs))], II_POP, FrmR, opstr> {
 271   let TwoOperandAliasConstraint = "$rd = $rs";
 272 }
 273
 274 class ExtsCins<string opstr, SDPatternOperator Op = null_frag>:
 275   InstSE<(outs GPR64Opnd:$rt), (ins GPR64Opnd:$rs, uimm5:$pos, uimm5:$lenm1),
 276          !strconcat(opstr, " $rt, $rs, $pos, $lenm1"),
 277          [(set GPR64Opnd:$rt, (Op GPR64Opnd:$rs, imm:$pos, imm:$lenm1))],
 278          NoItinerary, FrmR, opstr> {
 279   let TwoOperandAliasConstraint = "$rt = $rs";
 280 }
 281
 282 class SetCC64_R<string opstr, PatFrag cond_op> :
 283   InstSE<(outs GPR64Opnd:$rd), (ins GPR64Opnd:$rs, GPR64Opnd:$rt),
 284          !strconcat(opstr, "\t$rd, $rs, $rt"),
 285          [(set GPR64Opnd:$rd, (cond_op GPR64Opnd:$rs, GPR64Opnd:$rt))],
 286          II_SEQ_SNE, FrmR, opstr> {
 287   let TwoOperandAliasConstraint = "$rd = $rs";
 288 }
 289
 290 class SetCC64_I<string opstr, PatFrag cond_op>:
 291   InstSE<(outs GPR64Opnd:$rt), (ins GPR64Opnd:$rs, simm10_64:$imm10),
 292          !strconcat(opstr, "\t$rt, $rs, $imm10"),
 293          [(set GPR64Opnd:$rt, (cond_op GPR64Opnd:$rs, immSExt10_64:$imm10))],
 294          II_SEQI_SNEI, FrmI, opstr> {
 295   let TwoOperandAliasConstraint = "$rt = $rs";
 296 }
 297
 298 // Unsigned Byte Add
 299 let Pattern = [(set GPR64Opnd:$rd,
 300                     (and (add GPR64Opnd:$rs, GPR64Opnd:$rt), 255))] in
 301 def BADDu  : ArithLogicR<"baddu", GPR64Opnd, 1, II_BADDU>,
 302                               ADD_FM<0x1c, 0x28>;
 303
 304 // Multiply Doubleword to GPR
 305 let Defs = [HI0, LO0, P0, P1, P2] in
 306 def DMUL  : ArithLogicR<"dmul", GPR64Opnd, 1, II_DMUL, mul>,
 307                               ADD_FM<0x1c, 0x03>;
 308
 309 // Extract a signed bit field /+32
 310 def EXTS  : ExtsCins<"exts">, EXTS_FM<0x3a>;
 311 def EXTS32: ExtsCins<"exts32">, EXTS_FM<0x3b>;
 312
 313 // Clear and insert a bit field /+32
 314 def CINS  : ExtsCins<"cins">, EXTS_FM<0x32>;
 315 def CINS32: ExtsCins<"cins32">, EXTS_FM<0x33>;
 316
 317 // Move to multiplier/product register
 318 def MTM0   : MoveToLOHI<"mtm0", GPR64Opnd, [MPL0, P0, P1, P2]>, MTMR_FM<0x08>;
 319 def MTM1   : MoveToLOHI<"mtm1", GPR64Opnd, [MPL1, P0, P1, P2]>, MTMR_FM<0x0c>;
 320 def MTM2   : MoveToLOHI<"mtm2", GPR64Opnd, [MPL2, P0, P1, P2]>, MTMR_FM<0x0d>;
 321 def MTP0   : MoveToLOHI<"mtp0", GPR64Opnd, [P0]>, MTMR_FM<0x09>;
 322 def MTP1   : MoveToLOHI<"mtp1", GPR64Opnd, [P1]>, MTMR_FM<0x0a>;
 323 def MTP2   : MoveToLOHI<"mtp2", GPR64Opnd, [P2]>, MTMR_FM<0x0b>;
 324
 325 // Count Ones in a Word/Doubleword
 326 def POP   : Count1s<"pop", GPR32Opnd>, POP_FM<0x2c>;
 327 def DPOP  : Count1s<"dpop", GPR64Opnd>, POP_FM<0x2d>;
 328
 329 // Set on equal/not equal
 330 def SEQ   : SetCC64_R<"seq", seteq>, SEQ_FM<0x2a>;
 331 def SEQi  : SetCC64_I<"seqi", seteq>, SEQI_FM<0x2e>;
 332 def SNE   : SetCC64_R<"sne", setne>, SEQ_FM<0x2b>;
 333 def SNEi  : SetCC64_I<"snei", setne>, SEQI_FM<0x2f>;
 334
 335 // 192-bit x 64-bit Unsigned Multiply and Add
 336 let Defs = [P0, P1, P2] in
 337 def V3MULU: ArithLogicR<"v3mulu", GPR64Opnd, 0, II_DMUL>,
 338                                   ADD_FM<0x1c, 0x11>;
 339
 340 // 64-bit Unsigned Multiply and Add Move
 341 let Defs = [MPL0, P0, P1, P2] in
 342 def VMM0  : ArithLogicR<"vmm0", GPR64Opnd, 0, II_DMUL>,
 343                                 ADD_FM<0x1c, 0x10>;
 344
 345 // 64-bit Unsigned Multiply and Add
 346 let Defs = [MPL1, MPL2, P0, P1, P2] in
 347 def VMULU : ArithLogicR<"vmulu", GPR64Opnd, 0, II_DMUL>,
 348                                  ADD_FM<0x1c, 0x0f>;
 349
 350 }
 351
 352 }
 353
 354 //===----------------------------------------------------------------------===//
 355 //  Arbitrary patterns that map to one or more instructions
 356 //===----------------------------------------------------------------------===//
 357
 358 // extended loads
 359 def : MipsPat<(i64 (extloadi1  addr:$src)), (LB64 addr:$src)>;
 360 def : MipsPat<(i64 (extloadi8  addr:$src)), (LB64 addr:$src)>;
 361 def : MipsPat<(i64 (extloadi16 addr:$src)), (LH64 addr:$src)>;
 362 def : MipsPat<(i64 (extloadi32 addr:$src)), (LW64 addr:$src)>;
 363
 364 // hi/lo relocs
 365 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi64 tglobaladdr:$in)>;
 366 def : MipsPat<(MipsHi tblockaddress:$in), (LUi64 tblockaddress:$in)>;
 367 def : MipsPat<(MipsHi tjumptable:$in), (LUi64 tjumptable:$in)>;
 368 def : MipsPat<(MipsHi tconstpool:$in), (LUi64 tconstpool:$in)>;
 369 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi64 tglobaltlsaddr:$in)>;
 370 def : MipsPat<(MipsHi texternalsym:$in), (LUi64 texternalsym:$in)>;
 371
 372 def : MipsPat<(MipsLo tglobaladdr:$in), (DADDiu ZERO_64, tglobaladdr:$in)>;
 373 def : MipsPat<(MipsLo tblockaddress:$in), (DADDiu ZERO_64, tblockaddress:$in)>;
 374 def : MipsPat<(MipsLo tjumptable:$in), (DADDiu ZERO_64, tjumptable:$in)>;
 375 def : MipsPat<(MipsLo tconstpool:$in), (DADDiu ZERO_64, tconstpool:$in)>;
 376 def : MipsPat<(MipsLo tglobaltlsaddr:$in),
 377               (DADDiu ZERO_64, tglobaltlsaddr:$in)>;
 378 def : MipsPat<(MipsLo texternalsym:$in), (DADDiu ZERO_64, texternalsym:$in)>;
 379
 380 def : MipsPat<(add GPR64:$hi, (MipsLo tglobaladdr:$lo)),
 381               (DADDiu GPR64:$hi, tglobaladdr:$lo)>;
 382 def : MipsPat<(add GPR64:$hi, (MipsLo tblockaddress:$lo)),
 383               (DADDiu GPR64:$hi, tblockaddress:$lo)>;
 384 def : MipsPat<(add GPR64:$hi, (MipsLo tjumptable:$lo)),
 385               (DADDiu GPR64:$hi, tjumptable:$lo)>;
 386 def : MipsPat<(add GPR64:$hi, (MipsLo tconstpool:$lo)),
 387               (DADDiu GPR64:$hi, tconstpool:$lo)>;
 388 def : MipsPat<(add GPR64:$hi, (MipsLo tglobaltlsaddr:$lo)),
 389               (DADDiu GPR64:$hi, tglobaltlsaddr:$lo)>;
 390
 391 def : WrapperPat<tglobaladdr, DADDiu, GPR64>;
 392 def : WrapperPat<tconstpool, DADDiu, GPR64>;
 393 def : WrapperPat<texternalsym, DADDiu, GPR64>;
 394 def : WrapperPat<tblockaddress, DADDiu, GPR64>;
 395 def : WrapperPat<tjumptable, DADDiu, GPR64>;
 396 def : WrapperPat<tglobaltlsaddr, DADDiu, GPR64>;
 397
 398 defm : BrcondPats<GPR64, BEQ64, BNE64, SLT64, SLTu64, SLTi64, SLTiu64,
 399                   ZERO_64>;
 400
 401 def : MipsPat<(brcond (i32 (setlt i64:$lhs, 1)), bb:$dst),
 402               (BLEZ64 i64:$lhs, bb:$dst)>;
 403 def : MipsPat<(brcond (i32 (setgt i64:$lhs, -1)), bb:$dst),
 404               (BGEZ64 i64:$lhs, bb:$dst)>;
 405
 406 // setcc patterns
 407 defm : SeteqPats<GPR64, SLTiu64, XOR64, SLTu64, ZERO_64>;
 408 defm : SetlePats<GPR64, SLT64, SLTu64>;
 409 defm : SetgtPats<GPR64, SLT64, SLTu64>;
 410 defm : SetgePats<GPR64, SLT64, SLTu64>;
 411 defm : SetgeImmPats<GPR64, SLTi64, SLTiu64>;
 412
 413 // truncate
 414 def : MipsPat<(i32 (trunc GPR64:$src)),
 415               (SLL (EXTRACT_SUBREG GPR64:$src, sub_32), 0)>;
 416
 417 // 32-to-64-bit extension
 418 def : MipsPat<(i64 (anyext GPR32:$src)), (SLL64_32 GPR32:$src)>;
 419 def : MipsPat<(i64 (zext GPR32:$src)), (DSRL (DSLL64_32 GPR32:$src), 32)>;
 420 def : MipsPat<(i64 (sext GPR32:$src)), (SLL64_32 GPR32:$src)>;
 421
 422 // Sign extend in register
 423 def : MipsPat<(i64 (sext_inreg GPR64:$src, i32)),
 424               (SLL64_64 GPR64:$src)>;
 425
 426 // bswap MipsPattern
 427 def : MipsPat<(bswap GPR64:$rt), (DSHD (DSBH GPR64:$rt))>;
 428
 429 //===----------------------------------------------------------------------===//
 430 // Instruction aliases
 431 //===----------------------------------------------------------------------===//
 432 def : MipsInstAlias<"move $dst, $src",
 433                     (DADDu GPR64Opnd:$dst,  GPR64Opnd:$src, ZERO_64), 1>,
 434       GPR_64;
 435 def : MipsInstAlias<"daddu $rs, $rt, $imm",
 436                     (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 437                     0>;
 438 def : MipsInstAlias<"dadd $rs, $rt, $imm",
 439                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rt, simm16_64:$imm),
 440                     0>;
 441 def : MipsInstAlias<"daddu $rs, $imm",
 442                     (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rs, simm16_64:$imm),
 443                     0>;
 444 def : MipsInstAlias<"dadd $rs, $imm",
 445                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs, simm16_64:$imm),
 446                     0>;
 447 def : MipsInstAlias<"add $rs, $imm",
 448                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm),
 449                     0>;
 450 def : MipsInstAlias<"addu $rs, $imm",
 451                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm),
 452                     0>;
 453 def : MipsInstAlias<"dsll $rd, $rt, $rs",
 454                     (DSLLV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 455                     ISA_MIPS3;
 456 def : MipsInstAlias<"dsubu $rt, $rs, $imm",
 457                     (DADDiu GPR64Opnd:$rt, GPR64Opnd:$rs,
 458                             InvertedImOperand64:$imm), 0>;
 459 def : MipsInstAlias<"dsub $rs, $imm",
 460                     (DADDi GPR64Opnd:$rs, GPR64Opnd:$rs,
 461                            InvertedImOperand64:$imm),
 462                     0>;
 463 def : MipsInstAlias<"dsubu $rs, $imm",
 464                     (DADDiu GPR64Opnd:$rs, GPR64Opnd:$rs,
 465                             InvertedImOperand64:$imm),
 466                     0>;
 467 def : MipsInstAlias<"dsra $rd, $rt, $rs",
 468                     (DSRAV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 469                     ISA_MIPS3;
 470 def : MipsInstAlias<"dsrl $rd, $rt, $rs",
 471                     (DSRLV GPR64Opnd:$rd, GPR64Opnd:$rt, GPR32Opnd:$rs), 0>,
 472                     ISA_MIPS3;
 473
 474 /// Move between CPU and coprocessor registers
 475 let DecoderNamespace = "Mips64", Predicates = [HasMips64] in {
 476 def DMFC0 : MFC3OP<"dmfc0", GPR64Opnd>, MFC3OP_FM<0x10, 1>;
 477 def DMTC0 : MFC3OP<"dmtc0", GPR64Opnd>, MFC3OP_FM<0x10, 5>, ISA_MIPS3;
 478 def DMFC2 : MFC3OP<"dmfc2", GPR64Opnd>, MFC3OP_FM<0x12, 1>, ISA_MIPS3;
 479 def DMTC2 : MFC3OP<"dmtc2", GPR64Opnd>, MFC3OP_FM<0x12, 5>, ISA_MIPS3;
 480 }
 481
 482 // Two operand (implicit 0 selector) versions:
 483 def : MipsInstAlias<"dmfc0 $rt, $rd", (DMFC0 GPR64Opnd:$rt, GPR64Opnd:$rd, 0), 0>;
 484 def : MipsInstAlias<"dmtc0 $rt, $rd", (DMTC0 GPR64Opnd:$rt, GPR64Opnd:$rd, 0), 0>;
 485 def : MipsInstAlias<"dmfc2 $rt, $rd", (DMFC2 GPR64Opnd:$rt, GPR64Opnd:$rd, 0), 0>;
 486 def : MipsInstAlias<"dmtc2 $rt, $rd", (DMTC2 GPR64Opnd:$rt, GPR64Opnd:$rd, 0), 0>;
 487