lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32>;
   4 def simm7 : Operand<i32>;
   5
   6 def simm12 : Operand<i32> {
   7   let DecoderMethod = "DecodeSimm12";
   8 }
   9
  10 def uimm5_lsl2 : Operand<OtherVT> {
  11   let EncoderMethod = "getUImm5Lsl2Encoding";
  12 }
  13
  14 def simm9_addiusp : Operand<i32> {
  15   let EncoderMethod = "getSImm9AddiuspValue";
  16 }
  17
  18 def uimm3_shift : Operand<i32> {
  19   let EncoderMethod = "getUImm3Mod8Encoding";
  20 }
  21
  22 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  23
  24 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  25
  26 def mem_mm_12 : Operand<i32> {
  27   let PrintMethod = "printMemOperand";
  28   let MIOperandInfo = (ops GPR32, simm12);
  29   let EncoderMethod = "getMemEncodingMMImm12";
  30   let ParserMatchClass = MipsMemAsmOperand;
  31   let OperandType = "OPERAND_MEMORY";
  32 }
  33
  34 def jmptarget_mm : Operand<OtherVT> {
  35   let EncoderMethod = "getJumpTargetOpValueMM";
  36 }
  37
  38 def calltarget_mm : Operand<iPTR> {
  39   let EncoderMethod = "getJumpTargetOpValueMM";
  40 }
  41
  42 def brtarget_mm : Operand<OtherVT> {
  43   let EncoderMethod = "getBranchTargetOpValueMM";
  44   let OperandType   = "OPERAND_PCREL";
  45   let DecoderMethod = "DecodeBranchTargetMM";
  46 }
  47
  48 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  49                       RegisterOperand RO> :
  50   InstSE<(outs), (ins RO:$rs, opnd:$offset),
  51          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
  52   let isBranch = 1;
  53   let isTerminator = 1;
  54   let hasDelaySlot = 0;
  55   let Defs = [AT];
  56 }
  57
  58 let canFoldAsLoad = 1 in
  59 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  60                       Operand MemOpnd> :
  61   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
  62          !strconcat(opstr, "\t$rt, $addr"),
  63          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
  64          NoItinerary, FrmI> {
  65   let DecoderMethod = "DecodeMemMMImm12";
  66   string Constraints = "$src = $rt";
  67 }
  68
  69 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  70                        Operand MemOpnd>:
  71   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
  72          !strconcat(opstr, "\t$rt, $addr"),
  73          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
  74   let DecoderMethod = "DecodeMemMMImm12";
  75 }
  76
  77 class LLBaseMM<string opstr, RegisterOperand RO> :
  78   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  79          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  80   let DecoderMethod = "DecodeMemMMImm12";
  81   let mayLoad = 1;
  82 }
  83
  84 class SCBaseMM<string opstr, RegisterOperand RO> :
  85   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
  86          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  87   let DecoderMethod = "DecodeMemMMImm12";
  88   let mayStore = 1;
  89   let Constraints = "$rt = $dst";
  90 }
  91
  92 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
  93              InstrItinClass Itin = NoItinerary> :
  94   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  95          !strconcat(opstr, "\t$rt, $addr"),
  96          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
  97   let DecoderMethod = "DecodeMemMMImm12";
  98   let canFoldAsLoad = 1;
  99   let mayLoad = 1;
 100 }
 101
 102 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 103                  InstrItinClass Itin = NoItinerary,
 104                  SDPatternOperator OpNode = null_frag> :
 105   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 106                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 107                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 108   let isCommutable = isComm;
 109 }
 110
 111 class LogicRMM16<string opstr, RegisterOperand RO,
 112                  InstrItinClass Itin = NoItinerary,
 113                  SDPatternOperator OpNode = null_frag> :
 114   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 115          !strconcat(opstr, "\t$rt, $rs"),
 116          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 117   let isCommutable = 1;
 118   let Constraints = "$rt = $dst";
 119 }
 120
 121 class NotMM16<string opstr, RegisterOperand RO> :
 122   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 123          !strconcat(opstr, "\t$rt, $rs"),
 124          [(set RO:$rt, (not RO:$rs))], NoItinerary, FrmR>;
 125
 126 class ShiftIMM16<string opstr, Operand ImmOpnd,
 127                  RegisterOperand RO, SDPatternOperator OpNode = null_frag,
 128                  SDPatternOperator PF = null_frag,
 129                  InstrItinClass Itin = NoItinerary> :
 130   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 131                   !strconcat(opstr, "\t$rd, $rt, $shamt"),
 132                   [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], Itin, FrmR>;
 133
 134 class AddImmUS5<string opstr, RegisterOperand RO> :
 135   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 136                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
 137   let Constraints = "$rd = $dst";
 138   let isCommutable = 1;
 139 }
 140
 141 class AddImmUSP<string opstr> :
 142   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 143                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 144
 145 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 146       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 147   [], II_MFHI_MFLO, FrmR> {
 148   let Uses = [UseReg];
 149   let hasSideEffects = 0;
 150 }
 151
 152 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 153                InstrItinClass Itin = NoItinerary> :
 154   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 155                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 156   let isCommutable = isComm;
 157   let isReMaterializable = 1;
 158 }
 159
 160 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO,
 161                   SDPatternOperator imm_type = null_frag> :
 162   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 163                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmI> {
 164   let isReMaterializable = 1;
 165 }
 166
 167 // 16-bit Jump and Link (Call)
 168 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 169   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 170            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 171   let isCall = 1;
 172   let hasDelaySlot = 1;
 173   let Defs = [RA];
 174 }
 175
 176 // 16-bit Jump Reg
 177 class JumpRegMM16<string opstr, RegisterOperand RO> :
 178   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 179            [], IIBranch, FrmR> {
 180   let hasDelaySlot = 1;
 181   let isBranch = 1;
 182   let isIndirectBranch = 1;
 183 }
 184
 185 // Base class for JRADDIUSP instruction.
 186 class JumpRAddiuStackMM16 :
 187   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 188                   [], IIBranch, FrmR> {
 189   let isTerminator = 1;
 190   let isBarrier = 1;
 191   let hasDelaySlot = 1;
 192   let isBranch = 1;
 193   let isIndirectBranch = 1;
 194 }
 195
 196 // 16-bit Jump and Link (Call) - Short Delay Slot
 197 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 198   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 199            [], IIBranch, FrmR> {
 200   let isCall = 1;
 201   let hasDelaySlot = 1;
 202   let Defs = [RA];
 203 }
 204
 205 // 16-bit Jump Register Compact - No delay slot
 206 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 207   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 208                   [], IIBranch, FrmR> {
 209   let isTerminator = 1;
 210   let isBarrier = 1;
 211   let isBranch = 1;
 212   let isIndirectBranch = 1;
 213 }
 214
 215 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 216 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 217   class JumpLinkMM<string opstr, DAGOperand opnd> :
 218     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 219            [], IIBranch, FrmJ, opstr> {
 220     let DecoderMethod = "DecodeJumpTargetMM";
 221   }
 222
 223   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 224     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 225             [], IIBranch, FrmR>;
 226
 227   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 228                                   RegisterOperand RO> :
 229     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 230            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 231 }
 232
 233 def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 234                 ARITH_FM_MM16<0>;
 235 def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 236                 ARITH_FM_MM16<1>;
 237 def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 238                LOGIC_FM_MM16<0x2>;
 239 def OR16_MM  : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>,
 240                LOGIC_FM_MM16<0x3>;
 241 def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 242                LOGIC_FM_MM16<0x1>;
 243 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>;
 244 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, shl,
 245                           immZExt2Shift, II_SLL>, SHIFT_FM_MM16<0>;
 246 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, srl,
 247                           immZExt2Shift, II_SRL>, SHIFT_FM_MM16<1>;
 248 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 249 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 250 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 251 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 252 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 253 def LI16_MM : LoadImmMM16<"li16", simm7, GPRMM16Opnd, immLi16>,
 254               LI_FM_MM16, IsAsCheapAsAMove;
 255 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 256 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 257 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 258 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 259 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 260
 261 class WaitMM<string opstr> :
 262   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 263          NoItinerary, FrmOther, opstr>;
 264
 265 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 266   /// Compact Branch Instructions
 267   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 268                  COMPACT_BRANCH_FM_MM<0x7>;
 269   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 270                  COMPACT_BRANCH_FM_MM<0x5>;
 271
 272   /// Arithmetic Instructions (ALU Immediate)
 273   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 274                  ADDI_FM_MM<0xc>;
 275   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 276                  ADDI_FM_MM<0x4>;
 277   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 278                  SLTI_FM_MM<0x24>;
 279   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 280                  SLTI_FM_MM<0x2c>;
 281   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 282                  ADDI_FM_MM<0x34>;
 283   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 284                  ADDI_FM_MM<0x14>;
 285   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 286                  ADDI_FM_MM<0x1c>;
 287   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 288
 289   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 290                      LW_FM_MM<0xc>;
 291
 292   /// Arithmetic Instructions (3-Operand, R-Type)
 293   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 294   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 295   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 296   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 297   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 298   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 299   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 300                  ADD_FM_MM<0, 0x390>;
 301   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 302                  ADD_FM_MM<0, 0x250>;
 303   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 304                  ADD_FM_MM<0, 0x290>;
 305   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 306                  ADD_FM_MM<0, 0x310>;
 307   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 308   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 309                  MULT_FM_MM<0x22c>;
 310   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 311                  MULT_FM_MM<0x26c>;
 312   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 313                  MULT_FM_MM<0x2ac>;
 314   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 315                  MULT_FM_MM<0x2ec>;
 316
 317   /// Shift Instructions
 318   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 319                  SRA_FM_MM<0, 0>;
 320   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 321                  SRA_FM_MM<0x40, 0>;
 322   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 323                  SRA_FM_MM<0x80, 0>;
 324   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 325                  SRLV_FM_MM<0x10, 0>;
 326   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 327                  SRLV_FM_MM<0x50, 0>;
 328   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 329                  SRLV_FM_MM<0x90, 0>;
 330   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 331                  SRA_FM_MM<0xc0, 0>;
 332   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 333                  SRLV_FM_MM<0xd0, 0>;
 334
 335   /// Load and Store Instructions - aligned
 336   let DecoderMethod = "DecodeMemMMImm16" in {
 337     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 338     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 339     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 340     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 341     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 342     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 343     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 344     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 345   }
 346
 347   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 348
 349   /// Load and Store Instructions - unaligned
 350   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 351                LWL_FM_MM<0x0>;
 352   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 353                LWL_FM_MM<0x1>;
 354   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 355                LWL_FM_MM<0x8>;
 356   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 357                LWL_FM_MM<0x9>;
 358
 359   /// Move Conditional
 360   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 361                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 362   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 363                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 364   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 365                   CMov_F_I_FM_MM<0x25>;
 366   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 367                   CMov_F_I_FM_MM<0x5>;
 368
 369   /// Move to/from HI/LO
 370   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 371                 MTLO_FM_MM<0x0b5>;
 372   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 373                 MTLO_FM_MM<0x0f5>;
 374   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 375                 MFLO_FM_MM<0x035>;
 376   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 377                 MFLO_FM_MM<0x075>;
 378
 379   /// Multiply Add/Sub Instructions
 380   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 381   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 382   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 383   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 384
 385   /// Count Leading
 386   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 387                ISA_MIPS32;
 388   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 389                ISA_MIPS32;
 390
 391   /// Sign Ext In Register Instructions.
 392   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 393                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 394   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 395                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 396
 397   /// Word Swap Bytes Within Halfwords
 398   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 399                 ISA_MIPS32R2;
 400
 401   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 402                EXT_FM_MM<0x2c>;
 403   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 404                EXT_FM_MM<0x0c>;
 405
 406   /// Jump Instructions
 407   let DecoderMethod = "DecodeJumpTargetMM" in {
 408     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 409                       J_FM_MM<0x35>;
 410     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 411   }
 412   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 413   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 414
 415   /// Jump Instructions - Short Delay Slot
 416   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 417   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 418
 419   /// Branch Instructions
 420   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 421                 BEQ_FM_MM<0x25>;
 422   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 423                 BEQ_FM_MM<0x2d>;
 424   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 425                 BGEZ_FM_MM<0x2>;
 426   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 427                 BGEZ_FM_MM<0x6>;
 428   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 429                 BGEZ_FM_MM<0x4>;
 430   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 431                 BGEZ_FM_MM<0x0>;
 432   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 433                   BGEZAL_FM_MM<0x03>;
 434   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 435                   BGEZAL_FM_MM<0x01>;
 436
 437   /// Branch Instructions - Short Delay Slot
 438   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 439                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 440   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 441                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 442
 443   /// Control Instructions
 444   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 445   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 446   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 447   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 448   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 449   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 450   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 451                    ISA_MIPS32R2;
 452   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 453                    ISA_MIPS32R2;
 454
 455   /// Trap Instructions
 456   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 457   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 458   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 459   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 460   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 461   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 462
 463   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 464   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 465   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 466   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 467   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 468   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 469
 470   /// Load-linked, Store-conditional
 471   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 472   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 473
 474   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 475   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 476   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 477   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 478 }
 479
 480 //===----------------------------------------------------------------------===//
 481 // MicroMips instruction aliases
 482 //===----------------------------------------------------------------------===//
 483
 484 let Predicates = [InMicroMips] in {
 485   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 486 }