lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32> {
   4   let DecoderMethod = "DecodeSimm4";
   5 }
   6 def li_simm7 : Operand<i32> {
   7   let DecoderMethod = "DecodeLiSimm7";
   8 }
   9
  10 def simm12 : Operand<i32> {
  11   let DecoderMethod = "DecodeSimm12";
  12 }
  13
  14 def uimm5_lsl2 : Operand<OtherVT> {
  15   let EncoderMethod = "getUImm5Lsl2Encoding";
  16   let DecoderMethod = "DecodeUImm5lsl2";
  17 }
  18
  19 def uimm6_lsl2 : Operand<i32> {
  20   let EncoderMethod = "getUImm6Lsl2Encoding";
  21   let DecoderMethod = "DecodeUImm6Lsl2";
  22 }
  23
  24 def simm9_addiusp : Operand<i32> {
  25   let EncoderMethod = "getSImm9AddiuspValue";
  26   let DecoderMethod = "DecodeSimm9SP";
  27 }
  28
  29 def uimm3_shift : Operand<i32> {
  30   let EncoderMethod = "getUImm3Mod8Encoding";
  31 }
  32
  33 def simm3_lsa2 : Operand<i32> {
  34   let EncoderMethod = "getSImm3Lsa2Value";
  35   let DecoderMethod = "DecodeAddiur2Simm7";
  36 }
  37
  38 def uimm4_andi : Operand<i32> {
  39   let EncoderMethod = "getUImm4AndValue";
  40   let DecoderMethod = "DecodeANDI16Imm";
  41 }
  42
  43 def immSExtAddiur2 : ImmLeaf<i32, [{return Imm == 1 || Imm == -1 ||
  44                                            ((Imm % 4 == 0) &&
  45                                             Imm < 28 && Imm > 0);}]>;
  46
  47 def immSExtAddius5 : ImmLeaf<i32, [{return Imm >= -8 && Imm <= 7;}]>;
  48
  49 def immZExtAndi16 : ImmLeaf<i32,
  50   [{return (Imm == 128 || (Imm >= 1 && Imm <= 4) || Imm == 7 || Imm == 8 ||
  51             Imm == 15 || Imm == 16 || Imm == 31 || Imm == 32 || Imm == 63 ||
  52             Imm == 64 || Imm == 255 || Imm == 32768 || Imm == 65535 );}]>;
  53
  54 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  55
  56 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  57
  58 def MicroMipsMemGPRMM16AsmOperand : AsmOperandClass {
  59   let Name = "MicroMipsMem";
  60   let RenderMethod = "addMicroMipsMemOperands";
  61   let ParserMethod = "parseMemOperand";
  62   let PredicateMethod = "isMemWithGRPMM16Base";
  63 }
  64
  65 class mem_mm_4_generic : Operand<i32> {
  66   let PrintMethod = "printMemOperand";
  67   let MIOperandInfo = (ops ptr_rc, simm4);
  68   let OperandType = "OPERAND_MEMORY";
  69   let ParserMatchClass = MicroMipsMemGPRMM16AsmOperand;
  70 }
  71
  72 def mem_mm_4 : mem_mm_4_generic {
  73   let EncoderMethod = "getMemEncodingMMImm4";
  74 }
  75
  76 def mem_mm_4_lsl1 : mem_mm_4_generic {
  77   let EncoderMethod = "getMemEncodingMMImm4Lsl1";
  78 }
  79
  80 def mem_mm_4_lsl2 : mem_mm_4_generic {
  81   let EncoderMethod = "getMemEncodingMMImm4Lsl2";
  82 }
  83
  84 def MicroMipsMemSPAsmOperand : AsmOperandClass {
  85   let Name = "MicroMipsMemSP";
  86   let RenderMethod = "addMemOperands";
  87   let ParserMethod = "parseMemOperand";
  88   let PredicateMethod = "isMemWithUimmWordAlignedOffsetSP<7>";
  89 }
  90
  91 def mem_mm_sp_imm5_lsl2 : Operand<i32> {
  92   let PrintMethod = "printMemOperand";
  93   let MIOperandInfo = (ops GPR32:$base, simm5:$offset);
  94   let OperandType = "OPERAND_MEMORY";
  95   let ParserMatchClass = MicroMipsMemSPAsmOperand;
  96   let EncoderMethod = "getMemEncodingMMSPImm5Lsl2";
  97 }
  98
  99 def mem_mm_12 : Operand<i32> {
 100   let PrintMethod = "printMemOperand";
 101   let MIOperandInfo = (ops GPR32, simm12);
 102   let EncoderMethod = "getMemEncodingMMImm12";
 103   let ParserMatchClass = MipsMemAsmOperand;
 104   let OperandType = "OPERAND_MEMORY";
 105 }
 106
 107 def MipsMemUimm4AsmOperand : AsmOperandClass {
 108   let Name = "MemOffsetUimm4";
 109   let SuperClasses = [MipsMemAsmOperand];
 110   let RenderMethod = "addMemOperands";
 111   let ParserMethod = "parseMemOperand";
 112   let PredicateMethod = "isMemWithUimmOffsetSP<6>";
 113 }
 114
 115 def mem_mm_4sp : Operand<i32> {
 116   let PrintMethod = "printMemOperand";
 117   let MIOperandInfo = (ops GPR32, uimm8);
 118   let EncoderMethod = "getMemEncodingMMImm4sp";
 119   let ParserMatchClass = MipsMemUimm4AsmOperand;
 120   let OperandType = "OPERAND_MEMORY";
 121 }
 122
 123 def jmptarget_mm : Operand<OtherVT> {
 124   let EncoderMethod = "getJumpTargetOpValueMM";
 125 }
 126
 127 def calltarget_mm : Operand<iPTR> {
 128   let EncoderMethod = "getJumpTargetOpValueMM";
 129 }
 130
 131 def brtarget_mm : Operand<OtherVT> {
 132   let EncoderMethod = "getBranchTargetOpValueMM";
 133   let OperandType   = "OPERAND_PCREL";
 134   let DecoderMethod = "DecodeBranchTargetMM";
 135 }
 136
 137 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
 138                       RegisterOperand RO> :
 139   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 140          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
 141   let isBranch = 1;
 142   let isTerminator = 1;
 143   let hasDelaySlot = 0;
 144   let Defs = [AT];
 145 }
 146
 147 let canFoldAsLoad = 1 in
 148 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 149                       Operand MemOpnd> :
 150   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
 151          !strconcat(opstr, "\t$rt, $addr"),
 152          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
 153          NoItinerary, FrmI> {
 154   let DecoderMethod = "DecodeMemMMImm12";
 155   string Constraints = "$src = $rt";
 156 }
 157
 158 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 159                        Operand MemOpnd>:
 160   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
 161          !strconcat(opstr, "\t$rt, $addr"),
 162          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
 163   let DecoderMethod = "DecodeMemMMImm12";
 164 }
 165
 166 /// A register pair used by load/store pair instructions.
 167 def RegPairAsmOperand : AsmOperandClass {
 168   let Name = "RegPair";
 169   let ParserMethod = "parseRegisterPair";
 170 }
 171
 172 def regpair : Operand<i32> {
 173   let EncoderMethod = "getRegisterPairOpValue";
 174   let ParserMatchClass = RegPairAsmOperand;
 175   let PrintMethod = "printRegisterPair";
 176   let DecoderMethod = "DecodeRegPairOperand";
 177   let MIOperandInfo = (ops GPR32Opnd, GPR32Opnd);
 178 }
 179
 180 class StorePairMM<string opstr, InstrItinClass Itin = NoItinerary,
 181                   ComplexPattern Addr = addr> :
 182   InstSE<(outs), (ins regpair:$rt, mem_mm_12:$addr),
 183          !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 184   let DecoderMethod = "DecodeMemMMImm12";
 185   let mayStore = 1;
 186 }
 187
 188 class LoadPairMM<string opstr, InstrItinClass Itin = NoItinerary,
 189                  ComplexPattern Addr = addr> :
 190   InstSE<(outs regpair:$rt), (ins mem_mm_12:$addr),
 191           !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 192   let DecoderMethod = "DecodeMemMMImm12";
 193   let mayLoad = 1;
 194 }
 195
 196 class LLBaseMM<string opstr, RegisterOperand RO> :
 197   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 198          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 199   let DecoderMethod = "DecodeMemMMImm12";
 200   let mayLoad = 1;
 201 }
 202
 203 class SCBaseMM<string opstr, RegisterOperand RO> :
 204   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
 205          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 206   let DecoderMethod = "DecodeMemMMImm12";
 207   let mayStore = 1;
 208   let Constraints = "$rt = $dst";
 209 }
 210
 211 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 212              InstrItinClass Itin = NoItinerary> :
 213   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 214          !strconcat(opstr, "\t$rt, $addr"),
 215          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
 216   let DecoderMethod = "DecodeMemMMImm12";
 217   let canFoldAsLoad = 1;
 218   let mayLoad = 1;
 219 }
 220
 221 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 222                  InstrItinClass Itin = NoItinerary,
 223                  SDPatternOperator OpNode = null_frag> :
 224   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 225                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 226                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 227   let isCommutable = isComm;
 228 }
 229
 230 class AndImmMM16<string opstr, RegisterOperand RO,
 231                  InstrItinClass Itin = NoItinerary> :
 232   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, uimm4_andi:$imm),
 233                   !strconcat(opstr, "\t$rd, $rs, $imm"), [], Itin, FrmI>;
 234
 235 class LogicRMM16<string opstr, RegisterOperand RO,
 236                  InstrItinClass Itin = NoItinerary,
 237                  SDPatternOperator OpNode = null_frag> :
 238   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 239          !strconcat(opstr, "\t$rt, $rs"),
 240          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 241   let isCommutable = 1;
 242   let Constraints = "$rt = $dst";
 243 }
 244
 245 class NotMM16<string opstr, RegisterOperand RO> :
 246   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 247          !strconcat(opstr, "\t$rt, $rs"),
 248          [(set RO:$rt, (not RO:$rs))], NoItinerary, FrmR>;
 249
 250 class ShiftIMM16<string opstr, Operand ImmOpnd, RegisterOperand RO,
 251                  InstrItinClass Itin = NoItinerary> :
 252   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 253                   !strconcat(opstr, "\t$rd, $rt, $shamt"), [], Itin, FrmR>;
 254
 255 class LoadMM16<string opstr, DAGOperand RO, SDPatternOperator OpNode,
 256                InstrItinClass Itin, Operand MemOpnd> :
 257   MicroMipsInst16<(outs RO:$rt), (ins MemOpnd:$addr),
 258                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 259   let DecoderMethod = "DecodeMemMMImm4";
 260   let canFoldAsLoad = 1;
 261   let mayLoad = 1;
 262 }
 263
 264 class StoreMM16<string opstr, DAGOperand RTOpnd, DAGOperand RO,
 265                 SDPatternOperator OpNode, InstrItinClass Itin,
 266                 Operand MemOpnd> :
 267   MicroMipsInst16<(outs), (ins RTOpnd:$rt, MemOpnd:$addr),
 268                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 269   let DecoderMethod = "DecodeMemMMImm4";
 270   let mayStore = 1;
 271 }
 272
 273 class LoadSPMM16<string opstr, DAGOperand RO, InstrItinClass Itin,
 274                  Operand MemOpnd> :
 275   MicroMipsInst16<(outs RO:$rt), (ins MemOpnd:$offset),
 276                   !strconcat(opstr, "\t$rt, $offset"), [], Itin, FrmI> {
 277   let DecoderMethod = "DecodeMemMMSPImm5Lsl2";
 278   let canFoldAsLoad = 1;
 279   let mayLoad = 1;
 280 }
 281
 282 class StoreSPMM16<string opstr, DAGOperand RO, InstrItinClass Itin,
 283                   Operand MemOpnd> :
 284   MicroMipsInst16<(outs), (ins RO:$rt, MemOpnd:$offset),
 285                   !strconcat(opstr, "\t$rt, $offset"), [], Itin, FrmI> {
 286   let DecoderMethod = "DecodeMemMMSPImm5Lsl2";
 287   let mayStore = 1;
 288 }
 289
 290 class AddImmUR2<string opstr, RegisterOperand RO> :
 291   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, simm3_lsa2:$imm),
 292                   !strconcat(opstr, "\t$rd, $rs, $imm"),
 293                   [], NoItinerary, FrmR> {
 294   let isCommutable = 1;
 295 }
 296
 297 class AddImmUS5<string opstr, RegisterOperand RO> :
 298   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 299                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
 300   let Constraints = "$rd = $dst";
 301 }
 302
 303 class AddImmUR1SP<string opstr, RegisterOperand RO> :
 304   MicroMipsInst16<(outs RO:$rd), (ins uimm6_lsl2:$imm),
 305                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR>;
 306
 307 class AddImmUSP<string opstr> :
 308   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 309                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 310
 311 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 312       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 313   [], II_MFHI_MFLO, FrmR> {
 314   let Uses = [UseReg];
 315   let hasSideEffects = 0;
 316 }
 317
 318 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 319                InstrItinClass Itin = NoItinerary> :
 320   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 321                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 322   let isCommutable = isComm;
 323   let isReMaterializable = 1;
 324 }
 325
 326 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO> :
 327   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 328                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmI> {
 329   let isReMaterializable = 1;
 330 }
 331
 332 // 16-bit Jump and Link (Call)
 333 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 334   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 335            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 336   let isCall = 1;
 337   let hasDelaySlot = 1;
 338   let Defs = [RA];
 339 }
 340
 341 // 16-bit Jump Reg
 342 class JumpRegMM16<string opstr, RegisterOperand RO> :
 343   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 344            [], IIBranch, FrmR> {
 345   let hasDelaySlot = 1;
 346   let isBranch = 1;
 347   let isIndirectBranch = 1;
 348 }
 349
 350 // Base class for JRADDIUSP instruction.
 351 class JumpRAddiuStackMM16 :
 352   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 353                   [], IIBranch, FrmR> {
 354   let isTerminator = 1;
 355   let isBarrier = 1;
 356   let isBranch = 1;
 357   let isIndirectBranch = 1;
 358 }
 359
 360 // 16-bit Jump and Link (Call) - Short Delay Slot
 361 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 362   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 363            [], IIBranch, FrmR> {
 364   let isCall = 1;
 365   let hasDelaySlot = 1;
 366   let Defs = [RA];
 367 }
 368
 369 // 16-bit Jump Register Compact - No delay slot
 370 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 371   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 372                   [], IIBranch, FrmR> {
 373   let isTerminator = 1;
 374   let isBarrier = 1;
 375   let isBranch = 1;
 376   let isIndirectBranch = 1;
 377 }
 378
 379 // Break16 and Sdbbp16
 380 class BrkSdbbp16MM<string opstr> :
 381   MicroMipsInst16<(outs), (ins uimm4:$code_),
 382                   !strconcat(opstr, "\t$code_"),
 383                   [], NoItinerary, FrmOther>;
 384
 385 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 386 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 387   class JumpLinkMM<string opstr, DAGOperand opnd> :
 388     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 389            [], IIBranch, FrmJ, opstr> {
 390     let DecoderMethod = "DecodeJumpTargetMM";
 391   }
 392
 393   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 394     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 395             [], IIBranch, FrmR>;
 396
 397   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 398                                   RegisterOperand RO> :
 399     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 400            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 401 }
 402
 403 class LoadWordIndexedScaledMM<string opstr, RegisterOperand RO,
 404                               InstrItinClass Itin = NoItinerary,
 405                               SDPatternOperator OpNode = null_frag> :
 406   InstSE<(outs RO:$rd), (ins PtrRC:$base, PtrRC:$index),
 407          !strconcat(opstr, "\t$rd, ${index}(${base})"), [], Itin, FrmFI>;
 408
 409 /// A list of registers used by load/store multiple instructions.
 410 def RegListAsmOperand : AsmOperandClass {
 411   let Name = "RegList";
 412   let ParserMethod = "parseRegisterList";
 413 }
 414
 415 def reglist : Operand<i32> {
 416   let EncoderMethod = "getRegisterListOpValue";
 417   let ParserMatchClass = RegListAsmOperand;
 418   let PrintMethod = "printRegisterList";
 419   let DecoderMethod = "DecodeRegListOperand";
 420 }
 421
 422 def RegList16AsmOperand : AsmOperandClass {
 423   let Name = "RegList16";
 424   let ParserMethod = "parseRegisterList";
 425   let PredicateMethod = "isRegList16";
 426   let RenderMethod = "addRegListOperands";
 427 }
 428
 429 def reglist16 : Operand<i32> {
 430   let EncoderMethod = "getRegisterListOpValue16";
 431   let DecoderMethod = "DecodeRegListOperand16";
 432   let PrintMethod = "printRegisterList";
 433   let ParserMatchClass = RegList16AsmOperand;
 434 }
 435
 436 class StoreMultMM<string opstr,
 437             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 438   InstSE<(outs), (ins reglist:$rt, mem_mm_12:$addr),
 439          !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 440   let DecoderMethod = "DecodeMemMMImm12";
 441   let mayStore = 1;
 442 }
 443
 444 class LoadMultMM<string opstr,
 445             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 446   InstSE<(outs reglist:$rt), (ins mem_mm_12:$addr),
 447           !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 448   let DecoderMethod = "DecodeMemMMImm12";
 449   let mayLoad = 1;
 450 }
 451
 452 class StoreMultMM16<string opstr,
 453                     InstrItinClass Itin = NoItinerary,
 454                     ComplexPattern Addr = addr> :
 455   MicroMipsInst16<(outs), (ins reglist16:$rt, mem_mm_4sp:$addr),
 456                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 457   let mayStore = 1;
 458 }
 459
 460 class LoadMultMM16<string opstr,
 461                    InstrItinClass Itin = NoItinerary,
 462                    ComplexPattern Addr = addr> :
 463   MicroMipsInst16<(outs reglist16:$rt), (ins mem_mm_4sp:$addr),
 464                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 465   let mayLoad = 1;
 466 }
 467
 468 def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 469                 ARITH_FM_MM16<0>;
 470 def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 471                 ARITH_FM_MM16<1>;
 472 def ANDI16_MM : AndImmMM16<"andi16", GPRMM16Opnd, II_AND>, ANDI_FM_MM16<0x0b>;
 473 def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 474                LOGIC_FM_MM16<0x2>;
 475 def OR16_MM  : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>,
 476                LOGIC_FM_MM16<0x3>;
 477 def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 478                LOGIC_FM_MM16<0x1>;
 479 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>;
 480 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, II_SLL>,
 481                SHIFT_FM_MM16<0>;
 482 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, II_SRL>,
 483                SHIFT_FM_MM16<1>;
 484 def LBU16_MM : LoadMM16<"lbu16", GPRMM16Opnd, zextloadi8, II_LBU,
 485                         mem_mm_4>, LOAD_STORE_FM_MM16<0x02>;
 486 def LHU16_MM : LoadMM16<"lhu16", GPRMM16Opnd, zextloadi16, II_LHU,
 487                         mem_mm_4_lsl1>, LOAD_STORE_FM_MM16<0x0a>;
 488 def LW16_MM : LoadMM16<"lw16", GPRMM16Opnd, load, II_LW, mem_mm_4_lsl2>,
 489                       LOAD_STORE_FM_MM16<0x1a>;
 490 def SB16_MM : StoreMM16<"sb16", GPRMM16OpndZero, GPRMM16Opnd, truncstorei8,
 491                         II_SB, mem_mm_4>, LOAD_STORE_FM_MM16<0x22>;
 492 def SH16_MM : StoreMM16<"sh16", GPRMM16OpndZero, GPRMM16Opnd, truncstorei16,
 493                         II_SH, mem_mm_4_lsl1>,
 494                         LOAD_STORE_FM_MM16<0x2a>;
 495 def SW16_MM : StoreMM16<"sw16", GPRMM16OpndZero, GPRMM16Opnd, store, II_SW,
 496                         mem_mm_4_lsl2>, LOAD_STORE_FM_MM16<0x3a>;
 497 def LWSP_MM : LoadSPMM16<"lw", GPR32Opnd, II_LW, mem_mm_sp_imm5_lsl2>,
 498               LOAD_STORE_SP_FM_MM16<0x12>;
 499 def SWSP_MM : StoreSPMM16<"sw", GPR32Opnd, II_SW, mem_mm_sp_imm5_lsl2>,
 500               LOAD_STORE_SP_FM_MM16<0x32>;
 501 def ADDIUR1SP_MM : AddImmUR1SP<"addiur1sp", GPRMM16Opnd>, ADDIUR1SP_FM_MM16;
 502 def ADDIUR2_MM : AddImmUR2<"addiur2", GPRMM16Opnd>, ADDIUR2_FM_MM16;
 503 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 504 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 505 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 506 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 507 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 508 def LI16_MM : LoadImmMM16<"li16", li_simm7, GPRMM16Opnd>, LI_FM_MM16,
 509               IsAsCheapAsAMove;
 510 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 511 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 512 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 513 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 514 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 515 def BREAK16_MM : BrkSdbbp16MM<"break16">, BRKSDBBP16_FM_MM<0x28>;
 516 def SDBBP16_MM : BrkSdbbp16MM<"sdbbp16">, BRKSDBBP16_FM_MM<0x2C>;
 517
 518 class WaitMM<string opstr> :
 519   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 520          NoItinerary, FrmOther, opstr>;
 521
 522 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 523   /// Compact Branch Instructions
 524   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 525                  COMPACT_BRANCH_FM_MM<0x7>;
 526   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 527                  COMPACT_BRANCH_FM_MM<0x5>;
 528
 529   /// Arithmetic Instructions (ALU Immediate)
 530   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 531                  ADDI_FM_MM<0xc>;
 532   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 533                  ADDI_FM_MM<0x4>;
 534   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 535                  SLTI_FM_MM<0x24>;
 536   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 537                  SLTI_FM_MM<0x2c>;
 538   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 539                  ADDI_FM_MM<0x34>;
 540   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 541                  ADDI_FM_MM<0x14>;
 542   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 543                  ADDI_FM_MM<0x1c>;
 544   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 545
 546   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 547                      LW_FM_MM<0xc>;
 548
 549   /// Arithmetic Instructions (3-Operand, R-Type)
 550   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 551   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 552   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 553   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 554   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 555   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 556   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 557                  ADD_FM_MM<0, 0x390>;
 558   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 559                  ADD_FM_MM<0, 0x250>;
 560   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 561                  ADD_FM_MM<0, 0x290>;
 562   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 563                  ADD_FM_MM<0, 0x310>;
 564   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 565   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 566                  MULT_FM_MM<0x22c>;
 567   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 568                  MULT_FM_MM<0x26c>;
 569   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 570                  MULT_FM_MM<0x2ac>;
 571   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 572                  MULT_FM_MM<0x2ec>;
 573
 574   /// Shift Instructions
 575   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 576                  SRA_FM_MM<0, 0>;
 577   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 578                  SRA_FM_MM<0x40, 0>;
 579   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 580                  SRA_FM_MM<0x80, 0>;
 581   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 582                  SRLV_FM_MM<0x10, 0>;
 583   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 584                  SRLV_FM_MM<0x50, 0>;
 585   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 586                  SRLV_FM_MM<0x90, 0>;
 587   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 588                  SRA_FM_MM<0xc0, 0>;
 589   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 590                  SRLV_FM_MM<0xd0, 0>;
 591
 592   /// Load and Store Instructions - aligned
 593   let DecoderMethod = "DecodeMemMMImm16" in {
 594     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 595     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 596     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 597     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 598     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 599     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 600     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 601     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 602   }
 603
 604   def LWXS_MM : LoadWordIndexedScaledMM<"lwxs", GPR32Opnd>, LWXS_FM_MM<0x118>;
 605
 606   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 607
 608   /// Load and Store Instructions - unaligned
 609   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 610                LWL_FM_MM<0x0>;
 611   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 612                LWL_FM_MM<0x1>;
 613   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 614                LWL_FM_MM<0x8>;
 615   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 616                LWL_FM_MM<0x9>;
 617
 618   /// Load and Store Instructions - multiple
 619   def SWM32_MM  : StoreMultMM<"swm32">, LWM_FM_MM<0xd>;
 620   def LWM32_MM  : LoadMultMM<"lwm32">, LWM_FM_MM<0x5>;
 621   def SWM16_MM : StoreMultMM16<"swm16">, LWM_FM_MM16<0x5>;
 622   def LWM16_MM : LoadMultMM16<"lwm16">, LWM_FM_MM16<0x4>;
 623
 624   /// Load and Store Pair Instructions
 625   def SWP_MM  : StorePairMM<"swp">, LWM_FM_MM<0x9>;
 626   def LWP_MM  : LoadPairMM<"lwp">, LWM_FM_MM<0x1>;
 627
 628   /// Move Conditional
 629   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 630                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 631   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 632                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 633   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 634                   CMov_F_I_FM_MM<0x25>;
 635   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 636                   CMov_F_I_FM_MM<0x5>;
 637
 638   /// Move to/from HI/LO
 639   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 640                 MTLO_FM_MM<0x0b5>;
 641   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 642                 MTLO_FM_MM<0x0f5>;
 643   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 644                 MFLO_FM_MM<0x035>;
 645   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 646                 MFLO_FM_MM<0x075>;
 647
 648   /// Multiply Add/Sub Instructions
 649   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 650   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 651   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 652   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 653
 654   /// Count Leading
 655   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 656                ISA_MIPS32;
 657   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 658                ISA_MIPS32;
 659
 660   /// Sign Ext In Register Instructions.
 661   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 662                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 663   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 664                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 665
 666   /// Word Swap Bytes Within Halfwords
 667   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 668                 ISA_MIPS32R2;
 669
 670   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 671                EXT_FM_MM<0x2c>;
 672   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 673                EXT_FM_MM<0x0c>;
 674
 675   /// Jump Instructions
 676   let DecoderMethod = "DecodeJumpTargetMM" in {
 677     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 678                       J_FM_MM<0x35>;
 679     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 680   }
 681   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 682   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 683
 684   /// Jump Instructions - Short Delay Slot
 685   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 686   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 687
 688   /// Branch Instructions
 689   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 690                 BEQ_FM_MM<0x25>;
 691   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 692                 BEQ_FM_MM<0x2d>;
 693   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 694                 BGEZ_FM_MM<0x2>;
 695   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 696                 BGEZ_FM_MM<0x6>;
 697   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 698                 BGEZ_FM_MM<0x4>;
 699   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 700                 BGEZ_FM_MM<0x0>;
 701   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 702                   BGEZAL_FM_MM<0x03>;
 703   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 704                   BGEZAL_FM_MM<0x01>;
 705
 706   /// Branch Instructions - Short Delay Slot
 707   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 708                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 709   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 710                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 711
 712   /// Control Instructions
 713   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 714   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 715   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 716   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 717   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 718   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 719   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 720                    ISA_MIPS32R2;
 721   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 722                    ISA_MIPS32R2;
 723
 724   /// Trap Instructions
 725   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 726   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 727   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 728   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 729   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 730   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 731
 732   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 733   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 734   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 735   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 736   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 737   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 738
 739   /// Load-linked, Store-conditional
 740   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 741   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 742
 743   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 744   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 745   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 746   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 747
 748   def SDBBP_MM : MMRel, SYS_FT<"sdbbp">, SDBBP_FM_MM;
 749   def RDHWR_MM : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM_MM;
 750 }
 751
 752 let Predicates = [InMicroMips] in {
 753
 754 //===----------------------------------------------------------------------===//
 755 // MicroMips arbitrary patterns that map to one or more instructions
 756 //===----------------------------------------------------------------------===//
 757
 758 def : MipsPat<(i32 immLi16:$imm),
 759               (LI16_MM immLi16:$imm)>;
 760 def : MipsPat<(i32 immSExt16:$imm),
 761               (ADDiu_MM ZERO, immSExt16:$imm)>;
 762 def : MipsPat<(i32 immZExt16:$imm),
 763               (ORi_MM ZERO, immZExt16:$imm)>;
 764
 765 def : MipsPat<(add GPRMM16:$src, immSExtAddiur2:$imm),
 766               (ADDIUR2_MM GPRMM16:$src, immSExtAddiur2:$imm)>;
 767 def : MipsPat<(add GPR32:$src, immSExtAddius5:$imm),
 768               (ADDIUS5_MM GPR32:$src, immSExtAddius5:$imm)>;
 769 def : MipsPat<(add GPR32:$src, immSExt16:$imm),
 770               (ADDiu_MM GPR32:$src, immSExt16:$imm)>;
 771
 772 def : MipsPat<(and GPRMM16:$src, immZExtAndi16:$imm),
 773               (ANDI16_MM GPRMM16:$src, immZExtAndi16:$imm)>;
 774 def : MipsPat<(and GPR32:$src, immZExt16:$imm),
 775               (ANDi_MM GPR32:$src, immZExt16:$imm)>;
 776
 777 def : MipsPat<(shl GPRMM16:$src, immZExt2Shift:$imm),
 778               (SLL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 779 def : MipsPat<(shl GPR32:$src, immZExt5:$imm),
 780               (SLL_MM GPR32:$src, immZExt5:$imm)>;
 781
 782 def : MipsPat<(srl GPRMM16:$src, immZExt2Shift:$imm),
 783               (SRL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 784 def : MipsPat<(srl GPR32:$src, immZExt5:$imm),
 785               (SRL_MM GPR32:$src, immZExt5:$imm)>;
 786
 787 //===----------------------------------------------------------------------===//
 788 // MicroMips instruction aliases
 789 //===----------------------------------------------------------------------===//
 790
 791   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 792   def : MipsInstAlias<"nop", (SLL_MM ZERO, ZERO, 0), 1>;
 793   def : MipsInstAlias<"nop", (MOVE16_MM ZERO, ZERO), 1>;
 794 }