lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32>;
   4 def simm7 : Operand<i32>;
   5
   6 def simm12 : Operand<i32> {
   7   let DecoderMethod = "DecodeSimm12";
   8 }
   9
  10 def uimm5_lsl2 : Operand<OtherVT> {
  11   let EncoderMethod = "getUImm5Lsl2Encoding";
  12 }
  13
  14 def uimm6_lsl2 : Operand<i32> {
  15   let EncoderMethod = "getUImm6Lsl2Encoding";
  16 }
  17
  18 def simm9_addiusp : Operand<i32> {
  19   let EncoderMethod = "getSImm9AddiuspValue";
  20 }
  21
  22 def uimm3_shift : Operand<i32> {
  23   let EncoderMethod = "getUImm3Mod8Encoding";
  24 }
  25
  26 def simm3_lsa2 : Operand<i32> {
  27   let EncoderMethod = "getSImm3Lsa2Value";
  28 }
  29
  30 def uimm4_andi : Operand<i32> {
  31   let EncoderMethod = "getUImm4AndValue";
  32 }
  33
  34 def immSExtAddiur2 : ImmLeaf<i32, [{return Imm == 1 || Imm == -1 ||
  35                                            ((Imm % 4 == 0) &&
  36                                             Imm < 28 && Imm > 0);}]>;
  37
  38 def immSExtAddius5 : ImmLeaf<i32, [{return Imm >= -8 && Imm <= 7;}]>;
  39
  40 def immZExtAndi16 : ImmLeaf<i32,
  41   [{return (Imm == 128 || (Imm >= 1 && Imm <= 4) || Imm == 7 || Imm == 8 ||
  42             Imm == 15 || Imm == 16 || Imm == 31 || Imm == 32 || Imm == 63 ||
  43             Imm == 64 || Imm == 255 || Imm == 32768 || Imm == 65535 );}]>;
  44
  45 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  46
  47 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  48
  49 def mem_mm_12 : Operand<i32> {
  50   let PrintMethod = "printMemOperand";
  51   let MIOperandInfo = (ops GPR32, simm12);
  52   let EncoderMethod = "getMemEncodingMMImm12";
  53   let ParserMatchClass = MipsMemAsmOperand;
  54   let OperandType = "OPERAND_MEMORY";
  55 }
  56
  57 def jmptarget_mm : Operand<OtherVT> {
  58   let EncoderMethod = "getJumpTargetOpValueMM";
  59 }
  60
  61 def calltarget_mm : Operand<iPTR> {
  62   let EncoderMethod = "getJumpTargetOpValueMM";
  63 }
  64
  65 def brtarget_mm : Operand<OtherVT> {
  66   let EncoderMethod = "getBranchTargetOpValueMM";
  67   let OperandType   = "OPERAND_PCREL";
  68   let DecoderMethod = "DecodeBranchTargetMM";
  69 }
  70
  71 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  72                       RegisterOperand RO> :
  73   InstSE<(outs), (ins RO:$rs, opnd:$offset),
  74          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
  75   let isBranch = 1;
  76   let isTerminator = 1;
  77   let hasDelaySlot = 0;
  78   let Defs = [AT];
  79 }
  80
  81 let canFoldAsLoad = 1 in
  82 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  83                       Operand MemOpnd> :
  84   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
  85          !strconcat(opstr, "\t$rt, $addr"),
  86          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
  87          NoItinerary, FrmI> {
  88   let DecoderMethod = "DecodeMemMMImm12";
  89   string Constraints = "$src = $rt";
  90 }
  91
  92 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  93                        Operand MemOpnd>:
  94   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
  95          !strconcat(opstr, "\t$rt, $addr"),
  96          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
  97   let DecoderMethod = "DecodeMemMMImm12";
  98 }
  99
 100 class LLBaseMM<string opstr, RegisterOperand RO> :
 101   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 102          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 103   let DecoderMethod = "DecodeMemMMImm12";
 104   let mayLoad = 1;
 105 }
 106
 107 class SCBaseMM<string opstr, RegisterOperand RO> :
 108   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
 109          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 110   let DecoderMethod = "DecodeMemMMImm12";
 111   let mayStore = 1;
 112   let Constraints = "$rt = $dst";
 113 }
 114
 115 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 116              InstrItinClass Itin = NoItinerary> :
 117   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 118          !strconcat(opstr, "\t$rt, $addr"),
 119          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
 120   let DecoderMethod = "DecodeMemMMImm12";
 121   let canFoldAsLoad = 1;
 122   let mayLoad = 1;
 123 }
 124
 125 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 126                  InstrItinClass Itin = NoItinerary,
 127                  SDPatternOperator OpNode = null_frag> :
 128   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 129                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 130                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 131   let isCommutable = isComm;
 132 }
 133
 134 class AndImmMM16<string opstr, RegisterOperand RO,
 135                  InstrItinClass Itin = NoItinerary> :
 136   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, uimm4_andi:$imm),
 137                   !strconcat(opstr, "\t$rd, $rs, $imm"), [], Itin, FrmI>;
 138
 139 class LogicRMM16<string opstr, RegisterOperand RO,
 140                  InstrItinClass Itin = NoItinerary,
 141                  SDPatternOperator OpNode = null_frag> :
 142   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 143          !strconcat(opstr, "\t$rt, $rs"),
 144          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 145   let isCommutable = 1;
 146   let Constraints = "$rt = $dst";
 147 }
 148
 149 class NotMM16<string opstr, RegisterOperand RO> :
 150   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 151          !strconcat(opstr, "\t$rt, $rs"),
 152          [(set RO:$rt, (not RO:$rs))], NoItinerary, FrmR>;
 153
 154 class ShiftIMM16<string opstr, Operand ImmOpnd, RegisterOperand RO,
 155                  InstrItinClass Itin = NoItinerary> :
 156   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 157                   !strconcat(opstr, "\t$rd, $rt, $shamt"), [], Itin, FrmR>;
 158
 159 class AddImmUR2<string opstr, RegisterOperand RO> :
 160   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, simm3_lsa2:$imm),
 161                   !strconcat(opstr, "\t$rd, $rs, $imm"),
 162                   [], NoItinerary, FrmR> {
 163   let isCommutable = 1;
 164 }
 165
 166 class AddImmUS5<string opstr, RegisterOperand RO> :
 167   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 168                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
 169   let Constraints = "$rd = $dst";
 170 }
 171
 172 class AddImmUR1SP<string opstr, RegisterOperand RO> :
 173   MicroMipsInst16<(outs RO:$rd), (ins uimm6_lsl2:$imm),
 174                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR>;
 175
 176 class AddImmUSP<string opstr> :
 177   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 178                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 179
 180 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 181       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 182   [], II_MFHI_MFLO, FrmR> {
 183   let Uses = [UseReg];
 184   let hasSideEffects = 0;
 185 }
 186
 187 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 188                InstrItinClass Itin = NoItinerary> :
 189   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 190                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 191   let isCommutable = isComm;
 192   let isReMaterializable = 1;
 193 }
 194
 195 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO,
 196                   SDPatternOperator imm_type = null_frag> :
 197   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 198                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmI> {
 199   let isReMaterializable = 1;
 200 }
 201
 202 // 16-bit Jump and Link (Call)
 203 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 204   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 205            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 206   let isCall = 1;
 207   let hasDelaySlot = 1;
 208   let Defs = [RA];
 209 }
 210
 211 // 16-bit Jump Reg
 212 class JumpRegMM16<string opstr, RegisterOperand RO> :
 213   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 214            [], IIBranch, FrmR> {
 215   let hasDelaySlot = 1;
 216   let isBranch = 1;
 217   let isIndirectBranch = 1;
 218 }
 219
 220 // Base class for JRADDIUSP instruction.
 221 class JumpRAddiuStackMM16 :
 222   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 223                   [], IIBranch, FrmR> {
 224   let isTerminator = 1;
 225   let isBarrier = 1;
 226   let hasDelaySlot = 1;
 227   let isBranch = 1;
 228   let isIndirectBranch = 1;
 229 }
 230
 231 // 16-bit Jump and Link (Call) - Short Delay Slot
 232 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 233   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 234            [], IIBranch, FrmR> {
 235   let isCall = 1;
 236   let hasDelaySlot = 1;
 237   let Defs = [RA];
 238 }
 239
 240 // 16-bit Jump Register Compact - No delay slot
 241 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 242   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 243                   [], IIBranch, FrmR> {
 244   let isTerminator = 1;
 245   let isBarrier = 1;
 246   let isBranch = 1;
 247   let isIndirectBranch = 1;
 248 }
 249
 250 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 251 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 252   class JumpLinkMM<string opstr, DAGOperand opnd> :
 253     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 254            [], IIBranch, FrmJ, opstr> {
 255     let DecoderMethod = "DecodeJumpTargetMM";
 256   }
 257
 258   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 259     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 260             [], IIBranch, FrmR>;
 261
 262   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 263                                   RegisterOperand RO> :
 264     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 265            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 266 }
 267
 268 class LoadWordIndexedScaledMM<string opstr, RegisterOperand RO,
 269                               InstrItinClass Itin = NoItinerary,
 270                               SDPatternOperator OpNode = null_frag> :
 271   InstSE<(outs RO:$rd), (ins PtrRC:$base, PtrRC:$index),
 272          !strconcat(opstr, "\t$rd, ${index}(${base})"), [], Itin, FrmFI>;
 273
 274 def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 275                 ARITH_FM_MM16<0>;
 276 def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 277                 ARITH_FM_MM16<1>;
 278 def ANDI16_MM : AndImmMM16<"andi16", GPRMM16Opnd, II_AND>, ANDI_FM_MM16<0x0b>;
 279 def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 280                LOGIC_FM_MM16<0x2>;
 281 def OR16_MM  : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>,
 282                LOGIC_FM_MM16<0x3>;
 283 def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 284                LOGIC_FM_MM16<0x1>;
 285 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>;
 286 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, II_SLL>,
 287                SHIFT_FM_MM16<0>;
 288 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, II_SRL>,
 289                SHIFT_FM_MM16<1>;
 290 def ADDIUR1SP_MM : AddImmUR1SP<"addiur1sp", GPRMM16Opnd>, ADDIUR1SP_FM_MM16;
 291 def ADDIUR2_MM : AddImmUR2<"addiur2", GPRMM16Opnd>, ADDIUR2_FM_MM16;
 292 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 293 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 294 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 295 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 296 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 297 def LI16_MM : LoadImmMM16<"li16", simm7, GPRMM16Opnd, immLi16>,
 298               LI_FM_MM16, IsAsCheapAsAMove;
 299 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 300 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 301 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 302 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 303 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 304
 305 class WaitMM<string opstr> :
 306   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 307          NoItinerary, FrmOther, opstr>;
 308
 309 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 310   /// Compact Branch Instructions
 311   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 312                  COMPACT_BRANCH_FM_MM<0x7>;
 313   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 314                  COMPACT_BRANCH_FM_MM<0x5>;
 315
 316   /// Arithmetic Instructions (ALU Immediate)
 317   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 318                  ADDI_FM_MM<0xc>;
 319   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 320                  ADDI_FM_MM<0x4>;
 321   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 322                  SLTI_FM_MM<0x24>;
 323   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 324                  SLTI_FM_MM<0x2c>;
 325   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 326                  ADDI_FM_MM<0x34>;
 327   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 328                  ADDI_FM_MM<0x14>;
 329   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 330                  ADDI_FM_MM<0x1c>;
 331   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 332
 333   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 334                      LW_FM_MM<0xc>;
 335
 336   /// Arithmetic Instructions (3-Operand, R-Type)
 337   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 338   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 339   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 340   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 341   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 342   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 343   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 344                  ADD_FM_MM<0, 0x390>;
 345   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 346                  ADD_FM_MM<0, 0x250>;
 347   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 348                  ADD_FM_MM<0, 0x290>;
 349   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 350                  ADD_FM_MM<0, 0x310>;
 351   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 352   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 353                  MULT_FM_MM<0x22c>;
 354   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 355                  MULT_FM_MM<0x26c>;
 356   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 357                  MULT_FM_MM<0x2ac>;
 358   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 359                  MULT_FM_MM<0x2ec>;
 360
 361   /// Shift Instructions
 362   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 363                  SRA_FM_MM<0, 0>;
 364   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 365                  SRA_FM_MM<0x40, 0>;
 366   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 367                  SRA_FM_MM<0x80, 0>;
 368   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 369                  SRLV_FM_MM<0x10, 0>;
 370   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 371                  SRLV_FM_MM<0x50, 0>;
 372   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 373                  SRLV_FM_MM<0x90, 0>;
 374   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 375                  SRA_FM_MM<0xc0, 0>;
 376   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 377                  SRLV_FM_MM<0xd0, 0>;
 378
 379   /// Load and Store Instructions - aligned
 380   let DecoderMethod = "DecodeMemMMImm16" in {
 381     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 382     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 383     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 384     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 385     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 386     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 387     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 388     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 389   }
 390
 391   def LWXS_MM : LoadWordIndexedScaledMM<"lwxs", GPR32Opnd>, LWXS_FM_MM<0x118>;
 392
 393   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 394
 395   /// Load and Store Instructions - unaligned
 396   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 397                LWL_FM_MM<0x0>;
 398   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 399                LWL_FM_MM<0x1>;
 400   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 401                LWL_FM_MM<0x8>;
 402   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 403                LWL_FM_MM<0x9>;
 404
 405   /// Move Conditional
 406   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 407                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 408   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 409                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 410   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 411                   CMov_F_I_FM_MM<0x25>;
 412   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 413                   CMov_F_I_FM_MM<0x5>;
 414
 415   /// Move to/from HI/LO
 416   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 417                 MTLO_FM_MM<0x0b5>;
 418   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 419                 MTLO_FM_MM<0x0f5>;
 420   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 421                 MFLO_FM_MM<0x035>;
 422   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 423                 MFLO_FM_MM<0x075>;
 424
 425   /// Multiply Add/Sub Instructions
 426   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 427   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 428   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 429   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 430
 431   /// Count Leading
 432   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 433                ISA_MIPS32;
 434   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 435                ISA_MIPS32;
 436
 437   /// Sign Ext In Register Instructions.
 438   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 439                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 440   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 441                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 442
 443   /// Word Swap Bytes Within Halfwords
 444   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 445                 ISA_MIPS32R2;
 446
 447   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 448                EXT_FM_MM<0x2c>;
 449   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 450                EXT_FM_MM<0x0c>;
 451
 452   /// Jump Instructions
 453   let DecoderMethod = "DecodeJumpTargetMM" in {
 454     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 455                       J_FM_MM<0x35>;
 456     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 457   }
 458   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 459   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 460
 461   /// Jump Instructions - Short Delay Slot
 462   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 463   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 464
 465   /// Branch Instructions
 466   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 467                 BEQ_FM_MM<0x25>;
 468   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 469                 BEQ_FM_MM<0x2d>;
 470   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 471                 BGEZ_FM_MM<0x2>;
 472   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 473                 BGEZ_FM_MM<0x6>;
 474   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 475                 BGEZ_FM_MM<0x4>;
 476   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 477                 BGEZ_FM_MM<0x0>;
 478   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 479                   BGEZAL_FM_MM<0x03>;
 480   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 481                   BGEZAL_FM_MM<0x01>;
 482
 483   /// Branch Instructions - Short Delay Slot
 484   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 485                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 486   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 487                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 488
 489   /// Control Instructions
 490   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 491   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 492   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 493   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 494   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 495   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 496   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 497                    ISA_MIPS32R2;
 498   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 499                    ISA_MIPS32R2;
 500
 501   /// Trap Instructions
 502   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 503   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 504   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 505   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 506   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 507   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 508
 509   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 510   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 511   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 512   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 513   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 514   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 515
 516   /// Load-linked, Store-conditional
 517   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 518   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 519
 520   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 521   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 522   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 523   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 524
 525   def SDBBP_MM : MMRel, SYS_FT<"sdbbp">, SDBBP_FM_MM;
 526   def RDHWR_MM : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM_MM;
 527 }
 528
 529 let Predicates = [InMicroMips] in {
 530
 531 //===----------------------------------------------------------------------===//
 532 // MicroMips arbitrary patterns that map to one or more instructions
 533 //===----------------------------------------------------------------------===//
 534
 535 def : MipsPat<(add GPRMM16:$src, immSExtAddiur2:$imm),
 536               (ADDIUR2_MM GPRMM16:$src, immSExtAddiur2:$imm)>;
 537 def : MipsPat<(add GPR32:$src, immSExtAddius5:$imm),
 538               (ADDIUS5_MM GPR32:$src, immSExtAddius5:$imm)>;
 539 def : MipsPat<(add GPR32:$src, immSExt16:$imm),
 540               (ADDiu_MM GPR32:$src, immSExt16:$imm)>;
 541
 542 def : MipsPat<(and GPRMM16:$src, immZExtAndi16:$imm),
 543               (ANDI16_MM GPRMM16:$src, immZExtAndi16:$imm)>;
 544 def : MipsPat<(and GPR32:$src, immZExt16:$imm),
 545               (ANDi_MM GPR32:$src, immZExt16:$imm)>;
 546
 547 def : MipsPat<(shl GPRMM16:$src, immZExt2Shift:$imm),
 548               (SLL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 549 def : MipsPat<(shl GPR32:$src, immZExt5:$imm),
 550               (SLL_MM GPR32:$src, immZExt5:$imm)>;
 551
 552 def : MipsPat<(srl GPRMM16:$src, immZExt2Shift:$imm),
 553               (SRL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 554 def : MipsPat<(srl GPR32:$src, immZExt5:$imm),
 555               (SRL_MM GPR32:$src, immZExt5:$imm)>;
 556
 557 //===----------------------------------------------------------------------===//
 558 // MicroMips instruction aliases
 559 //===----------------------------------------------------------------------===//
 560
 561   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 562 }