lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32>;
   4 def simm7 : Operand<i32>;
   5
   6 def simm12 : Operand<i32> {
   7   let DecoderMethod = "DecodeSimm12";
   8 }
   9
  10 def uimm5_lsl2 : Operand<OtherVT> {
  11   let EncoderMethod = "getUImm5Lsl2Encoding";
  12 }
  13
  14 def uimm6_lsl2 : Operand<i32> {
  15   let EncoderMethod = "getUImm6Lsl2Encoding";
  16 }
  17
  18 def simm9_addiusp : Operand<i32> {
  19   let EncoderMethod = "getSImm9AddiuspValue";
  20 }
  21
  22 def uimm3_shift : Operand<i32> {
  23   let EncoderMethod = "getUImm3Mod8Encoding";
  24 }
  25
  26 def simm3_lsa2 : Operand<i32> {
  27   let EncoderMethod = "getSImm3Lsa2Value";
  28 }
  29
  30 def uimm4_andi : Operand<i32> {
  31   let EncoderMethod = "getUImm4AndValue";
  32 }
  33
  34 def immSExtAddiur2 : ImmLeaf<i32, [{return Imm == 1 || Imm == -1 ||
  35                                            ((Imm % 4 == 0) &&
  36                                             Imm < 28 && Imm > 0);}]>;
  37
  38 def immSExtAddius5 : ImmLeaf<i32, [{return Imm >= -8 && Imm <= 7;}]>;
  39
  40 def immZExtAndi16 : ImmLeaf<i32,
  41   [{return (Imm == 128 || (Imm >= 1 && Imm <= 4) || Imm == 7 || Imm == 8 ||
  42             Imm == 15 || Imm == 16 || Imm == 31 || Imm == 32 || Imm == 63 ||
  43             Imm == 64 || Imm == 255 || Imm == 32768 || Imm == 65535 );}]>;
  44
  45 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  46
  47 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  48
  49 def MicroMipsMemGPRMM16AsmOperand : AsmOperandClass {
  50   let Name = "MicroMipsMem";
  51   let RenderMethod = "addMicroMipsMemOperands";
  52   let ParserMethod = "parseMemOperand";
  53   let PredicateMethod = "isMemWithGRPMM16Base";
  54 }
  55
  56 class mem_mm_4_generic : Operand<i32> {
  57   let PrintMethod = "printMemOperand";
  58   let MIOperandInfo = (ops ptr_rc, simm4);
  59   let OperandType = "OPERAND_MEMORY";
  60   let ParserMatchClass = MicroMipsMemGPRMM16AsmOperand;
  61 }
  62
  63 def mem_mm_4 : mem_mm_4_generic {
  64   let EncoderMethod = "getMemEncodingMMImm4";
  65 }
  66
  67 def mem_mm_4_lsl1 : mem_mm_4_generic {
  68   let EncoderMethod = "getMemEncodingMMImm4Lsl1";
  69 }
  70
  71 def mem_mm_4_lsl2 : mem_mm_4_generic {
  72   let EncoderMethod = "getMemEncodingMMImm4Lsl2";
  73 }
  74
  75 def mem_mm_12 : Operand<i32> {
  76   let PrintMethod = "printMemOperand";
  77   let MIOperandInfo = (ops GPR32, simm12);
  78   let EncoderMethod = "getMemEncodingMMImm12";
  79   let ParserMatchClass = MipsMemAsmOperand;
  80   let OperandType = "OPERAND_MEMORY";
  81 }
  82
  83 def jmptarget_mm : Operand<OtherVT> {
  84   let EncoderMethod = "getJumpTargetOpValueMM";
  85 }
  86
  87 def calltarget_mm : Operand<iPTR> {
  88   let EncoderMethod = "getJumpTargetOpValueMM";
  89 }
  90
  91 def brtarget_mm : Operand<OtherVT> {
  92   let EncoderMethod = "getBranchTargetOpValueMM";
  93   let OperandType   = "OPERAND_PCREL";
  94   let DecoderMethod = "DecodeBranchTargetMM";
  95 }
  96
  97 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  98                       RegisterOperand RO> :
  99   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 100          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
 101   let isBranch = 1;
 102   let isTerminator = 1;
 103   let hasDelaySlot = 0;
 104   let Defs = [AT];
 105 }
 106
 107 let canFoldAsLoad = 1 in
 108 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 109                       Operand MemOpnd> :
 110   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
 111          !strconcat(opstr, "\t$rt, $addr"),
 112          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
 113          NoItinerary, FrmI> {
 114   let DecoderMethod = "DecodeMemMMImm12";
 115   string Constraints = "$src = $rt";
 116 }
 117
 118 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 119                        Operand MemOpnd>:
 120   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
 121          !strconcat(opstr, "\t$rt, $addr"),
 122          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
 123   let DecoderMethod = "DecodeMemMMImm12";
 124 }
 125
 126 class LLBaseMM<string opstr, RegisterOperand RO> :
 127   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 128          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 129   let DecoderMethod = "DecodeMemMMImm12";
 130   let mayLoad = 1;
 131 }
 132
 133 class SCBaseMM<string opstr, RegisterOperand RO> :
 134   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
 135          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 136   let DecoderMethod = "DecodeMemMMImm12";
 137   let mayStore = 1;
 138   let Constraints = "$rt = $dst";
 139 }
 140
 141 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 142              InstrItinClass Itin = NoItinerary> :
 143   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 144          !strconcat(opstr, "\t$rt, $addr"),
 145          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
 146   let DecoderMethod = "DecodeMemMMImm12";
 147   let canFoldAsLoad = 1;
 148   let mayLoad = 1;
 149 }
 150
 151 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 152                  InstrItinClass Itin = NoItinerary,
 153                  SDPatternOperator OpNode = null_frag> :
 154   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 155                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 156                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 157   let isCommutable = isComm;
 158 }
 159
 160 class AndImmMM16<string opstr, RegisterOperand RO,
 161                  InstrItinClass Itin = NoItinerary> :
 162   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, uimm4_andi:$imm),
 163                   !strconcat(opstr, "\t$rd, $rs, $imm"), [], Itin, FrmI>;
 164
 165 class LogicRMM16<string opstr, RegisterOperand RO,
 166                  InstrItinClass Itin = NoItinerary,
 167                  SDPatternOperator OpNode = null_frag> :
 168   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 169          !strconcat(opstr, "\t$rt, $rs"),
 170          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 171   let isCommutable = 1;
 172   let Constraints = "$rt = $dst";
 173 }
 174
 175 class NotMM16<string opstr, RegisterOperand RO> :
 176   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 177          !strconcat(opstr, "\t$rt, $rs"),
 178          [(set RO:$rt, (not RO:$rs))], NoItinerary, FrmR>;
 179
 180 class ShiftIMM16<string opstr, Operand ImmOpnd, RegisterOperand RO,
 181                  InstrItinClass Itin = NoItinerary> :
 182   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 183                   !strconcat(opstr, "\t$rd, $rt, $shamt"), [], Itin, FrmR>;
 184
 185 class LoadMM16<string opstr, DAGOperand RO, SDPatternOperator OpNode,
 186                InstrItinClass Itin, Operand MemOpnd> :
 187   MicroMipsInst16<(outs RO:$rt), (ins MemOpnd:$addr),
 188                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 189   let canFoldAsLoad = 1;
 190   let mayLoad = 1;
 191 }
 192
 193 class StoreMM16<string opstr, DAGOperand RTOpnd, DAGOperand RO,
 194                 SDPatternOperator OpNode, InstrItinClass Itin,
 195                 Operand MemOpnd> :
 196   MicroMipsInst16<(outs), (ins RTOpnd:$rt, MemOpnd:$addr),
 197                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 198   let mayStore = 1;
 199 }
 200
 201 class AddImmUR2<string opstr, RegisterOperand RO> :
 202   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, simm3_lsa2:$imm),
 203                   !strconcat(opstr, "\t$rd, $rs, $imm"),
 204                   [], NoItinerary, FrmR> {
 205   let isCommutable = 1;
 206 }
 207
 208 class AddImmUS5<string opstr, RegisterOperand RO> :
 209   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 210                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
 211   let Constraints = "$rd = $dst";
 212 }
 213
 214 class AddImmUR1SP<string opstr, RegisterOperand RO> :
 215   MicroMipsInst16<(outs RO:$rd), (ins uimm6_lsl2:$imm),
 216                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR>;
 217
 218 class AddImmUSP<string opstr> :
 219   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 220                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 221
 222 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 223       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 224   [], II_MFHI_MFLO, FrmR> {
 225   let Uses = [UseReg];
 226   let hasSideEffects = 0;
 227 }
 228
 229 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 230                InstrItinClass Itin = NoItinerary> :
 231   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 232                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 233   let isCommutable = isComm;
 234   let isReMaterializable = 1;
 235 }
 236
 237 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO,
 238                   SDPatternOperator imm_type = null_frag> :
 239   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 240                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmI> {
 241   let isReMaterializable = 1;
 242 }
 243
 244 // 16-bit Jump and Link (Call)
 245 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 246   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 247            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 248   let isCall = 1;
 249   let hasDelaySlot = 1;
 250   let Defs = [RA];
 251 }
 252
 253 // 16-bit Jump Reg
 254 class JumpRegMM16<string opstr, RegisterOperand RO> :
 255   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 256            [], IIBranch, FrmR> {
 257   let hasDelaySlot = 1;
 258   let isBranch = 1;
 259   let isIndirectBranch = 1;
 260 }
 261
 262 // Base class for JRADDIUSP instruction.
 263 class JumpRAddiuStackMM16 :
 264   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 265                   [], IIBranch, FrmR> {
 266   let isTerminator = 1;
 267   let isBarrier = 1;
 268   let isBranch = 1;
 269   let isIndirectBranch = 1;
 270 }
 271
 272 // 16-bit Jump and Link (Call) - Short Delay Slot
 273 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 274   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 275            [], IIBranch, FrmR> {
 276   let isCall = 1;
 277   let hasDelaySlot = 1;
 278   let Defs = [RA];
 279 }
 280
 281 // 16-bit Jump Register Compact - No delay slot
 282 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 283   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 284                   [], IIBranch, FrmR> {
 285   let isTerminator = 1;
 286   let isBarrier = 1;
 287   let isBranch = 1;
 288   let isIndirectBranch = 1;
 289 }
 290
 291 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 292 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 293   class JumpLinkMM<string opstr, DAGOperand opnd> :
 294     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 295            [], IIBranch, FrmJ, opstr> {
 296     let DecoderMethod = "DecodeJumpTargetMM";
 297   }
 298
 299   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 300     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 301             [], IIBranch, FrmR>;
 302
 303   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 304                                   RegisterOperand RO> :
 305     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 306            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 307 }
 308
 309 class LoadWordIndexedScaledMM<string opstr, RegisterOperand RO,
 310                               InstrItinClass Itin = NoItinerary,
 311                               SDPatternOperator OpNode = null_frag> :
 312   InstSE<(outs RO:$rd), (ins PtrRC:$base, PtrRC:$index),
 313          !strconcat(opstr, "\t$rd, ${index}(${base})"), [], Itin, FrmFI>;
 314
 315 /// A list of registers used by load/store multiple instructions.
 316 def RegListAsmOperand : AsmOperandClass {
 317   let Name = "RegList";
 318   let ParserMethod = "parseRegisterList";
 319 }
 320
 321 def reglist : Operand<i32> {
 322   let EncoderMethod = "getRegisterListOpValue";
 323   let ParserMatchClass = RegListAsmOperand;
 324   let PrintMethod = "printRegisterList";
 325   let DecoderMethod = "DecodeRegListOperand";
 326 }
 327
 328 class StoreMultMM<string opstr,
 329             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 330   InstSE<(outs), (ins reglist:$rt, mem_mm_12:$addr),
 331          !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 332   let DecoderMethod = "DecodeMemMMImm12";
 333   let mayStore = 1;
 334 }
 335
 336 class LoadMultMM<string opstr,
 337             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 338   InstSE<(outs reglist:$rt), (ins mem_mm_12:$addr),
 339           !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 340   let DecoderMethod = "DecodeMemMMImm12";
 341   let mayLoad = 1;
 342 }
 343
 344 def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 345                 ARITH_FM_MM16<0>;
 346 def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 347                 ARITH_FM_MM16<1>;
 348 def ANDI16_MM : AndImmMM16<"andi16", GPRMM16Opnd, II_AND>, ANDI_FM_MM16<0x0b>;
 349 def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 350                LOGIC_FM_MM16<0x2>;
 351 def OR16_MM  : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>,
 352                LOGIC_FM_MM16<0x3>;
 353 def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 354                LOGIC_FM_MM16<0x1>;
 355 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>;
 356 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, II_SLL>,
 357                SHIFT_FM_MM16<0>;
 358 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, II_SRL>,
 359                SHIFT_FM_MM16<1>;
 360 def LBU16_MM : LoadMM16<"lbu16", GPRMM16Opnd, zextloadi8, II_LBU,
 361                         mem_mm_4>, LOAD_STORE_FM_MM16<0x02>;
 362 def LHU16_MM : LoadMM16<"lhu16", GPRMM16Opnd, zextloadi16, II_LHU,
 363                         mem_mm_4_lsl1>, LOAD_STORE_FM_MM16<0x0a>;
 364 def LW16_MM : LoadMM16<"lw16", GPRMM16Opnd, load, II_LW, mem_mm_4_lsl2>,
 365                       LOAD_STORE_FM_MM16<0x1a>;
 366 def SB16_MM : StoreMM16<"sb16", GPRMM16OpndZero, GPRMM16Opnd, truncstorei8,
 367                         II_SB, mem_mm_4>, LOAD_STORE_FM_MM16<0x22>;
 368 def SH16_MM : StoreMM16<"sh16", GPRMM16OpndZero, GPRMM16Opnd, truncstorei16,
 369                         II_SH, mem_mm_4_lsl1>,
 370                         LOAD_STORE_FM_MM16<0x2a>;
 371 def SW16_MM : StoreMM16<"sw16", GPRMM16OpndZero, GPRMM16Opnd, store, II_SW,
 372                         mem_mm_4_lsl2>, LOAD_STORE_FM_MM16<0x3a>;
 373 def ADDIUR1SP_MM : AddImmUR1SP<"addiur1sp", GPRMM16Opnd>, ADDIUR1SP_FM_MM16;
 374 def ADDIUR2_MM : AddImmUR2<"addiur2", GPRMM16Opnd>, ADDIUR2_FM_MM16;
 375 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 376 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 377 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 378 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 379 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 380 def LI16_MM : LoadImmMM16<"li16", simm7, GPRMM16Opnd, immLi16>,
 381               LI_FM_MM16, IsAsCheapAsAMove;
 382 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 383 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 384 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 385 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 386 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 387
 388 class WaitMM<string opstr> :
 389   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 390          NoItinerary, FrmOther, opstr>;
 391
 392 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 393   /// Compact Branch Instructions
 394   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 395                  COMPACT_BRANCH_FM_MM<0x7>;
 396   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 397                  COMPACT_BRANCH_FM_MM<0x5>;
 398
 399   /// Arithmetic Instructions (ALU Immediate)
 400   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 401                  ADDI_FM_MM<0xc>;
 402   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 403                  ADDI_FM_MM<0x4>;
 404   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 405                  SLTI_FM_MM<0x24>;
 406   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 407                  SLTI_FM_MM<0x2c>;
 408   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 409                  ADDI_FM_MM<0x34>;
 410   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 411                  ADDI_FM_MM<0x14>;
 412   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 413                  ADDI_FM_MM<0x1c>;
 414   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 415
 416   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 417                      LW_FM_MM<0xc>;
 418
 419   /// Arithmetic Instructions (3-Operand, R-Type)
 420   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 421   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 422   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 423   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 424   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 425   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 426   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 427                  ADD_FM_MM<0, 0x390>;
 428   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 429                  ADD_FM_MM<0, 0x250>;
 430   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 431                  ADD_FM_MM<0, 0x290>;
 432   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 433                  ADD_FM_MM<0, 0x310>;
 434   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 435   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 436                  MULT_FM_MM<0x22c>;
 437   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 438                  MULT_FM_MM<0x26c>;
 439   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 440                  MULT_FM_MM<0x2ac>;
 441   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 442                  MULT_FM_MM<0x2ec>;
 443
 444   /// Shift Instructions
 445   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 446                  SRA_FM_MM<0, 0>;
 447   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 448                  SRA_FM_MM<0x40, 0>;
 449   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 450                  SRA_FM_MM<0x80, 0>;
 451   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 452                  SRLV_FM_MM<0x10, 0>;
 453   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 454                  SRLV_FM_MM<0x50, 0>;
 455   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 456                  SRLV_FM_MM<0x90, 0>;
 457   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 458                  SRA_FM_MM<0xc0, 0>;
 459   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 460                  SRLV_FM_MM<0xd0, 0>;
 461
 462   /// Load and Store Instructions - aligned
 463   let DecoderMethod = "DecodeMemMMImm16" in {
 464     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 465     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 466     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 467     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 468     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 469     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 470     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 471     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 472   }
 473
 474   def LWXS_MM : LoadWordIndexedScaledMM<"lwxs", GPR32Opnd>, LWXS_FM_MM<0x118>;
 475
 476   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 477
 478   /// Load and Store Instructions - unaligned
 479   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 480                LWL_FM_MM<0x0>;
 481   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 482                LWL_FM_MM<0x1>;
 483   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 484                LWL_FM_MM<0x8>;
 485   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 486                LWL_FM_MM<0x9>;
 487
 488   /// Load and Store Instructions - multiple
 489   def SWM32_MM  : StoreMultMM<"swm32">, LWM_FM_MM<0xd>;
 490   def LWM32_MM  : LoadMultMM<"lwm32">, LWM_FM_MM<0x5>;
 491
 492   /// Move Conditional
 493   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 494                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 495   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 496                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 497   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 498                   CMov_F_I_FM_MM<0x25>;
 499   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 500                   CMov_F_I_FM_MM<0x5>;
 501
 502   /// Move to/from HI/LO
 503   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 504                 MTLO_FM_MM<0x0b5>;
 505   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 506                 MTLO_FM_MM<0x0f5>;
 507   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 508                 MFLO_FM_MM<0x035>;
 509   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 510                 MFLO_FM_MM<0x075>;
 511
 512   /// Multiply Add/Sub Instructions
 513   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 514   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 515   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 516   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 517
 518   /// Count Leading
 519   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 520                ISA_MIPS32;
 521   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 522                ISA_MIPS32;
 523
 524   /// Sign Ext In Register Instructions.
 525   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 526                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 527   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 528                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 529
 530   /// Word Swap Bytes Within Halfwords
 531   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 532                 ISA_MIPS32R2;
 533
 534   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 535                EXT_FM_MM<0x2c>;
 536   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 537                EXT_FM_MM<0x0c>;
 538
 539   /// Jump Instructions
 540   let DecoderMethod = "DecodeJumpTargetMM" in {
 541     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 542                       J_FM_MM<0x35>;
 543     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 544   }
 545   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 546   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 547
 548   /// Jump Instructions - Short Delay Slot
 549   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 550   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 551
 552   /// Branch Instructions
 553   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 554                 BEQ_FM_MM<0x25>;
 555   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 556                 BEQ_FM_MM<0x2d>;
 557   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 558                 BGEZ_FM_MM<0x2>;
 559   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 560                 BGEZ_FM_MM<0x6>;
 561   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 562                 BGEZ_FM_MM<0x4>;
 563   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 564                 BGEZ_FM_MM<0x0>;
 565   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 566                   BGEZAL_FM_MM<0x03>;
 567   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 568                   BGEZAL_FM_MM<0x01>;
 569
 570   /// Branch Instructions - Short Delay Slot
 571   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 572                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 573   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 574                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 575
 576   /// Control Instructions
 577   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 578   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 579   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 580   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 581   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 582   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 583   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 584                    ISA_MIPS32R2;
 585   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 586                    ISA_MIPS32R2;
 587
 588   /// Trap Instructions
 589   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 590   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 591   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 592   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 593   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 594   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 595
 596   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 597   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 598   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 599   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 600   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 601   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 602
 603   /// Load-linked, Store-conditional
 604   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 605   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 606
 607   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 608   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 609   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 610   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 611
 612   def SDBBP_MM : MMRel, SYS_FT<"sdbbp">, SDBBP_FM_MM;
 613   def RDHWR_MM : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM_MM;
 614 }
 615
 616 let Predicates = [InMicroMips] in {
 617
 618 //===----------------------------------------------------------------------===//
 619 // MicroMips arbitrary patterns that map to one or more instructions
 620 //===----------------------------------------------------------------------===//
 621
 622 def : MipsPat<(add GPRMM16:$src, immSExtAddiur2:$imm),
 623               (ADDIUR2_MM GPRMM16:$src, immSExtAddiur2:$imm)>;
 624 def : MipsPat<(add GPR32:$src, immSExtAddius5:$imm),
 625               (ADDIUS5_MM GPR32:$src, immSExtAddius5:$imm)>;
 626 def : MipsPat<(add GPR32:$src, immSExt16:$imm),
 627               (ADDiu_MM GPR32:$src, immSExt16:$imm)>;
 628
 629 def : MipsPat<(and GPRMM16:$src, immZExtAndi16:$imm),
 630               (ANDI16_MM GPRMM16:$src, immZExtAndi16:$imm)>;
 631 def : MipsPat<(and GPR32:$src, immZExt16:$imm),
 632               (ANDi_MM GPR32:$src, immZExt16:$imm)>;
 633
 634 def : MipsPat<(shl GPRMM16:$src, immZExt2Shift:$imm),
 635               (SLL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 636 def : MipsPat<(shl GPR32:$src, immZExt5:$imm),
 637               (SLL_MM GPR32:$src, immZExt5:$imm)>;
 638
 639 def : MipsPat<(srl GPRMM16:$src, immZExt2Shift:$imm),
 640               (SRL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 641 def : MipsPat<(srl GPR32:$src, immZExt5:$imm),
 642               (SRL_MM GPR32:$src, immZExt5:$imm)>;
 643
 644 //===----------------------------------------------------------------------===//
 645 // MicroMips instruction aliases
 646 //===----------------------------------------------------------------------===//
 647
 648   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 649 }