lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32>;
   4 def simm7 : Operand<i32>;
   5
   6 def simm12 : Operand<i32> {
   7   let DecoderMethod = "DecodeSimm12";
   8 }
   9
  10 def uimm5_lsl2 : Operand<OtherVT> {
  11   let EncoderMethod = "getUImm5Lsl2Encoding";
  12 }
  13
  14 def uimm6_lsl2 : Operand<i32> {
  15   let EncoderMethod = "getUImm6Lsl2Encoding";
  16 }
  17
  18 def simm9_addiusp : Operand<i32> {
  19   let EncoderMethod = "getSImm9AddiuspValue";
  20 }
  21
  22 def uimm3_shift : Operand<i32> {
  23   let EncoderMethod = "getUImm3Mod8Encoding";
  24 }
  25
  26 def simm3_lsa2 : Operand<i32> {
  27   let EncoderMethod = "getSImm3Lsa2Value";
  28 }
  29
  30 def uimm4_andi : Operand<i32> {
  31   let EncoderMethod = "getUImm4AndValue";
  32 }
  33
  34 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  35
  36 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  37
  38 def mem_mm_12 : Operand<i32> {
  39   let PrintMethod = "printMemOperand";
  40   let MIOperandInfo = (ops GPR32, simm12);
  41   let EncoderMethod = "getMemEncodingMMImm12";
  42   let ParserMatchClass = MipsMemAsmOperand;
  43   let OperandType = "OPERAND_MEMORY";
  44 }
  45
  46 def jmptarget_mm : Operand<OtherVT> {
  47   let EncoderMethod = "getJumpTargetOpValueMM";
  48 }
  49
  50 def calltarget_mm : Operand<iPTR> {
  51   let EncoderMethod = "getJumpTargetOpValueMM";
  52 }
  53
  54 def brtarget_mm : Operand<OtherVT> {
  55   let EncoderMethod = "getBranchTargetOpValueMM";
  56   let OperandType   = "OPERAND_PCREL";
  57   let DecoderMethod = "DecodeBranchTargetMM";
  58 }
  59
  60 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  61                       RegisterOperand RO> :
  62   InstSE<(outs), (ins RO:$rs, opnd:$offset),
  63          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
  64   let isBranch = 1;
  65   let isTerminator = 1;
  66   let hasDelaySlot = 0;
  67   let Defs = [AT];
  68 }
  69
  70 let canFoldAsLoad = 1 in
  71 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  72                       Operand MemOpnd> :
  73   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
  74          !strconcat(opstr, "\t$rt, $addr"),
  75          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
  76          NoItinerary, FrmI> {
  77   let DecoderMethod = "DecodeMemMMImm12";
  78   string Constraints = "$src = $rt";
  79 }
  80
  81 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  82                        Operand MemOpnd>:
  83   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
  84          !strconcat(opstr, "\t$rt, $addr"),
  85          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
  86   let DecoderMethod = "DecodeMemMMImm12";
  87 }
  88
  89 class LLBaseMM<string opstr, RegisterOperand RO> :
  90   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  91          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  92   let DecoderMethod = "DecodeMemMMImm12";
  93   let mayLoad = 1;
  94 }
  95
  96 class SCBaseMM<string opstr, RegisterOperand RO> :
  97   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
  98          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  99   let DecoderMethod = "DecodeMemMMImm12";
 100   let mayStore = 1;
 101   let Constraints = "$rt = $dst";
 102 }
 103
 104 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 105              InstrItinClass Itin = NoItinerary> :
 106   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 107          !strconcat(opstr, "\t$rt, $addr"),
 108          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
 109   let DecoderMethod = "DecodeMemMMImm12";
 110   let canFoldAsLoad = 1;
 111   let mayLoad = 1;
 112 }
 113
 114 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 115                  InstrItinClass Itin = NoItinerary,
 116                  SDPatternOperator OpNode = null_frag> :
 117   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 118                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 119                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 120   let isCommutable = isComm;
 121 }
 122
 123 class AndImmMM16<string opstr, RegisterOperand RO,
 124                  InstrItinClass Itin = NoItinerary> :
 125   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, uimm4_andi:$imm),
 126                   !strconcat(opstr, "\t$rd, $rs, $imm"), [], Itin, FrmI>;
 127
 128 class LogicRMM16<string opstr, RegisterOperand RO,
 129                  InstrItinClass Itin = NoItinerary,
 130                  SDPatternOperator OpNode = null_frag> :
 131   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 132          !strconcat(opstr, "\t$rt, $rs"),
 133          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 134   let isCommutable = 1;
 135   let Constraints = "$rt = $dst";
 136 }
 137
 138 class NotMM16<string opstr, RegisterOperand RO> :
 139   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 140          !strconcat(opstr, "\t$rt, $rs"),
 141          [(set RO:$rt, (not RO:$rs))], NoItinerary, FrmR>;
 142
 143 class ShiftIMM16<string opstr, Operand ImmOpnd, RegisterOperand RO,
 144                  InstrItinClass Itin = NoItinerary> :
 145   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 146                   !strconcat(opstr, "\t$rd, $rt, $shamt"), [], Itin, FrmR>;
 147
 148 class AddImmUR2<string opstr, RegisterOperand RO> :
 149   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, simm3_lsa2:$imm),
 150                   !strconcat(opstr, "\t$rd, $rs, $imm"),
 151                   [], NoItinerary, FrmR> {
 152   let isCommutable = 1;
 153 }
 154
 155 class AddImmUS5<string opstr, RegisterOperand RO> :
 156   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 157                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
 158   let Constraints = "$rd = $dst";
 159   let isCommutable = 1;
 160 }
 161
 162 class AddImmUR1SP<string opstr, RegisterOperand RO> :
 163   MicroMipsInst16<(outs RO:$rd), (ins uimm6_lsl2:$imm),
 164                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR>;
 165
 166 class AddImmUSP<string opstr> :
 167   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 168                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 169
 170 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 171       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 172   [], II_MFHI_MFLO, FrmR> {
 173   let Uses = [UseReg];
 174   let hasSideEffects = 0;
 175 }
 176
 177 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 178                InstrItinClass Itin = NoItinerary> :
 179   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 180                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 181   let isCommutable = isComm;
 182   let isReMaterializable = 1;
 183 }
 184
 185 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO,
 186                   SDPatternOperator imm_type = null_frag> :
 187   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 188                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmI> {
 189   let isReMaterializable = 1;
 190 }
 191
 192 // 16-bit Jump and Link (Call)
 193 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 194   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 195            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 196   let isCall = 1;
 197   let hasDelaySlot = 1;
 198   let Defs = [RA];
 199 }
 200
 201 // 16-bit Jump Reg
 202 class JumpRegMM16<string opstr, RegisterOperand RO> :
 203   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 204            [], IIBranch, FrmR> {
 205   let hasDelaySlot = 1;
 206   let isBranch = 1;
 207   let isIndirectBranch = 1;
 208 }
 209
 210 // Base class for JRADDIUSP instruction.
 211 class JumpRAddiuStackMM16 :
 212   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 213                   [], IIBranch, FrmR> {
 214   let isTerminator = 1;
 215   let isBarrier = 1;
 216   let hasDelaySlot = 1;
 217   let isBranch = 1;
 218   let isIndirectBranch = 1;
 219 }
 220
 221 // 16-bit Jump and Link (Call) - Short Delay Slot
 222 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 223   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 224            [], IIBranch, FrmR> {
 225   let isCall = 1;
 226   let hasDelaySlot = 1;
 227   let Defs = [RA];
 228 }
 229
 230 // 16-bit Jump Register Compact - No delay slot
 231 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 232   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 233                   [], IIBranch, FrmR> {
 234   let isTerminator = 1;
 235   let isBarrier = 1;
 236   let isBranch = 1;
 237   let isIndirectBranch = 1;
 238 }
 239
 240 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 241 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 242   class JumpLinkMM<string opstr, DAGOperand opnd> :
 243     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 244            [], IIBranch, FrmJ, opstr> {
 245     let DecoderMethod = "DecodeJumpTargetMM";
 246   }
 247
 248   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 249     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 250             [], IIBranch, FrmR>;
 251
 252   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 253                                   RegisterOperand RO> :
 254     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 255            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 256 }
 257
 258 def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 259                 ARITH_FM_MM16<0>;
 260 def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 261                 ARITH_FM_MM16<1>;
 262 def ANDI16_MM : AndImmMM16<"andi16", GPRMM16Opnd, II_AND>, ANDI_FM_MM16<0x0b>;
 263 def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 264                LOGIC_FM_MM16<0x2>;
 265 def OR16_MM  : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>,
 266                LOGIC_FM_MM16<0x3>;
 267 def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 268                LOGIC_FM_MM16<0x1>;
 269 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>;
 270 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, II_SLL>,
 271                SHIFT_FM_MM16<0>;
 272 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, II_SRL>,
 273                SHIFT_FM_MM16<1>;
 274 def ADDIUR1SP_MM : AddImmUR1SP<"addiur1sp", GPRMM16Opnd>, ADDIUR1SP_FM_MM16;
 275 def ADDIUR2_MM : AddImmUR2<"addiur2", GPRMM16Opnd>, ADDIUR2_FM_MM16;
 276 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 277 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 278 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 279 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 280 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 281 def LI16_MM : LoadImmMM16<"li16", simm7, GPRMM16Opnd, immLi16>,
 282               LI_FM_MM16, IsAsCheapAsAMove;
 283 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 284 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 285 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 286 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 287 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 288
 289 class WaitMM<string opstr> :
 290   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 291          NoItinerary, FrmOther, opstr>;
 292
 293 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 294   /// Compact Branch Instructions
 295   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 296                  COMPACT_BRANCH_FM_MM<0x7>;
 297   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 298                  COMPACT_BRANCH_FM_MM<0x5>;
 299
 300   /// Arithmetic Instructions (ALU Immediate)
 301   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 302                  ADDI_FM_MM<0xc>;
 303   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 304                  ADDI_FM_MM<0x4>;
 305   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 306                  SLTI_FM_MM<0x24>;
 307   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 308                  SLTI_FM_MM<0x2c>;
 309   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 310                  ADDI_FM_MM<0x34>;
 311   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 312                  ADDI_FM_MM<0x14>;
 313   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 314                  ADDI_FM_MM<0x1c>;
 315   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 316
 317   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 318                      LW_FM_MM<0xc>;
 319
 320   /// Arithmetic Instructions (3-Operand, R-Type)
 321   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 322   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 323   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 324   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 325   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 326   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 327   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 328                  ADD_FM_MM<0, 0x390>;
 329   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 330                  ADD_FM_MM<0, 0x250>;
 331   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 332                  ADD_FM_MM<0, 0x290>;
 333   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 334                  ADD_FM_MM<0, 0x310>;
 335   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 336   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 337                  MULT_FM_MM<0x22c>;
 338   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 339                  MULT_FM_MM<0x26c>;
 340   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 341                  MULT_FM_MM<0x2ac>;
 342   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 343                  MULT_FM_MM<0x2ec>;
 344
 345   /// Shift Instructions
 346   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 347                  SRA_FM_MM<0, 0>;
 348   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 349                  SRA_FM_MM<0x40, 0>;
 350   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 351                  SRA_FM_MM<0x80, 0>;
 352   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 353                  SRLV_FM_MM<0x10, 0>;
 354   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 355                  SRLV_FM_MM<0x50, 0>;
 356   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 357                  SRLV_FM_MM<0x90, 0>;
 358   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 359                  SRA_FM_MM<0xc0, 0>;
 360   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 361                  SRLV_FM_MM<0xd0, 0>;
 362
 363   /// Load and Store Instructions - aligned
 364   let DecoderMethod = "DecodeMemMMImm16" in {
 365     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 366     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 367     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 368     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 369     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 370     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 371     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 372     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 373   }
 374
 375   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 376
 377   /// Load and Store Instructions - unaligned
 378   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 379                LWL_FM_MM<0x0>;
 380   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 381                LWL_FM_MM<0x1>;
 382   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 383                LWL_FM_MM<0x8>;
 384   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 385                LWL_FM_MM<0x9>;
 386
 387   /// Move Conditional
 388   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 389                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 390   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 391                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 392   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 393                   CMov_F_I_FM_MM<0x25>;
 394   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 395                   CMov_F_I_FM_MM<0x5>;
 396
 397   /// Move to/from HI/LO
 398   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 399                 MTLO_FM_MM<0x0b5>;
 400   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 401                 MTLO_FM_MM<0x0f5>;
 402   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 403                 MFLO_FM_MM<0x035>;
 404   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 405                 MFLO_FM_MM<0x075>;
 406
 407   /// Multiply Add/Sub Instructions
 408   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 409   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 410   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 411   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 412
 413   /// Count Leading
 414   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 415                ISA_MIPS32;
 416   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 417                ISA_MIPS32;
 418
 419   /// Sign Ext In Register Instructions.
 420   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 421                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 422   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 423                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 424
 425   /// Word Swap Bytes Within Halfwords
 426   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 427                 ISA_MIPS32R2;
 428
 429   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 430                EXT_FM_MM<0x2c>;
 431   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 432                EXT_FM_MM<0x0c>;
 433
 434   /// Jump Instructions
 435   let DecoderMethod = "DecodeJumpTargetMM" in {
 436     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 437                       J_FM_MM<0x35>;
 438     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 439   }
 440   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 441   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 442
 443   /// Jump Instructions - Short Delay Slot
 444   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 445   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 446
 447   /// Branch Instructions
 448   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 449                 BEQ_FM_MM<0x25>;
 450   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 451                 BEQ_FM_MM<0x2d>;
 452   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 453                 BGEZ_FM_MM<0x2>;
 454   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 455                 BGEZ_FM_MM<0x6>;
 456   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 457                 BGEZ_FM_MM<0x4>;
 458   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 459                 BGEZ_FM_MM<0x0>;
 460   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 461                   BGEZAL_FM_MM<0x03>;
 462   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 463                   BGEZAL_FM_MM<0x01>;
 464
 465   /// Branch Instructions - Short Delay Slot
 466   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 467                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 468   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 469                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 470
 471   /// Control Instructions
 472   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 473   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 474   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 475   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 476   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 477   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 478   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 479                    ISA_MIPS32R2;
 480   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 481                    ISA_MIPS32R2;
 482
 483   /// Trap Instructions
 484   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 485   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 486   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 487   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 488   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 489   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 490
 491   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 492   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 493   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 494   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 495   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 496   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 497
 498   /// Load-linked, Store-conditional
 499   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 500   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 501
 502   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 503   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 504   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 505   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 506 }
 507
 508 //===----------------------------------------------------------------------===//
 509 // MicroMips arbitrary patterns that map to one or more instructions
 510 //===----------------------------------------------------------------------===//
 511
 512 def : MipsPat<(shl GPRMM16:$src, immZExt2Shift:$imm),
 513               (SLL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 514 def : MipsPat<(shl GPR32:$src, immZExt5:$imm),
 515               (SLL_MM GPR32:$src, immZExt5:$imm)>;
 516
 517 def : MipsPat<(srl GPRMM16:$src, immZExt2Shift:$imm),
 518               (SRL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 519 def : MipsPat<(srl GPR32:$src, immZExt5:$imm),
 520               (SRL_MM GPR32:$src, immZExt5:$imm)>;
 521
 522 //===----------------------------------------------------------------------===//
 523 // MicroMips instruction aliases
 524 //===----------------------------------------------------------------------===//
 525
 526 let Predicates = [InMicroMips] in {
 527   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 528 }