lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32>;
   4 def simm7 : Operand<i32>;
   5
   6 def simm12 : Operand<i32> {
   7   let DecoderMethod = "DecodeSimm12";
   8 }
   9
  10 def uimm5_lsl2 : Operand<OtherVT> {
  11   let EncoderMethod = "getUImm5Lsl2Encoding";
  12 }
  13
  14 def uimm6_lsl2 : Operand<i32> {
  15   let EncoderMethod = "getUImm6Lsl2Encoding";
  16 }
  17
  18 def simm9_addiusp : Operand<i32> {
  19   let EncoderMethod = "getSImm9AddiuspValue";
  20 }
  21
  22 def uimm3_shift : Operand<i32> {
  23   let EncoderMethod = "getUImm3Mod8Encoding";
  24 }
  25
  26 def simm3_lsa2 : Operand<i32> {
  27   let EncoderMethod = "getSImm3Lsa2Value";
  28 }
  29
  30 def uimm4_andi : Operand<i32> {
  31   let EncoderMethod = "getUImm4AndValue";
  32 }
  33
  34 def immSExtAddiur2 : ImmLeaf<i32, [{return Imm == 1 || Imm == -1 ||
  35                                            ((Imm % 4 == 0) &&
  36                                             Imm < 28 && Imm > 0);}]>;
  37
  38 def immSExtAddius5 : ImmLeaf<i32, [{return Imm >= -8 && Imm <= 7;}]>;
  39
  40 def immZExtAndi16 : ImmLeaf<i32,
  41   [{return (Imm == 128 || (Imm >= 1 && Imm <= 4) || Imm == 7 || Imm == 8 ||
  42             Imm == 15 || Imm == 16 || Imm == 31 || Imm == 32 || Imm == 63 ||
  43             Imm == 64 || Imm == 255 || Imm == 32768 || Imm == 65535 );}]>;
  44
  45 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  46
  47 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  48
  49 def MicroMipsMemGPRMM16AsmOperand : AsmOperandClass {
  50   let Name = "MicroMipsMem";
  51   let RenderMethod = "addMicroMipsMemOperands";
  52   let ParserMethod = "parseMemOperand";
  53   let PredicateMethod = "isMemWithGRPMM16Base";
  54 }
  55
  56 class mem_mm_4_generic : Operand<i32> {
  57   let PrintMethod = "printMemOperand";
  58   let MIOperandInfo = (ops ptr_rc, simm4);
  59   let OperandType = "OPERAND_MEMORY";
  60   let ParserMatchClass = MicroMipsMemGPRMM16AsmOperand;
  61 }
  62
  63 def mem_mm_4 : mem_mm_4_generic {
  64   let EncoderMethod = "getMemEncodingMMImm4";
  65 }
  66
  67 def mem_mm_4_lsl1 : mem_mm_4_generic {
  68   let EncoderMethod = "getMemEncodingMMImm4Lsl1";
  69 }
  70
  71 def mem_mm_4_lsl2 : mem_mm_4_generic {
  72   let EncoderMethod = "getMemEncodingMMImm4Lsl2";
  73 }
  74
  75 def mem_mm_12 : Operand<i32> {
  76   let PrintMethod = "printMemOperand";
  77   let MIOperandInfo = (ops GPR32, simm12);
  78   let EncoderMethod = "getMemEncodingMMImm12";
  79   let ParserMatchClass = MipsMemAsmOperand;
  80   let OperandType = "OPERAND_MEMORY";
  81 }
  82
  83 def jmptarget_mm : Operand<OtherVT> {
  84   let EncoderMethod = "getJumpTargetOpValueMM";
  85 }
  86
  87 def calltarget_mm : Operand<iPTR> {
  88   let EncoderMethod = "getJumpTargetOpValueMM";
  89 }
  90
  91 def brtarget_mm : Operand<OtherVT> {
  92   let EncoderMethod = "getBranchTargetOpValueMM";
  93   let OperandType   = "OPERAND_PCREL";
  94   let DecoderMethod = "DecodeBranchTargetMM";
  95 }
  96
  97 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  98                       RegisterOperand RO> :
  99   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 100          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
 101   let isBranch = 1;
 102   let isTerminator = 1;
 103   let hasDelaySlot = 0;
 104   let Defs = [AT];
 105 }
 106
 107 let canFoldAsLoad = 1 in
 108 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 109                       Operand MemOpnd> :
 110   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
 111          !strconcat(opstr, "\t$rt, $addr"),
 112          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
 113          NoItinerary, FrmI> {
 114   let DecoderMethod = "DecodeMemMMImm12";
 115   string Constraints = "$src = $rt";
 116 }
 117
 118 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 119                        Operand MemOpnd>:
 120   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
 121          !strconcat(opstr, "\t$rt, $addr"),
 122          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
 123   let DecoderMethod = "DecodeMemMMImm12";
 124 }
 125
 126 class LLBaseMM<string opstr, RegisterOperand RO> :
 127   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 128          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 129   let DecoderMethod = "DecodeMemMMImm12";
 130   let mayLoad = 1;
 131 }
 132
 133 class SCBaseMM<string opstr, RegisterOperand RO> :
 134   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
 135          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 136   let DecoderMethod = "DecodeMemMMImm12";
 137   let mayStore = 1;
 138   let Constraints = "$rt = $dst";
 139 }
 140
 141 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 142              InstrItinClass Itin = NoItinerary> :
 143   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 144          !strconcat(opstr, "\t$rt, $addr"),
 145          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
 146   let DecoderMethod = "DecodeMemMMImm12";
 147   let canFoldAsLoad = 1;
 148   let mayLoad = 1;
 149 }
 150
 151 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 152                  InstrItinClass Itin = NoItinerary,
 153                  SDPatternOperator OpNode = null_frag> :
 154   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 155                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 156                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 157   let isCommutable = isComm;
 158 }
 159
 160 class AndImmMM16<string opstr, RegisterOperand RO,
 161                  InstrItinClass Itin = NoItinerary> :
 162   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, uimm4_andi:$imm),
 163                   !strconcat(opstr, "\t$rd, $rs, $imm"), [], Itin, FrmI>;
 164
 165 class LogicRMM16<string opstr, RegisterOperand RO,
 166                  InstrItinClass Itin = NoItinerary,
 167                  SDPatternOperator OpNode = null_frag> :
 168   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 169          !strconcat(opstr, "\t$rt, $rs"),
 170          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 171   let isCommutable = 1;
 172   let Constraints = "$rt = $dst";
 173 }
 174
 175 class NotMM16<string opstr, RegisterOperand RO> :
 176   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 177          !strconcat(opstr, "\t$rt, $rs"),
 178          [(set RO:$rt, (not RO:$rs))], NoItinerary, FrmR>;
 179
 180 class ShiftIMM16<string opstr, Operand ImmOpnd, RegisterOperand RO,
 181                  InstrItinClass Itin = NoItinerary> :
 182   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 183                   !strconcat(opstr, "\t$rd, $rt, $shamt"), [], Itin, FrmR>;
 184
 185 class LoadMM16<string opstr, DAGOperand RO, SDPatternOperator OpNode,
 186                InstrItinClass Itin, Operand MemOpnd> :
 187   MicroMipsInst16<(outs RO:$rt), (ins MemOpnd:$addr),
 188                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 189   let DecoderMethod = "DecodeMemMMImm4";
 190   let canFoldAsLoad = 1;
 191   let mayLoad = 1;
 192 }
 193
 194 class StoreMM16<string opstr, DAGOperand RTOpnd, DAGOperand RO,
 195                 SDPatternOperator OpNode, InstrItinClass Itin,
 196                 Operand MemOpnd> :
 197   MicroMipsInst16<(outs), (ins RTOpnd:$rt, MemOpnd:$addr),
 198                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 199   let DecoderMethod = "DecodeMemMMImm4";
 200   let mayStore = 1;
 201 }
 202
 203 class AddImmUR2<string opstr, RegisterOperand RO> :
 204   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, simm3_lsa2:$imm),
 205                   !strconcat(opstr, "\t$rd, $rs, $imm"),
 206                   [], NoItinerary, FrmR> {
 207   let isCommutable = 1;
 208 }
 209
 210 class AddImmUS5<string opstr, RegisterOperand RO> :
 211   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 212                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
 213   let Constraints = "$rd = $dst";
 214 }
 215
 216 class AddImmUR1SP<string opstr, RegisterOperand RO> :
 217   MicroMipsInst16<(outs RO:$rd), (ins uimm6_lsl2:$imm),
 218                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR>;
 219
 220 class AddImmUSP<string opstr> :
 221   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 222                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 223
 224 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 225       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 226   [], II_MFHI_MFLO, FrmR> {
 227   let Uses = [UseReg];
 228   let hasSideEffects = 0;
 229 }
 230
 231 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 232                InstrItinClass Itin = NoItinerary> :
 233   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 234                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 235   let isCommutable = isComm;
 236   let isReMaterializable = 1;
 237 }
 238
 239 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO,
 240                   SDPatternOperator imm_type = null_frag> :
 241   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 242                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmI> {
 243   let isReMaterializable = 1;
 244 }
 245
 246 // 16-bit Jump and Link (Call)
 247 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 248   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 249            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 250   let isCall = 1;
 251   let hasDelaySlot = 1;
 252   let Defs = [RA];
 253 }
 254
 255 // 16-bit Jump Reg
 256 class JumpRegMM16<string opstr, RegisterOperand RO> :
 257   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 258            [], IIBranch, FrmR> {
 259   let hasDelaySlot = 1;
 260   let isBranch = 1;
 261   let isIndirectBranch = 1;
 262 }
 263
 264 // Base class for JRADDIUSP instruction.
 265 class JumpRAddiuStackMM16 :
 266   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 267                   [], IIBranch, FrmR> {
 268   let isTerminator = 1;
 269   let isBarrier = 1;
 270   let isBranch = 1;
 271   let isIndirectBranch = 1;
 272 }
 273
 274 // 16-bit Jump and Link (Call) - Short Delay Slot
 275 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 276   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 277            [], IIBranch, FrmR> {
 278   let isCall = 1;
 279   let hasDelaySlot = 1;
 280   let Defs = [RA];
 281 }
 282
 283 // 16-bit Jump Register Compact - No delay slot
 284 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 285   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 286                   [], IIBranch, FrmR> {
 287   let isTerminator = 1;
 288   let isBarrier = 1;
 289   let isBranch = 1;
 290   let isIndirectBranch = 1;
 291 }
 292
 293 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 294 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 295   class JumpLinkMM<string opstr, DAGOperand opnd> :
 296     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 297            [], IIBranch, FrmJ, opstr> {
 298     let DecoderMethod = "DecodeJumpTargetMM";
 299   }
 300
 301   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 302     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 303             [], IIBranch, FrmR>;
 304
 305   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 306                                   RegisterOperand RO> :
 307     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 308            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 309 }
 310
 311 class LoadWordIndexedScaledMM<string opstr, RegisterOperand RO,
 312                               InstrItinClass Itin = NoItinerary,
 313                               SDPatternOperator OpNode = null_frag> :
 314   InstSE<(outs RO:$rd), (ins PtrRC:$base, PtrRC:$index),
 315          !strconcat(opstr, "\t$rd, ${index}(${base})"), [], Itin, FrmFI>;
 316
 317 /// A list of registers used by load/store multiple instructions.
 318 def RegListAsmOperand : AsmOperandClass {
 319   let Name = "RegList";
 320   let ParserMethod = "parseRegisterList";
 321 }
 322
 323 def reglist : Operand<i32> {
 324   let EncoderMethod = "getRegisterListOpValue";
 325   let ParserMatchClass = RegListAsmOperand;
 326   let PrintMethod = "printRegisterList";
 327   let DecoderMethod = "DecodeRegListOperand";
 328 }
 329
 330 class StoreMultMM<string opstr,
 331             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 332   InstSE<(outs), (ins reglist:$rt, mem_mm_12:$addr),
 333          !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 334   let DecoderMethod = "DecodeMemMMImm12";
 335   let mayStore = 1;
 336 }
 337
 338 class LoadMultMM<string opstr,
 339             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 340   InstSE<(outs reglist:$rt), (ins mem_mm_12:$addr),
 341           !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 342   let DecoderMethod = "DecodeMemMMImm12";
 343   let mayLoad = 1;
 344 }
 345
 346 def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 347                 ARITH_FM_MM16<0>;
 348 def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 349                 ARITH_FM_MM16<1>;
 350 def ANDI16_MM : AndImmMM16<"andi16", GPRMM16Opnd, II_AND>, ANDI_FM_MM16<0x0b>;
 351 def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 352                LOGIC_FM_MM16<0x2>;
 353 def OR16_MM  : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>,
 354                LOGIC_FM_MM16<0x3>;
 355 def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 356                LOGIC_FM_MM16<0x1>;
 357 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>;
 358 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, II_SLL>,
 359                SHIFT_FM_MM16<0>;
 360 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, II_SRL>,
 361                SHIFT_FM_MM16<1>;
 362 def LBU16_MM : LoadMM16<"lbu16", GPRMM16Opnd, zextloadi8, II_LBU,
 363                         mem_mm_4>, LOAD_STORE_FM_MM16<0x02>;
 364 def LHU16_MM : LoadMM16<"lhu16", GPRMM16Opnd, zextloadi16, II_LHU,
 365                         mem_mm_4_lsl1>, LOAD_STORE_FM_MM16<0x0a>;
 366 def LW16_MM : LoadMM16<"lw16", GPRMM16Opnd, load, II_LW, mem_mm_4_lsl2>,
 367                       LOAD_STORE_FM_MM16<0x1a>;
 368 def SB16_MM : StoreMM16<"sb16", GPRMM16OpndZero, GPRMM16Opnd, truncstorei8,
 369                         II_SB, mem_mm_4>, LOAD_STORE_FM_MM16<0x22>;
 370 def SH16_MM : StoreMM16<"sh16", GPRMM16OpndZero, GPRMM16Opnd, truncstorei16,
 371                         II_SH, mem_mm_4_lsl1>,
 372                         LOAD_STORE_FM_MM16<0x2a>;
 373 def SW16_MM : StoreMM16<"sw16", GPRMM16OpndZero, GPRMM16Opnd, store, II_SW,
 374                         mem_mm_4_lsl2>, LOAD_STORE_FM_MM16<0x3a>;
 375 def ADDIUR1SP_MM : AddImmUR1SP<"addiur1sp", GPRMM16Opnd>, ADDIUR1SP_FM_MM16;
 376 def ADDIUR2_MM : AddImmUR2<"addiur2", GPRMM16Opnd>, ADDIUR2_FM_MM16;
 377 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 378 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 379 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 380 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 381 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 382 def LI16_MM : LoadImmMM16<"li16", simm7, GPRMM16Opnd, immLi16>,
 383               LI_FM_MM16, IsAsCheapAsAMove;
 384 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 385 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 386 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 387 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 388 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 389
 390 class WaitMM<string opstr> :
 391   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 392          NoItinerary, FrmOther, opstr>;
 393
 394 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 395   /// Compact Branch Instructions
 396   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 397                  COMPACT_BRANCH_FM_MM<0x7>;
 398   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 399                  COMPACT_BRANCH_FM_MM<0x5>;
 400
 401   /// Arithmetic Instructions (ALU Immediate)
 402   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 403                  ADDI_FM_MM<0xc>;
 404   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 405                  ADDI_FM_MM<0x4>;
 406   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 407                  SLTI_FM_MM<0x24>;
 408   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 409                  SLTI_FM_MM<0x2c>;
 410   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 411                  ADDI_FM_MM<0x34>;
 412   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 413                  ADDI_FM_MM<0x14>;
 414   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 415                  ADDI_FM_MM<0x1c>;
 416   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 417
 418   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 419                      LW_FM_MM<0xc>;
 420
 421   /// Arithmetic Instructions (3-Operand, R-Type)
 422   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 423   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 424   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 425   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 426   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 427   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 428   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 429                  ADD_FM_MM<0, 0x390>;
 430   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 431                  ADD_FM_MM<0, 0x250>;
 432   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 433                  ADD_FM_MM<0, 0x290>;
 434   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 435                  ADD_FM_MM<0, 0x310>;
 436   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 437   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 438                  MULT_FM_MM<0x22c>;
 439   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 440                  MULT_FM_MM<0x26c>;
 441   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 442                  MULT_FM_MM<0x2ac>;
 443   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 444                  MULT_FM_MM<0x2ec>;
 445
 446   /// Shift Instructions
 447   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 448                  SRA_FM_MM<0, 0>;
 449   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 450                  SRA_FM_MM<0x40, 0>;
 451   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 452                  SRA_FM_MM<0x80, 0>;
 453   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 454                  SRLV_FM_MM<0x10, 0>;
 455   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 456                  SRLV_FM_MM<0x50, 0>;
 457   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 458                  SRLV_FM_MM<0x90, 0>;
 459   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 460                  SRA_FM_MM<0xc0, 0>;
 461   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 462                  SRLV_FM_MM<0xd0, 0>;
 463
 464   /// Load and Store Instructions - aligned
 465   let DecoderMethod = "DecodeMemMMImm16" in {
 466     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 467     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 468     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 469     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 470     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 471     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 472     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 473     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 474   }
 475
 476   def LWXS_MM : LoadWordIndexedScaledMM<"lwxs", GPR32Opnd>, LWXS_FM_MM<0x118>;
 477
 478   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 479
 480   /// Load and Store Instructions - unaligned
 481   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 482                LWL_FM_MM<0x0>;
 483   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 484                LWL_FM_MM<0x1>;
 485   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 486                LWL_FM_MM<0x8>;
 487   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 488                LWL_FM_MM<0x9>;
 489
 490   /// Load and Store Instructions - multiple
 491   def SWM32_MM  : StoreMultMM<"swm32">, LWM_FM_MM<0xd>;
 492   def LWM32_MM  : LoadMultMM<"lwm32">, LWM_FM_MM<0x5>;
 493
 494   /// Move Conditional
 495   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 496                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 497   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 498                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 499   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 500                   CMov_F_I_FM_MM<0x25>;
 501   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 502                   CMov_F_I_FM_MM<0x5>;
 503
 504   /// Move to/from HI/LO
 505   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 506                 MTLO_FM_MM<0x0b5>;
 507   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 508                 MTLO_FM_MM<0x0f5>;
 509   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 510                 MFLO_FM_MM<0x035>;
 511   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 512                 MFLO_FM_MM<0x075>;
 513
 514   /// Multiply Add/Sub Instructions
 515   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 516   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 517   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 518   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 519
 520   /// Count Leading
 521   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 522                ISA_MIPS32;
 523   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 524                ISA_MIPS32;
 525
 526   /// Sign Ext In Register Instructions.
 527   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 528                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 529   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 530                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 531
 532   /// Word Swap Bytes Within Halfwords
 533   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 534                 ISA_MIPS32R2;
 535
 536   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 537                EXT_FM_MM<0x2c>;
 538   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 539                EXT_FM_MM<0x0c>;
 540
 541   /// Jump Instructions
 542   let DecoderMethod = "DecodeJumpTargetMM" in {
 543     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 544                       J_FM_MM<0x35>;
 545     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 546   }
 547   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 548   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 549
 550   /// Jump Instructions - Short Delay Slot
 551   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 552   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 553
 554   /// Branch Instructions
 555   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 556                 BEQ_FM_MM<0x25>;
 557   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 558                 BEQ_FM_MM<0x2d>;
 559   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 560                 BGEZ_FM_MM<0x2>;
 561   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 562                 BGEZ_FM_MM<0x6>;
 563   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 564                 BGEZ_FM_MM<0x4>;
 565   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 566                 BGEZ_FM_MM<0x0>;
 567   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 568                   BGEZAL_FM_MM<0x03>;
 569   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 570                   BGEZAL_FM_MM<0x01>;
 571
 572   /// Branch Instructions - Short Delay Slot
 573   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 574                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 575   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 576                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 577
 578   /// Control Instructions
 579   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 580   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 581   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 582   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 583   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 584   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 585   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 586                    ISA_MIPS32R2;
 587   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 588                    ISA_MIPS32R2;
 589
 590   /// Trap Instructions
 591   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 592   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 593   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 594   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 595   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 596   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 597
 598   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 599   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 600   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 601   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 602   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 603   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 604
 605   /// Load-linked, Store-conditional
 606   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 607   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 608
 609   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 610   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 611   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 612   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 613
 614   def SDBBP_MM : MMRel, SYS_FT<"sdbbp">, SDBBP_FM_MM;
 615   def RDHWR_MM : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM_MM;
 616 }
 617
 618 let Predicates = [InMicroMips] in {
 619
 620 //===----------------------------------------------------------------------===//
 621 // MicroMips arbitrary patterns that map to one or more instructions
 622 //===----------------------------------------------------------------------===//
 623
 624 def : MipsPat<(add GPRMM16:$src, immSExtAddiur2:$imm),
 625               (ADDIUR2_MM GPRMM16:$src, immSExtAddiur2:$imm)>;
 626 def : MipsPat<(add GPR32:$src, immSExtAddius5:$imm),
 627               (ADDIUS5_MM GPR32:$src, immSExtAddius5:$imm)>;
 628 def : MipsPat<(add GPR32:$src, immSExt16:$imm),
 629               (ADDiu_MM GPR32:$src, immSExt16:$imm)>;
 630
 631 def : MipsPat<(and GPRMM16:$src, immZExtAndi16:$imm),
 632               (ANDI16_MM GPRMM16:$src, immZExtAndi16:$imm)>;
 633 def : MipsPat<(and GPR32:$src, immZExt16:$imm),
 634               (ANDi_MM GPR32:$src, immZExt16:$imm)>;
 635
 636 def : MipsPat<(shl GPRMM16:$src, immZExt2Shift:$imm),
 637               (SLL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 638 def : MipsPat<(shl GPR32:$src, immZExt5:$imm),
 639               (SLL_MM GPR32:$src, immZExt5:$imm)>;
 640
 641 def : MipsPat<(srl GPRMM16:$src, immZExt2Shift:$imm),
 642               (SRL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 643 def : MipsPat<(srl GPR32:$src, immZExt5:$imm),
 644               (SRL_MM GPR32:$src, immZExt5:$imm)>;
 645
 646 //===----------------------------------------------------------------------===//
 647 // MicroMips instruction aliases
 648 //===----------------------------------------------------------------------===//
 649
 650   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 651 }