lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32>;
   4 def simm7 : Operand<i32>;
   5
   6 def simm12 : Operand<i32> {
   7   let DecoderMethod = "DecodeSimm12";
   8 }
   9
  10 def uimm5_lsl2 : Operand<OtherVT> {
  11   let EncoderMethod = "getUImm5Lsl2Encoding";
  12 }
  13
  14 def uimm6_lsl2 : Operand<i32> {
  15   let EncoderMethod = "getUImm6Lsl2Encoding";
  16 }
  17
  18 def simm9_addiusp : Operand<i32> {
  19   let EncoderMethod = "getSImm9AddiuspValue";
  20 }
  21
  22 def uimm3_shift : Operand<i32> {
  23   let EncoderMethod = "getUImm3Mod8Encoding";
  24 }
  25
  26 def simm3_lsa2 : Operand<i32> {
  27   let EncoderMethod = "getSImm3Lsa2Value";
  28 }
  29
  30 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  31
  32 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  33
  34 def mem_mm_12 : Operand<i32> {
  35   let PrintMethod = "printMemOperand";
  36   let MIOperandInfo = (ops GPR32, simm12);
  37   let EncoderMethod = "getMemEncodingMMImm12";
  38   let ParserMatchClass = MipsMemAsmOperand;
  39   let OperandType = "OPERAND_MEMORY";
  40 }
  41
  42 def jmptarget_mm : Operand<OtherVT> {
  43   let EncoderMethod = "getJumpTargetOpValueMM";
  44 }
  45
  46 def calltarget_mm : Operand<iPTR> {
  47   let EncoderMethod = "getJumpTargetOpValueMM";
  48 }
  49
  50 def brtarget_mm : Operand<OtherVT> {
  51   let EncoderMethod = "getBranchTargetOpValueMM";
  52   let OperandType   = "OPERAND_PCREL";
  53   let DecoderMethod = "DecodeBranchTargetMM";
  54 }
  55
  56 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  57                       RegisterOperand RO> :
  58   InstSE<(outs), (ins RO:$rs, opnd:$offset),
  59          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
  60   let isBranch = 1;
  61   let isTerminator = 1;
  62   let hasDelaySlot = 0;
  63   let Defs = [AT];
  64 }
  65
  66 let canFoldAsLoad = 1 in
  67 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  68                       Operand MemOpnd> :
  69   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
  70          !strconcat(opstr, "\t$rt, $addr"),
  71          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
  72          NoItinerary, FrmI> {
  73   let DecoderMethod = "DecodeMemMMImm12";
  74   string Constraints = "$src = $rt";
  75 }
  76
  77 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  78                        Operand MemOpnd>:
  79   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
  80          !strconcat(opstr, "\t$rt, $addr"),
  81          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
  82   let DecoderMethod = "DecodeMemMMImm12";
  83 }
  84
  85 class LLBaseMM<string opstr, RegisterOperand RO> :
  86   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  87          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  88   let DecoderMethod = "DecodeMemMMImm12";
  89   let mayLoad = 1;
  90 }
  91
  92 class SCBaseMM<string opstr, RegisterOperand RO> :
  93   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
  94          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  95   let DecoderMethod = "DecodeMemMMImm12";
  96   let mayStore = 1;
  97   let Constraints = "$rt = $dst";
  98 }
  99
 100 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 101              InstrItinClass Itin = NoItinerary> :
 102   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 103          !strconcat(opstr, "\t$rt, $addr"),
 104          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
 105   let DecoderMethod = "DecodeMemMMImm12";
 106   let canFoldAsLoad = 1;
 107   let mayLoad = 1;
 108 }
 109
 110 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 111                  InstrItinClass Itin = NoItinerary,
 112                  SDPatternOperator OpNode = null_frag> :
 113   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 114                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 115                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 116   let isCommutable = isComm;
 117 }
 118
 119 class LogicRMM16<string opstr, RegisterOperand RO,
 120                  InstrItinClass Itin = NoItinerary,
 121                  SDPatternOperator OpNode = null_frag> :
 122   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 123          !strconcat(opstr, "\t$rt, $rs"),
 124          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 125   let isCommutable = 1;
 126   let Constraints = "$rt = $dst";
 127 }
 128
 129 class NotMM16<string opstr, RegisterOperand RO> :
 130   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 131          !strconcat(opstr, "\t$rt, $rs"),
 132          [(set RO:$rt, (not RO:$rs))], NoItinerary, FrmR>;
 133
 134 class ShiftIMM16<string opstr, Operand ImmOpnd,
 135                  RegisterOperand RO, SDPatternOperator OpNode = null_frag,
 136                  SDPatternOperator PF = null_frag,
 137                  InstrItinClass Itin = NoItinerary> :
 138   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 139                   !strconcat(opstr, "\t$rd, $rt, $shamt"),
 140                   [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], Itin, FrmR>;
 141
 142 class AddImmUR2<string opstr, RegisterOperand RO> :
 143   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, simm3_lsa2:$imm),
 144                   !strconcat(opstr, "\t$rd, $rs, $imm"),
 145                   [], NoItinerary, FrmR> {
 146   let isCommutable = 1;
 147 }
 148
 149 class AddImmUS5<string opstr, RegisterOperand RO> :
 150   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 151                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
 152   let Constraints = "$rd = $dst";
 153   let isCommutable = 1;
 154 }
 155
 156 class AddImmUR1SP<string opstr, RegisterOperand RO> :
 157   MicroMipsInst16<(outs RO:$rd), (ins uimm6_lsl2:$imm),
 158                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR>;
 159
 160 class AddImmUSP<string opstr> :
 161   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 162                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 163
 164 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 165       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 166   [], II_MFHI_MFLO, FrmR> {
 167   let Uses = [UseReg];
 168   let hasSideEffects = 0;
 169 }
 170
 171 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 172                InstrItinClass Itin = NoItinerary> :
 173   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 174                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 175   let isCommutable = isComm;
 176   let isReMaterializable = 1;
 177 }
 178
 179 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO,
 180                   SDPatternOperator imm_type = null_frag> :
 181   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 182                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmI> {
 183   let isReMaterializable = 1;
 184 }
 185
 186 // 16-bit Jump and Link (Call)
 187 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 188   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 189            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 190   let isCall = 1;
 191   let hasDelaySlot = 1;
 192   let Defs = [RA];
 193 }
 194
 195 // 16-bit Jump Reg
 196 class JumpRegMM16<string opstr, RegisterOperand RO> :
 197   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 198            [], IIBranch, FrmR> {
 199   let hasDelaySlot = 1;
 200   let isBranch = 1;
 201   let isIndirectBranch = 1;
 202 }
 203
 204 // Base class for JRADDIUSP instruction.
 205 class JumpRAddiuStackMM16 :
 206   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 207                   [], IIBranch, FrmR> {
 208   let isTerminator = 1;
 209   let isBarrier = 1;
 210   let hasDelaySlot = 1;
 211   let isBranch = 1;
 212   let isIndirectBranch = 1;
 213 }
 214
 215 // 16-bit Jump and Link (Call) - Short Delay Slot
 216 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 217   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 218            [], IIBranch, FrmR> {
 219   let isCall = 1;
 220   let hasDelaySlot = 1;
 221   let Defs = [RA];
 222 }
 223
 224 // 16-bit Jump Register Compact - No delay slot
 225 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 226   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 227                   [], IIBranch, FrmR> {
 228   let isTerminator = 1;
 229   let isBarrier = 1;
 230   let isBranch = 1;
 231   let isIndirectBranch = 1;
 232 }
 233
 234 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 235 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 236   class JumpLinkMM<string opstr, DAGOperand opnd> :
 237     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 238            [], IIBranch, FrmJ, opstr> {
 239     let DecoderMethod = "DecodeJumpTargetMM";
 240   }
 241
 242   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 243     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 244             [], IIBranch, FrmR>;
 245
 246   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 247                                   RegisterOperand RO> :
 248     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 249            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 250 }
 251
 252 def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 253                 ARITH_FM_MM16<0>;
 254 def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 255                 ARITH_FM_MM16<1>;
 256 def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 257                LOGIC_FM_MM16<0x2>;
 258 def OR16_MM  : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>,
 259                LOGIC_FM_MM16<0x3>;
 260 def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 261                LOGIC_FM_MM16<0x1>;
 262 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>;
 263 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, shl,
 264                           immZExt2Shift, II_SLL>, SHIFT_FM_MM16<0>;
 265 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, srl,
 266                           immZExt2Shift, II_SRL>, SHIFT_FM_MM16<1>;
 267 def ADDIUR1SP_MM : AddImmUR1SP<"addiur1sp", GPRMM16Opnd>, ADDIUR1SP_FM_MM16;
 268 def ADDIUR2_MM : AddImmUR2<"addiur2", GPRMM16Opnd>, ADDIUR2_FM_MM16;
 269 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 270 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 271 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 272 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 273 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 274 def LI16_MM : LoadImmMM16<"li16", simm7, GPRMM16Opnd, immLi16>,
 275               LI_FM_MM16, IsAsCheapAsAMove;
 276 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 277 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 278 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 279 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 280 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 281
 282 class WaitMM<string opstr> :
 283   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 284          NoItinerary, FrmOther, opstr>;
 285
 286 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 287   /// Compact Branch Instructions
 288   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 289                  COMPACT_BRANCH_FM_MM<0x7>;
 290   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 291                  COMPACT_BRANCH_FM_MM<0x5>;
 292
 293   /// Arithmetic Instructions (ALU Immediate)
 294   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 295                  ADDI_FM_MM<0xc>;
 296   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 297                  ADDI_FM_MM<0x4>;
 298   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 299                  SLTI_FM_MM<0x24>;
 300   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 301                  SLTI_FM_MM<0x2c>;
 302   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 303                  ADDI_FM_MM<0x34>;
 304   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 305                  ADDI_FM_MM<0x14>;
 306   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 307                  ADDI_FM_MM<0x1c>;
 308   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 309
 310   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 311                      LW_FM_MM<0xc>;
 312
 313   /// Arithmetic Instructions (3-Operand, R-Type)
 314   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 315   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 316   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 317   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 318   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 319   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 320   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 321                  ADD_FM_MM<0, 0x390>;
 322   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 323                  ADD_FM_MM<0, 0x250>;
 324   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 325                  ADD_FM_MM<0, 0x290>;
 326   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 327                  ADD_FM_MM<0, 0x310>;
 328   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 329   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 330                  MULT_FM_MM<0x22c>;
 331   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 332                  MULT_FM_MM<0x26c>;
 333   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 334                  MULT_FM_MM<0x2ac>;
 335   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 336                  MULT_FM_MM<0x2ec>;
 337
 338   /// Shift Instructions
 339   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 340                  SRA_FM_MM<0, 0>;
 341   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 342                  SRA_FM_MM<0x40, 0>;
 343   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 344                  SRA_FM_MM<0x80, 0>;
 345   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 346                  SRLV_FM_MM<0x10, 0>;
 347   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 348                  SRLV_FM_MM<0x50, 0>;
 349   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 350                  SRLV_FM_MM<0x90, 0>;
 351   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 352                  SRA_FM_MM<0xc0, 0>;
 353   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 354                  SRLV_FM_MM<0xd0, 0>;
 355
 356   /// Load and Store Instructions - aligned
 357   let DecoderMethod = "DecodeMemMMImm16" in {
 358     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 359     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 360     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 361     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 362     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 363     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 364     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 365     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 366   }
 367
 368   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 369
 370   /// Load and Store Instructions - unaligned
 371   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 372                LWL_FM_MM<0x0>;
 373   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 374                LWL_FM_MM<0x1>;
 375   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 376                LWL_FM_MM<0x8>;
 377   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 378                LWL_FM_MM<0x9>;
 379
 380   /// Move Conditional
 381   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 382                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 383   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 384                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 385   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 386                   CMov_F_I_FM_MM<0x25>;
 387   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 388                   CMov_F_I_FM_MM<0x5>;
 389
 390   /// Move to/from HI/LO
 391   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 392                 MTLO_FM_MM<0x0b5>;
 393   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 394                 MTLO_FM_MM<0x0f5>;
 395   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 396                 MFLO_FM_MM<0x035>;
 397   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 398                 MFLO_FM_MM<0x075>;
 399
 400   /// Multiply Add/Sub Instructions
 401   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 402   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 403   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 404   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 405
 406   /// Count Leading
 407   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 408                ISA_MIPS32;
 409   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 410                ISA_MIPS32;
 411
 412   /// Sign Ext In Register Instructions.
 413   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 414                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 415   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 416                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 417
 418   /// Word Swap Bytes Within Halfwords
 419   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 420                 ISA_MIPS32R2;
 421
 422   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 423                EXT_FM_MM<0x2c>;
 424   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 425                EXT_FM_MM<0x0c>;
 426
 427   /// Jump Instructions
 428   let DecoderMethod = "DecodeJumpTargetMM" in {
 429     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 430                       J_FM_MM<0x35>;
 431     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 432   }
 433   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 434   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 435
 436   /// Jump Instructions - Short Delay Slot
 437   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 438   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 439
 440   /// Branch Instructions
 441   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 442                 BEQ_FM_MM<0x25>;
 443   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 444                 BEQ_FM_MM<0x2d>;
 445   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 446                 BGEZ_FM_MM<0x2>;
 447   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 448                 BGEZ_FM_MM<0x6>;
 449   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 450                 BGEZ_FM_MM<0x4>;
 451   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 452                 BGEZ_FM_MM<0x0>;
 453   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 454                   BGEZAL_FM_MM<0x03>;
 455   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 456                   BGEZAL_FM_MM<0x01>;
 457
 458   /// Branch Instructions - Short Delay Slot
 459   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 460                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 461   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 462                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 463
 464   /// Control Instructions
 465   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 466   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 467   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 468   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 469   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 470   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 471   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 472                    ISA_MIPS32R2;
 473   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 474                    ISA_MIPS32R2;
 475
 476   /// Trap Instructions
 477   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 478   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 479   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 480   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 481   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 482   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 483
 484   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 485   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 486   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 487   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 488   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 489   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 490
 491   /// Load-linked, Store-conditional
 492   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 493   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 494
 495   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 496   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 497   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 498   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 499 }
 500
 501 //===----------------------------------------------------------------------===//
 502 // MicroMips instruction aliases
 503 //===----------------------------------------------------------------------===//
 504
 505 let Predicates = [InMicroMips] in {
 506   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 507 }