lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32>;
   4 def simm7 : Operand<i32>;
   5
   6 def simm12 : Operand<i32> {
   7   let DecoderMethod = "DecodeSimm12";
   8 }
   9
  10 def uimm5_lsl2 : Operand<OtherVT> {
  11   let EncoderMethod = "getUImm5Lsl2Encoding";
  12 }
  13
  14 def uimm6_lsl2 : Operand<i32> {
  15   let EncoderMethod = "getUImm6Lsl2Encoding";
  16 }
  17
  18 def simm9_addiusp : Operand<i32> {
  19   let EncoderMethod = "getSImm9AddiuspValue";
  20 }
  21
  22 def uimm3_shift : Operand<i32> {
  23   let EncoderMethod = "getUImm3Mod8Encoding";
  24 }
  25
  26 def simm3_lsa2 : Operand<i32> {
  27   let EncoderMethod = "getSImm3Lsa2Value";
  28 }
  29
  30 def uimm4_andi : Operand<i32> {
  31   let EncoderMethod = "getUImm4AndValue";
  32 }
  33
  34 def immSExtAddius5 : ImmLeaf<i32, [{return Imm >= -8 && Imm <= 7;}]>;
  35
  36 def immZExtAndi16 : ImmLeaf<i32,
  37   [{return (Imm == 128 || (Imm >= 1 && Imm <= 4) || Imm == 7 || Imm == 8 ||
  38             Imm == 15 || Imm == 16 || Imm == 31 || Imm == 32 || Imm == 63 ||
  39             Imm == 64 || Imm == 255 || Imm == 32768 || Imm == 65535 );}]>;
  40
  41 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  42
  43 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  44
  45 def mem_mm_12 : Operand<i32> {
  46   let PrintMethod = "printMemOperand";
  47   let MIOperandInfo = (ops GPR32, simm12);
  48   let EncoderMethod = "getMemEncodingMMImm12";
  49   let ParserMatchClass = MipsMemAsmOperand;
  50   let OperandType = "OPERAND_MEMORY";
  51 }
  52
  53 def jmptarget_mm : Operand<OtherVT> {
  54   let EncoderMethod = "getJumpTargetOpValueMM";
  55 }
  56
  57 def calltarget_mm : Operand<iPTR> {
  58   let EncoderMethod = "getJumpTargetOpValueMM";
  59 }
  60
  61 def brtarget_mm : Operand<OtherVT> {
  62   let EncoderMethod = "getBranchTargetOpValueMM";
  63   let OperandType   = "OPERAND_PCREL";
  64   let DecoderMethod = "DecodeBranchTargetMM";
  65 }
  66
  67 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
  68                       RegisterOperand RO> :
  69   InstSE<(outs), (ins RO:$rs, opnd:$offset),
  70          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
  71   let isBranch = 1;
  72   let isTerminator = 1;
  73   let hasDelaySlot = 0;
  74   let Defs = [AT];
  75 }
  76
  77 let canFoldAsLoad = 1 in
  78 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  79                       Operand MemOpnd> :
  80   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
  81          !strconcat(opstr, "\t$rt, $addr"),
  82          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
  83          NoItinerary, FrmI> {
  84   let DecoderMethod = "DecodeMemMMImm12";
  85   string Constraints = "$src = $rt";
  86 }
  87
  88 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
  89                        Operand MemOpnd>:
  90   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
  91          !strconcat(opstr, "\t$rt, $addr"),
  92          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
  93   let DecoderMethod = "DecodeMemMMImm12";
  94 }
  95
  96 class LLBaseMM<string opstr, RegisterOperand RO> :
  97   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
  98          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
  99   let DecoderMethod = "DecodeMemMMImm12";
 100   let mayLoad = 1;
 101 }
 102
 103 class SCBaseMM<string opstr, RegisterOperand RO> :
 104   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
 105          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 106   let DecoderMethod = "DecodeMemMMImm12";
 107   let mayStore = 1;
 108   let Constraints = "$rt = $dst";
 109 }
 110
 111 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 112              InstrItinClass Itin = NoItinerary> :
 113   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 114          !strconcat(opstr, "\t$rt, $addr"),
 115          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
 116   let DecoderMethod = "DecodeMemMMImm12";
 117   let canFoldAsLoad = 1;
 118   let mayLoad = 1;
 119 }
 120
 121 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 122                  InstrItinClass Itin = NoItinerary,
 123                  SDPatternOperator OpNode = null_frag> :
 124   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 125                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 126                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 127   let isCommutable = isComm;
 128 }
 129
 130 class AndImmMM16<string opstr, RegisterOperand RO,
 131                  InstrItinClass Itin = NoItinerary> :
 132   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, uimm4_andi:$imm),
 133                   !strconcat(opstr, "\t$rd, $rs, $imm"), [], Itin, FrmI>;
 134
 135 class LogicRMM16<string opstr, RegisterOperand RO,
 136                  InstrItinClass Itin = NoItinerary,
 137                  SDPatternOperator OpNode = null_frag> :
 138   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 139          !strconcat(opstr, "\t$rt, $rs"),
 140          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 141   let isCommutable = 1;
 142   let Constraints = "$rt = $dst";
 143 }
 144
 145 class NotMM16<string opstr, RegisterOperand RO> :
 146   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 147          !strconcat(opstr, "\t$rt, $rs"),
 148          [(set RO:$rt, (not RO:$rs))], NoItinerary, FrmR>;
 149
 150 class ShiftIMM16<string opstr, Operand ImmOpnd, RegisterOperand RO,
 151                  InstrItinClass Itin = NoItinerary> :
 152   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 153                   !strconcat(opstr, "\t$rd, $rt, $shamt"), [], Itin, FrmR>;
 154
 155 class AddImmUR2<string opstr, RegisterOperand RO> :
 156   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, simm3_lsa2:$imm),
 157                   !strconcat(opstr, "\t$rd, $rs, $imm"),
 158                   [], NoItinerary, FrmR> {
 159   let isCommutable = 1;
 160 }
 161
 162 class AddImmUS5<string opstr, RegisterOperand RO> :
 163   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 164                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
 165   let Constraints = "$rd = $dst";
 166 }
 167
 168 class AddImmUR1SP<string opstr, RegisterOperand RO> :
 169   MicroMipsInst16<(outs RO:$rd), (ins uimm6_lsl2:$imm),
 170                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR>;
 171
 172 class AddImmUSP<string opstr> :
 173   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 174                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 175
 176 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 177       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 178   [], II_MFHI_MFLO, FrmR> {
 179   let Uses = [UseReg];
 180   let hasSideEffects = 0;
 181 }
 182
 183 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 184                InstrItinClass Itin = NoItinerary> :
 185   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 186                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 187   let isCommutable = isComm;
 188   let isReMaterializable = 1;
 189 }
 190
 191 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO,
 192                   SDPatternOperator imm_type = null_frag> :
 193   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 194                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmI> {
 195   let isReMaterializable = 1;
 196 }
 197
 198 // 16-bit Jump and Link (Call)
 199 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 200   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 201            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 202   let isCall = 1;
 203   let hasDelaySlot = 1;
 204   let Defs = [RA];
 205 }
 206
 207 // 16-bit Jump Reg
 208 class JumpRegMM16<string opstr, RegisterOperand RO> :
 209   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 210            [], IIBranch, FrmR> {
 211   let hasDelaySlot = 1;
 212   let isBranch = 1;
 213   let isIndirectBranch = 1;
 214 }
 215
 216 // Base class for JRADDIUSP instruction.
 217 class JumpRAddiuStackMM16 :
 218   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 219                   [], IIBranch, FrmR> {
 220   let isTerminator = 1;
 221   let isBarrier = 1;
 222   let hasDelaySlot = 1;
 223   let isBranch = 1;
 224   let isIndirectBranch = 1;
 225 }
 226
 227 // 16-bit Jump and Link (Call) - Short Delay Slot
 228 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 229   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 230            [], IIBranch, FrmR> {
 231   let isCall = 1;
 232   let hasDelaySlot = 1;
 233   let Defs = [RA];
 234 }
 235
 236 // 16-bit Jump Register Compact - No delay slot
 237 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 238   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 239                   [], IIBranch, FrmR> {
 240   let isTerminator = 1;
 241   let isBarrier = 1;
 242   let isBranch = 1;
 243   let isIndirectBranch = 1;
 244 }
 245
 246 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 247 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 248   class JumpLinkMM<string opstr, DAGOperand opnd> :
 249     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 250            [], IIBranch, FrmJ, opstr> {
 251     let DecoderMethod = "DecodeJumpTargetMM";
 252   }
 253
 254   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 255     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 256             [], IIBranch, FrmR>;
 257
 258   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 259                                   RegisterOperand RO> :
 260     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 261            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 262 }
 263
 264 class LoadWordIndexedScaledMM<string opstr, RegisterOperand RO,
 265                               InstrItinClass Itin = NoItinerary,
 266                               SDPatternOperator OpNode = null_frag> :
 267   InstSE<(outs RO:$rd), (ins PtrRC:$base, PtrRC:$index),
 268          !strconcat(opstr, "\t$rd, ${index}(${base})"), [], Itin, FrmFI>;
 269
 270 def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 271                 ARITH_FM_MM16<0>;
 272 def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 273                 ARITH_FM_MM16<1>;
 274 def ANDI16_MM : AndImmMM16<"andi16", GPRMM16Opnd, II_AND>, ANDI_FM_MM16<0x0b>;
 275 def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 276                LOGIC_FM_MM16<0x2>;
 277 def OR16_MM  : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>,
 278                LOGIC_FM_MM16<0x3>;
 279 def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 280                LOGIC_FM_MM16<0x1>;
 281 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>;
 282 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, II_SLL>,
 283                SHIFT_FM_MM16<0>;
 284 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, II_SRL>,
 285                SHIFT_FM_MM16<1>;
 286 def ADDIUR1SP_MM : AddImmUR1SP<"addiur1sp", GPRMM16Opnd>, ADDIUR1SP_FM_MM16;
 287 def ADDIUR2_MM : AddImmUR2<"addiur2", GPRMM16Opnd>, ADDIUR2_FM_MM16;
 288 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 289 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 290 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 291 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 292 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 293 def LI16_MM : LoadImmMM16<"li16", simm7, GPRMM16Opnd, immLi16>,
 294               LI_FM_MM16, IsAsCheapAsAMove;
 295 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 296 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 297 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 298 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 299 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 300
 301 class WaitMM<string opstr> :
 302   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 303          NoItinerary, FrmOther, opstr>;
 304
 305 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 306   /// Compact Branch Instructions
 307   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 308                  COMPACT_BRANCH_FM_MM<0x7>;
 309   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 310                  COMPACT_BRANCH_FM_MM<0x5>;
 311
 312   /// Arithmetic Instructions (ALU Immediate)
 313   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 314                  ADDI_FM_MM<0xc>;
 315   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 316                  ADDI_FM_MM<0x4>;
 317   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 318                  SLTI_FM_MM<0x24>;
 319   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 320                  SLTI_FM_MM<0x2c>;
 321   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 322                  ADDI_FM_MM<0x34>;
 323   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 324                  ADDI_FM_MM<0x14>;
 325   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 326                  ADDI_FM_MM<0x1c>;
 327   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 328
 329   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 330                      LW_FM_MM<0xc>;
 331
 332   /// Arithmetic Instructions (3-Operand, R-Type)
 333   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 334   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 335   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 336   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 337   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 338   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 339   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 340                  ADD_FM_MM<0, 0x390>;
 341   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 342                  ADD_FM_MM<0, 0x250>;
 343   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 344                  ADD_FM_MM<0, 0x290>;
 345   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 346                  ADD_FM_MM<0, 0x310>;
 347   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 348   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 349                  MULT_FM_MM<0x22c>;
 350   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 351                  MULT_FM_MM<0x26c>;
 352   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 353                  MULT_FM_MM<0x2ac>;
 354   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 355                  MULT_FM_MM<0x2ec>;
 356
 357   /// Shift Instructions
 358   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 359                  SRA_FM_MM<0, 0>;
 360   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 361                  SRA_FM_MM<0x40, 0>;
 362   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 363                  SRA_FM_MM<0x80, 0>;
 364   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 365                  SRLV_FM_MM<0x10, 0>;
 366   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 367                  SRLV_FM_MM<0x50, 0>;
 368   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 369                  SRLV_FM_MM<0x90, 0>;
 370   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 371                  SRA_FM_MM<0xc0, 0>;
 372   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 373                  SRLV_FM_MM<0xd0, 0>;
 374
 375   /// Load and Store Instructions - aligned
 376   let DecoderMethod = "DecodeMemMMImm16" in {
 377     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 378     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 379     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 380     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 381     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 382     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 383     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 384     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 385   }
 386
 387   def LWXS_MM : LoadWordIndexedScaledMM<"lwxs", GPR32Opnd>, LWXS_FM_MM<0x118>;
 388
 389   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 390
 391   /// Load and Store Instructions - unaligned
 392   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 393                LWL_FM_MM<0x0>;
 394   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 395                LWL_FM_MM<0x1>;
 396   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 397                LWL_FM_MM<0x8>;
 398   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 399                LWL_FM_MM<0x9>;
 400
 401   /// Move Conditional
 402   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 403                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 404   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 405                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 406   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 407                   CMov_F_I_FM_MM<0x25>;
 408   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 409                   CMov_F_I_FM_MM<0x5>;
 410
 411   /// Move to/from HI/LO
 412   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 413                 MTLO_FM_MM<0x0b5>;
 414   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 415                 MTLO_FM_MM<0x0f5>;
 416   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 417                 MFLO_FM_MM<0x035>;
 418   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 419                 MFLO_FM_MM<0x075>;
 420
 421   /// Multiply Add/Sub Instructions
 422   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 423   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 424   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 425   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 426
 427   /// Count Leading
 428   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 429                ISA_MIPS32;
 430   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 431                ISA_MIPS32;
 432
 433   /// Sign Ext In Register Instructions.
 434   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 435                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 436   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 437                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 438
 439   /// Word Swap Bytes Within Halfwords
 440   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 441                 ISA_MIPS32R2;
 442
 443   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 444                EXT_FM_MM<0x2c>;
 445   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 446                EXT_FM_MM<0x0c>;
 447
 448   /// Jump Instructions
 449   let DecoderMethod = "DecodeJumpTargetMM" in {
 450     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 451                       J_FM_MM<0x35>;
 452     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 453   }
 454   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 455   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 456
 457   /// Jump Instructions - Short Delay Slot
 458   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 459   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 460
 461   /// Branch Instructions
 462   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 463                 BEQ_FM_MM<0x25>;
 464   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 465                 BEQ_FM_MM<0x2d>;
 466   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 467                 BGEZ_FM_MM<0x2>;
 468   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 469                 BGEZ_FM_MM<0x6>;
 470   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 471                 BGEZ_FM_MM<0x4>;
 472   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 473                 BGEZ_FM_MM<0x0>;
 474   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 475                   BGEZAL_FM_MM<0x03>;
 476   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 477                   BGEZAL_FM_MM<0x01>;
 478
 479   /// Branch Instructions - Short Delay Slot
 480   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 481                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 482   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 483                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 484
 485   /// Control Instructions
 486   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 487   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 488   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 489   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 490   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 491   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 492   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 493                    ISA_MIPS32R2;
 494   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 495                    ISA_MIPS32R2;
 496
 497   /// Trap Instructions
 498   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 499   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 500   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 501   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 502   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 503   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 504
 505   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 506   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 507   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 508   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 509   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 510   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 511
 512   /// Load-linked, Store-conditional
 513   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 514   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 515
 516   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 517   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 518   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 519   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 520
 521   def SDBBP_MM : MMRel, SYS_FT<"sdbbp">, SDBBP_FM_MM;
 522   def RDHWR_MM : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM_MM;
 523 }
 524
 525 let Predicates = [InMicroMips] in {
 526
 527 //===----------------------------------------------------------------------===//
 528 // MicroMips arbitrary patterns that map to one or more instructions
 529 //===----------------------------------------------------------------------===//
 530
 531 def : MipsPat<(add GPR32:$src, immSExtAddius5:$imm),
 532               (ADDIUS5_MM GPR32:$src, immSExtAddius5:$imm)>;
 533 def : MipsPat<(add GPR32:$src, immSExt16:$imm),
 534               (ADDiu_MM GPR32:$src, immSExt16:$imm)>;
 535
 536 def : MipsPat<(and GPRMM16:$src, immZExtAndi16:$imm),
 537               (ANDI16_MM GPRMM16:$src, immZExtAndi16:$imm)>;
 538 def : MipsPat<(and GPR32:$src, immZExt16:$imm),
 539               (ANDi_MM GPR32:$src, immZExt16:$imm)>;
 540
 541 def : MipsPat<(shl GPRMM16:$src, immZExt2Shift:$imm),
 542               (SLL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 543 def : MipsPat<(shl GPR32:$src, immZExt5:$imm),
 544               (SLL_MM GPR32:$src, immZExt5:$imm)>;
 545
 546 def : MipsPat<(srl GPRMM16:$src, immZExt2Shift:$imm),
 547               (SRL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 548 def : MipsPat<(srl GPR32:$src, immZExt5:$imm),
 549               (SRL_MM GPR32:$src, immZExt5:$imm)>;
 550
 551 //===----------------------------------------------------------------------===//
 552 // MicroMips instruction aliases
 553 //===----------------------------------------------------------------------===//
 554
 555   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 556 }