lib/Target/Mips/MicroMipsInstrInfo.td

   1 def addrimm12 : ComplexPattern<iPTR, 2, "selectIntAddrMM", [frameindex]>;
   2
   3 def simm4 : Operand<i32> {
   4   let DecoderMethod = "DecodeSimm4";
   5 }
   6 def li_simm7 : Operand<i32> {
   7   let DecoderMethod = "DecodeLiSimm7";
   8 }
   9
  10 def simm12 : Operand<i32> {
  11   let DecoderMethod = "DecodeSimm12";
  12 }
  13
  14 def uimm5_lsl2 : Operand<OtherVT> {
  15   let EncoderMethod = "getUImm5Lsl2Encoding";
  16   let DecoderMethod = "DecodeUImm5lsl2";
  17 }
  18
  19 def uimm6_lsl2 : Operand<i32> {
  20   let EncoderMethod = "getUImm6Lsl2Encoding";
  21   let DecoderMethod = "DecodeUImm6Lsl2";
  22 }
  23
  24 def simm9_addiusp : Operand<i32> {
  25   let EncoderMethod = "getSImm9AddiuspValue";
  26   let DecoderMethod = "DecodeSimm9SP";
  27 }
  28
  29 def uimm3_shift : Operand<i32> {
  30   let EncoderMethod = "getUImm3Mod8Encoding";
  31 }
  32
  33 def simm3_lsa2 : Operand<i32> {
  34   let EncoderMethod = "getSImm3Lsa2Value";
  35   let DecoderMethod = "DecodeAddiur2Simm7";
  36 }
  37
  38 def uimm4_andi : Operand<i32> {
  39   let EncoderMethod = "getUImm4AndValue";
  40   let DecoderMethod = "DecodeANDI16Imm";
  41 }
  42
  43 def immSExtAddiur2 : ImmLeaf<i32, [{return Imm == 1 || Imm == -1 ||
  44                                            ((Imm % 4 == 0) &&
  45                                             Imm < 28 && Imm > 0);}]>;
  46
  47 def immSExtAddius5 : ImmLeaf<i32, [{return Imm >= -8 && Imm <= 7;}]>;
  48
  49 def immZExtAndi16 : ImmLeaf<i32,
  50   [{return (Imm == 128 || (Imm >= 1 && Imm <= 4) || Imm == 7 || Imm == 8 ||
  51             Imm == 15 || Imm == 16 || Imm == 31 || Imm == 32 || Imm == 63 ||
  52             Imm == 64 || Imm == 255 || Imm == 32768 || Imm == 65535 );}]>;
  53
  54 def immZExt2Shift : ImmLeaf<i32, [{return Imm >= 1 && Imm <= 8;}]>;
  55
  56 def immLi16 : ImmLeaf<i32, [{return Imm >= -1 && Imm <= 126;}]>;
  57
  58 def MicroMipsMemGPRMM16AsmOperand : AsmOperandClass {
  59   let Name = "MicroMipsMem";
  60   let RenderMethod = "addMicroMipsMemOperands";
  61   let ParserMethod = "parseMemOperand";
  62   let PredicateMethod = "isMemWithGRPMM16Base";
  63 }
  64
  65 class mem_mm_4_generic : Operand<i32> {
  66   let PrintMethod = "printMemOperand";
  67   let MIOperandInfo = (ops ptr_rc, simm4);
  68   let OperandType = "OPERAND_MEMORY";
  69   let ParserMatchClass = MicroMipsMemGPRMM16AsmOperand;
  70 }
  71
  72 def mem_mm_4 : mem_mm_4_generic {
  73   let EncoderMethod = "getMemEncodingMMImm4";
  74 }
  75
  76 def mem_mm_4_lsl1 : mem_mm_4_generic {
  77   let EncoderMethod = "getMemEncodingMMImm4Lsl1";
  78 }
  79
  80 def mem_mm_4_lsl2 : mem_mm_4_generic {
  81   let EncoderMethod = "getMemEncodingMMImm4Lsl2";
  82 }
  83
  84 def mem_mm_12 : Operand<i32> {
  85   let PrintMethod = "printMemOperand";
  86   let MIOperandInfo = (ops GPR32, simm12);
  87   let EncoderMethod = "getMemEncodingMMImm12";
  88   let ParserMatchClass = MipsMemAsmOperand;
  89   let OperandType = "OPERAND_MEMORY";
  90 }
  91
  92 def MipsMemUimm4AsmOperand : AsmOperandClass {
  93   let Name = "MemOffsetUimm4";
  94   let SuperClasses = [MipsMemAsmOperand];
  95   let RenderMethod = "addMemOperands";
  96   let ParserMethod = "parseMemOperand";
  97   let PredicateMethod = "isMemWithUimmOffsetSP<6>";
  98 }
  99
 100 def mem_mm_4sp : Operand<i32> {
 101   let PrintMethod = "printMemOperand";
 102   let MIOperandInfo = (ops GPR32, uimm8);
 103   let EncoderMethod = "getMemEncodingMMImm4sp";
 104   let ParserMatchClass = MipsMemUimm4AsmOperand;
 105   let OperandType = "OPERAND_MEMORY";
 106 }
 107
 108 def jmptarget_mm : Operand<OtherVT> {
 109   let EncoderMethod = "getJumpTargetOpValueMM";
 110 }
 111
 112 def calltarget_mm : Operand<iPTR> {
 113   let EncoderMethod = "getJumpTargetOpValueMM";
 114 }
 115
 116 def brtarget_mm : Operand<OtherVT> {
 117   let EncoderMethod = "getBranchTargetOpValueMM";
 118   let OperandType   = "OPERAND_PCREL";
 119   let DecoderMethod = "DecodeBranchTargetMM";
 120 }
 121
 122 class CompactBranchMM<string opstr, DAGOperand opnd, PatFrag cond_op,
 123                       RegisterOperand RO> :
 124   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 125          !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI> {
 126   let isBranch = 1;
 127   let isTerminator = 1;
 128   let hasDelaySlot = 0;
 129   let Defs = [AT];
 130 }
 131
 132 let canFoldAsLoad = 1 in
 133 class LoadLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 134                       Operand MemOpnd> :
 135   InstSE<(outs RO:$rt), (ins MemOpnd:$addr, RO:$src),
 136          !strconcat(opstr, "\t$rt, $addr"),
 137          [(set RO:$rt, (OpNode addrimm12:$addr, RO:$src))],
 138          NoItinerary, FrmI> {
 139   let DecoderMethod = "DecodeMemMMImm12";
 140   string Constraints = "$src = $rt";
 141 }
 142
 143 class StoreLeftRightMM<string opstr, SDNode OpNode, RegisterOperand RO,
 144                        Operand MemOpnd>:
 145   InstSE<(outs), (ins RO:$rt, MemOpnd:$addr),
 146          !strconcat(opstr, "\t$rt, $addr"),
 147          [(OpNode RO:$rt, addrimm12:$addr)], NoItinerary, FrmI> {
 148   let DecoderMethod = "DecodeMemMMImm12";
 149 }
 150
 151 class LLBaseMM<string opstr, RegisterOperand RO> :
 152   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 153          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 154   let DecoderMethod = "DecodeMemMMImm12";
 155   let mayLoad = 1;
 156 }
 157
 158 class SCBaseMM<string opstr, RegisterOperand RO> :
 159   InstSE<(outs RO:$dst), (ins RO:$rt, mem_mm_12:$addr),
 160          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 161   let DecoderMethod = "DecodeMemMMImm12";
 162   let mayStore = 1;
 163   let Constraints = "$rt = $dst";
 164 }
 165
 166 class LoadMM<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 167              InstrItinClass Itin = NoItinerary> :
 168   InstSE<(outs RO:$rt), (ins mem_mm_12:$addr),
 169          !strconcat(opstr, "\t$rt, $addr"),
 170          [(set RO:$rt, (OpNode addrimm12:$addr))], Itin, FrmI> {
 171   let DecoderMethod = "DecodeMemMMImm12";
 172   let canFoldAsLoad = 1;
 173   let mayLoad = 1;
 174 }
 175
 176 class ArithRMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 177                  InstrItinClass Itin = NoItinerary,
 178                  SDPatternOperator OpNode = null_frag> :
 179   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 180                   !strconcat(opstr, "\t$rd, $rs, $rt"),
 181                   [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 182   let isCommutable = isComm;
 183 }
 184
 185 class AndImmMM16<string opstr, RegisterOperand RO,
 186                  InstrItinClass Itin = NoItinerary> :
 187   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, uimm4_andi:$imm),
 188                   !strconcat(opstr, "\t$rd, $rs, $imm"), [], Itin, FrmI>;
 189
 190 class LogicRMM16<string opstr, RegisterOperand RO,
 191                  InstrItinClass Itin = NoItinerary,
 192                  SDPatternOperator OpNode = null_frag> :
 193   MicroMipsInst16<(outs RO:$dst), (ins RO:$rs, RO:$rt),
 194          !strconcat(opstr, "\t$rt, $rs"),
 195          [(set RO:$dst, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 196   let isCommutable = 1;
 197   let Constraints = "$rt = $dst";
 198 }
 199
 200 class NotMM16<string opstr, RegisterOperand RO> :
 201   MicroMipsInst16<(outs RO:$rt), (ins RO:$rs),
 202          !strconcat(opstr, "\t$rt, $rs"),
 203          [(set RO:$rt, (not RO:$rs))], NoItinerary, FrmR>;
 204
 205 class ShiftIMM16<string opstr, Operand ImmOpnd, RegisterOperand RO,
 206                  InstrItinClass Itin = NoItinerary> :
 207   MicroMipsInst16<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 208                   !strconcat(opstr, "\t$rd, $rt, $shamt"), [], Itin, FrmR>;
 209
 210 class LoadMM16<string opstr, DAGOperand RO, SDPatternOperator OpNode,
 211                InstrItinClass Itin, Operand MemOpnd> :
 212   MicroMipsInst16<(outs RO:$rt), (ins MemOpnd:$addr),
 213                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 214   let DecoderMethod = "DecodeMemMMImm4";
 215   let canFoldAsLoad = 1;
 216   let mayLoad = 1;
 217 }
 218
 219 class StoreMM16<string opstr, DAGOperand RTOpnd, DAGOperand RO,
 220                 SDPatternOperator OpNode, InstrItinClass Itin,
 221                 Operand MemOpnd> :
 222   MicroMipsInst16<(outs), (ins RTOpnd:$rt, MemOpnd:$addr),
 223                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 224   let DecoderMethod = "DecodeMemMMImm4";
 225   let mayStore = 1;
 226 }
 227
 228 class AddImmUR2<string opstr, RegisterOperand RO> :
 229   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs, simm3_lsa2:$imm),
 230                   !strconcat(opstr, "\t$rd, $rs, $imm"),
 231                   [], NoItinerary, FrmR> {
 232   let isCommutable = 1;
 233 }
 234
 235 class AddImmUS5<string opstr, RegisterOperand RO> :
 236   MicroMipsInst16<(outs RO:$dst), (ins RO:$rd, simm4:$imm),
 237                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR> {
 238   let Constraints = "$rd = $dst";
 239 }
 240
 241 class AddImmUR1SP<string opstr, RegisterOperand RO> :
 242   MicroMipsInst16<(outs RO:$rd), (ins uimm6_lsl2:$imm),
 243                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmR>;
 244
 245 class AddImmUSP<string opstr> :
 246   MicroMipsInst16<(outs), (ins simm9_addiusp:$imm),
 247                   !strconcat(opstr, "\t$imm"), [], NoItinerary, FrmI>;
 248
 249 class MoveFromHILOMM<string opstr, RegisterOperand RO, Register UseReg> :
 250       MicroMipsInst16<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"),
 251   [], II_MFHI_MFLO, FrmR> {
 252   let Uses = [UseReg];
 253   let hasSideEffects = 0;
 254 }
 255
 256 class MoveMM16<string opstr, RegisterOperand RO, bit isComm = 0,
 257                InstrItinClass Itin = NoItinerary> :
 258   MicroMipsInst16<(outs RO:$rd), (ins RO:$rs),
 259                   !strconcat(opstr, "\t$rd, $rs"), [], Itin, FrmR> {
 260   let isCommutable = isComm;
 261   let isReMaterializable = 1;
 262 }
 263
 264 class LoadImmMM16<string opstr, Operand Od, RegisterOperand RO,
 265                   SDPatternOperator imm_type = null_frag> :
 266   MicroMipsInst16<(outs RO:$rd), (ins Od:$imm),
 267                   !strconcat(opstr, "\t$rd, $imm"), [], NoItinerary, FrmI> {
 268   let isReMaterializable = 1;
 269 }
 270
 271 // 16-bit Jump and Link (Call)
 272 class JumpLinkRegMM16<string opstr, RegisterOperand RO> :
 273   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 274            [(MipsJmpLink RO:$rs)], IIBranch, FrmR> {
 275   let isCall = 1;
 276   let hasDelaySlot = 1;
 277   let Defs = [RA];
 278 }
 279
 280 // 16-bit Jump Reg
 281 class JumpRegMM16<string opstr, RegisterOperand RO> :
 282   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 283            [], IIBranch, FrmR> {
 284   let hasDelaySlot = 1;
 285   let isBranch = 1;
 286   let isIndirectBranch = 1;
 287 }
 288
 289 // Base class for JRADDIUSP instruction.
 290 class JumpRAddiuStackMM16 :
 291   MicroMipsInst16<(outs), (ins uimm5_lsl2:$imm), "jraddiusp\t$imm",
 292                   [], IIBranch, FrmR> {
 293   let isTerminator = 1;
 294   let isBarrier = 1;
 295   let isBranch = 1;
 296   let isIndirectBranch = 1;
 297 }
 298
 299 // 16-bit Jump and Link (Call) - Short Delay Slot
 300 class JumpLinkRegSMM16<string opstr, RegisterOperand RO> :
 301   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 302            [], IIBranch, FrmR> {
 303   let isCall = 1;
 304   let hasDelaySlot = 1;
 305   let Defs = [RA];
 306 }
 307
 308 // 16-bit Jump Register Compact - No delay slot
 309 class JumpRegCMM16<string opstr, RegisterOperand RO> :
 310   MicroMipsInst16<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"),
 311                   [], IIBranch, FrmR> {
 312   let isTerminator = 1;
 313   let isBarrier = 1;
 314   let isBranch = 1;
 315   let isIndirectBranch = 1;
 316 }
 317
 318 // Break16 and Sdbbp16
 319 class BrkSdbbp16MM<string opstr> :
 320   MicroMipsInst16<(outs), (ins uimm4:$code_),
 321                   !strconcat(opstr, "\t$code_"),
 322                   [], NoItinerary, FrmOther>;
 323
 324 // MicroMIPS Jump and Link (Call) - Short Delay Slot
 325 let isCall = 1, hasDelaySlot = 1, Defs = [RA] in {
 326   class JumpLinkMM<string opstr, DAGOperand opnd> :
 327     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 328            [], IIBranch, FrmJ, opstr> {
 329     let DecoderMethod = "DecodeJumpTargetMM";
 330   }
 331
 332   class JumpLinkRegMM<string opstr, RegisterOperand RO>:
 333     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 334             [], IIBranch, FrmR>;
 335
 336   class BranchCompareToZeroLinkMM<string opstr, DAGOperand opnd,
 337                                   RegisterOperand RO> :
 338     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 339            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr>;
 340 }
 341
 342 class LoadWordIndexedScaledMM<string opstr, RegisterOperand RO,
 343                               InstrItinClass Itin = NoItinerary,
 344                               SDPatternOperator OpNode = null_frag> :
 345   InstSE<(outs RO:$rd), (ins PtrRC:$base, PtrRC:$index),
 346          !strconcat(opstr, "\t$rd, ${index}(${base})"), [], Itin, FrmFI>;
 347
 348 /// A list of registers used by load/store multiple instructions.
 349 def RegListAsmOperand : AsmOperandClass {
 350   let Name = "RegList";
 351   let ParserMethod = "parseRegisterList";
 352 }
 353
 354 def reglist : Operand<i32> {
 355   let EncoderMethod = "getRegisterListOpValue";
 356   let ParserMatchClass = RegListAsmOperand;
 357   let PrintMethod = "printRegisterList";
 358   let DecoderMethod = "DecodeRegListOperand";
 359 }
 360
 361 def RegList16AsmOperand : AsmOperandClass {
 362   let Name = "RegList16";
 363   let ParserMethod = "parseRegisterList";
 364   let PredicateMethod = "isRegList16";
 365   let RenderMethod = "addRegListOperands";
 366 }
 367
 368 def reglist16 : Operand<i32> {
 369   let EncoderMethod = "getRegisterListOpValue16";
 370   let DecoderMethod = "DecodeRegListOperand16";
 371   let PrintMethod = "printRegisterList";
 372   let ParserMatchClass = RegList16AsmOperand;
 373 }
 374
 375 class StoreMultMM<string opstr,
 376             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 377   InstSE<(outs), (ins reglist:$rt, mem_mm_12:$addr),
 378          !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 379   let DecoderMethod = "DecodeMemMMImm12";
 380   let mayStore = 1;
 381 }
 382
 383 class LoadMultMM<string opstr,
 384             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 385   InstSE<(outs reglist:$rt), (ins mem_mm_12:$addr),
 386           !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI, opstr> {
 387   let DecoderMethod = "DecodeMemMMImm12";
 388   let mayLoad = 1;
 389 }
 390
 391 class StoreMultMM16<string opstr,
 392                     InstrItinClass Itin = NoItinerary,
 393                     ComplexPattern Addr = addr> :
 394   MicroMipsInst16<(outs), (ins reglist16:$rt, mem_mm_4sp:$addr),
 395                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 396   let mayStore = 1;
 397 }
 398
 399 class LoadMultMM16<string opstr,
 400                    InstrItinClass Itin = NoItinerary,
 401                    ComplexPattern Addr = addr> :
 402   MicroMipsInst16<(outs reglist16:$rt), (ins mem_mm_4sp:$addr),
 403                   !strconcat(opstr, "\t$rt, $addr"), [], Itin, FrmI> {
 404   let mayLoad = 1;
 405 }
 406
 407 def ADDU16_MM : ArithRMM16<"addu16", GPRMM16Opnd, 1, II_ADDU, add>,
 408                 ARITH_FM_MM16<0>;
 409 def SUBU16_MM : ArithRMM16<"subu16", GPRMM16Opnd, 0, II_SUBU, sub>,
 410                 ARITH_FM_MM16<1>;
 411 def ANDI16_MM : AndImmMM16<"andi16", GPRMM16Opnd, II_AND>, ANDI_FM_MM16<0x0b>;
 412 def AND16_MM : LogicRMM16<"and16", GPRMM16Opnd, II_AND, and>,
 413                LOGIC_FM_MM16<0x2>;
 414 def OR16_MM  : LogicRMM16<"or16", GPRMM16Opnd, II_OR, or>,
 415                LOGIC_FM_MM16<0x3>;
 416 def XOR16_MM : LogicRMM16<"xor16", GPRMM16Opnd, II_XOR, xor>,
 417                LOGIC_FM_MM16<0x1>;
 418 def NOT16_MM : NotMM16<"not16", GPRMM16Opnd>, LOGIC_FM_MM16<0x0>;
 419 def SLL16_MM : ShiftIMM16<"sll16", uimm3_shift, GPRMM16Opnd, II_SLL>,
 420                SHIFT_FM_MM16<0>;
 421 def SRL16_MM : ShiftIMM16<"srl16", uimm3_shift, GPRMM16Opnd, II_SRL>,
 422                SHIFT_FM_MM16<1>;
 423 def LBU16_MM : LoadMM16<"lbu16", GPRMM16Opnd, zextloadi8, II_LBU,
 424                         mem_mm_4>, LOAD_STORE_FM_MM16<0x02>;
 425 def LHU16_MM : LoadMM16<"lhu16", GPRMM16Opnd, zextloadi16, II_LHU,
 426                         mem_mm_4_lsl1>, LOAD_STORE_FM_MM16<0x0a>;
 427 def LW16_MM : LoadMM16<"lw16", GPRMM16Opnd, load, II_LW, mem_mm_4_lsl2>,
 428                       LOAD_STORE_FM_MM16<0x1a>;
 429 def SB16_MM : StoreMM16<"sb16", GPRMM16OpndZero, GPRMM16Opnd, truncstorei8,
 430                         II_SB, mem_mm_4>, LOAD_STORE_FM_MM16<0x22>;
 431 def SH16_MM : StoreMM16<"sh16", GPRMM16OpndZero, GPRMM16Opnd, truncstorei16,
 432                         II_SH, mem_mm_4_lsl1>,
 433                         LOAD_STORE_FM_MM16<0x2a>;
 434 def SW16_MM : StoreMM16<"sw16", GPRMM16OpndZero, GPRMM16Opnd, store, II_SW,
 435                         mem_mm_4_lsl2>, LOAD_STORE_FM_MM16<0x3a>;
 436 def ADDIUR1SP_MM : AddImmUR1SP<"addiur1sp", GPRMM16Opnd>, ADDIUR1SP_FM_MM16;
 437 def ADDIUR2_MM : AddImmUR2<"addiur2", GPRMM16Opnd>, ADDIUR2_FM_MM16;
 438 def ADDIUS5_MM : AddImmUS5<"addius5", GPR32Opnd>, ADDIUS5_FM_MM16;
 439 def ADDIUSP_MM : AddImmUSP<"addiusp">, ADDIUSP_FM_MM16;
 440 def MFHI16_MM : MoveFromHILOMM<"mfhi", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x10>;
 441 def MFLO16_MM : MoveFromHILOMM<"mflo", GPR32Opnd, AC0>, MFHILO_FM_MM16<0x12>;
 442 def MOVE16_MM : MoveMM16<"move", GPR32Opnd>, MOVE_FM_MM16<0x03>;
 443 def LI16_MM : LoadImmMM16<"li16", li_simm7, GPRMM16Opnd, immLi16>,
 444               LI_FM_MM16, IsAsCheapAsAMove;
 445 def JALR16_MM : JumpLinkRegMM16<"jalr", GPR32Opnd>, JALR_FM_MM16<0x0e>;
 446 def JALRS16_MM : JumpLinkRegSMM16<"jalrs16", GPR32Opnd>, JALR_FM_MM16<0x0f>;
 447 def JRC16_MM : JumpRegCMM16<"jrc", GPR32Opnd>, JALR_FM_MM16<0x0d>;
 448 def JRADDIUSP : JumpRAddiuStackMM16, JRADDIUSP_FM_MM16<0x18>;
 449 def JR16_MM : JumpRegMM16<"jr16", GPR32Opnd>, JALR_FM_MM16<0x0c>;
 450 def BREAK16_MM : BrkSdbbp16MM<"break16">, BRKSDBBP16_FM_MM<0x28>;
 451 def SDBBP16_MM : BrkSdbbp16MM<"sdbbp16">, BRKSDBBP16_FM_MM<0x2C>;
 452
 453 class WaitMM<string opstr> :
 454   InstSE<(outs), (ins uimm10:$code_), !strconcat(opstr, "\t$code_"), [],
 455          NoItinerary, FrmOther, opstr>;
 456
 457 let DecoderNamespace = "MicroMips", Predicates = [InMicroMips] in {
 458   /// Compact Branch Instructions
 459   def BEQZC_MM : CompactBranchMM<"beqzc", brtarget_mm, seteq, GPR32Opnd>,
 460                  COMPACT_BRANCH_FM_MM<0x7>;
 461   def BNEZC_MM : CompactBranchMM<"bnezc", brtarget_mm, setne, GPR32Opnd>,
 462                  COMPACT_BRANCH_FM_MM<0x5>;
 463
 464   /// Arithmetic Instructions (ALU Immediate)
 465   def ADDiu_MM : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd>,
 466                  ADDI_FM_MM<0xc>;
 467   def ADDi_MM  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>,
 468                  ADDI_FM_MM<0x4>;
 469   def SLTi_MM  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 470                  SLTI_FM_MM<0x24>;
 471   def SLTiu_MM : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 472                  SLTI_FM_MM<0x2c>;
 473   def ANDi_MM  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd>,
 474                  ADDI_FM_MM<0x34>;
 475   def ORi_MM   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd>,
 476                  ADDI_FM_MM<0x14>;
 477   def XORi_MM  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd>,
 478                  ADDI_FM_MM<0x1c>;
 479   def LUi_MM   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM_MM;
 480
 481   def LEA_ADDiu_MM : MMRel, EffectiveAddress<"addiu", GPR32Opnd>,
 482                      LW_FM_MM<0xc>;
 483
 484   /// Arithmetic Instructions (3-Operand, R-Type)
 485   def ADDu_MM  : MMRel, ArithLogicR<"addu", GPR32Opnd>, ADD_FM_MM<0, 0x150>;
 486   def SUBu_MM  : MMRel, ArithLogicR<"subu", GPR32Opnd>, ADD_FM_MM<0, 0x1d0>;
 487   def MUL_MM   : MMRel, ArithLogicR<"mul", GPR32Opnd>, ADD_FM_MM<0, 0x210>;
 488   def ADD_MM   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM_MM<0, 0x110>;
 489   def SUB_MM   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM_MM<0, 0x190>;
 490   def SLT_MM   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM_MM<0, 0x350>;
 491   def SLTu_MM  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>,
 492                  ADD_FM_MM<0, 0x390>;
 493   def AND_MM   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
 494                  ADD_FM_MM<0, 0x250>;
 495   def OR_MM    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
 496                  ADD_FM_MM<0, 0x290>;
 497   def XOR_MM   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
 498                  ADD_FM_MM<0, 0x310>;
 499   def NOR_MM   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM_MM<0, 0x2d0>;
 500   def MULT_MM  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
 501                  MULT_FM_MM<0x22c>;
 502   def MULTu_MM : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
 503                  MULT_FM_MM<0x26c>;
 504   def SDIV_MM  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
 505                  MULT_FM_MM<0x2ac>;
 506   def UDIV_MM  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
 507                  MULT_FM_MM<0x2ec>;
 508
 509   /// Shift Instructions
 510   def SLL_MM   : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL>,
 511                  SRA_FM_MM<0, 0>;
 512   def SRL_MM   : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL>,
 513                  SRA_FM_MM<0x40, 0>;
 514   def SRA_MM   : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA>,
 515                  SRA_FM_MM<0x80, 0>;
 516   def SLLV_MM  : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV>,
 517                  SRLV_FM_MM<0x10, 0>;
 518   def SRLV_MM  : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV>,
 519                  SRLV_FM_MM<0x50, 0>;
 520   def SRAV_MM  : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV>,
 521                  SRLV_FM_MM<0x90, 0>;
 522   def ROTR_MM  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR>,
 523                  SRA_FM_MM<0xc0, 0>;
 524   def ROTRV_MM : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV>,
 525                  SRLV_FM_MM<0xd0, 0>;
 526
 527   /// Load and Store Instructions - aligned
 528   let DecoderMethod = "DecodeMemMMImm16" in {
 529     def LB_MM  : Load<"lb", GPR32Opnd>, MMRel, LW_FM_MM<0x7>;
 530     def LBu_MM : Load<"lbu", GPR32Opnd>, MMRel, LW_FM_MM<0x5>;
 531     def LH_MM  : Load<"lh", GPR32Opnd>, MMRel, LW_FM_MM<0xf>;
 532     def LHu_MM : Load<"lhu", GPR32Opnd>, MMRel, LW_FM_MM<0xd>;
 533     def LW_MM  : Load<"lw", GPR32Opnd>, MMRel, LW_FM_MM<0x3f>;
 534     def SB_MM  : Store<"sb", GPR32Opnd>, MMRel, LW_FM_MM<0x6>;
 535     def SH_MM  : Store<"sh", GPR32Opnd>, MMRel, LW_FM_MM<0xe>;
 536     def SW_MM  : Store<"sw", GPR32Opnd>, MMRel, LW_FM_MM<0x3e>;
 537   }
 538
 539   def LWXS_MM : LoadWordIndexedScaledMM<"lwxs", GPR32Opnd>, LWXS_FM_MM<0x118>;
 540
 541   def LWU_MM : LoadMM<"lwu", GPR32Opnd, zextloadi32, II_LWU>, LL_FM_MM<0xe>;
 542
 543   /// Load and Store Instructions - unaligned
 544   def LWL_MM : LoadLeftRightMM<"lwl", MipsLWL, GPR32Opnd, mem_mm_12>,
 545                LWL_FM_MM<0x0>;
 546   def LWR_MM : LoadLeftRightMM<"lwr", MipsLWR, GPR32Opnd, mem_mm_12>,
 547                LWL_FM_MM<0x1>;
 548   def SWL_MM : StoreLeftRightMM<"swl", MipsSWL, GPR32Opnd, mem_mm_12>,
 549                LWL_FM_MM<0x8>;
 550   def SWR_MM : StoreLeftRightMM<"swr", MipsSWR, GPR32Opnd, mem_mm_12>,
 551                LWL_FM_MM<0x9>;
 552
 553   /// Load and Store Instructions - multiple
 554   def SWM32_MM  : StoreMultMM<"swm32">, LWM_FM_MM<0xd>;
 555   def LWM32_MM  : LoadMultMM<"lwm32">, LWM_FM_MM<0x5>;
 556   def SWM16_MM : StoreMultMM16<"swm16">, LWM_FM_MM16<0x5>;
 557   def LWM16_MM : LoadMultMM16<"lwm16">, LWM_FM_MM16<0x4>;
 558
 559   /// Move Conditional
 560   def MOVZ_I_MM : MMRel, CMov_I_I_FT<"movz", GPR32Opnd, GPR32Opnd,
 561                   NoItinerary>, ADD_FM_MM<0, 0x58>;
 562   def MOVN_I_MM : MMRel, CMov_I_I_FT<"movn", GPR32Opnd, GPR32Opnd,
 563                   NoItinerary>, ADD_FM_MM<0, 0x18>;
 564   def MOVT_I_MM : MMRel, CMov_F_I_FT<"movt", GPR32Opnd, II_MOVT>,
 565                   CMov_F_I_FM_MM<0x25>;
 566   def MOVF_I_MM : MMRel, CMov_F_I_FT<"movf", GPR32Opnd, II_MOVF>,
 567                   CMov_F_I_FM_MM<0x5>;
 568
 569   /// Move to/from HI/LO
 570   def MTHI_MM : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>,
 571                 MTLO_FM_MM<0x0b5>;
 572   def MTLO_MM : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>,
 573                 MTLO_FM_MM<0x0f5>;
 574   def MFHI_MM : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>,
 575                 MFLO_FM_MM<0x035>;
 576   def MFLO_MM : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>,
 577                 MFLO_FM_MM<0x075>;
 578
 579   /// Multiply Add/Sub Instructions
 580   def MADD_MM  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM_MM<0x32c>;
 581   def MADDU_MM : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM_MM<0x36c>;
 582   def MSUB_MM  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM_MM<0x3ac>;
 583   def MSUBU_MM : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM_MM<0x3ec>;
 584
 585   /// Count Leading
 586   def CLZ_MM : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM_MM<0x16c>,
 587                ISA_MIPS32;
 588   def CLO_MM : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM_MM<0x12c>,
 589                ISA_MIPS32;
 590
 591   /// Sign Ext In Register Instructions.
 592   def SEB_MM : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
 593                SEB_FM_MM<0x0ac>, ISA_MIPS32R2;
 594   def SEH_MM : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
 595                SEB_FM_MM<0x0ec>, ISA_MIPS32R2;
 596
 597   /// Word Swap Bytes Within Halfwords
 598   def WSBH_MM : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM_MM<0x1ec>,
 599                 ISA_MIPS32R2;
 600
 601   def EXT_MM : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>,
 602                EXT_FM_MM<0x2c>;
 603   def INS_MM : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>,
 604                EXT_FM_MM<0x0c>;
 605
 606   /// Jump Instructions
 607   let DecoderMethod = "DecodeJumpTargetMM" in {
 608     def J_MM        : MMRel, JumpFJ<jmptarget_mm, "j", br, bb, "j">,
 609                       J_FM_MM<0x35>;
 610     def JAL_MM      : MMRel, JumpLink<"jal", calltarget_mm>, J_FM_MM<0x3d>;
 611   }
 612   def JR_MM   : MMRel, IndirectBranch<"jr", GPR32Opnd>, JR_FM_MM<0x3c>;
 613   def JALR_MM : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM_MM<0x03c>;
 614
 615   /// Jump Instructions - Short Delay Slot
 616   def JALS_MM   : JumpLinkMM<"jals", calltarget_mm>, J_FM_MM<0x1d>;
 617   def JALRS_MM  : JumpLinkRegMM<"jalrs", GPR32Opnd>, JALR_FM_MM<0x13c>;
 618
 619   /// Branch Instructions
 620   def BEQ_MM  : MMRel, CBranch<"beq", brtarget_mm, seteq, GPR32Opnd>,
 621                 BEQ_FM_MM<0x25>;
 622   def BNE_MM  : MMRel, CBranch<"bne", brtarget_mm, setne, GPR32Opnd>,
 623                 BEQ_FM_MM<0x2d>;
 624   def BGEZ_MM : MMRel, CBranchZero<"bgez", brtarget_mm, setge, GPR32Opnd>,
 625                 BGEZ_FM_MM<0x2>;
 626   def BGTZ_MM : MMRel, CBranchZero<"bgtz", brtarget_mm, setgt, GPR32Opnd>,
 627                 BGEZ_FM_MM<0x6>;
 628   def BLEZ_MM : MMRel, CBranchZero<"blez", brtarget_mm, setle, GPR32Opnd>,
 629                 BGEZ_FM_MM<0x4>;
 630   def BLTZ_MM : MMRel, CBranchZero<"bltz", brtarget_mm, setlt, GPR32Opnd>,
 631                 BGEZ_FM_MM<0x0>;
 632   def BGEZAL_MM : MMRel, BGEZAL_FT<"bgezal", brtarget_mm, GPR32Opnd>,
 633                   BGEZAL_FM_MM<0x03>;
 634   def BLTZAL_MM : MMRel, BGEZAL_FT<"bltzal", brtarget_mm, GPR32Opnd>,
 635                   BGEZAL_FM_MM<0x01>;
 636
 637   /// Branch Instructions - Short Delay Slot
 638   def BGEZALS_MM : BranchCompareToZeroLinkMM<"bgezals", brtarget_mm,
 639                                              GPR32Opnd>, BGEZAL_FM_MM<0x13>;
 640   def BLTZALS_MM : BranchCompareToZeroLinkMM<"bltzals", brtarget_mm,
 641                                              GPR32Opnd>, BGEZAL_FM_MM<0x11>;
 642
 643   /// Control Instructions
 644   def SYNC_MM    : MMRel, SYNC_FT<"sync">, SYNC_FM_MM;
 645   def BREAK_MM   : MMRel, BRK_FT<"break">, BRK_FM_MM;
 646   def SYSCALL_MM : MMRel, SYS_FT<"syscall">, SYS_FM_MM;
 647   def WAIT_MM    : WaitMM<"wait">, WAIT_FM_MM;
 648   def ERET_MM    : MMRel, ER_FT<"eret">, ER_FM_MM<0x3cd>;
 649   def DERET_MM   : MMRel, ER_FT<"deret">, ER_FM_MM<0x38d>;
 650   def EI_MM      : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM_MM<0x15d>,
 651                    ISA_MIPS32R2;
 652   def DI_MM      : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM_MM<0x11d>,
 653                    ISA_MIPS32R2;
 654
 655   /// Trap Instructions
 656   def TEQ_MM  : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM_MM<0x0>;
 657   def TGE_MM  : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM_MM<0x08>;
 658   def TGEU_MM : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM_MM<0x10>;
 659   def TLT_MM  : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM_MM<0x20>;
 660   def TLTU_MM : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM_MM<0x28>;
 661   def TNE_MM  : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM_MM<0x30>;
 662
 663   def TEQI_MM  : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM_MM<0x0e>;
 664   def TGEI_MM  : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM_MM<0x09>;
 665   def TGEIU_MM : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM_MM<0x0b>;
 666   def TLTI_MM  : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM_MM<0x08>;
 667   def TLTIU_MM : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM_MM<0x0a>;
 668   def TNEI_MM  : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM_MM<0x0c>;
 669
 670   /// Load-linked, Store-conditional
 671   def LL_MM : LLBaseMM<"ll", GPR32Opnd>, LL_FM_MM<0x3>;
 672   def SC_MM : SCBaseMM<"sc", GPR32Opnd>, LL_FM_MM<0xb>;
 673
 674   def TLBP_MM : MMRel, TLB<"tlbp">, COP0_TLB_FM_MM<0x0d>;
 675   def TLBR_MM : MMRel, TLB<"tlbr">, COP0_TLB_FM_MM<0x4d>;
 676   def TLBWI_MM : MMRel, TLB<"tlbwi">, COP0_TLB_FM_MM<0x8d>;
 677   def TLBWR_MM : MMRel, TLB<"tlbwr">, COP0_TLB_FM_MM<0xcd>;
 678
 679   def SDBBP_MM : MMRel, SYS_FT<"sdbbp">, SDBBP_FM_MM;
 680   def RDHWR_MM : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM_MM;
 681 }
 682
 683 let Predicates = [InMicroMips] in {
 684
 685 //===----------------------------------------------------------------------===//
 686 // MicroMips arbitrary patterns that map to one or more instructions
 687 //===----------------------------------------------------------------------===//
 688
 689 def : MipsPat<(add GPRMM16:$src, immSExtAddiur2:$imm),
 690               (ADDIUR2_MM GPRMM16:$src, immSExtAddiur2:$imm)>;
 691 def : MipsPat<(add GPR32:$src, immSExtAddius5:$imm),
 692               (ADDIUS5_MM GPR32:$src, immSExtAddius5:$imm)>;
 693 def : MipsPat<(add GPR32:$src, immSExt16:$imm),
 694               (ADDiu_MM GPR32:$src, immSExt16:$imm)>;
 695
 696 def : MipsPat<(and GPRMM16:$src, immZExtAndi16:$imm),
 697               (ANDI16_MM GPRMM16:$src, immZExtAndi16:$imm)>;
 698 def : MipsPat<(and GPR32:$src, immZExt16:$imm),
 699               (ANDi_MM GPR32:$src, immZExt16:$imm)>;
 700
 701 def : MipsPat<(shl GPRMM16:$src, immZExt2Shift:$imm),
 702               (SLL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 703 def : MipsPat<(shl GPR32:$src, immZExt5:$imm),
 704               (SLL_MM GPR32:$src, immZExt5:$imm)>;
 705
 706 def : MipsPat<(srl GPRMM16:$src, immZExt2Shift:$imm),
 707               (SRL16_MM GPRMM16:$src, immZExt2Shift:$imm)>;
 708 def : MipsPat<(srl GPR32:$src, immZExt5:$imm),
 709               (SRL_MM GPR32:$src, immZExt5:$imm)>;
 710
 711 //===----------------------------------------------------------------------===//
 712 // MicroMips instruction aliases
 713 //===----------------------------------------------------------------------===//
 714
 715   def : MipsInstAlias<"wait", (WAIT_MM 0x0), 1>;
 716   def : MipsInstAlias<"nop", (SLL_MM ZERO, ZERO, 0), 1>;
 717   def : MipsInstAlias<"nop", (MOVE16_MM ZERO, ZERO), 1>;
 718 }